KR101082288B1 - 콘택트 형성 - Google Patents

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마이크론 테크놀로지, 인크.
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Abstract

본 발명은 다양한 방법, 회로, 디바이스, 및 시스템 실시예들을 포함한다. 하나의 그러한 방법의 실시예는 트렌치의 일부분이 다수의 게이트들 중 두개의 게이트 사이에 배치된 트렌치를 절연체 스택 물질에 생성하는 단계와 트렌치의 적어도 하나의 측면에 스페이서 물질을 성막하는 단계를 포함한다. 이 방법은 또한 트렌치에 도전성 물질을 성막하는 단계 및 트렌치에 캡 물질을 성막하는 단계를 포함한다.
콘택트, 트렌치, 스페이서 물질, 메모리 디바이스

Description

콘택트 형성{CONTACT FORMATION}
본 발명은 일반적으로 반도체 디바이스들에 관한 것이고, 특히, 메모리, 화상, 로직, 및 그외의 반도체 디바이스들에서의 사용을 위한 콘택트(contact) 프로세스 기술에 관한 것이다.
전자 회로들을 구현하는 단계는 분리된 디바이스들 또는 회로 컴포넌트들을 특정한 전자 경로들을 통해 연결하는 단계를 포함한다. 실리콘 집적회로(IC) 제조에서, 단일 기판에 형성되는 회로 컴포넌트들은 종종 서로 분리된다. 개별 회로 컴포넌트들은 특정한 회로 구성을 생성하기 위하여 순차적으로 상호접속(interconnect)된다.
집적 회로 산업은 전자 회로의 집적화 및 소형화로 계속 진보하고 있다. 이러한 진보는 더욱 컴팩트(compact)하고 효율적인 반도체 디바이스들로 귀결되고, 이에 따라 이 디바이스들을 포함하는 시스템들이 더 작게 만들어지고 전력을 덜 소비하는 것을 가능하게 한다.
DRAMs(Dynamic Random Access Memories), SRAMs(Static Random Access Memories), 마이크로프로세서 등의 반도체 디바이스들의 형성 중에, 실리콘 이산화물, 인(phosphorous)이 도핑된(doped) 실리콘 이산화물, 또는 그외의 물질들과 같 은 절연층들은 도핑된 다결정(polycrystalline) 실리콘, 도핑된 실리콘, 알루미늄, 내화성(refractory) 금속 실리사이드(silicide)들, 및 그외의 도전성 물질들로부터 형성된 층들과 같은, 도전층들을 전기적으로 분리하도록 사용될 수 있다.
전자 회로들의 제조시, 회로들에 다양한 피쳐들(features)을 제공하기 위해 서로의 위에 물질층들이 도포된다. 이러한 프로세스 동안 부분들 또는 전체 층들이, 그 아래의 층에 액세스될 수 있도록, 제거될 수 있다. 소정의 제조 방법들에서, 제거된 부분들을 채우는데 추가의 물질들이 사용될 수 있다. 다른 프로세스들 중에서, 그러한 적층 및 제거 프로세스들은 성막, 에칭, 평탄화, 포토리소그래피(photolithography)를 포함할 수 있다.
다수의 디바이스들에서, 도전층들은 개구부(opening)들을 통해 절연층에 상호접속될 수 있다. 그 개구부들은 일반적으로 콘택트 개구부들로 지칭된다(예를 들어, 개구부가 절연층을 통해 액티브(active) 디바이스 영역으로 확장되는 경우). 일반적으로, 그 개구부들은 또한 홀(hole)들 또는 비아(via)들로 지칭된다(즉, 개구부가 두개의 도전층들 사이의 절연층을 통해 확장되는 경우).
크기 이외에, 제조 프로세스에 사용되는 물질 및 소요 시간은 회로 설계의 중요한 인자들이 될 수 있다. 예를 들어, 제조 프로세스를 유리하게 하도록 변경될 수 있는 양태들은 적층(layering) 프로세스들의 갯수, 프로세스들의 실행에 소요되는 시간, 및/또는 이 프로세스들에 사용되는 물질의 양이 감소될 수 있다는 것을 포함한다.
첨부 도면들을 참조하여 이하에 상세하게 기술된 실시예들의 이하의 상세한 기술로부터 본 발명의 특징들 및 장점들이 더 명확하게 될 것이다:
도 1은 본 발명에 따른 프로세스 과정의(in-process) 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다.
도 2는 절연체 물질을 성막(depositing)한 후에 도 1의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다.
도 3은 다수의 콘택트 개구부들을 형성한 후에 도 2의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다.
도 4는 필러(filler) 물질로 채운 후에 도 3의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다.
도 5A는 트렌치(trench) 구조를 형성한 후에 도 4의 콘택트 구조의 실시예의 평면 투시(overhead perspective)로부터 다수의 디지트(digit) 및 셀(cell) 콘택트들의 배치를 나타내는 도면이다.
도 5B는 트렌치 구조를 형성한 후에 도 4의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다.
도 5C는 희생 물질(sacrificial material)이 사용된 경우 트렌치 구조를 형성한 후에 도 4의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다.
도 6은 스페이서(spacer) 물질을 도포한 후에 도 5의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다.
도 7은 라이너(liner) 물질을 도포한 후에 도 6의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다.
도 8은 도전체 물질을 도포한 후에 도 7의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다.
도 9는 도전체 물질을 평탄화한 후에 도 8의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다.
도 10은 리세스(recess)를 형성하고 캡(cap) 물질을 도포한 후에 도 9의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다.
도 11은 본 발명의 콘택트 구조들의 실시예를 포함하는 예시적인 집적 회로의 횡단면도이다.
도 12는 본 발명의 콘택트 구조들의 실시예들을 포함할 수 있는 예시적인 전자 시스템이다.
본 발명은 다양한 방법, 회로, 디바이스, 및 시스템 실시예들을 포함한다. 본 명세서에 개시된 다양한 실시예들은 여러 이점들 중에서, 적층 프로세스들의 갯수, 프로세스들을 실행하는데 소요되는 시간, 및/또는 이 프로세스들에 사용되는 물질의 양을 감소시키도록 사용될 수 있다.
그 방법의 한가지 실시예는 다수의 게이트(gate)들 중 두개의 게이트 사이에 배치된 트렌치의 일부를 갖는 절연체 스택(stack) 물질에 트렌치를 생성하는 단계와 트렌치의 적어도 한 측면에 스페이서 물질을 성막하는 단계를 포함한다. 이 방법은 또한 트렌치에 도전성 물질을 성막하는 단계와 트렌치에 캡 물질을 성막하는 단계를 포함한다.
일부의 실시예들에서, 다수의 게이트들은 각각 1500 옹스트롬(angstrom) 이하의 높이의 캡을 가질 수 있다. 실시예들은, 예를 들어, 각각이 약 700 옹스트롬의 높이의 캡을 갖는, 다수의 게이트들을 포함할 수 있다. 다양한 실시예들에서, 다수의 게이트들은 각각 700 옹스트롬 이하의 높이의 캡을 가질 수 있다.
본 명세서에 사용되는 "기판" 또는 "기판 어셈블리"라는 용어들은 베이스(base) 반도체 층과 같은 반도체 기판 또는 하나 이상의 층들, 구조들, 및/또는 그에 형성되는 영역들을 갖는 반도체 기판을 지칭한다. 베이스 반도체 층은 일반적으로 웨이퍼 위의 실리콘 물질의 최하부 층 또는 실리콘-온-사파이어(silicon on sapphire)와 같은, 다른 물질 위에 성막되는 실리콘 층이다. 기판 어셈블리를 참조할 경우, 영역들, 접합(junction)들, 다양한 구조들/피쳐들, 및/또는 캐패시터들을 위한 배리어(barrier)들 및/또는 캐패시터 플레이트(capacitor plate)들과 같은 개구부들을 형성하거나 또는 정의하도록 다양한 프로세스 단계들이 이전에 사용될 수 있다.
본 명세서에 사용되는 "층"은 성막 또는 그외의 프로세스를 사용하여 기판 위에 형성될 수 있는 임의의 층을 지칭한다. "층"이라는 용어는 "배리어 층", "유전층", 및 "도전층" 등의 반도체 산업에 특화된 층들을 포함하는 것을 의미한다("층"이라는 용어는 반도체 산업에서 사용되는 "막(film)"이라는 용어와 동의어임). "층"이라는 용어는 또한 유리 위에 코팅(coating)하는 것과 같은 반도체 기술 밖의 기술에서 볼 수 있는 층들을 포함하는 것을 의미한다.
도면들에서, 참조 번호 중 제1 숫자 또는 두개의 숫자(즉, 세개의 숫자들의 경우 제1 숫자 및 네개의 숫자들의 경우 두개의 숫자들)는 사용되는 도면을 지칭하는 한편, 참조 번호 중 나머지 두개의 숫자들은 도면의 몇가지 그림들을 통해 사용된 본 발명의 실시예(들)의 동일한 부분 또는 등가적인 부분을 지칭한다. 도면들의 스케일링(scaling)은 도면에 도시된 다양한 실시예들의 정밀한 치수들을 나타내지 않는다.
이하 첨부 도면들을 참조하여 본 발명의 실시예들이 자세하게 기술된다. 도면들이 형성되는 하나의 도전체를 도시하지만, 본 명세서에 기술된 다양한 실시예들은, 그 실시예들에서 형성되는 임의의 갯수의 도전체들을 가질 수 있다는 점에 유의해야 한다.
도 1은 본 발명에 따른 프로세스 과정의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다. 본 실시예에서, 다수의 게이트 구조물들(112, 116, 118, 및 120)은 기판(110) 위에 형성된다.
도 1에 도시된 실시예에서, 각각의 게이트 구조는 그 구조의 일부분 또는 콘택트로 사용될 수 있는 폴리실리콘(polysilicon) 구조(114)를 포함한다. 특정한 형태의 게이트 구조가 도시되지만, 다양한 형태들의 게이트 구조들이 본 발명의 다양한 실시예들에 사용될 수 있다. 또한, 다양한 실시예들에서, 컴포넌트들은 게이트들(112, 116, 118, 및 120)이 형성되는 레벨 아래의 기판(110) 내에 형성될 수 있다.
본 발명의 다양한 실시예들에서, 1500 옹스트롬(Å) 아래의 두께를 갖는 게 이트 캡(예를 들어, 도 1의 게이트 캡(115))을 형성하는 것이 가능하다. 캡이 하나 이상의 평탄화 프로세스들에 노출될 수 있기 때문에 다수의 콘택트 제조 프로세스들에서 게이트 캡 두께들은 적어도 1500Å이다.
본 명세서에 기술된 바와 같이, 본 발명의 일부의 실시예들에서, 평탄화 프로세스들에 대한 캡의 노출없이 콘택트가 형성될 수 있다. 따라서, 캡의 두께는 감소될 수 있다. 예를 들어, 일부의 실시예들에서, 캡의 두께는 대략 700Å이 될 수 있다. 이는, 그외의 이점들 중에서, 게이트 또는 콘택트 구조에 대한 패터닝(pattern)의 용이성, 컴포넌트들의 수직 크기들의 감소, 콘택트 형성을 위해 사용되는 시간의 단축, 및 사용되는 물질의 양의 감소라는 이점이 있다.
게이트들이 형성된 후에, 절연체 물질이 성막될 수 있다. 예를 들어, 도 2는 절연체 물질을 성막한 후에 도 1의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다. 도 2에 도시된 바와 같이, 절연체 물질(222)은 게이트들(212, 216, 218 및 220) 위로 성막되어 절연체 스택 층을 형성한다. 이것은, 예를 들어, 배리어 층(예를 들어, 도 2에 도시되지 않은, 얇은 질화물 층) 및 SOD(spin on dielectric)을 성막함으로써 구현될 수 있다.
다양한 실시예들에서, 절연체 물질의 두꺼운 층이 성막될 수 있다. 예를 들어, 일부의 실시예들에서, 층(222)의 두께(217)는 게이트의 상면 위로 1800Å이 될 수 있다. 도포되는 경우, 절연체 물질의 상부 표면은 실질적으로 균일한 두께를 제공하도록 평탄화될 수 있다.
도 3은 다수의 콘택트 개구부들을 형성한 후에 도 2의 콘택트 구조의 실시예 의 예시적인 부분의 횡단면도이다. 도 3의 실시예에서, 콘택트 개구부들(324)은 절연체 스택 층(322)에 형성될 수 있다.
예를 들어, 어레이에 개별 콘택트들을 패터닝하는 마스킹(masking) 프로세스(예를 들어, 듀얼(dual) 마스킹 프로세스)에 의해 콘택트 개구부들의 형성이 구현될 수 있다. 이 콘택트 개구부들은 셀 콘택트들 및 디지트 콘택트들을 정의하도록 사용될 수 있다. 콘택트 개구부의 형성은 다양한 방법들로 구현될 수 있다. 예를 들어, 절연체 층을 에칭(etch)하기 위하여 다양한 에칭 기술들이 사용될 수 있다.
일부의 실시예들에서, 콘택트 개구부들을 형성하기 위하여 다수의 에칭 기술들이 결합될 수 있다. 예를 들어, 일부의 실시예들에서 콘택트 개구부의 깊이 중 일부(예를 들어, 약 1500Å의 깊이)에 대하여 실질적으로 직선의 벽을 형성하기 위하여 콘택트 건식(dry) 에칭이 사용될 수 있고, 다음으로 SAC형 에칭이 사용되어 콘택트가 게이트들(예를 들어, 도 3의 게이트들(312, 316, 318, 및 320))의 측면을 따라 형성된다.
일부의 실시예들에서, 에칭 기술들의 그러한 결합은 단일 방법에 의한 에칭보다 게이트들 사이의 영역이 더 정확하게 제거되는 것을 가능하게 할 수 있다. 일부의 실시예들에서, 에칭 기술들의 조합은 또한 콘택트 및 게이트 도전체 사이의 절연을 유지하는 것을 가능하게 할 수 있다.
도 4는 필러 물질을 채운 후에 도 3의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다. 도 4에 도시된 바와 같이, 절연체 스택 층 물질(422)에 형성 된 콘택트 개구부들은 필러 물질(426)로 채워질 수 있다.
필러 물질의 적어도 일부분이 그외의 프로세스들 중에 제거될 수 있도록, 다양한 필러 물질들이 사용될 수 있다. 예를 들어, 적합한 필러 물질들은 폴리실리콘 또는 희생 물질을 포함할 수 있다. 일부의 실시예들에서, 물질은 SOD 물질과 대략 동일한 속도로 에칭될 수 있는 형태가 될 수 있다. 이 필러 물질은 실질적으로 균일한 두께를 갖는 층을 제공하도록 평탄화될 수 있다.
도 5A는 트렌치 구조를 형성한 후에 도 4의 콘택트 구조의 실시예의 평면 투시로부터 다수의 디지트 및 셀 콘택트들의 배치를 나타내는 도면이다. 이 도면에서, 해치(hatch)를 갖는 셀 콘택트들 및 해치가 없는 디지트 콘택트들이 도시된다.
도 5A의 상부에 묘사된 바와 같이, 디지트 및 셀 콘택트들은, 예를 들어, 소스, 드레인 및/또는 액티브 영역들 등의 콘택트 공유 리소스(resource)들인 콘택트 그룹들로 그룹화될 수 있다. 도 5A에 도시된 실시예에서, 콘택트들은 3개의 콘택트들로 이루어진 그룹(525)으로 그룹화되며, 각각의 그룹은 각각의 측면에 셀 콘택트(529)를 갖고 하나의 디지트 콘택트(528)를 갖는다.
도 5A는 기판 위에 정렬된 여섯개의 그러한 그룹들을 도시한다. 그러나, 실시예들은 하나 이상의 콘택트들이 함께 그룹화될 수 있고 하나 이상의 콘택트들의 그룹들을 가질 수 있다.
도 5A의 하부 도면은 기판의 디지트 콘택트들 중 적어도 하나를 통해 트렌치가 형성되는 본 발명의 실시예를 도시한다. 도 5A의 도시된 실시예에서, 트렌치(527)는 두개의 디지트 콘택트들(528)을 통해 형성된다. 다양한 실시예들에서, 트렌치는 기판의 모든 디지트 콘택트들을 통해 형성된다.
도 5B는 트렌치 구조를 형성한 후에 도 4의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다. 도 5B의 실시예에서, 트렌치(527)는 두개의 절연성 물질 구조들(522) 사이의 디지트 콘택트(528)의 필러 물질에 형성된다. 도 5B는 또한 다수의 셀 콘택트들(529)을 도시한다.
트렌치 구조는 필러 물질에 다양한 방법으로 형성될 수 있다. 즉, 독자가 선호하는 바와 같이, 본 발명의 방법들은 상이한 트렌치들, 개구부들, 층들, 및 본 명세서에 기술된 그외의 그러한 구성들을 패터닝하기 위하여 다수의 상이한 기술들을 사용할 수 있다. 이들은 무엇보다도 다양한 성막, 평탄화, 에칭, 및/또는 침식 기술들을 포함할 수 있다. 예를 들어, 트렌치는 필러 물질 내로 에칭될 수 있다. 일부의 실시예들에서, 다마신(damascene) 트렌치가 형성될 수 있다. 일부의 실시예들에서, 트렌치를 형성하는 경우, 필러 물질 및 주위의 SOD 물질이 트렌치를 형성하기 위해 에칭될 수 있다. 트렌치의 깊이(예를 들어, 도 5B의 깊이(523))는 다양한 깊이들이 될 수 있다. 예를 들어, 일부의 구조들에서 1500Å의 깊이가 적합할 수 있다. 일부의 실시예들에서, 트렌치의 측벽들 중 하나의 적어도 일부분에 스페이서 물질이 도포될 수 있다.
도 5C는 희생 물질이 사용되는 경우 트렌치 구조를 형성한 후에 도 4의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다. 도 5C의 실시예에서, 트렌치(527)는 상기와 같이 두개의 절연성 물질 구조들(522) 사이의 디지트 콘택트(528)의 필러 물질에 형성될 수 있다. 도 5B는 또한 다수의 셀 콘택트들(529)을 도시한다. 그러나 프로세스 중에 희생 물질이 사용되는 경우, 희생 물질(예를 들어, 셀 구조들(529)) 및 절연층들(522) 위로 보호층(521)이 제공될 수 있다. 보호층은, 예를 들어, 적절한 물질들 중에서, Si(OC2H5)4(Tetraethyl Orthosilicate)로부터 제조될 수 있다.
도 6은 스페이서 물질을 도포한 후에 도 5B의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도를 제공한다. 도 6에 도시된 실시예에서, 스페이서 물질(630)은 트렌치(627)의 각각의 측벽에 도포된다. 이 스페이서 물질은 임의의 적합한 스페이서 물질이 될 수 있다. 예를 들어, 테트라에틸 오소실리케이트(Tetraethyl Orthosilicate) 또는 실리콘 질화물 등의, 유전체 물질이 스페이서 물질로서 사용될 수 있다. 스페이서 물질은 또한 다양한 두께들로 도포될 수 있다. 예를 들어, 성막 기술들 중에서, 화학 기상 증착(chemical vapor deposition)(CVD)을 통해 250Å 두께의 스페이서 물질이 도포될 수 있다.
희생 콘택트 필러 물질을 사용하는 경우, 이 물질은, 예를 들어, 스페이서 형성 후에 제거될 수 있다. 주변 콘택트들은 패터닝될 수 있고, 플러그들, 상호접속부들, 개구부들, 및 트렌치들은 도전성 물질로 채워질 수 있다. 일부의 실시예들에서, 플러그들, 상호접속부들, 개구부들 및 트렌치들은 동시에 채워질 수 있다.
도 7은 라이너 물질을 도포한 후에 도 6의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다. 라이너 물질은 트렌치, 스페이서 물질, 및/또는 필러 물질들 및 절연체의 상면 위로 성막될 수 있다. 예를 들어, 도 7의 실시예는 필러 물 질(726)에 형성된 트렌치에 배치된 스페이서 물질(730)을 포함하는 이러한 모든 표면들 위로의 성막을 도시한다. 예를 들어, 일부의 실시예들에서 배리어 층을 형성하거나, 하나의 층을 다른 층에 부착하기 위해(예를 들어, 글루(glue) 또는 접착제로서 기능하기 위해), 및/또는 낮은 저항의 인터페이스 층으로서 라이너 물질이 사용될 수 있다.
도 8은 도전체 물질을 도포한 후에 도 7의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다. 다양한 실시예들에서, 도전체 물질은 트렌치, 스페이서 물질, 및/또는 필러 물질들 및 절연체의 상면 위에 배치된 부분들을 포함하는 라이너 물질 위에 성막될 수 있다. 예를 들어, 도 8의 실시예는 이러한 모든 표면들을 커버(cover)하는 라이너(832) 위로 도전체 물질(834)의 성막을 도시한다.
일부의 실시예들에서, 다마신 도전체 물질이 성막될 수 있다. 다양한 실시예들은 그러한 도전체 물질들의 상이한 두께들을 사용한다. 예를 들어, 양과 물질의 형태에 있어서 무엇보다도 75Å 티타늄, 75Å 티타늄 질화물, 및/또는 300Å 텅스텐(W)이 도포될 수 있다. 실시예들은 도전성 물질(843)을 트렌치 내에 성막하는 프로세스 중에 다수의 개구부 콘택트들을 도전성 물질(834)로 채우는 단계를 포함할 수 있다. 도전성 물질은 티타튬, 티타늄 질화물, 텅스텐 질화물, 텅스텐, 및 상기 물질들 중 적어도 두 개의 조합을 포함하는 그룹으로부터 선택된 물질이다. 예를 들어, 티타늄/티타늄 질화물은 그러한 조합이다. 그러한 물질들은 트렌치를 도전체 물질(834)로 채우는데 사용될 수 있다.
도 9는 도전체 물질을 리세스한 후에 도 8의 콘택트 구조의 실시예의 예시적 인 부분의 횡단면도이다. 도전체 물질은 다양한 방법들로 평탄화될 수 있다. 평탄화가 실행되는 경우, 예를 들어, 트렌치의 외부에 배치된 라이너 물질 및 도전체 물질이 제거될 수 있도록, 디바이스의 상부 산화물 층이 침식될 수 있다.
도 9의 실시예에서, 이 프로세스는, 라이너(932)에 탑재(mount)된, 도전체 물질(934)을 가지고, 그 내부에 스페이서들(930)을 갖는 트렌치 구조를 제공할 수 있다. 침식(erosion)은 또한, 프로세스가 트렌치의 외부에 배치된 모든 라이너 물질을 실질적으로 침식시킴에 따라, 절연체 및 필러 물질들의 일부를 제거할 수 있다. 예를 들어, 일 실시예에서, 절연체 층(예를 들어, 산화물 물질)은 이 프로세스에서 약 200Å 침식된다.
도 10은 캡 물질을 도포한 후에 도 9의 콘택트 구조의 실시예의 예시적인 부분의 횡단면도이다. 이 프로세스에서, 도전체 물질(1034)은, 예를 들어, 캡을 위한, 트렌치 내의 공간을 제공하도록 리세스될 수 있다. 예를 들어, 도전체는, 여러 깊이들 중에서 약 700Å의 깊이만큼 리세스될 수 있다. 이 프로세스 중에, 라이너 물질(1032)은 또한 스페이서 물질(1030) 및 도전체 물질(1034) 사이에서 침식될 수 있다.
다양한 실시예들에서, 캡 물질(1036)은 도전체 물질(1034) 및, 일부의 실시예들에서, 라이너 물질(1032)의 일부분의 제거로부터 형성된 리세스에 성막될 수 있다. 예를 들어, 트렌치를 채우기 위하여 트렌치 도전체(예를 들어, 실리콘 질화물 또는 실리콘 산화물) 위로 유전체 캡이 성막될 수 있다. 예를 들어, 캡 물질은 도전체 물질 및, 일부의 실시예들에서, 라이너 물질을 커버하기에 충분한 두께로 성막될 수 있다. 일부의 실시예들에서, 캡은 평탄화될 수 있다. 이 프로세스 중에, 절연체 물질 및/또는 필러 물질도 침식될 수 있다.
전술된 프로세스들 중 일부 또는 모두에 따라 콘택트가 형성되면, 다양한 컨테이너(container) 형성 및 금속화(metallization) 프로세스들이 구현되어 기판의 추가 양태들이 추가될 수 있다.
따라서, 본 발명은 다수의 반도체 구조 실시예들을 포함한다. 예를 들어, 하나의 그러한 실시예에서, 반도체 구조는 절연체 물질에 형성되는 적어도 하나의 측벽을 갖는 트렌치 구조, 및 적어도 하나의 측벽에 배치되는 스페이서 물질을 포함한다. 본 예시적인 실시예는 또한 트렌치 구조 내에 배치된 도전성 물질 및 도전성 물질 위에 배치된 캡 물질을 포함한다.
다양한 실시예들에서, 트렌치 구조는 다마신 트렌치 구조가 될 수 있다. 다양한 실시예들에서, 트렌치 구조는 다수의 셀 콘택트들 위가 아닌 다수의 디지트 콘택트들 위의 경로를 따라 형성될 수 있다. 일부의 실시예들에서, 트렌치 구조는 디지트 콘택트들 위에만 형성될 수 있다. 실시예들은 또한 트렌치 구조 내에서 스페이서 물질의 적어도 일부분 위로 배치된 라이너 물질을 포함할 수 있다.
도전성 물질은, 예를 들어 다수의 디지트 콘택트들 위에 형성된 콘택트 개구부에 배치될 수 있다. 일부의 실시예들에서, 캡 물질은 다수의 디지트 콘택트들 위에 대한 콘택트 개구부들에 배치될 수 있다. 다양한 형태들의 컴포넌트들이 액티브 영역들에 형성될 수 있다. 그러한 컴포넌트들은 무엇보다도 촬상(imaging) 디바이스들, 메모리 디바이스들 또는 로직 디바이스들을 포함한다. 따라서, 본 발 명은 또한 다수의 메모리 디바이스 실시예들을 포함한다. 예를 들어, 하나의 그러한 실시예에서, 메모리 디바이스는 다수의 콘택트들, 다수의 콘택트들 위에 배치된 트렌치 구조, 절연체 물질에 형성된 적어도 하나의 측벽을 갖는 트렌치 구조, 적어도 하나의 측벽 위에 배치된 스페이서 물질, 트렌치 구조 내에 배치된 도전성 물질, 및 도전성 물질 위에 배치된 캡 물질을 포함하는 반도체 기판을 포함한다.
본 발명은 또한 다수의 집적 회로 실시예들을 포함한다. 예를 들어, 하나의 그러한 실시예에서, 집적 회로는 다수의 셀 및 디지트 콘택트들을 포함하는 반도체 기판을 포함한다. 절연체 물질에 형성되는 적어도 하나의 측벽을 갖는 트렌치 구조가 디지트 콘택트들 위에 배치될 수 있다. 일부의 실시예들에서, 스페이서 물질은 트랜치 구조 내에서 스페이서 물질의 적어도 일부분 위에 배치된 라이너 물질과 함께 적어도 하나의 측벽 위에 배치될 수 있다. 도전성 물질은 트렌치 구조 및 도전성 물질 위에 배치된 캡 물질 내에 배치될 수 있다.
완성된 집적 회로는 DRAM 또는 그외의 메모리 디바이스를 위한 메모리 셀들의 어레이를 포함할 수 있다. 그외의 집적 회로들에서, 게이트 어레이들을 위한 로직 디바이스들, 마이크로프로세서들, 및/또는 디지털 신호 프로세서들이 액티브 영역들에 형성될 수 있다.
도 11은 본 발명의 콘택트 구조들의 실시예를 포함하는 예시적인 집적 회로의 횡단면도이다. 도시된 다양한 구조들은, 특히 전술된 기술들을 사용하여 형성될 수 있다.
도 11의 실시예에서, 적층형-셀 DRAM(1140)은 얕은 트렌치 분리 영역 들(shallow trench isolation regions)(1146)에 의해 분리된 복수의 액티브 영역들(1144)을 갖는 반도체 기판(1142)을 포함한다. 도핑된 영역들(1152, 1153)은, 예를 들어, 확산 주입 프로세스에 의해 형성되며, 영역들(1152)은 DRAM의 메모리 셀들을 위한 저장 노드들로서 기능한다.
게이트들(1112, 1116, 1118, 및 1120)이 집적 회로에 제공된다. 다양한 실시예들에서, 하나 이상의 게이트들은 질화물 또는 게이트들의 어느 한쪽 면에 제공되는 그외의 스페이서들(도시되지 않음)을 포함할 수 있다. 게이트들은, 예를 들어 폴리실리콘 층(1114) 및 절연 물질에 의해 제공되는 캡을 포함할 수 있다. 절연 물질들은, 예를 들어, 여러가지 중에서 산화물, 질화물, 또는 산화물/질화물 또는 산화물/질화물/산화물 조합들 등의 혼합물을 포함할 수 있다.
게이트들은 또한 배리어 금속층 및 폴리실리콘 층(1114)과 캡 사이의 금속층을 포함할 수 있다. 적합한 배리어 금속층들은 여러가지 중에서 텅스텐 질화물, 티타늄 질화물, 및, 탄탈륨 질화물을 포함할 수 있다. 금속층은 여러가지 중에서 텅스텐, 텅스텐 실리사이드, 티타늄 실리사이드, 또는 코발트 실리사이드를 포함할 수 있다. 폴리실리콘 물질 컴포넌트들(1126)은 드레인 및 소스 영역들(1152)에 콘택트들을 형성한다.
도 11에 도시된 집적 회로에서, 캐패시터 셀들은 하부 저장 노드 전극들(1162), 셀 유전체(1164), 및 상부 전극(1166)을 포함한다. 금속 콘택트(1168)는 본 발명의 실시예에 따라 형성된, 비트 라인으로서 기능하는 디지트 콘택트와 제1 금속화 층(1170) 사이의 전기적인 연결을 제공한다. 도 11의 실시예에 도시된 바와 같이, 콘택트는 절연 물질 구조들(1122) 사이에 형성된 트렌치 내부에 제공된 스페이서 물질(1130), 라이너(1132), 도전체 물질(1134), 및 캡 물질(1136)을 포함한다.
절연층(1172)은 제1 금속화 층(1170)을 제2 금속화 층(1174)과 분리하는데 사용될 수 있다. 반도체 웨이퍼는 패시베이션(passivation) 층(1176)에 의해 커버될 수 있다.
도 11은 적층형-셀 DRAM을 도시하지만, 전술된 기술들에 따라 형성된 콘택트들은 트렌치 셀 DRAM들, 플래시 메모리, 임베디드(embedded) 메모리, EEPROM(electrically erasable programmable read only memory) 등의 임의의 그외의 형태의 메모리에 포함될 수 있다.
따라서, 본 발명은 또한 다수의 전자 시스템 실시예들을 포함한다. 예를 들어, 하나의 그러한 실시예에서, 시스템은 제어기; 및 제어기에 연결된 메모리 디바이스를 포함하고, 메모리 디바이스는 메모리 셀들의 어레이를 갖는다. 그러한 메모리는 DRAM(dynamic random access memory) 디바이스 또는 그외의 메모리 컴포넌트가 될 수 있다. 다양한 실시예들에서, 제어기는 프로세서가 될 수 있다. 메모리 셀들은 반도체 기판과 같은 컴포넌트들을 포함할 수 있다. 기판은 다수의 콘택트들, 콘택트들 중 적어도 하나를 형성하는 콘택트 구조를 포함할 수 있다. 콘택트 구조는 절연체 물질에 형성된 적어도 하나의 측벽 및 적어도 하나의 측벽 위에 배치된 스페이서 물질을 가질 수 있다. 구조는 또한 콘택트 구조 내에서 스페이서 물질의 적어도 일부분 위에 배치된 라이너 물질, 콘택트 구조 내에 배치된 도전성 물질, 및 도전성 물질 위에 배치된 캡 물질을 포함할 수 있다.
도 12는 본 발명의 콘택트 구조들의 실시예들을 포함할 수 있는 예시적인 전자 시스템이다. 본 발명의 실시예들은 또한 본 명세서에 기술된 실시예들에 따라 형성된 콘택트들을 포함하는 전자 시스템을 포함할 수 있다. 예를 들어, 도 12는 메모리 디바이스(1282)에서 사용하기 위해 본 발명에 따라 형성되고 제어기(1292)에 의해 제어되는, 콘택트들을 갖는 메모리를 포함하는 프로세서 기반 시스템(1280)의 실시예를 제공한다.
도 12에 도시된 바와 같이, 시스템(1280)은 또한, 예를 들어, 키보드, 터치 스크린(touch screen), 트랜시버(transceiver), 마우스 등의 하나 이상의 입력 디바이스들(1284)을 포함할 수 있다. 입력 디바이스들은 사용자가 데이터, 명령어(instruction)들 등을 입력하고, 컴퓨팅 유닛(computing unit)(1286)을 동작시키는 것을 가능하게 하도록 컴퓨팅 유닛(1286)에 연결될 수 있다.
컴퓨팅 유닛(1286)에 연결되는 하나 이상의 출력 디바이스들(1288)은 또한 프로세서(1290)에 의해 생성되는 데이터를 디스플레이하거나 또는 다른 경우 출력하기 위해 시스템(1280)의 일부분으로 제공될 수 있다. 출력 디바이스들의 예시들은 프린터들, 비디오 터미널들, 모니터들, 디스플레이 유닛들 등을 포함한다.
특정한 실시예들이 본 명세서에 도시되고 기술되지만, 동일한 결과들을 달성하도록 산출된 구성이 도시된 특정한 실시예들을 대체할 수 있다는 것을 본 기술 분야의 당업자들은 이해할 것이다. 본원은 본 발명의 다양한 실시예들의 개작들 또는 변형들을 커버하도록 의도된다.
상기 기술은 제한적이 아닌 예시적인 관점에서 만들어졌다는 것을 이해할 것이다. 상기 실시예들의 결합, 및 본 명세서에 구체적으로 기술되지 않은 그외의 실시예들은 상기 기술의 검토 시 본 기술 분야의 당업자들에게 분명하게 이해될 것이다.
본 발명의 다양한 실시예들의 범위는 상기 구조들 및 방법들이 사용되는 그외의 애플리케이션들을 포함한다. 따라서, 본 발명의 다양한 실시예들의 범위는 첨부된 청구범위를 참조하여 그러한 청구범위가 부여하는 등가물들의 전체 범위와 함께 결정되어야 한다.
전술된 상세한 설명에서, 본 발명을 간략하게 하기 위해 다양한 특징들이 단일 실시예에서 함께 그룹화된다. 이러한 개시 방법은, 본 발명의 개시된 실시예들이 각각의 청구항에 명백히 기술되는 것들보다 더 많은 특징들을 사용해야 한다는 의도를 반영하는 것으로 해석되지 않는다.
오히려, 이하의 청구범위가 반영하는 바와 같이, 진보성있는 본 발명은 개시된 단일 실시예의 모든 특징들보다 적은데 있다. 따라서, 이하의 청구범위는 상세한 설명에 포함되고, 각각의 청구항은 개별 실시예로서 독립적으로 존재한다.

Claims (34)

  1. 콘택트(contact) 형성 방법으로서,
    특정 두께의 절연체 스택 물질(insulator stack material) 내에 트렌치(trench)를 생성하는 단계 - 상기 트렌치의 일부분은 다수의 게이트 중 두 개의 게이트 사이에 배치됨 -;
    상기 트렌치 내에 필러 물질(filler material)을 채우고, 상기 절연체 스택 물질의 상기 특정 두께보다 적은 깊이로 상기 필러 물질을 에칭하는 단계 - 상기 필러 물질 및 상기 절연체 스택 물질은 실질적으로 동일한 속도(rate)로 에칭됨 - ;
    상기 필러 물질의 상기 깊이로, 상기 트렌치의 적어도 하나의 측면에 스페이서 물질(spacer material)을 성막(deposit)하는 단계;
    상기 필러 물질 위로, 상기 트렌치 내에 도전성 물질을 성막하는 단계; 및
    상기 트렌치 내로 캡 물질(cap material)을 성막하는 단계
    를 포함하는 콘택트 형성 방법.
  2. 제1항에 있어서, 상기 방법은 상기 스페이서 물질 및 상기 필러 물질의 위로, 상기 트렌치 내에 라이너 물질(liner material)을 성막하는 단계를 포함하는, 콘택트 형성 방법.
  3. 제1항에 있어서, 상기 방법은 다수의 게이트 - 상기 다수의 게이트 각각은 700 옹스트롬(angstrom) 높이의 캡을 구비함 - 를 생성하는 단계를 포함하는, 콘택트 형성 방법.
  4. 제1항에 있어서, 상기 방법은 다수의 게이트 - 상기 다수의 게이트 각각은 700 옹스트롬 이하의 높이의 캡을 구비함 - 를 생성하는 단계를 포함하는, 콘택트 형성 방법.
  5. 제1항에 있어서, 상기 방법은 다수의 게이트 - 상기 다수의 게이트 각각은 1500 옹스트롬 이하의 높이의 캡을 구비함 - 를 생성하는 단계를 포함하는, 콘택트 형성 방법.
  6. 제1항에 있어서, 상기 방법은 상기 트렌치가 생성될 다수의 게이트 위로 절연체 스택 물질을 성막하기 전에 상기 다수의 게이트 위로 실리콘 질화물 층을 성막하는 단계를 포함하는, 콘택트 형성 방법.
  7. 제1항에 있어서, 상기 절연체 스택 물질 내에 트렌치를 생성하기 이전에, 상기 절연체 스택 물질로부터 형성된 절연체 스택 층을 생성하고, 상기 층은 상기 층의 상면과 적어도 하나의 게이트의 상면 사이의 두께가 1800 옹스트롬의 두께를 갖는, 콘택트 형성 방법.
  8. 제1항에 있어서, 상기 방법은 상기 트렌치 내에 상기 도전성 물질을 성막하는 중에 상기 절연체 스택 물질 내에 형성된 다수의 개구부 콘택트를 상기 도전성 물질로 채우는 단계를 포함하는, 콘택트 형성 방법.
  9. 제1항에 있어서, 상기 트렌치 내로 도전성 물질을 성막하는 단계는, 티타늄, 티타늄 질화물, 텅스텐 질화물, 텅스텐, 및 상기 물질들 중 적어도 두 개의 조합을 포함하는 그룹으로부터 선택되는 물질을 성막하는 단계를 포함하는, 콘택트 형성 방법.
  10. 제1항에 있어서, 상기 방법은 상기 필러 물질로 다수의 개구부 콘택트를 채우는 단계를 포함하고, 상기 필러 물질은 희생 물질(sacrificial material) 및 폴리실리콘 물질을 포함하는 그룹으로부터 선택되는 물질인, 콘택트 형성 방법.
  11. 절연체 스택을 형성하기 위해 다수의 게이트 - 상기 다수의 게이트 각각은 게이트 캡을 구비함 - 위로 특정 두께의 절연 물질을 도포하는 단계;
    상기 다수의 게이트 중 두 개의 게이트 사이에 제1 콘택트 개구부를 생성하는 단계;
    상기 제1 콘택트 개구부를 필러 물질로 채우는 단계;
    상기 필러 물질 내에 적어도 하나의 측면을 갖는 트렌치를 형성하는 단계 - 상기 필러 물질은 상기 절연 물질의 상기 특정 두께보다 적은 깊이로 에칭됨 - ;
    상기 필러 물질의 깊이로 스페이서 물질을 상기 적어도 하나의 측면에 코팅하는 단계;
    상기 필러 물질 위로, 상기 트렌치를 도전성 물질로 채우는 단계;
    상기 도전성 물질에 리세스(recess)를 형성하는 단계; 및
    상기 리세스를 캡 물질로 채우는 단계
    를 포함하는 방법.
  12. 제11항에 있어서, 상기 방법은 상기 스페이서 물질 및 상기 필러 물질 위로, 상기 트렌치에 라이너 물질을 도포하는 단계를 포함하는, 방법.
  13. 제12항에 있어서, 상기 방법은 상기 라이너 물질 위로, 상기 트렌치에 상기 도전성 물질을 채우는 단계를 포함하는, 방법.
  14. 제11항에 있어서, 상기 방법은 상기 제1 콘택트 개구부에 상기 필러 물질을 채우기 전에, 콘택트 어레이 내의 다수의 콘택트를 패터닝(patterning)하기 위하여 듀얼 마스킹(dual masking) 기술을 실행하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, 다수의 콘택트를 패터닝하기 위하여 듀얼 마스킹 기술을 실행하는 상기 단계는, 적어도 1500 옹스트롬의 깊이로 상기 다수의 콘택트를 패터닝하는 단계를 포함하는, 방법.
  16. 제15항에 있어서,
    다수의 콘택트를 패터닝하기 위하여 듀얼 마스킹 기술을 실행하는 상기 단계는, 상기 다수의 콘택트를 패터닝하기 위하여 콘택트 건식 에칭 기술을 실행하는 단계를 포함하는, 방법.
  17. 제15항에 있어서, 트렌치를 형성하는 상기 단계는, 1500 옹스트롬 보다 적은 깊이로 실질적으로 동일한 속도로 상기 절연 물질 및 상기 필러 물질을 에칭하는 단계를 포함하는, 방법.
  18. 제11항에 있어서, 스페이서 물질을 상기 적어도 하나의 측면에 코팅하는 상기 단계는, 스페이서 유전체를 상기 트렌치 측벽의 형상을 따라 도포하는 단계(applying a spacer dielectric to line the trench side wall)를 포함하는, 방법.
  19. 제11항에 있어서, 스페이서 물질을 상기 적어도 하나의 측면에 코팅하는 상기 단계는, 250 옹스트롬 두께로 물질을 도포하는 단계를 포함하는, 방법.
  20. 제11항에 있어서, 상기 방법은 상기 트렌치를 도전성 물질로 채우는 중에 다수의 주변 콘택트 개구부와 상호접속부(interconnect)를 채우는 단계를 포함하는, 방법.
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