JPH09293781A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09293781A JPH09293781A JP10802796A JP10802796A JPH09293781A JP H09293781 A JPH09293781 A JP H09293781A JP 10802796 A JP10802796 A JP 10802796A JP 10802796 A JP10802796 A JP 10802796A JP H09293781 A JPH09293781 A JP H09293781A
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Abstract
(57)【要約】
【課題】 ポリシリコンプラグのプラグロスを少なくす
る半導体装置の製造方法を提供する。 【解決手段】 層間絶縁膜上１７上にＴｉＮ膜３１を堆
積し、アスペクト比の大きいコンタクトホール部１に開
口１７を形成し、ポリシリコン膜１９をエッチバックし
てポリシリコンプラグ２０を形成する。その後、アスペ
クト比の小さいコンタクトホール部２に開口２２を形成
し、ブランケットＷ膜２３をエッチバックしてタングス
テンプラグを形成する。 【効果】 半導体装置の製造歩留向上や信頼性向上が可
能となる。
る半導体装置の製造方法を提供する。 【解決手段】 層間絶縁膜上１７上にＴｉＮ膜３１を堆
積し、アスペクト比の大きいコンタクトホール部１に開
口１７を形成し、ポリシリコン膜１９をエッチバックし
てポリシリコンプラグ２０を形成する。その後、アスペ
クト比の小さいコンタクトホール部２に開口２２を形成
し、ブランケットＷ膜２３をエッチバックしてタングス
テンプラグを形成する。 【効果】 半導体装置の製造歩留向上や信頼性向上が可
能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、さらに詳しくは、ポリシリコンプラグの形
成工程に特徴を有する半導体装置の製造方法に関する。
方法に関し、さらに詳しくは、ポリシリコンプラグの形
成工程に特徴を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化、高速化に
伴い、半導体製造工程の加工寸法ルールがますます微細
化し、更に配線間容量の増加抑止、低抵抗率の電極や配
線の使用等が要望されている。このような要望により、
特にコンタクトホールに関しては、膜厚の厚い層間絶縁
膜に微細なコンタクトホール形成する必要がある。この
コンタクトホールの高さとコンタクトホール径の比、所
謂アスペクト比の大きいコンタクトホールによる、半導
体基板の拡散層やゲート電極と配線間、又は多層配線に
おける下層配線と上層配線間の接続は、従来のような蒸
着やスパッタリング特徴とするいう物理的な堆積法では
接続が困難になり、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｉｐｏｓｉｔｉｏｎ）法による導電材料を堆積
してコンタクトホールに導電材料を埋め込む、所謂埋め
込みプラグ法による接続が、近年盛んに用いられてい
る。一方、埋め込みプラグの導電材料としては、ＣＶＤ
法による堆積が可能なポリシリコンやタングステン
（Ｗ）等が用いられており、低抵抗率の面ではＣＶＤ法
で堆積するタングステンを用いた方が有利であるが、コ
ンタクトホールへの埋め込み性の面では、ポリシリコン
の方が優れていて、コンタクトホールのアスペクト比や
埋め込みプラグの抵抗等を考慮し、用途に応じて使用さ
れているのが現状である。
伴い、半導体製造工程の加工寸法ルールがますます微細
化し、更に配線間容量の増加抑止、低抵抗率の電極や配
線の使用等が要望されている。このような要望により、
特にコンタクトホールに関しては、膜厚の厚い層間絶縁
膜に微細なコンタクトホール形成する必要がある。この
コンタクトホールの高さとコンタクトホール径の比、所
謂アスペクト比の大きいコンタクトホールによる、半導
体基板の拡散層やゲート電極と配線間、又は多層配線に
おける下層配線と上層配線間の接続は、従来のような蒸
着やスパッタリング特徴とするいう物理的な堆積法では
接続が困難になり、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｉｐｏｓｉｔｉｏｎ）法による導電材料を堆積
してコンタクトホールに導電材料を埋め込む、所謂埋め
込みプラグ法による接続が、近年盛んに用いられてい
る。一方、埋め込みプラグの導電材料としては、ＣＶＤ
法による堆積が可能なポリシリコンやタングステン
（Ｗ）等が用いられており、低抵抗率の面ではＣＶＤ法
で堆積するタングステンを用いた方が有利であるが、コ
ンタクトホールへの埋め込み性の面では、ポリシリコン
の方が優れていて、コンタクトホールのアスペクト比や
埋め込みプラグの抵抗等を考慮し、用途に応じて使用さ
れているのが現状である。
【０００３】上記ポリシリコンプラグとタングステンプ
ラグを用途別に使用する従来の半導体装置の製造方法、
即ち微細でアスペクト比の大きいコンタクトホール部、
例えばメモリ半導体装置のメモリセル部のコンタクトホ
ール部にはポリシリコンプラグを形成し、一方アスペク
ト比が比較的大きく、埋め込みプラグの低抵抗化が要求
されるコンタクトホール部、例えばメモリ半導体装置の
周辺回路部のコンタクトホール部にはタングステンプラ
グを形成する半導体装置の製造方法を、図３および図４
を参照して説明する。
ラグを用途別に使用する従来の半導体装置の製造方法、
即ち微細でアスペクト比の大きいコンタクトホール部、
例えばメモリ半導体装置のメモリセル部のコンタクトホ
ール部にはポリシリコンプラグを形成し、一方アスペク
ト比が比較的大きく、埋め込みプラグの低抵抗化が要求
されるコンタクトホール部、例えばメモリ半導体装置の
周辺回路部のコンタクトホール部にはタングステンプラ
グを形成する半導体装置の製造方法を、図３および図４
を参照して説明する。
【０００４】まず、図３（ａ）に示すように、半導体基
板１１上にゲート酸化膜１２、不純物がドープされたポ
リシリコン膜によるゲート電極１３、ゲート電極１３上
のＣＶＤ酸化膜１４によるゲート電極部３を形成する。
その後、図示は省略するが、ＬＤＤ拡散層等の形成する
を行い、更にその後ゲート電極部３の側壁にサイドウォ
ール酸化膜１５を形成する。次に、ソース・ドレイン層
（図示省略）形成等を行った後、シリコン窒化膜（Ｓｉ
Ｎ膜）１６を堆積し、続いてＢＰＳＧ（Ｂｏｒｏ−Ｐｈ
ｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等によ
る層間絶縁膜１７を堆積する。次に、層間絶縁膜１７お
よびシリコン窒化膜１６をパターニングして、パターン
が微細で、アスペクト比の大きいコンタクトホール形成
領域、例えばメモリ半導体装置のメモリセル部のコンタ
クトホール部１に開口１８を形成する。その後、不純物
をドープしたポリシリコン膜１９を堆積する。
板１１上にゲート酸化膜１２、不純物がドープされたポ
リシリコン膜によるゲート電極１３、ゲート電極１３上
のＣＶＤ酸化膜１４によるゲート電極部３を形成する。
その後、図示は省略するが、ＬＤＤ拡散層等の形成する
を行い、更にその後ゲート電極部３の側壁にサイドウォ
ール酸化膜１５を形成する。次に、ソース・ドレイン層
（図示省略）形成等を行った後、シリコン窒化膜（Ｓｉ
Ｎ膜）１６を堆積し、続いてＢＰＳＧ（Ｂｏｒｏ−Ｐｈ
ｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等によ
る層間絶縁膜１７を堆積する。次に、層間絶縁膜１７お
よびシリコン窒化膜１６をパターニングして、パターン
が微細で、アスペクト比の大きいコンタクトホール形成
領域、例えばメモリ半導体装置のメモリセル部のコンタ
クトホール部１に開口１８を形成する。その後、不純物
をドープしたポリシリコン膜１９を堆積する。
【０００５】次に、図３（ｂ）に示すように、層間絶縁
膜１７上のポリシリコン膜１９が無くなるまで、ポリシ
リコン膜１９をエッチバックし、開口１８にポリシリコ
ンプラグ２０を形成する。なお、このポリシリコンプラ
グ２０形成時、層間絶縁膜１７上にポリシリコン膜１９
を完全にエッチングして残渣を発生させないためには、
多少オーバーエッチングする必要がある。このオーバー
エッチング時、既にポリシリコン膜１９がエッチングさ
れた部分の層間絶縁膜１７のエッチングが始まり、この
エッチングでエッチングガス中に酸素原子（Ｏ）が供給
され、ポリシリコン膜１９に対するるエッチング速度が
大きくなる。更にオーバーエッチング時には、未だエッ
チングされていないポリシリコン膜１９領域が減少する
のでエッチング速度が増加する、所謂ローデング効果現
象が起こる。この様なことで、ポリシリコンプラグ２０
表面は層間絶縁膜１７の表面より落ち込み、この落ち込
み深さ、所謂プラグロスが大きくなる。このプラグロス
が大きくなると、後述する配線の抵抗増加や配線の断線
を発生させる虞がある。
膜１７上のポリシリコン膜１９が無くなるまで、ポリシ
リコン膜１９をエッチバックし、開口１８にポリシリコ
ンプラグ２０を形成する。なお、このポリシリコンプラ
グ２０形成時、層間絶縁膜１７上にポリシリコン膜１９
を完全にエッチングして残渣を発生させないためには、
多少オーバーエッチングする必要がある。このオーバー
エッチング時、既にポリシリコン膜１９がエッチングさ
れた部分の層間絶縁膜１７のエッチングが始まり、この
エッチングでエッチングガス中に酸素原子（Ｏ）が供給
され、ポリシリコン膜１９に対するるエッチング速度が
大きくなる。更にオーバーエッチング時には、未だエッ
チングされていないポリシリコン膜１９領域が減少する
のでエッチング速度が増加する、所謂ローデング効果現
象が起こる。この様なことで、ポリシリコンプラグ２０
表面は層間絶縁膜１７の表面より落ち込み、この落ち込
み深さ、所謂プラグロスが大きくなる。このプラグロス
が大きくなると、後述する配線の抵抗増加や配線の断線
を発生させる虞がある。
【０００６】次に、図３（ｃ）に示すように、層間絶縁
膜１７およびシリコン窒化膜１６をパターニングして、
比較的大きなコンタクトホールで、アスペクト比が小さ
なコンタクトホール形成領域、例えばメモリ半導体装置
の周辺回路部のコンタクトホール部２に開口２１を形成
する。その後密着性とＴｉＳｉ2 層形成によるオーミッ
クコンタクト性とを兼ねたＴｉ膜と、半導体基板１１の
シリコンと後述するタングステンプラグ２４との反応を
阻止するＴｉＮ膜とによるバリア膜２２を、コリメーシ
ョンスパッタ法等のスパッタリングにより堆積し、続い
てオーミックコンタクのためのＴｉＳｉ2 層形成やＴｉ
膜とＴｉＮ膜によるバリア膜２２のバリア性向上のため
に窒素雰囲気中で短時間熱処理をする。更にその後、Ｃ
ＶＤ法によりブランケットタングステン膜（ブランケッ
トＷ膜）２３を堆積する。
膜１７およびシリコン窒化膜１６をパターニングして、
比較的大きなコンタクトホールで、アスペクト比が小さ
なコンタクトホール形成領域、例えばメモリ半導体装置
の周辺回路部のコンタクトホール部２に開口２１を形成
する。その後密着性とＴｉＳｉ2 層形成によるオーミッ
クコンタクト性とを兼ねたＴｉ膜と、半導体基板１１の
シリコンと後述するタングステンプラグ２４との反応を
阻止するＴｉＮ膜とによるバリア膜２２を、コリメーシ
ョンスパッタ法等のスパッタリングにより堆積し、続い
てオーミックコンタクのためのＴｉＳｉ2 層形成やＴｉ
膜とＴｉＮ膜によるバリア膜２２のバリア性向上のため
に窒素雰囲気中で短時間熱処理をする。更にその後、Ｃ
ＶＤ法によりブランケットタングステン膜（ブランケッ
トＷ膜）２３を堆積する。
【０００７】次に、図４（ｄ）に示すように、ブランケ
ットＷ膜２３をエッチバックして、コンタクトホール部
２の開口２１にタングステンプラグ２４を形成する。な
お、このエッチバックにおいては、層間絶縁膜１７上に
ブランケットＷ膜２３やバリア膜２２の残渣発生を防止
し、しかも上述した窒素雰囲気中での熱処理によりＴｉ
膜と層間絶縁膜１７とが反応して出来たＴｉＳｉＯX 膜
も除去するために、オーバーエッチングが行われる。ブ
ランケットＷ膜とポリシリコン膜とのエッチング選択比
は大きくないため、オーバーエッチング時、上述したポ
リシリコンプラグ２０形成時と同様の酸素原子による効
果やローデング効果によるエッチング速度増加で、ポリ
シリコンプラグ２０のプラグロスが更に大きくなる。
ットＷ膜２３をエッチバックして、コンタクトホール部
２の開口２１にタングステンプラグ２４を形成する。な
お、このエッチバックにおいては、層間絶縁膜１７上に
ブランケットＷ膜２３やバリア膜２２の残渣発生を防止
し、しかも上述した窒素雰囲気中での熱処理によりＴｉ
膜と層間絶縁膜１７とが反応して出来たＴｉＳｉＯX 膜
も除去するために、オーバーエッチングが行われる。ブ
ランケットＷ膜とポリシリコン膜とのエッチング選択比
は大きくないため、オーバーエッチング時、上述したポ
リシリコンプラグ２０形成時と同様の酸素原子による効
果やローデング効果によるエッチング速度増加で、ポリ
シリコンプラグ２０のプラグロスが更に大きくなる。
【０００８】次に、図４（ｅ）に示すように、Ｔｉ膜と
ＴｉＮ膜とによるバリア膜２５をスパッタリングにより
堆積し、続いて配線用のＡｌ合金膜２６をスパッタリン
グにより堆積する。なお、このＡｌ合金膜２６は、プラ
グロスの大きいポリシリコンプラグ２０部で、図４
（ｅ）に示す如く、被覆性が悪くなり、後述する配線の
抵抗増大や配線の断線を発生させる虞があり、半導体装
置の製造歩留低下や半導体装置の信頼性低下の原因とも
なる。その後は、図面は省略するが、Ａｌ合金膜２６を
パターニングして配線を形成し、更にパッシベーション
膜等を堆積し、パッドの窓明け等を行って半導体装置を
作製する。
ＴｉＮ膜とによるバリア膜２５をスパッタリングにより
堆積し、続いて配線用のＡｌ合金膜２６をスパッタリン
グにより堆積する。なお、このＡｌ合金膜２６は、プラ
グロスの大きいポリシリコンプラグ２０部で、図４
（ｅ）に示す如く、被覆性が悪くなり、後述する配線の
抵抗増大や配線の断線を発生させる虞があり、半導体装
置の製造歩留低下や半導体装置の信頼性低下の原因とも
なる。その後は、図面は省略するが、Ａｌ合金膜２６を
パターニングして配線を形成し、更にパッシベーション
膜等を堆積し、パッドの窓明け等を行って半導体装置を
作製する。
【０００９】上述のようにして作製される半導体装置に
おいては、ポリシリコンプラグ２０形成時のプラグロス
が大きく、配線の抵抗増大や配線の断線を発生させる虞
があるという問題がある。このプラグロス対策として、
ポリシリコンプラグ２０のエッチバック条件の改善やエ
ッチバック時の終点検出精度向上によるオーバーエッチ
ング時間短縮等が行われているが、プラグロスを再現性
よく小さくすることが困難な状態である。また、上述の
ようなポリシリコンプラグ２０とタングステンプラグ２
４を併用した半導体装置の製造方法の場合は、ブランケ
ットＷ膜２３やバリア膜２２の層間絶縁膜１７上の残渣
発生防止のためのオーバーエッチングだけでなく、層間
絶縁膜１７上の上述したＴｉＳｉＯX 膜除去のためのオ
ーバーエッチングの時間増加分により、ポリシリコンプ
ラグ２０のプラグロスが更に増加し、配線の抵抗増大や
配線の断線を発生させる虞が更に増すという問題があ
る。
おいては、ポリシリコンプラグ２０形成時のプラグロス
が大きく、配線の抵抗増大や配線の断線を発生させる虞
があるという問題がある。このプラグロス対策として、
ポリシリコンプラグ２０のエッチバック条件の改善やエ
ッチバック時の終点検出精度向上によるオーバーエッチ
ング時間短縮等が行われているが、プラグロスを再現性
よく小さくすることが困難な状態である。また、上述の
ようなポリシリコンプラグ２０とタングステンプラグ２
４を併用した半導体装置の製造方法の場合は、ブランケ
ットＷ膜２３やバリア膜２２の層間絶縁膜１７上の残渣
発生防止のためのオーバーエッチングだけでなく、層間
絶縁膜１７上の上述したＴｉＳｉＯX 膜除去のためのオ
ーバーエッチングの時間増加分により、ポリシリコンプ
ラグ２０のプラグロスが更に増加し、配線の抵抗増大や
配線の断線を発生させる虞が更に増すという問題があ
る。
【００１０】
【発明が解決しようとする課題】本発明は、上述した半
導体装置の製造方法における問題点を解決することをそ
の目的とする。即ち本発明の課題は、コンタクトホール
部の層間絶縁膜表面からのポリシリコンプラグの落ち込
みの深さ、所謂プラグロスを少なくする半導体装置の製
造方法を提供することを目的とする。
導体装置の製造方法における問題点を解決することをそ
の目的とする。即ち本発明の課題は、コンタクトホール
部の層間絶縁膜表面からのポリシリコンプラグの落ち込
みの深さ、所謂プラグロスを少なくする半導体装置の製
造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上述の課題を解決するために提案するもので
あり、埋め込みプラグとしてポリシリコンプラグを有す
る半導体装置の製造方法において、層間絶縁膜を堆積す
る工程と、層間絶縁膜上にエッチング制御膜を堆積する
工程と、コンタクトホールを形成する工程と、ポリシリ
コン膜を堆積する工程と、ポリシリコン膜をエッチバッ
クして、ポリシリコンプラグを形成する工程とを有する
ことを特徴とするものである。
造方法は、上述の課題を解決するために提案するもので
あり、埋め込みプラグとしてポリシリコンプラグを有す
る半導体装置の製造方法において、層間絶縁膜を堆積す
る工程と、層間絶縁膜上にエッチング制御膜を堆積する
工程と、コンタクトホールを形成する工程と、ポリシリ
コン膜を堆積する工程と、ポリシリコン膜をエッチバッ
クして、ポリシリコンプラグを形成する工程とを有する
ことを特徴とするものである。
【００１２】本発明によれば、ポリシリコン膜のエッチ
バックによるポリシリコンプラグ形成時のオーバーエッ
チングの際、エッチング制御膜とプラズマ中のＦ* （フ
ッ素ラジカル）とが反応して形成されるフッ素化合物膜
がポリシリコンプラグ表面に付着し、ポリシリコンプラ
グのエッチング抑制するので、プラグロスを少なくする
ことができる。また、ポリシリコンプラグとタングステ
ンプラグが併用される半導体装置の製造時には、エッチ
ング制御膜が層間絶縁膜とバリア膜を構成するＴｉ膜と
の反応を防止してＴｉＳｉＯX 膜形成を阻止するため、
タングステンプラグ形成時のオーバーエッチング時間が
短縮され、この事によるポリシリコンプラグのプラグロ
スが少なくなる。従って、ポリシリコンプラグ部での配
線膜の被覆性がよくなって配線抵抗増加や配線の断線が
無くなり、半導体装置の製造歩留向上や信頼性向上が可
能となる。
バックによるポリシリコンプラグ形成時のオーバーエッ
チングの際、エッチング制御膜とプラズマ中のＦ* （フ
ッ素ラジカル）とが反応して形成されるフッ素化合物膜
がポリシリコンプラグ表面に付着し、ポリシリコンプラ
グのエッチング抑制するので、プラグロスを少なくする
ことができる。また、ポリシリコンプラグとタングステ
ンプラグが併用される半導体装置の製造時には、エッチ
ング制御膜が層間絶縁膜とバリア膜を構成するＴｉ膜と
の反応を防止してＴｉＳｉＯX 膜形成を阻止するため、
タングステンプラグ形成時のオーバーエッチング時間が
短縮され、この事によるポリシリコンプラグのプラグロ
スが少なくなる。従って、ポリシリコンプラグ部での配
線膜の被覆性がよくなって配線抵抗増加や配線の断線が
無くなり、半導体装置の製造歩留向上や信頼性向上が可
能となる。
【００１３】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図３および図４中の構成部分と同様の構成部分には、同
一の参照符号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図３および図４中の構成部分と同様の構成部分には、同
一の参照符号を付すものとする。
【００１４】本実施例は半導体装置の製造方法に本発明
を適用した例であり、これを図１および図２を参照して
説明する。まず、図１（ａ）に示す如く、従来例で説明
したと同様にして半導体基板１１上のゲート酸化膜１
２、ゲート電極１３およびゲート電極上の絶縁膜１４か
ら成るゲート電極部３を形成する。その後、図示は省略
するが、イオン注入によるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）層を形成する。更にその後、Ｃ
ＶＤ法によりＣＶＤ酸化膜を堆積した後、このＣＶＤ酸
化膜をエッチバックして、ゲート電極部３の側壁にサイ
ドウォール酸化膜１５を形成する。その後、図示は省略
するが、イオン注入によるソース・ドレイン層等を形成
する。
を適用した例であり、これを図１および図２を参照して
説明する。まず、図１（ａ）に示す如く、従来例で説明
したと同様にして半導体基板１１上のゲート酸化膜１
２、ゲート電極１３およびゲート電極上の絶縁膜１４か
ら成るゲート電極部３を形成する。その後、図示は省略
するが、イオン注入によるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）層を形成する。更にその後、Ｃ
ＶＤ法によりＣＶＤ酸化膜を堆積した後、このＣＶＤ酸
化膜をエッチバックして、ゲート電極部３の側壁にサイ
ドウォール酸化膜１５を形成する。その後、図示は省略
するが、イオン注入によるソース・ドレイン層等を形成
する。
【００１５】次に、減圧ＣＶＤ法によりシリコン窒化膜
（ＳｉＮ）１６を膜厚約１００ｎｍ程堆積し、続いてＢ
ＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）膜等による層間絶縁膜１７を膜厚約６０
０ｎｍ程堆積し、続いて熱処理を行って層間絶縁膜１７
をリフローさせ、堆積直後の層間絶縁膜１７表面の段差
部をより平坦化させる。その後、後述するポリシリコン
プラグ２０形成する際のプラグロスを少なくするための
エッチバック制御膜、例えばＴｉＮ膜３１を膜厚約２０
ｎｍ程堆積する。このＴｉＮ膜３１の堆積は、例えばマ
グネトロンスパッタリング装置を用い、下記の反応性ス
パッタリング条件にてスパッタリングを行う。 〔ＴｉＮ膜３１の反応性スパッタリング条件〕 Ｎ2 ガス流量 ： １００ ｓｃｃｍ ガス圧力 ： １ Ｐａ 基板温度 ： ２００ ℃ 供給電力 ： ６ ｋＷ
（ＳｉＮ）１６を膜厚約１００ｎｍ程堆積し、続いてＢ
ＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）膜等による層間絶縁膜１７を膜厚約６０
０ｎｍ程堆積し、続いて熱処理を行って層間絶縁膜１７
をリフローさせ、堆積直後の層間絶縁膜１７表面の段差
部をより平坦化させる。その後、後述するポリシリコン
プラグ２０形成する際のプラグロスを少なくするための
エッチバック制御膜、例えばＴｉＮ膜３１を膜厚約２０
ｎｍ程堆積する。このＴｉＮ膜３１の堆積は、例えばマ
グネトロンスパッタリング装置を用い、下記の反応性ス
パッタリング条件にてスパッタリングを行う。 〔ＴｉＮ膜３１の反応性スパッタリング条件〕 Ｎ2 ガス流量 ： １００ ｓｃｃｍ ガス圧力 ： １ Ｐａ 基板温度 ： ２００ ℃ 供給電力 ： ６ ｋＷ
【００１６】次に、パターンが微細で、アスペクト比の
大きいコンタクトホール形成領域、例えばメモリ半導体
装置のメモリセル部のコンタクトホール部１のＴｉＮ膜
３１、層間絶縁膜１７およびシリコン窒化膜１６を、パ
ターニングしたフォトレジストをマスクとして、ＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等に
よる異方性エッチングし、開口１８を形成する。その
後、減圧ＣＶＤ（ＬＰＣＶＤ）法によりポリシリコン膜
１９を膜厚約３００ｎｍ程堆積し、その後不純物の拡散
を行う。なお、このポリシリコン膜１９のＬＰＣＶＤ条
件は、例えば下記のようなものである。 〔ポリシリコン膜１９のＬＰＣＶＤ条件〕 ＳｉＨ4 ガス流量 ： ４００ ｓｃｃｍ ガス圧力 ： ２０ Ｐａ 温度 ： ６２０ ℃
大きいコンタクトホール形成領域、例えばメモリ半導体
装置のメモリセル部のコンタクトホール部１のＴｉＮ膜
３１、層間絶縁膜１７およびシリコン窒化膜１６を、パ
ターニングしたフォトレジストをマスクとして、ＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等に
よる異方性エッチングし、開口１８を形成する。その
後、減圧ＣＶＤ（ＬＰＣＶＤ）法によりポリシリコン膜
１９を膜厚約３００ｎｍ程堆積し、その後不純物の拡散
を行う。なお、このポリシリコン膜１９のＬＰＣＶＤ条
件は、例えば下記のようなものである。 〔ポリシリコン膜１９のＬＰＣＶＤ条件〕 ＳｉＨ4 ガス流量 ： ４００ ｓｃｃｍ ガス圧力 ： ２０ Ｐａ 温度 ： ６２０ ℃
【００１７】次に、図１（ｂ）に示すように、ＲＩＥ装
置を用い、ポリシリコン膜１９をエッチバックしてコン
タクトホール部１の開口１８部にポリシリコンプラグ２
０を形成する。このエッチバック条件は、例えば下記の
ようなものである。 〔ポリシリコン膜１９のエッチバック条件〕 ＳＦ6 ガス流量 ： ２００ ｓｃｃｍ Ａｒガス流量 ： ２００ ｓｃｃｍ ガス圧力 ： １ Ｐａ 高周波パワー ： ８０ Ｗ このポリシリコン膜１９のエッチバックの際、ＴｉＮ膜
３１上のポリシリコン膜１９が完全にエッチングされて
残渣のない状態とするため、通常オーバーエッチングを
する。このオーバーエッチング時には、従来例では層間
絶縁膜１７がエッチングされるが、本実施例ではＴｉＮ
膜３１をエッチングすることになり、プラズマ中のＦ*
（フッ素ラジカル）とＴｉＮ膜３１との反応で形成する
ＴｉＦXが開口１８のポリシリコン膜１９表面に付着
し、ポリシリコンプラグ２０のエッチング抑制するの
で、従来例に比較して、プラグロスをかなり小さくする
ことができる。
置を用い、ポリシリコン膜１９をエッチバックしてコン
タクトホール部１の開口１８部にポリシリコンプラグ２
０を形成する。このエッチバック条件は、例えば下記の
ようなものである。 〔ポリシリコン膜１９のエッチバック条件〕 ＳＦ6 ガス流量 ： ２００ ｓｃｃｍ Ａｒガス流量 ： ２００ ｓｃｃｍ ガス圧力 ： １ Ｐａ 高周波パワー ： ８０ Ｗ このポリシリコン膜１９のエッチバックの際、ＴｉＮ膜
３１上のポリシリコン膜１９が完全にエッチングされて
残渣のない状態とするため、通常オーバーエッチングを
する。このオーバーエッチング時には、従来例では層間
絶縁膜１７がエッチングされるが、本実施例ではＴｉＮ
膜３１をエッチングすることになり、プラズマ中のＦ*
（フッ素ラジカル）とＴｉＮ膜３１との反応で形成する
ＴｉＦXが開口１８のポリシリコン膜１９表面に付着
し、ポリシリコンプラグ２０のエッチング抑制するの
で、従来例に比較して、プラグロスをかなり小さくする
ことができる。
【００１８】また、本実施例のようにポリシリコンプラ
グとタングステンプラグを併用する半導体装置の製造時
には、上記エッチバック終了後にＴｉＮ膜３１が残存し
た状態とし、後述するバリア膜２２のＴｉと層間絶縁膜
１７の反応膜であるＴｉＳｉＯX 膜形成を阻止させる。
従ってエッチバック条件はポリシリコン膜１９とＴｉＮ
膜３１のエッチング速度比、所謂エッチング選択比が大
きく、また段差のある層間絶縁膜１７上のＴｉＮ膜３１
上にポリシリコン膜１９残渣を発生させないような等方
性エッチング条件にするのが望ましい。
グとタングステンプラグを併用する半導体装置の製造時
には、上記エッチバック終了後にＴｉＮ膜３１が残存し
た状態とし、後述するバリア膜２２のＴｉと層間絶縁膜
１７の反応膜であるＴｉＳｉＯX 膜形成を阻止させる。
従ってエッチバック条件はポリシリコン膜１９とＴｉＮ
膜３１のエッチング速度比、所謂エッチング選択比が大
きく、また段差のある層間絶縁膜１７上のＴｉＮ膜３１
上にポリシリコン膜１９残渣を発生させないような等方
性エッチング条件にするのが望ましい。
【００１９】次に、図１（ｃ）に示すように、ＴｉＮ膜
３１、層間絶縁膜１７およびシリコン窒化膜１６をパタ
ーニングして、比較的大きなコンタクトホールで、アス
ペクト比が小さなコンタクトホール形成領域、例えばメ
モリ半導体装置の周辺回路部のコンタクトホール部２に
開口２１を形成する。その後、スパッタリング装置を用
い、膜厚約３０ｎｍのＴｉ膜と膜厚約７０ｎｍのＴｉＮ
膜とによるバリア膜２２をスパッタリングにより堆積す
る。なお、これらのスパッタリング条件は、例えば下記
のようなものである。 〔Ｔｉ膜のスパッタリング条件〕 Ａｒガス流量 ： １００ ｓｃｃｍ ガス圧力 ： ０．５ Ｐａ 供給電力 ： ２ ｋＷ 温度 ： ２００ °Ｃ 〔ＴｉＮ膜のスパッタリング条件〕 Ｎ2 ガス流量 ： １００ ｓｃｃｍ ガス圧力 ： １ Ｐａ 供給電力 ： ６ ｋＷ 温度 ： ２００ °Ｃ
３１、層間絶縁膜１７およびシリコン窒化膜１６をパタ
ーニングして、比較的大きなコンタクトホールで、アス
ペクト比が小さなコンタクトホール形成領域、例えばメ
モリ半導体装置の周辺回路部のコンタクトホール部２に
開口２１を形成する。その後、スパッタリング装置を用
い、膜厚約３０ｎｍのＴｉ膜と膜厚約７０ｎｍのＴｉＮ
膜とによるバリア膜２２をスパッタリングにより堆積す
る。なお、これらのスパッタリング条件は、例えば下記
のようなものである。 〔Ｔｉ膜のスパッタリング条件〕 Ａｒガス流量 ： １００ ｓｃｃｍ ガス圧力 ： ０．５ Ｐａ 供給電力 ： ２ ｋＷ 温度 ： ２００ °Ｃ 〔ＴｉＮ膜のスパッタリング条件〕 Ｎ2 ガス流量 ： １００ ｓｃｃｍ ガス圧力 ： １ Ｐａ 供給電力 ： ６ ｋＷ 温度 ： ２００ °Ｃ
【００２０】次に、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａ
ｌ Ａｎｎｅａｌｉｎｇ）法による熱処理、例えば窒素
雰囲気中で半導体基板１１の温度を６５０°Ｃ、時間３
０ｓｅｃ程の熱処理を行う。なお、この熱処理において
は、従来例と違って、層間絶縁膜１７上にバリア層２２
のＴｉ膜が直接接触せず、ＴｉＮ膜３１が中間に入るた
め層間絶縁膜１７とＴｉ膜とが反応したＴｉＳｉＯX 膜
は形成されない。その後、ＣＶＤ法により、膜厚約６０
０ｎｍのブランケットＷ膜２３を堆積する。このＣＶＤ
条件は、例えば下記のようなものである。 〔ブランケットＷ膜２３堆積のＣＶＤ条件〕 ＷＦ6 ガス流量 ： ４０ ｓｃｃｍ Ｈ2 ガス流量 ： ４００ ｓｃｃｍ Ａｒガス流量 ： ２２５０ ｓｃｃｍ ガス圧力 ： １０．６６ ｋＰａ 温度 ： ４７５ °Ｃ
ｌ Ａｎｎｅａｌｉｎｇ）法による熱処理、例えば窒素
雰囲気中で半導体基板１１の温度を６５０°Ｃ、時間３
０ｓｅｃ程の熱処理を行う。なお、この熱処理において
は、従来例と違って、層間絶縁膜１７上にバリア層２２
のＴｉ膜が直接接触せず、ＴｉＮ膜３１が中間に入るた
め層間絶縁膜１７とＴｉ膜とが反応したＴｉＳｉＯX 膜
は形成されない。その後、ＣＶＤ法により、膜厚約６０
０ｎｍのブランケットＷ膜２３を堆積する。このＣＶＤ
条件は、例えば下記のようなものである。 〔ブランケットＷ膜２３堆積のＣＶＤ条件〕 ＷＦ6 ガス流量 ： ４０ ｓｃｃｍ Ｈ2 ガス流量 ： ４００ ｓｃｃｍ Ａｒガス流量 ： ２２５０ ｓｃｃｍ ガス圧力 ： １０．６６ ｋＰａ 温度 ： ４７５ °Ｃ
【００２１】次に、図２（ｄ）に示すように、ブランケ
ットＷ膜２３をエッチバックして、コンタクトホール部
２の開口２１にタングステンプラグ２４を形成する。な
お、このエッチバックにおいては、層間絶縁膜１７上に
上述したＴｉＳｉＯX 膜が形成されていないため、オー
バーエッチング時間が短く、しかもオーバーエッチング
時の層間絶縁膜１７のエッチングにより発生する酸素原
子によるエッチング速度増加もないため、このエッチン
グによるポリシリコンプラグ２０のプラグロスは非常に
少ない。
ットＷ膜２３をエッチバックして、コンタクトホール部
２の開口２１にタングステンプラグ２４を形成する。な
お、このエッチバックにおいては、層間絶縁膜１７上に
上述したＴｉＳｉＯX 膜が形成されていないため、オー
バーエッチング時間が短く、しかもオーバーエッチング
時の層間絶縁膜１７のエッチングにより発生する酸素原
子によるエッチング速度増加もないため、このエッチン
グによるポリシリコンプラグ２０のプラグロスは非常に
少ない。
【００２２】次に、図２（ｅ）に示すように、Ｔｉ膜と
ＴｉＮ膜とによるバリア膜２５をスパッタリング法によ
り堆積し、続いて配線用のＡｌ合金膜２６、例えば１％
Ｓｉを含むＡｌ膜をスパッタリング法により堆積する。
このＡｌ合金膜２６のポリシリコンプラグ２０部での被
覆性は、図２（ｅ）に示す如く、非常に良くなり、後述
する配線の配線抵抗増加や配線の断線を発生させる虞が
なくなり、従って半導体装置の製造歩留向上や半導体装
置の信頼性向上が可能となる。その後は、図面は省略す
るが、Ａｌ合金膜２６をパターニングして配線を形成
し、更にパッシベーション膜等を堆積し、パッド部の窓
明け等を行って半導体装置を作製する。
ＴｉＮ膜とによるバリア膜２５をスパッタリング法によ
り堆積し、続いて配線用のＡｌ合金膜２６、例えば１％
Ｓｉを含むＡｌ膜をスパッタリング法により堆積する。
このＡｌ合金膜２６のポリシリコンプラグ２０部での被
覆性は、図２（ｅ）に示す如く、非常に良くなり、後述
する配線の配線抵抗増加や配線の断線を発生させる虞が
なくなり、従って半導体装置の製造歩留向上や半導体装
置の信頼性向上が可能となる。その後は、図面は省略す
るが、Ａｌ合金膜２６をパターニングして配線を形成
し、更にパッシベーション膜等を堆積し、パッド部の窓
明け等を行って半導体装置を作製する。
【００２３】以上、本発明を実施例により説明したが、
本発明はこの実施例に何ら限定されるものではない。例
えば、本実施例では、ポリシリコンプラグとタングステ
ンプラグを併用する半導体装置の製造方法に関して説明
したが、ポリシリコンプラグのみを用いた半導体装置の
製造方法にも適応できることは明白である。また、本実
施例では、ポリシリコンプラグ形成する際のプラグロス
を少なくするためのエッチバック制御膜として、スパッ
タリングによるＴｉＮ膜を用いて説明したが、チタンシ
リサイド（ＴｉＳｉ）やタングステンシリサイド（ＷＳ
ｉ）等の高融点金属シリサイド膜、又はＣＶＤ法による
ＴｉＮ膜等を用いてもよい。その他、本発明の技術的思
想の範囲内で、プロセス装置やプロセス条件は適宜変更
が可能である。
本発明はこの実施例に何ら限定されるものではない。例
えば、本実施例では、ポリシリコンプラグとタングステ
ンプラグを併用する半導体装置の製造方法に関して説明
したが、ポリシリコンプラグのみを用いた半導体装置の
製造方法にも適応できることは明白である。また、本実
施例では、ポリシリコンプラグ形成する際のプラグロス
を少なくするためのエッチバック制御膜として、スパッ
タリングによるＴｉＮ膜を用いて説明したが、チタンシ
リサイド（ＴｉＳｉ）やタングステンシリサイド（ＷＳ
ｉ）等の高融点金属シリサイド膜、又はＣＶＤ法による
ＴｉＮ膜等を用いてもよい。その他、本発明の技術的思
想の範囲内で、プロセス装置やプロセス条件は適宜変更
が可能である。
【００２４】
【発明の効果】以上の説明から明らかなように、本発明
のエッチバック制御膜を用いたポリシリコンプラグ形成
による半導体装置の製造方法は、ポリシリコンプラグ形
成時のプラグロスを軽減することができ、従って配線膜
の被覆性が良くなるので、配線抵抗増加や配線の断線が
なくなる。この事により、半導体装置の製造歩留向上や
信頼性向上が可能となる。また、ポリシリコンプラグと
タングステンプラグを併用する半導体装置の製造では、
上述した如く、ポリシリコンプラグ形成時のプラグロス
を軽減することができるだけでなく、エッチバック制御
膜が層間絶縁膜とＴｉ膜との間に入ってＴｉＳｉＯX 膜
形成を防止するため、タングステンプラグ形成時のオー
バーエッチング時間が短縮され、従ってタングステンプ
ラグ形成時のポリシリコンプラグのプラグロスを少なく
することができる。
のエッチバック制御膜を用いたポリシリコンプラグ形成
による半導体装置の製造方法は、ポリシリコンプラグ形
成時のプラグロスを軽減することができ、従って配線膜
の被覆性が良くなるので、配線抵抗増加や配線の断線が
なくなる。この事により、半導体装置の製造歩留向上や
信頼性向上が可能となる。また、ポリシリコンプラグと
タングステンプラグを併用する半導体装置の製造では、
上述した如く、ポリシリコンプラグ形成時のプラグロス
を軽減することができるだけでなく、エッチバック制御
膜が層間絶縁膜とＴｉ膜との間に入ってＴｉＳｉＯX 膜
形成を防止するため、タングステンプラグ形成時のオー
バーエッチング時間が短縮され、従ってタングステンプ
ラグ形成時のポリシリコンプラグのプラグロスを少なく
することができる。
【図１】本発明を適用した実施例の工程の前半を工程順
に説明するための、半導体装置の概略断面図で、（ａ）
は層間絶縁膜上のＴｉＮ膜を堆積し、コンタクトホール
部に開口を形成し、ポリシリコン膜を堆積した状態、
（ｂ）はポリシリコン膜をエッチバックし、ポリシリコ
ンプラグを形成した状態、（ｃ）はコンタクトホール部
に開口を形成し、ブランケットＷ膜を堆積した状態であ
る。
に説明するための、半導体装置の概略断面図で、（ａ）
は層間絶縁膜上のＴｉＮ膜を堆積し、コンタクトホール
部に開口を形成し、ポリシリコン膜を堆積した状態、
（ｂ）はポリシリコン膜をエッチバックし、ポリシリコ
ンプラグを形成した状態、（ｃ）はコンタクトホール部
に開口を形成し、ブランケットＷ膜を堆積した状態であ
る。
【図２】本発明を適用した実施例の工程の後半を工程順
に説明するための、半導体装置の概略断面図で、（ｄ）
はブランケットＷ膜をエッチバックし、タングステンプ
ラグを形成した状態、（ｅ）は配線とするＡｌ合金膜を
形成した状態である。
に説明するための、半導体装置の概略断面図で、（ｄ）
はブランケットＷ膜をエッチバックし、タングステンプ
ラグを形成した状態、（ｅ）は配線とするＡｌ合金膜を
形成した状態である。
【図３】従来例の工程の前半を工程順に説明するため
の、半導体装置の概略断面図で、（ａ）はコンタクトホ
ール部に開口を形成し、ポリシリコン膜を堆積した状
態、（ｂ）はポリシリコン膜をエッチバックし、ポリシ
リコンプラグを形成した状態、（ｃ）はコンタクトホー
ル部に開口を形成し、ブランケットＷ膜を堆積した状態
である。
の、半導体装置の概略断面図で、（ａ）はコンタクトホ
ール部に開口を形成し、ポリシリコン膜を堆積した状
態、（ｂ）はポリシリコン膜をエッチバックし、ポリシ
リコンプラグを形成した状態、（ｃ）はコンタクトホー
ル部に開口を形成し、ブランケットＷ膜を堆積した状態
である。
【図４】従来例の工程の後半を工程順に説明するため
の、半導体装置の概略断面図で、（ｄ）はブランケット
Ｗ膜をエッチバックし、タングステンプラグを形成した
状態、（ｅ）は配線とするＡｌ合金膜を形成した状態で
ある。
の、半導体装置の概略断面図で、（ｄ）はブランケット
Ｗ膜をエッチバックし、タングステンプラグを形成した
状態、（ｅ）は配線とするＡｌ合金膜を形成した状態で
ある。
１，２…コンタクトホール部、３…ゲート電極部、１１
…半導体基板、１２…ゲート酸化膜、１３…ゲート電
極、１４…ＣＶＤ酸化膜、１５…サイドウォール酸化
膜、１６…シリコン窒化膜、１７…層間絶縁膜、１８，
２１…開口、１９…ポリシリコン膜、２０…ポリシリコ
ンプラグ、２２，２５…バリア膜、２３…ブランケット
Ｗ膜、２４…タングステンプラグ、２６…Ａｌ合金膜、
３１…ＴｉＮ膜
…半導体基板、１２…ゲート酸化膜、１３…ゲート電
極、１４…ＣＶＤ酸化膜、１５…サイドウォール酸化
膜、１６…シリコン窒化膜、１７…層間絶縁膜、１８，
２１…開口、１９…ポリシリコン膜、２０…ポリシリコ
ンプラグ、２２，２５…バリア膜、２３…ブランケット
Ｗ膜、２４…タングステンプラグ、２６…Ａｌ合金膜、
３１…ＴｉＮ膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3065 Ｈ０１Ｌ 21/302 Ｍ 21/3205 21/88 Ｐ
Claims (3)
- 【請求項１】 埋め込みプラグとしてポリシリコンプラ
グを有する半導体装置の製造方法において、 層間絶縁膜を堆積する工程と、 前記層間絶縁膜上にエッチング制御膜を堆積する工程
と、 コンタクトホールを形成する工程と、 ポリシリコン膜を堆積する工程と、 前記ポリシリコン膜をエッチバックして、ポリシリコン
プラグを形成する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記ポリシリコンプラグ形成後、前記ポ
リシリコンプラグ形成箇所以外のコンタクトホール部に
埋め込みプラグ形成時、前記エッチング制御膜を前記層
間絶縁膜とバリア膜を構成するＴｉ膜との反応防止膜と
したことを特徴とする、請求項１記載の半導体装置の製
造方法。 - 【請求項３】 前記エッチング制御膜をＴｉＮ膜とした
ことを特徴とする、請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10802796A JPH09293781A (ja) | 1996-04-26 | 1996-04-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10802796A JPH09293781A (ja) | 1996-04-26 | 1996-04-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293781A true JPH09293781A (ja) | 1997-11-11 |
Family
ID=14474117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10802796A Pending JPH09293781A (ja) | 1996-04-26 | 1996-04-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09293781A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470944B1 (ko) * | 1997-12-31 | 2005-07-18 | 주식회사 하이닉스반도체 | 반도체소자의비트라인형성방법 |
| KR100741271B1 (ko) * | 2006-06-28 | 2007-07-19 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| US8377819B2 (en) | 2006-02-27 | 2013-02-19 | Micron Technology, Inc. | Contact formation |
-
1996
- 1996-04-26 JP JP10802796A patent/JPH09293781A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470944B1 (ko) * | 1997-12-31 | 2005-07-18 | 주식회사 하이닉스반도체 | 반도체소자의비트라인형성방법 |
| US8377819B2 (en) | 2006-02-27 | 2013-02-19 | Micron Technology, Inc. | Contact formation |
| KR100741271B1 (ko) * | 2006-06-28 | 2007-07-19 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
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