JP3380172B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、主としてＭＯＳ
（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）構造を有する半導体装置の製造方法に関するもので
ある。
（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）構造を有する半導体装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】近年、例えばＭＯＳ型半導体装置の高集
積化、パターンの微細化に伴い、ゲート電極等の配線や
上部配線と基板とを相互に接続するコンタクトのマスク
合わせが困難になってきており、これに対応するために
ゲート電極等の配線を窒化シリコン等の絶縁膜で覆い、
これをエッチング阻止膜にしてシリコン酸化膜にコンタ
クト開口を行うセルフ・アライン・コンタクト（以下Ｓ
ＡＣという）技術が検討されている。
積化、パターンの微細化に伴い、ゲート電極等の配線や
上部配線と基板とを相互に接続するコンタクトのマスク
合わせが困難になってきており、これに対応するために
ゲート電極等の配線を窒化シリコン等の絶縁膜で覆い、
これをエッチング阻止膜にしてシリコン酸化膜にコンタ
クト開口を行うセルフ・アライン・コンタクト（以下Ｓ
ＡＣという）技術が検討されている。
【０００３】以下、図面を参照しながら従来の半導体装
置及びその製造方法について説明する。図５は従来の半
導体装置の一例を示す断面図であり、ＳＡＣ技術を用い
て製造されたものである。この図５に示す半導体装置
は、Ｐ型シリコン基板１の表面上にゲート酸化膜１１０
と下層がポリシリコン膜、上層がタングステンポリサイ
ドで構成されたタングステンポリサイド１１１からなる
導電性の電極配線と、その上部に酸化シリコン１１２と
窒化シリコン１１３からなる絶縁膜と、電極配線側壁部
に自己整合的に形成された酸化シリコン１１４と窒化シ
リコン１１５の側壁絶縁膜（以下サイドウォールとい
う）から構成されている。この構造のゲート電極上には
層間絶縁膜１１６が形成されてコンタクトホール１１７
が開口され、金属電極１１８がこのＳＡＣ技術によるコ
ンタクトホール１１７に形成されている。
置及びその製造方法について説明する。図５は従来の半
導体装置の一例を示す断面図であり、ＳＡＣ技術を用い
て製造されたものである。この図５に示す半導体装置
は、Ｐ型シリコン基板１の表面上にゲート酸化膜１１０
と下層がポリシリコン膜、上層がタングステンポリサイ
ドで構成されたタングステンポリサイド１１１からなる
導電性の電極配線と、その上部に酸化シリコン１１２と
窒化シリコン１１３からなる絶縁膜と、電極配線側壁部
に自己整合的に形成された酸化シリコン１１４と窒化シ
リコン１１５の側壁絶縁膜（以下サイドウォールとい
う）から構成されている。この構造のゲート電極上には
層間絶縁膜１１６が形成されてコンタクトホール１１７
が開口され、金属電極１１８がこのＳＡＣ技術によるコ
ンタクトホール１１７に形成されている。
【０００４】このような構成の半導体装置は次のように
して製造される。図６は従来の半導体装置の製造方法に
おける第１の工程説明図、図７は同第２の工程説明図で
ありＳＡＣ技術を用いて製造される前記半導体装置の製
造工程を示している。
して製造される。図６は従来の半導体装置の製造方法に
おける第１の工程説明図、図７は同第２の工程説明図で
ありＳＡＣ技術を用いて製造される前記半導体装置の製
造工程を示している。
【０００５】先ず、図６（ａ）に示すように、Ｐ型シリ
コン基板１０１の表面上にゲート酸化膜１１０を堆積さ
せる。次に図６（ｂ）に示すように、ゲート電極となる
タングステンポリサイド１１１を形成した後、後の工程
でＳＡＣのエッチングストッパーとなる保護絶縁膜とし
て酸化シリコン１１２及び窒化シリコン１１３を堆積さ
せる。レジスト塗布後、ゲート電極のマスクを用いてレ
ジスト１２０のパターニングを行う。次に図６（ｃ）に
示すように、窒化シリコン１１３、酸化シリコン１１
２、タングステンポリサイド１１１のエッチングを順次
行い、前述のパターニングされたレジスト１２０を除去
するとゲート電極が形成される。
コン基板１０１の表面上にゲート酸化膜１１０を堆積さ
せる。次に図６（ｂ）に示すように、ゲート電極となる
タングステンポリサイド１１１を形成した後、後の工程
でＳＡＣのエッチングストッパーとなる保護絶縁膜とし
て酸化シリコン１１２及び窒化シリコン１１３を堆積さ
せる。レジスト塗布後、ゲート電極のマスクを用いてレ
ジスト１２０のパターニングを行う。次に図６（ｃ）に
示すように、窒化シリコン１１３、酸化シリコン１１
２、タングステンポリサイド１１１のエッチングを順次
行い、前述のパターニングされたレジスト１２０を除去
するとゲート電極が形成される。
【０００６】次に図６（ｄ）に示すように、ゲート電極
の側壁にサイドウォールとして酸化シリコン１１４、及
び窒化シリコン１１５を堆積したのち、この絶縁膜を全
面エッチバックして自己整合的にこれらの膜から成るサ
イドウォールを形成する。このサイドウォールは、図６
（ｅ）に示すように、ソース−ドレイン間の電界緩和の
ための不純物注入の際のマスクとしての役割と共に、ゲ
ート電極の極近傍にコンタクトホール１１７を開口する
時のエッチングに対するゲート電極保護絶縁膜の役割も
兼ねている。
の側壁にサイドウォールとして酸化シリコン１１４、及
び窒化シリコン１１５を堆積したのち、この絶縁膜を全
面エッチバックして自己整合的にこれらの膜から成るサ
イドウォールを形成する。このサイドウォールは、図６
（ｅ）に示すように、ソース−ドレイン間の電界緩和の
ための不純物注入の際のマスクとしての役割と共に、ゲ
ート電極の極近傍にコンタクトホール１１７を開口する
時のエッチングに対するゲート電極保護絶縁膜の役割も
兼ねている。
【０００７】この後、図７（ａ）に示すように、ゲート
電極を被覆して酸化シリコンを主成分とする層間絶縁膜
１１６を堆積し、コンタクトホール１１７用のレジスト
パターン１２１を形成する。そして、図７（ｂ）に示す
ように、レジストパターン１２１をマスクとして層間絶
縁膜１１６を選択的にエッチングし、コンタクトホール
１１７を開口し、最後にアルミニウムを主成分とする金
属電極１２２を形成する。
電極を被覆して酸化シリコンを主成分とする層間絶縁膜
１１６を堆積し、コンタクトホール１１７用のレジスト
パターン１２１を形成する。そして、図７（ｂ）に示す
ように、レジストパターン１２１をマスクとして層間絶
縁膜１１６を選択的にエッチングし、コンタクトホール
１１７を開口し、最後にアルミニウムを主成分とする金
属電極１２２を形成する。
【０００８】このように従来の工程において、窒化シリ
コン１１５と酸化シリコン１１４の複合膜をサイドウォ
ールに用いるのはトランジスタの信頼性、高速動作に悪
影響を及ぼさないようにするためである。例えば、サイ
ドウォール側壁に窒化シリコンのみを用いた場合、窒化
シリコン膜は誘電率が高く、窒化シリコン膜とシリコン
基板とが直接接触するとシリコン基板表面と窒化シリコ
ンとの界面に界面準位が発生し、また、窒化シリコン膜
中には電子あるいは正孔を捕獲するトラップ中心が多量
に存在すため、ＭＯＳトランジスタの動作時に発生する
ホットキャリアが界面準位、あるいは窒化シリコン膜内
のトラップ中心にトラップされると、トランジスタの閾
値電圧（Ｖｔ）を変動させたり、トランジスタのホット
エレクトロン耐性を劣化させる原因となり、トランジス
タの信頼性、高速動作に悪影響を及ぼすことになるが、
上述のようにサイドウォールを複合膜にすることによ
り、窒化シリコン膜とシリコン基板とが直接接触しなく
なるのでこの課題は解決される。
コン１１５と酸化シリコン１１４の複合膜をサイドウォ
ールに用いるのはトランジスタの信頼性、高速動作に悪
影響を及ぼさないようにするためである。例えば、サイ
ドウォール側壁に窒化シリコンのみを用いた場合、窒化
シリコン膜は誘電率が高く、窒化シリコン膜とシリコン
基板とが直接接触するとシリコン基板表面と窒化シリコ
ンとの界面に界面準位が発生し、また、窒化シリコン膜
中には電子あるいは正孔を捕獲するトラップ中心が多量
に存在すため、ＭＯＳトランジスタの動作時に発生する
ホットキャリアが界面準位、あるいは窒化シリコン膜内
のトラップ中心にトラップされると、トランジスタの閾
値電圧（Ｖｔ）を変動させたり、トランジスタのホット
エレクトロン耐性を劣化させる原因となり、トランジス
タの信頼性、高速動作に悪影響を及ぼすことになるが、
上述のようにサイドウォールを複合膜にすることによ
り、窒化シリコン膜とシリコン基板とが直接接触しなく
なるのでこの課題は解決される。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うな半導体装置の製造方法においては次のような問題点
がある。
うな半導体装置の製造方法においては次のような問題点
がある。
【００１０】（１）酸化シリコン１１４及び窒化シリコ
ン１１５の全面エッチバックにより自己整合的にサイド
ウォールを形成した場合、酸化シリコン１１４と窒化シ
リコン１１５の異なる膜種を同時にエッチングするた
め、エッチング速度が膜によって異なり、サイドウォー
ル形状を制御することが困難である。
ン１１５の全面エッチバックにより自己整合的にサイド
ウォールを形成した場合、酸化シリコン１１４と窒化シ
リコン１１５の異なる膜種を同時にエッチングするた
め、エッチング速度が膜によって異なり、サイドウォー
ル形状を制御することが困難である。
【００１１】すなわち、このエッチング中に酸化シリコ
ン１１４からの酸素が放出されることにより、ゲート電
極肩部１１５’（図６（ｅ）参照）の窒化シリコンのエ
ッチングレートが増大し、その窒化シリコン膜の削れが
大きくなるためである。これを窒化シリコンのみをサイ
ドウォール絶縁膜として同程度の膜厚に堆積させてエッ
チングした際の形状と比較すると、ゲート電極肩部１１
５’の窒化シリコン残膜量が減少しており、この減少は
ゲート電極と一部がオーバーラップした後のコンタクト
ホール１１７の開口時のオーバーエッチングマージンを
減少させることになって、エッチング保護膜としての窒
化シリコン膜の能力を減少させる要因になる。
ン１１４からの酸素が放出されることにより、ゲート電
極肩部１１５’（図６（ｅ）参照）の窒化シリコンのエ
ッチングレートが増大し、その窒化シリコン膜の削れが
大きくなるためである。これを窒化シリコンのみをサイ
ドウォール絶縁膜として同程度の膜厚に堆積させてエッ
チングした際の形状と比較すると、ゲート電極肩部１１
５’の窒化シリコン残膜量が減少しており、この減少は
ゲート電極と一部がオーバーラップした後のコンタクト
ホール１１７の開口時のオーバーエッチングマージンを
減少させることになって、エッチング保護膜としての窒
化シリコン膜の能力を減少させる要因になる。
【００１２】（２）コンタクトホール１１７を層間絶縁
膜１１６に開口するとき、このコンタクトホール１１７
が図７（ｂ）に示すように、サイドウォールと一部重な
り、エッチングによって窒化シリコン膜が露出すると、
窒化シリコン１１５及び酸化シリコン１１４が異常に速
くエッチングされる現象が観察される。これは、コンタ
クトホール１１７のエッチングにおいては酸化シリコン
膜１１４のエッチング速度が大きいので、そのエッチン
グ時に選択的に酸化シリコンがエッチングされてスリッ
トが生じ、さらにサイドウォール形成工程でゲート電極
肩部１１５’がなくなったのに加えて窒化シリコン１１
５自体もエッチングされたことによると考えられる。こ
うしてゲート電極のタングステンポリサイド１１１の側
壁が露出し、金属電極１２２とのショートを引き起こす
ことになる（図７（ｂ）の丸印破線部分参照）。コンタ
クトホール１１７の直径が約０．２ミクロン以下、深さ
が約０．８ミクロン〜１ミクロンの高アスペクト比にな
ると特にサイドウォールのエッチングが顕著になる。
膜１１６に開口するとき、このコンタクトホール１１７
が図７（ｂ）に示すように、サイドウォールと一部重な
り、エッチングによって窒化シリコン膜が露出すると、
窒化シリコン１１５及び酸化シリコン１１４が異常に速
くエッチングされる現象が観察される。これは、コンタ
クトホール１１７のエッチングにおいては酸化シリコン
膜１１４のエッチング速度が大きいので、そのエッチン
グ時に選択的に酸化シリコンがエッチングされてスリッ
トが生じ、さらにサイドウォール形成工程でゲート電極
肩部１１５’がなくなったのに加えて窒化シリコン１１
５自体もエッチングされたことによると考えられる。こ
うしてゲート電極のタングステンポリサイド１１１の側
壁が露出し、金属電極１２２とのショートを引き起こす
ことになる（図７（ｂ）の丸印破線部分参照）。コンタ
クトホール１１７の直径が約０．２ミクロン以下、深さ
が約０．８ミクロン〜１ミクロンの高アスペクト比にな
ると特にサイドウォールのエッチングが顕著になる。
【００１３】本発明は上記従来の問題点を解決するもの
であり、トランジスタの信頼性を損なうことなく、自己
整合コンタクトホールのエッチング時におけるゲート電
極形状の損傷、ゲート電極とコンタクトホール内の金属
電極とのショートを防止し得るサイドウォール構造の半
導体装置の製造方法を提供することを目的とする。
であり、トランジスタの信頼性を損なうことなく、自己
整合コンタクトホールのエッチング時におけるゲート電
極形状の損傷、ゲート電極とコンタクトホール内の金属
電極とのショートを防止し得るサイドウォール構造の半
導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に下部がポリサイドのような導
電膜及び上部が窒化シリコンのような第１の窒化シリコ
ン系の絶縁膜で構成された電極配線層を形成し、この電
極配線上及び半導体基板上に酸化シリコン膜のような第
１の酸化シリコン系の絶縁膜を形成し、第１の酸化シリ
コン系の絶縁膜の電極配線側壁部に形成された部分が例
えば窒化シリコン膜となるように窒化させる工程と、そ
の後窒化シリコン膜のような第２の窒化シリコン系の絶
縁膜を電極配線側壁部に形成する工程と、電極配線の領
域及び他の半導体基板領域に酸化シリコンのような第２
の酸化シリコン系の絶縁膜を形成し、それを選択的にエ
ッチングし、電極配線と一部が重なるようにコンタクト
ホールを設ける工程を備えたものである。
造方法は、半導体基板上に下部がポリサイドのような導
電膜及び上部が窒化シリコンのような第１の窒化シリコ
ン系の絶縁膜で構成された電極配線層を形成し、この電
極配線上及び半導体基板上に酸化シリコン膜のような第
１の酸化シリコン系の絶縁膜を形成し、第１の酸化シリ
コン系の絶縁膜の電極配線側壁部に形成された部分が例
えば窒化シリコン膜となるように窒化させる工程と、そ
の後窒化シリコン膜のような第２の窒化シリコン系の絶
縁膜を電極配線側壁部に形成する工程と、電極配線の領
域及び他の半導体基板領域に酸化シリコンのような第２
の酸化シリコン系の絶縁膜を形成し、それを選択的にエ
ッチングし、電極配線と一部が重なるようにコンタクト
ホールを設ける工程を備えたものである。
【００１５】
【００１６】
【００１７】この発明によれば、例えば、酸化シリコン
膜のような第１の酸化シリコン系の絶縁膜を電極配線側
壁部の第２の窒化シリコン系の絶縁膜と同様な窒化シリ
コン膜に変質させるので、実質的に上記側壁部の絶縁膜
は窒化シリコン膜１種類となり、コンタクトエッチング
においてスリットが形成されることがなくなる。また、
第１の酸化シリコン系の絶縁膜の基板表面部は窒化せず
に残すことができるので、第２の窒化シリコン系の絶縁
膜と半導体基板とが直接接触しなくなり、高い信頼性を
確保することができる。
膜のような第１の酸化シリコン系の絶縁膜を電極配線側
壁部の第２の窒化シリコン系の絶縁膜と同様な窒化シリ
コン膜に変質させるので、実質的に上記側壁部の絶縁膜
は窒化シリコン膜１種類となり、コンタクトエッチング
においてスリットが形成されることがなくなる。また、
第１の酸化シリコン系の絶縁膜の基板表面部は窒化せず
に残すことができるので、第２の窒化シリコン系の絶縁
膜と半導体基板とが直接接触しなくなり、高い信頼性を
確保することができる。
【００１８】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【００１９】図１は本発明の一実施の形態における半導
体装置の構成を示す断面図であり、ＭＯＳ型トランジス
タのゲート電極部分を示すものである。
体装置の構成を示す断面図であり、ＭＯＳ型トランジス
タのゲート電極部分を示すものである。
【００２０】図１に示す半導体装置は、Ｐ型シリコン基
板１の表面上にゲート酸化膜１０とタングステンポリサ
イド１１からなるゲート電極を兼ねる導電性の電極配線
と、その上部に酸化シリコン１２と窒化シリコン１３か
らなる絶縁膜と、ゲート電極配線側壁に自己整合的に形
成された薄い酸化シリコン１４と窒化シリコン１５のサ
イドウォールと、ゲート電極上に形成された層間絶縁膜
１６を備え、層間絶縁膜１６にはコンタクトホール１７
が開口され、そしてアルミニウムを主成分とする金属電
極１８が設けられている。この構成では、サイドウォー
ルの金属電極１８と接触する部分が窒化シリコンのみで
あり、前記従来のもののように酸化シリコン膜がなく、
また、サイドウォール底部において、酸化シリコン１４
がシリコン基板１と窒化シリコン１５との間に薄く残存
しているのが特徴である。
板１の表面上にゲート酸化膜１０とタングステンポリサ
イド１１からなるゲート電極を兼ねる導電性の電極配線
と、その上部に酸化シリコン１２と窒化シリコン１３か
らなる絶縁膜と、ゲート電極配線側壁に自己整合的に形
成された薄い酸化シリコン１４と窒化シリコン１５のサ
イドウォールと、ゲート電極上に形成された層間絶縁膜
１６を備え、層間絶縁膜１６にはコンタクトホール１７
が開口され、そしてアルミニウムを主成分とする金属電
極１８が設けられている。この構成では、サイドウォー
ルの金属電極１８と接触する部分が窒化シリコンのみで
あり、前記従来のもののように酸化シリコン膜がなく、
また、サイドウォール底部において、酸化シリコン１４
がシリコン基板１と窒化シリコン１５との間に薄く残存
しているのが特徴である。
【００２１】図２は本発明の一実施の形態である半導体
装置の製造方法における第１の工程説明図、図３は同第
２の工程説明図であり、図１に示した半導体装置の製造
工程を示している。
装置の製造方法における第１の工程説明図、図３は同第
２の工程説明図であり、図１に示した半導体装置の製造
工程を示している。
【００２２】先ず、図２（ａ）に示すようにＰ型にドー
プされたシリコン基板１上にゲート酸化膜１０を例えば
膜厚５ｎｍ堆積する。次に図２（ｂ）に示すように、低
温のＣＶＤ法によってゲート電極となるタングステンポ
リサイド１１を例えば、ＷＳｉ／ＤＰＳ＝１００／１０
０ｎｍ（ＤＰＳ：リンドープポリシリコン）の膜厚で堆
積する。次にＣＶＤ法を用いて電極保護絶縁膜として酸
化シリコン１２及び窒化シリコン１３を例えばそれぞれ
２０ｎｍ、２００ｎｍ堆積する。酸化シリコン１２は、
テトラエトキシシラン（以下ＴＥＯＳという）と酸素ま
たはオゾンとの混合ガスにより堆積する。その後、レジ
スト２０を塗布し、金属電極１８のマスクを用いてレジ
スト２０のパターニングを行う。
プされたシリコン基板１上にゲート酸化膜１０を例えば
膜厚５ｎｍ堆積する。次に図２（ｂ）に示すように、低
温のＣＶＤ法によってゲート電極となるタングステンポ
リサイド１１を例えば、ＷＳｉ／ＤＰＳ＝１００／１０
０ｎｍ（ＤＰＳ：リンドープポリシリコン）の膜厚で堆
積する。次にＣＶＤ法を用いて電極保護絶縁膜として酸
化シリコン１２及び窒化シリコン１３を例えばそれぞれ
２０ｎｍ、２００ｎｍ堆積する。酸化シリコン１２は、
テトラエトキシシラン（以下ＴＥＯＳという）と酸素ま
たはオゾンとの混合ガスにより堆積する。その後、レジ
スト２０を塗布し、金属電極１８のマスクを用いてレジ
スト２０のパターニングを行う。
【００２３】次に、図２（ｃ）に示すように、窒化シリ
コン１３、酸化シリコン１２、タングステンポリサイド
１１のドライエッチの処理を順次行い、パターニングさ
れたレジスト２０を除去する。
コン１３、酸化シリコン１２、タングステンポリサイド
１１のドライエッチの処理を順次行い、パターニングさ
れたレジスト２０を除去する。
【００２４】次に図２（ｄ）に示すように、ＣＶＤ法に
より酸化シリコン１４をＴＥＯＳと酸素／オゾンガスか
ら、例えば平坦面での目標膜厚で２０ｎｍ堆積させる。
ここで酸化シリコン１４は、平坦部（ゲートのパターン
の無い部分）の膜厚よりもゲート電極側壁部（垂直面）
の膜厚が薄くなるような条件で堆積させることが重要で
ある。なお、この図２（ｄ）に示す状態は、後述の酸化
シリコン１４の窒化処理及び窒化シリコン１５の堆積後
の状態を示しており、この時点での酸化シリコン１４の
堆積状態は破線に示すようになっている。こうした堆積
条件は減圧ＣＶＤ法においては反応室内の圧力、温度を
適当に設定することによって可能である。発明者らの具
体的実験によれば、酸化シリコンのカバレッジ率を平坦
部とゲート電極側壁部とで比較した場合、後者のそれは
前者に比べておよそ６０％から７０％であった（膜厚に
して１２〜１４ｎｍ）。
より酸化シリコン１４をＴＥＯＳと酸素／オゾンガスか
ら、例えば平坦面での目標膜厚で２０ｎｍ堆積させる。
ここで酸化シリコン１４は、平坦部（ゲートのパターン
の無い部分）の膜厚よりもゲート電極側壁部（垂直面）
の膜厚が薄くなるような条件で堆積させることが重要で
ある。なお、この図２（ｄ）に示す状態は、後述の酸化
シリコン１４の窒化処理及び窒化シリコン１５の堆積後
の状態を示しており、この時点での酸化シリコン１４の
堆積状態は破線に示すようになっている。こうした堆積
条件は減圧ＣＶＤ法においては反応室内の圧力、温度を
適当に設定することによって可能である。発明者らの具
体的実験によれば、酸化シリコンのカバレッジ率を平坦
部とゲート電極側壁部とで比較した場合、後者のそれは
前者に比べておよそ６０％から７０％であった（膜厚に
して１２〜１４ｎｍ）。
【００２５】次に酸化シリコン１４に一様に窒化処理を
施すが、この処理は、次の工程の、サイドウォール用窒
化シリコン１５をＮＨ3を含むガスを用いて堆積するた
めのＣＶＤ装置の反応室内で行う。すなわち、酸化シリ
コン１４を堆積後、窒化シリコン１５を堆積する前に行
うＮＨ3パージ段階で窒化するのである。ＮＨ3パージと
は窒化シリコン成長時に原料であるＮＨ3ガスを導入す
るステップである。
施すが、この処理は、次の工程の、サイドウォール用窒
化シリコン１５をＮＨ3を含むガスを用いて堆積するた
めのＣＶＤ装置の反応室内で行う。すなわち、酸化シリ
コン１４を堆積後、窒化シリコン１５を堆積する前に行
うＮＨ3パージ段階で窒化するのである。ＮＨ3パージと
は窒化シリコン成長時に原料であるＮＨ3ガスを導入す
るステップである。
【００２６】窒化処理は、必ずしも上記のように窒化シ
リコンＣＶＤ装置を利用する必要はなく、処理用の独立
した装置や他のＮＨ3を導入できる装置を用いることが
できる。しかしながら窒化シリコンＣＶＤ装置を用いる
方法が次工程との連続性や処理時間の点から望ましいも
のである。なお、ＮＨ3以外の窒素化ガスを用いてもよ
い。
リコンＣＶＤ装置を利用する必要はなく、処理用の独立
した装置や他のＮＨ3を導入できる装置を用いることが
できる。しかしながら窒化シリコンＣＶＤ装置を用いる
方法が次工程との連続性や処理時間の点から望ましいも
のである。なお、ＮＨ3以外の窒素化ガスを用いてもよ
い。
【００２７】酸化シリコン１４の窒化条件を検討するに
当たり、窒化シリコン１５成膜時のＮＨ3パージ条件に
ついて調べた。図４は本発明の一実施の形態である半導
体装置の製造方法における酸化シリコンの窒化特性を示
す図であり、ＮＨ3の流量を６００ｓｃｃｍ一定とし、
ＮＨ3パージ時間に対して酸化シリコンの窒化量をプロ
ットした結果を示している。酸化シリコンの窒化量とＮ
Ｈ3パージ時間とはおよそリニアの関係にあり、例えば
ＮＨ3パージ時間５ｍｉｎでは酸化シリコンの窒化量は
およそ７ｎｍ、ＮＨ3パージ時間を１０ｍｉｎにすると
酸化シリコンの窒化量はおよそ１４ｎｍであった。従っ
て、酸化シリコンを膜厚２０ｎｍで堆積させた場合とし
て、すなわちパターン側壁部分の酸化シリコン膜厚１４
ｎｍを完全に窒化するためにＮＨ3パージ時間を１０ｍ
ｉｎにした。この際、平坦部では未窒化の酸化シリコン
がゲート酸化膜膜厚（５ｎｍ）より厚く６ｎｍほど残存
する。このようにして図２（ｄ）に示すように酸化シリ
コンが平坦部のみに残る。そして窒化シリコン１５をＮ
Ｈ3とシランによる化学的気相成長法により約１４０ｎ
ｍ堆積させることにより、シリコン基板１と窒化シリコ
ン１５とが直接接触しない構成を実現する。
当たり、窒化シリコン１５成膜時のＮＨ3パージ条件に
ついて調べた。図４は本発明の一実施の形態である半導
体装置の製造方法における酸化シリコンの窒化特性を示
す図であり、ＮＨ3の流量を６００ｓｃｃｍ一定とし、
ＮＨ3パージ時間に対して酸化シリコンの窒化量をプロ
ットした結果を示している。酸化シリコンの窒化量とＮ
Ｈ3パージ時間とはおよそリニアの関係にあり、例えば
ＮＨ3パージ時間５ｍｉｎでは酸化シリコンの窒化量は
およそ７ｎｍ、ＮＨ3パージ時間を１０ｍｉｎにすると
酸化シリコンの窒化量はおよそ１４ｎｍであった。従っ
て、酸化シリコンを膜厚２０ｎｍで堆積させた場合とし
て、すなわちパターン側壁部分の酸化シリコン膜厚１４
ｎｍを完全に窒化するためにＮＨ3パージ時間を１０ｍ
ｉｎにした。この際、平坦部では未窒化の酸化シリコン
がゲート酸化膜膜厚（５ｎｍ）より厚く６ｎｍほど残存
する。このようにして図２（ｄ）に示すように酸化シリ
コンが平坦部のみに残る。そして窒化シリコン１５をＮ
Ｈ3とシランによる化学的気相成長法により約１４０ｎ
ｍ堆積させることにより、シリコン基板１と窒化シリコ
ン１５とが直接接触しない構成を実現する。
【００２８】次に図２（ｅ）に示すように、窒化シリコ
ン１５と酸化シリコン１４の複合膜を反応性イオンエッ
チングにより全面エッチバックしてサイドウォールを形
成する。この際のゲート電極肩部の窒化シリコンの残膜
量はおよそ１３０ｎｍであった。従来の製造方法ではこ
の残膜量がおよそ７０ｎｍであり、これと比較すると約
２倍の残膜量が得られる。これはゲート電極側壁部に接
した酸化シリコン膜がないため、窒化シリコン１５のエ
ッチングが加速されなくなったためと考えられる。
ン１５と酸化シリコン１４の複合膜を反応性イオンエッ
チングにより全面エッチバックしてサイドウォールを形
成する。この際のゲート電極肩部の窒化シリコンの残膜
量はおよそ１３０ｎｍであった。従来の製造方法ではこ
の残膜量がおよそ７０ｎｍであり、これと比較すると約
２倍の残膜量が得られる。これはゲート電極側壁部に接
した酸化シリコン膜がないため、窒化シリコン１５のエ
ッチングが加速されなくなったためと考えられる。
【００２９】次に図３（ａ）に示すように、ゲート電極
上にノンドープシリカガラス（ＮＳＧ）からなる層間絶
縁膜１６をバイアススパッタ法により堆積し、コンタク
トホールパターンのマスクを用いてレジストパターン２
１を形成する。
上にノンドープシリカガラス（ＮＳＧ）からなる層間絶
縁膜１６をバイアススパッタ法により堆積し、コンタク
トホールパターンのマスクを用いてレジストパターン２
１を形成する。
【００３０】さらに図３（ｂ）に示すように、絶縁膜１
６を、窒化シリコン１５に対するエッチングレート比を
上げたエッチング条件にてエッチングを行い、レジスト
パターン２１を除去すると自己整合的にゲート電極とオ
ーバラップしたコンタクトホール１７が完成し、最後に
アルミニウムを主成分とする金属合金、高融点金属また
はそのシリサイド、半導体膜などの金属電極１８を形成
する。
６を、窒化シリコン１５に対するエッチングレート比を
上げたエッチング条件にてエッチングを行い、レジスト
パターン２１を除去すると自己整合的にゲート電極とオ
ーバラップしたコンタクトホール１７が完成し、最後に
アルミニウムを主成分とする金属合金、高融点金属また
はそのシリサイド、半導体膜などの金属電極１８を形成
する。
【００３１】この工程において、サイドウォール肩部の
窒化シリコン１５が図２（ｅ）に示す工程で十分残留
し、また、ゲート電極側壁部に酸化シリコン１４がない
ことにより、層間絶縁膜１６のコンタクトエッチングを
行っても窒化シリコン１５が速く除去されなくなってゲ
ート電極とコンタクトホール１７内の金属電極１８との
ショートも起こらないのである。
窒化シリコン１５が図２（ｅ）に示す工程で十分残留
し、また、ゲート電極側壁部に酸化シリコン１４がない
ことにより、層間絶縁膜１６のコンタクトエッチングを
行っても窒化シリコン１５が速く除去されなくなってゲ
ート電極とコンタクトホール１７内の金属電極１８との
ショートも起こらないのである。
【００３２】以上のように本実施の形態の製造方法にお
ける半導体装置によれば、サイドウォールの全面エッチ
バック時における電極肩部の窒化シリコンの削れ量の増
大要因となる酸化シリコン層が無い構造にしているの
で、電極肩部の窒化シリコンの削れが発生しないと同時
に、コンタクトホールエッチングの時、電極肩部で酸化
シリコン層がある時に存在した酸化シリコンエッチによ
るサイドウォールの速いエッチングがなくなるので、酸
化シリコンの選択的なエッチングが発生せず、ゲート電
極と金属電極とのショートを引き起こすことはない。ま
た、サイドウォールの底部にゲート酸化膜より厚い未窒
化の酸化シリコンが残存する構造であるため、窒化シリ
コンとシリコン基板との接触が防止され、界面順位やト
ラップのない信頼性の高いトランジスタが得られ、ま
た、半導体装置の高速動作も可能になる。
ける半導体装置によれば、サイドウォールの全面エッチ
バック時における電極肩部の窒化シリコンの削れ量の増
大要因となる酸化シリコン層が無い構造にしているの
で、電極肩部の窒化シリコンの削れが発生しないと同時
に、コンタクトホールエッチングの時、電極肩部で酸化
シリコン層がある時に存在した酸化シリコンエッチによ
るサイドウォールの速いエッチングがなくなるので、酸
化シリコンの選択的なエッチングが発生せず、ゲート電
極と金属電極とのショートを引き起こすことはない。ま
た、サイドウォールの底部にゲート酸化膜より厚い未窒
化の酸化シリコンが残存する構造であるため、窒化シリ
コンとシリコン基板との接触が防止され、界面順位やト
ラップのない信頼性の高いトランジスタが得られ、ま
た、半導体装置の高速動作も可能になる。
【００３３】本実施の形態の製造方法によれば、酸化シ
リコン膜のような第１の酸化シリコン系の絶縁膜をゲー
ト電極側壁部の第２の窒化シリコン系の絶縁膜と同様な
窒化シリコン膜に変質させるので、実質的に上記ゲート
電極側壁部には単一の膜が形成されているのと同じにな
り、コンタクトホールエッチングにおいてスリットが形
成されることがなくなる。また、第１の酸化シリコン系
の絶縁膜の基板表面部は窒化せずに残すことができるの
で、窒化シリコンとシリコン基板との接触が防止され、
高い信頼性が確保できる。また、第１の酸化シリコン系
の絶縁膜を変質させる工程には窒化を採用すると共に、
第１の酸化シリコン系の絶縁膜をゲート電極側壁部より
も半導体基板表面部の方が厚くなるように形成し、前記
窒化を一様な厚さに行うことにより、ゲート電極側壁部
の第１の酸化シリコン系の絶縁膜は全部窒化される一方
で、半導体基板表面部では膜厚が厚いために窒化されな
い部分を具体的に残すことができる。さらに、前記窒化
を前記窒化膜のような第２の窒化シリコン系の絶縁膜を
形成するための装置を用い、第２の窒化シリコン系の絶
縁膜を形成するための窒化性ガスを用いて行うことによ
り、窒化と第２の窒化シリコン系の絶縁膜形成を兼ねる
ことができ、効率的かつ経済的であるという利点があ
る。
リコン膜のような第１の酸化シリコン系の絶縁膜をゲー
ト電極側壁部の第２の窒化シリコン系の絶縁膜と同様な
窒化シリコン膜に変質させるので、実質的に上記ゲート
電極側壁部には単一の膜が形成されているのと同じにな
り、コンタクトホールエッチングにおいてスリットが形
成されることがなくなる。また、第１の酸化シリコン系
の絶縁膜の基板表面部は窒化せずに残すことができるの
で、窒化シリコンとシリコン基板との接触が防止され、
高い信頼性が確保できる。また、第１の酸化シリコン系
の絶縁膜を変質させる工程には窒化を採用すると共に、
第１の酸化シリコン系の絶縁膜をゲート電極側壁部より
も半導体基板表面部の方が厚くなるように形成し、前記
窒化を一様な厚さに行うことにより、ゲート電極側壁部
の第１の酸化シリコン系の絶縁膜は全部窒化される一方
で、半導体基板表面部では膜厚が厚いために窒化されな
い部分を具体的に残すことができる。さらに、前記窒化
を前記窒化膜のような第２の窒化シリコン系の絶縁膜を
形成するための装置を用い、第２の窒化シリコン系の絶
縁膜を形成するための窒化性ガスを用いて行うことによ
り、窒化と第２の窒化シリコン系の絶縁膜形成を兼ねる
ことができ、効率的かつ経済的であるという利点があ
る。
【００３４】
【発明の効果】以上のように本発明の半導体装置の製造
方法によれば、電極肩部の窒化シリコンの削れが発生し
ないと同時に、電極配線とコンタクトホール内の金属電
極とのショートを引き起こすことがないという効果が得
られ、また、酸化シリコン膜のような第１の酸化シリコ
ン系の絶縁膜をゲート電極側壁部の第２の窒化シリコン
系の絶縁膜と同様な窒化シリコン膜に変質させるので、
実質的に上記ゲート電極側壁部には単一の膜が形成され
コンタクトエッチングにおいてスリットが形成されるこ
とがなくなる他、第１の酸化シリコン系の絶縁膜の基板
表面部は窒化せずに残すことができるので、第２の窒化
シリコン系の絶縁膜と半導体基板との接触が防止され、
高い信頼性が確保できるという有利な効果が得られる。
方法によれば、電極肩部の窒化シリコンの削れが発生し
ないと同時に、電極配線とコンタクトホール内の金属電
極とのショートを引き起こすことがないという効果が得
られ、また、酸化シリコン膜のような第１の酸化シリコ
ン系の絶縁膜をゲート電極側壁部の第２の窒化シリコン
系の絶縁膜と同様な窒化シリコン膜に変質させるので、
実質的に上記ゲート電極側壁部には単一の膜が形成され
コンタクトエッチングにおいてスリットが形成されるこ
とがなくなる他、第１の酸化シリコン系の絶縁膜の基板
表面部は窒化せずに残すことができるので、第２の窒化
シリコン系の絶縁膜と半導体基板との接触が防止され、
高い信頼性が確保できるという有利な効果が得られる。
【図１】本発明の一実施の形態における半導体装置の構
成を示す断面図
成を示す断面図
【図２】本発明の一実施の形態である半導体装置の製造
方法における第１の工程説明図
方法における第１の工程説明図
【図３】本発明の一実施の形態である半導体装置の製造
方法における第２の工程説明図
方法における第２の工程説明図
【図４】本発明の一実施の形態である半導体装置の製造
方法における酸化シリコンの窒化特性を示す図
方法における酸化シリコンの窒化特性を示す図
【図５】従来の半導体装置の一例を示す断面図
【図６】従来の半導体装置の製造方法における第１の工
程説明図
程説明図
【図７】従来の半導体装置の製造方法における第２の工
程説明図
程説明図
１ シリコン基板
１０ ゲート酸化膜
１１ タングステンポリサイド
１２，１４ 酸化シリコン
１３，１５ 窒化シリコン
１６ 層間絶縁膜
１７ コンタクトホール
１８ 金属電極
２０ レジスト
２１ レジストパターン
Claims (3)
- 【請求項１】 半導体基板上に下部が導電膜、上部が第
１の窒化シリコン系の絶縁膜で構成された電極配線を形
成する工程と、前記電極配線上及び前記半導体基板上に
第１の酸化シリコン系の絶縁膜を形成する工程と、前記
第１の酸化シリコン系の絶縁膜の少なくとも前記電極配
線側壁部に形成された部分を窒化させる工程と、その後
第２の窒化シリコン系の絶縁膜を少なくとも前記電極配
線側壁部に形成する工程と、前記電極配線の領域及び他
の前記半導体基板領域に第２の酸化シリコン系の絶縁膜
を形成する工程と、前記第２の酸化シリコン系の絶縁膜
を選択的にエッチングし、前記電極配線と一部が重なる
ようにコンタクトホールを設ける工程とからなることを
特徴とする半導体装置の製造方法。 - 【請求項２】 第１の酸化シリコン系の絶縁膜を電極配
線側壁部よりも前記半導体基板表面部の方が厚くなるよ
うに形成し、前記第１の酸化シリコン系の絶縁膜の窒化
を一様な厚さに行うことを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】 第１の酸化シリコン系の絶縁膜を窒化さ
せる工程は第２の窒化シリコン系の絶縁膜を形成するた
めの装置を用い、前記第２の窒化シリコン系の絶縁膜を
形成するための窒化性ガスを用いて行うことを特徴とす
る請求項１または請求項２記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21420898A JP3380172B2 (ja) | 1998-07-29 | 1998-07-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21420898A JP3380172B2 (ja) | 1998-07-29 | 1998-07-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000049340A JP2000049340A (ja) | 2000-02-18 |
| JP3380172B2 true JP3380172B2 (ja) | 2003-02-24 |
Family
ID=16652032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21420898A Expired - Fee Related JP3380172B2 (ja) | 1998-07-29 | 1998-07-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3380172B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3410063B2 (ja) | 2000-05-15 | 2003-05-26 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| JP4679713B2 (ja) * | 2000-11-30 | 2011-04-27 | パナソニック株式会社 | 電界放射型電子源の製造方法 |
| JP4511212B2 (ja) | 2004-02-20 | 2010-07-28 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| US8436404B2 (en) | 2009-12-30 | 2013-05-07 | Intel Corporation | Self-aligned contacts |
-
1998
- 1998-07-29 JP JP21420898A patent/JP3380172B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000049340A (ja) | 2000-02-18 |
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