JPH09307106A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH09307106A
JPH09307106A JP8125046A JP12504696A JPH09307106A JP H09307106 A JPH09307106 A JP H09307106A JP 8125046 A JP8125046 A JP 8125046A JP 12504696 A JP12504696 A JP 12504696A JP H09307106 A JPH09307106 A JP H09307106A
Authority
JP
Japan
Prior art keywords
film
gate
oxide film
transistor
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8125046A
Other languages
English (en)
Inventor
Atsuki Ono
篤樹 小野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8125046A priority Critical patent/JPH09307106A/ja
Priority to US08/856,001 priority patent/US5966606A/en
Priority to KR1019970019516A priority patent/KR100286073B1/ko
Priority to GB9710410A priority patent/GB2313476B/en
Publication of JPH09307106A publication Critical patent/JPH09307106A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】 ＭＯＳトランジスタの製造方法において、サ
イドウォール形成時にゲート酸化膜のゲート領域エッジ
における厚膜化による、バーズビークを生じないように
する。 【解決手段】 ＭＯＳトランジスタ製造工程において、
ゲート多結晶シリコンエッチング後に高温急峻窒化工程
を施すことによって、剥き出しになったゲート酸化膜エ
ッジを窒化シリコン膜で被覆する。これによって、その
後のサイドウォール形成のための酸化膜成長時における
酸化雰囲気中でのゲートエッジの再酸化によるバーズビ
ークの発生を抑制する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置、特にＭ
ＯＳ型トランジスタの製造方法に関わるものである。
【０００２】
【従来の技術】半導体回路の大規模化・多機能化のため
には、その回路を構成する半導体素子の微細化が必須と
なっている。
【０００３】現在の半導体素子の主流である電界効果型
のＭＯＳトランジスタ半導体素子において、素子寸法の
微細化、即ち、ゲート寸法の微細化に対して、スイッチ
ング素子として機能するような短チャネル特性を得るた
めには、ソース及びドレイン領域の浅接合化及びゲート
の酸化膜の薄膜化が必要である。
【０００４】現在の高集積半導体装置として主流であ
る、半導体メモリーの２５６Ｍビット（１Ｍビットは百
万個の素子数を表す）のＤＲＡＭ素子においては、トラ
ンジスタ素子のサイズは、ゲート長で０．２５μｍにま
で小さくなっており、ゲート酸化膜の膜厚は、６〜６．
５ｎｍまで薄くなっている。
【０００５】このようなトランジスタの微細化が進むに
つれて、ゲート領域に対するゲートエッジの占める割合
は、どんどん大きくなる傾向にある。特に、ＭＯＳトラ
ンジスタ製造工程において、ゲート形成のためのエッチ
ング後は、ゲート端において薄膜のゲート酸化膜が剥き
出しになる。
【０００６】トランジスタ製造工程においては、その
後、洗浄工程や高温の酸化膜形成工程が施される。この
際、ゲート電極のエッジ領域が再酸化されて、酸化膜厚
が厚くなってしまう。
【０００７】前述したように、ゲート酸化膜厚が厚い場
合や、ゲート長が長い場合では、このような膜厚の増加
がトランジスタ特性に与える影響は、小さく無視できて
いたが、ゲート酸化膜厚が薄くなり、ゲート長が短くな
ってくる微細トランジスタにおいては、このような再酸
化による膜厚増加は無視できなくなってくる。
【０００８】更に、付け加えるならば、ゲート電極の材
料が多結晶シリコンであり、単結晶シリコンより酸化さ
れやすい、ということも、この問題を顕在化する大きな
要因となっている。
【０００９】図３（ａ）〜（ｄ）に、従来の製法による
問題点をＭＯＳトランジスタの製法における主要な工程
ととも説明する。
【００１０】図３（ａ）は、ゲートエッチング直後のＭ
ＯＳトランジスタを示す断面図である。図３（ａ）の状
態に至るまでの工程は、通常のＣＭＯＳ回路等の製造方
法におけるトランジスタの製造方法と同じであるため、
説明を省く。
【００１１】図において、１は半導体基板，２はゲート
酸化膜，３は多結晶シリコンゲート電極，８はレジスト
である。多結晶シリコン膜をゲート電極の形状に加工す
る場合、通常は酸化膜と多結晶シリコン膜とで選択比が
高く、多結晶シリコン膜のみをエッチングするような異
方性エッチング法が用いられる。
【００１２】ゲート酸化膜は、エッチング直後には残っ
ているが、その後のフォトリソグラフィーに用いたレジ
ストの剥離する工程や洗浄工程で、この数ｎｍの酸化膜
はなくなってしまう。
【００１３】従って、レジスト８を剥離した後の基板の
状態は図１（ｂ）のようになっている。図に示したよう
にゲート酸化膜２のエッジは剥き出しになっている。
【００１４】その後、ソース及びドレイン領域を形成す
るためのサイドウォールに加工されるシリコン酸化膜４
がゲート全体を覆うように加工される。このシリコン酸
化膜４は、被覆性をよくするように比較的高温で形成さ
れる。この工程では基板全体は８００℃程度まで昇温さ
れ、かつシリコン酸化膜４の形成のために、原料ガスと
してシラン（ＳｉＨ4）とＮ2Ｏなどが用いられる。これ
らが昇温された基板上で反応することにより、シリコン
酸化膜４が被覆性よく形成される。
【００１５】このとき、剥き出しになったゲート酸化膜
２のエッジは、前述したような高温の酸化雰囲気によっ
て酸化されてしまい、図１（ｃ）に示すようなゲートバ
ーズビーク５を生じる。このゲートバーズビーク５は、
多結晶シリコンゲート電極３が酸化されやすいこと、更
には、多結晶シリコン膜４の成長初期領域、即ち、ゲー
ト酸化膜２との界面近傍が結晶粒系が小さく、特に酸化
されやすいため、図１（ｃ）のようなゲート酸化膜２の
形状になる。
【００１６】その後、異方性酸化膜エッチング法によっ
て、シリコン酸化膜４をゲート側面部まこに残すように
エッチングして、サイドウォール６が形成される（図１
（ｄ））。
【００１７】以上説明した工程が、ＭＯＳトランジスタ
製造工程における、ゲート形状を加工する主要な工程で
ある。
【００１８】
【発明が解決しようとする課題】しかし、ゲート酸化膜
２のゲートバーズビーク５が生じて、ゲート酸化膜２の
エッジ部分のみの局所的な膜厚の増加が起きると、この
ゲートエッジ領域でのしきい値電圧が高くなるため、ト
ランジスタ全体に対しては寄生抵抗の増加を引き起こ
す。その結果、トランジスタのオン電流は低下し、回路
全体の性能を著しく劣化するという弊害が生じることと
なる。
【００１９】また、微細化が進みトランジスタの設計が
より高い制御性が望まれるようになってきており、製造
プロセスも、それに対応しなくてはならない。このよう
な、ゲート酸化膜２のエッジの膜厚化は、微妙な温度や
雰囲気等、即ち、プロセス環境の変動を受けやすく、こ
の制御は、生産性という点でも大きな課題となってい
る。
【００２０】このような問題に対して、ゲートバーズビ
ーク５が生じないように、サイドウォールとしてのシリ
コン酸化膜の成長中における酸化雰囲気中で基板を曝さ
ないように、酸化雰囲気を用いない窒化シリコン膜を用
いる構造（図４（ａ）又は図４（ｂ））が考えられる。
【００２１】図４（ａ）は、サイドウォールにＣＶＤ法
によって成長した窒化シリコン膜を用いたもの、図４
（ｂ）は、ＣＶＤ法によって成長した窒化シリコン膜６
１と酸化シリコン膜６２の二重膜を用いて、通常の方法
でエッチングしてサイドウォールを形成したものであ
る。
【００２２】しかし、窒化サイドウォール下部は、トラ
ップ領域７１が生じやすくなり、これに起因した寄生抵
抗の増大やトランジスタの特性変動など、トランジスタ
の性能が劣化する、窒化シリコンは酸化シリコンよりも
ヤング率が大きく、サイドウォールエッジでの応力が大
きく欠陥を生じやすい、更には、比誘電率が７．４と、
シリコン酸化膜の３．９に比べて大きいことによるトラ
ンジスタ素子の微細化に伴って薄くなるサイドウォール
を介したゲートソース間又はゲート−ドレイン間の寄生
容量が増加して回路の動作速度を劣化させるといった、
材料面・構造面における種々の新たな問題を生じる。
【００２３】本発明の目的は、工程を複雑にすることな
く、ゲートエッジにおいて生じ得るバーズビークの発生
を抑制し、素子寸法が微細化されていっても、トランジ
スタやそれによって構成される回路の性能を落すことな
くトランジスタを動作させることを可能とする半導体装
置の製造方法を提供することにある。
【００２４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、絶縁層形成
工程と、ゲート電極形成工程と、窒化膜形成工程とを含
む半導体装置の製造方法であって、絶縁層形成工程は、
半導体基板上に第１の絶縁層を形成する処理であり、ゲ
ート電極形成工程は、前記絶縁膜上に多結晶シリコン膜
を形成し、前記多結晶シリコン膜をＭＯＳトランジスタ
のゲート電極の形状に加工する処理であり、窒化膜形成
工程は、前記半導体基板を窒化し前記ゲート電極の側面
に窒化シリコン膜を形成する処理である。
【００２５】また前記ゲート側面部のみに窒化シリコン
膜を残し、ゲート上面及び半導体基板表面等のゲート側
面以外の領域から窒化シリコン膜を除去する工程を含む
ものである。
【００２６】また第１の絶縁物層は、酸化シリコン膜、
又は、窒化ドープされた酸化シリコン膜である。
【００２７】また窒化は、窒素を主成分とする雰囲気も
しくは窒化化合物雰囲気中において基板温度を９００度
から１１００度の範囲に設定して行われるものである。
【００２８】また窒化化合物雰囲気として、ＮＨ3，Ｎ2
Ｏ4，Ｎ2Ｏ及びこれらの窒素希釈雰囲気を含むものであ
る。
【００２９】
【作用】ゲート形成工程直後に薄膜の窒化シリコン膜を
形成する。尚、この際、窒化シリコン膜は、トランジス
タの寄生抵抗成分や特性変動の原因となるトラップ領域
が最小になるべく薄く、かつ、制御性よく形成するため
窒化雰囲気中における高温急峻熱処理工程中で行う。こ
の工程の後、サイドウォールの主成分である被覆性のよ
い酸化膜を形成する。
【００３０】被覆性のよい酸化膜を形成しても、ゲート
酸化膜のエッジにはバーズビークは生ぜず、トランジス
タを微細化していってもオン電流などの性能は落ちるこ
とはない。
【００３１】又、窒化の工程自体は繁雑ではないため、
全体のトランジスタ製造を工程自体は複雑にならない。
又、制御性がよいため信頼性を損なうことはない。
【００３２】
【発明の実施の形態】以下、本発明の実施形態を図によ
り説明する。
【００３３】（実施形態１）図１（ａ）〜（ｅ）は、本
発明を表面チャネル型のｎＭＯＳトランジスタ製造プロ
セスに適用した場合を製造工程順に示す断面図である。
【００３４】まず半導体基板１に対して、従来のトラン
ジスタ製造方法によってトランジスタ領域である、シリ
コン酸化膜からなるフィールド領域及びｐウェル領域を
形成する。更に、トランジスタ領域に対しては、ゲート
酸化膜２を形成して、更にゲート電極３となる多結晶シ
リコンを形成する。トランジスタの設計ルールが０．１
５μｍであるならば、例えば電源電圧として２．０Ｖを
想定すると、ゲート酸化膜２は５ｎｍ程度の薄膜とな
る。
【００３５】ゲート酸化膜２の形成方法としては、乾燥
酸素雰囲気中で９００℃の基板温度にて６分程の酸化工
程によってなされる。多結晶シリコンは、原料ガスとし
て、例えば、ＳｉＨ4若しくはＳｉ2Ｈ6等を用いて基板
温度６００℃程度の温度によって、化学的気相堆積（Ｃ
ＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法によって、膜厚２００〜３００ｎｍ堆積され
る。
【００３６】その後、例えば、０．１５μｍのゲート形
成のために電子線露光技術によって、レジストをパター
ニングし、レジストをマスク材にして、ゲート電極３と
なる多結晶シリコン層を異方性エッチング法によって、
ゲート酸化膜２に対して多結晶シリコン層がエッチング
されやすい、即ち、選択比の高い条件でエッチングす
る。
【００３７】その後、マスク材として用いたレジストを
剥離する。この剥離工程で、多結晶シリコンがエッチン
グされた領域のゲート酸化膜は剥離されてしまう。以上
の工程を経たトランジスタの断面構造を図１（ａ）に示
す。
【００３８】この後、窒素雰囲気中にて基板全体を窒化
する。この窒化は、ハロゲンランプなどを用いたランプ
アニール装置にて行う。窒化の温度は、９００〜１１０
０℃で１０秒から３０秒程度でよい。雰囲気は窒素のみ
であり、又、大気圧とする。この工程で、高温であって
も時間が短いので、チャネル領域の不純物原子であるボ
ロンの分布が、この工程によって大きく変化することは
ない。従って、この窒化工程におけるトランジスタの特
性変動はないといえる。このような窒化の条件によっ
て、生じる窒化シリコン膜の厚さは多結晶シリコン表面
とシリコン基板表面とで若干異なるが、おおよそ２〜４
ｎｍ程度である。
【００３９】従って、ゲート電極である多結晶シリコン
周り及び酸化膜で覆われていないシリコン基板上は窒化
シリコン膜７で覆われる。又、露出していたゲート酸化
膜２のエッジは、酸化膜部の若干の窒化とシリコン領域
の窒化に伴う堆積膨張等によって窒化シリコン膜７によ
って完全に覆われる。この様子を図１（ｂ）に示す。
【００４０】その後、異方性エッチング法によって、ゲ
ート電極の側面のみに窒化シリコン膜が残るように、エ
ッチングする。この際のエッチングは必ずしも、ゲート
電極２の側面全体に残す必要はない。即ち、エッチング
の条件によっては、多結晶シリコンゲート電極３の側面
部の上部の窒化シリコン膜はオーバーエッチングされる
場合があるが、それは本発明においては問題ではない。
これは、ゲート酸化膜エッジにのみ窒化シリコン膜で覆
われることが肝要だからである。この時の様子を図１
（ｃ）に示す。
【００４１】更に、ソース・ドレイン拡散層領域を形成
するための厚膜のサイドウォールを、被覆性のよいシリ
コン酸化膜４をＣＶＤ法によって堆積する。このシリコ
ン酸化膜は、被覆性をよくするように、比較的高温で形
成される。この工程では基板全体は８００℃程度まで昇
温され、かつ酸化膜形成のために、原料ガスとしてシラ
ン（ＳｉＨ4）とＮ2Ｏなどが用いられる。堆積する膜厚
は１００〜１５０ｎｍである。この過程では、基板全体
は高温の酸化雰囲気中に曝されるが、ゲート酸化膜２の
エッジは窒化シリコン膜７によって覆われているので、
更なる酸化膜厚の増大はない（図１（ｄ））。
【００４２】その後、酸化膜をゲート電極の側壁部分の
みに残すよう異方性エッチングしたのが図１（ｅ）であ
る。
【００４３】その後の工程は従来と全く同じである。即
ち、ソース・ドレイン領域にＡｓをイオン注入によって
導入し、窒素雰囲気中の熱処理によって活性化し、層間
膜である平坦性の良い酸化膜を堆積し、ソース，ドレイ
ン，ゲート電極形成のためのコンタクト孔を形成し、配
線材となるアルミニウムを主成分とする金属を堆積し
て、更に、パターニングすることでトランジスタは製造
される。
【００４４】（実施形態２）図２（ａ）〜（ｄ）は、本
発明の実施形態を製造工程順に示す断面図である。
【００４５】まず半導体基板１に対して従来のトランジ
スタ製造方法によってトランジスタ領域である、シリコ
ン酸化膜からなるフィールド領域及びｐウェル領域を形
成する。更に、トランジスタ領域に対しては、ゲート酸
化膜２を形成して、更にゲート電極３となる多結晶シリ
コンを形成する。
【００４６】トランジスタの設計ルールが０．１５μｍ
であるならば、例えば電源電圧として２．０Ｖを想定す
ると、ゲート酸化膜２は５ｎｍ程度の薄膜となる。ゲー
ト酸化膜２の形成方法としては、乾燥酸素雰囲気中で９
００℃の基板温度にて６分程の酸化工程によってなされ
る。多結晶シリコンは、原料ガスとして、例えば、Ｓｉ
Ｈ4若しくはＳｉ2Ｈ6等を用いて基板温度６００℃程度
の温度によって、化学的気相堆積（ＣＶＤ：Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によっ
て、膜厚２００〜３００ｎｍ堆積される。
【００４７】その後、例えば、０．１５μｍのゲート形
成のために電子線露光技術によって、レジストをパター
ニングし、レジストをマスク材にして、ゲート電極３と
なる多結晶シリコン層を異方性エッチング法によって、
ゲート酸化膜２に対して多結晶シリコン層がエッチング
されやすい、即ち、選択比の高い条件でエッチングす
る。この後、マスク材として用いたレジストを剥離す
る。このとき剥離工程において、多結晶シリコンがエッ
チングされた領域のゲート酸化膜が残るようにする。こ
のとき、トランジスタの断面構造を図２（ａ）に示す。
【００４８】その後、窒素雰囲気中にて基板全体を窒化
する。この窒化は、ハロゲンランプなどを用いたランプ
アニール装置にて行う。窒化は、その温度を９００〜１
１００℃に設定し、１０秒から３０秒程度行なう。雰囲
気は窒素のみであり、又、大気圧とする。この工程で、
高温であっても時間が短いので、チャネル領域の不純物
原子であるボロンの分布が、この工程によって大きく変
化することはない。従って、この窒化工程におけるトラ
ンジスタの特性変動はないといえる。このような窒化の
条件によって、生じる窒化シリコン膜の厚さは多結晶シ
リコン表面で、おおよそ２〜４ｎｍ程度ある。一方、ゲ
ート酸化膜が残った基板上ではシリコン酸化膜は窒化さ
れて窒素の含有されたシリコン酸化膜となる。
【００４９】従って、ゲート電極である多結晶シリコン
周りは窒化シリコン膜７で覆われ、ソース・ドレイン領
域のシリコン表面は、窒素の含有されたシリコン酸化膜
となる。又、露出していたゲート酸化膜エッジは、酸化
膜部の若干の窒化とシリコン領域の窒化に伴う堆積膨張
等によって窒化シリコン膜によって完全に覆われる。こ
の様子を図２（ｂ）に示す。
【００５０】更に、この後ソース・ドレイン拡散層領域
を形成するための厚膜のサイドウォールを、被覆性のよ
いシリコン酸化膜４をＣＶＤ法によって堆積する。この
シリコン酸化膜は、被覆性をよくするように、比較的高
温で形成される。この工程では基板全体は８００℃程度
まで昇温され、かつ酸化膜形成のために、原料ガスとし
てシラン（ＳｉＨ4）とＮ2Ｏなどが用いられる。堆積す
る膜厚は１００〜１５０ｎｍである。この過程では、基
板全体は高温の酸化雰囲気中に曝されるが、ゲート酸化
膜エッジは、窒化膜及び窒素を含有するシリコン酸化膜
７２によって覆われているので、更なる酸化膜厚の増大
はない（図２（ｃ））。
【００５１】この後、酸化膜をゲート電極の側壁部分の
みに残すよう異方性エッチングしたのが図２（ｄ）であ
る。
【００５２】その後の工程は従来と全く同じである。即
ち、ソース・ドレイン領域にＡｓをイオン注入によって
導入し、窒素雰囲気中の熱処理によって活性化し、層間
膜である平坦性の良い酸化膜を堆積し、ソース，ドレイ
ン，ゲート電極形成のためのコンタクト孔を形成し、配
線材となるアルミニウムを主成分とする金属を堆積し
て、更に、パターニングすることでトランジスタは製造
される。
【００５３】上記は本発明をｎ型ＭＯＳトランジスタに
適用した場合について説明をしてきたが、ｐ型ＭＯＳト
ランジスタにおいても同様な効果が得られることは言う
までもない。
【００５４】
【発明の効果】以上のように本発明によれば、工程を複
雑にすることはなく、サイドウォールの酸化膜形成時な
どの製造プロセス中に、一度形成したゲート酸化膜の、
特にゲートエッジでのバーズビークに起因する膜厚増加
を起こさないため、オン電流の劣化などがなく、設計通
りのトランジスタ特性を実現できる。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は本発明によるＭＯＳトランジ
スタの製造方法を示す断面図である。
【図２】（ａ）〜（ｄ）は本発明によるＭＯＳトランジ
スタの製造方法を示す断面図である。
【図３】（ａ）〜（ｄ）は従来の技術によるＭＯＳトラ
ンジスタの製造方法を示す断面図である。
【図４】（ａ），（ｂ）は従来技術によるゲートバーズ
ビークの抑制のためのＭＯＳトランジスタ構造を示す断
面図である。
【符号の説明】
１ シリコン基板 ２ ゲート酸化膜 ３ 多結晶シリコン膜（ゲート電極） ４ シリコン酸化膜 ５ バーズビーク ６ サイドウォール ７ 窒化シリコン膜 ８ レジスト ６１ 窒化膜サイドウォール ６２ シリコン酸化膜サイドウォール ７１ トラップ領域 ７２ 窒素の含有されたシリコン酸化膜

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 絶縁層形成工程と、ゲート電極形成工程
    と、窒化膜形成工程とを含む半導体装置の製造方法であ
    って、 絶縁層形成工程は、半導体基板上に第１の絶縁層を形成
    する処理であり、 ゲート電極形成工程は、前記絶縁膜上に多結晶シリコン
    膜を形成し、前記多結晶シリコン膜をＭＯＳトランジス
    タのゲート電極の形状に加工する処理であり、 窒化膜形成工程は、前記半導体基板を窒化し前記ゲート
    電極の側面に窒化シリコン膜を形成する処理であること
    を特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記ゲート側面部のみに窒化シリコン膜
    を残し、ゲート上面及び半導体基板表面等のゲート側面
    以外の領域から窒化シリコン膜を除去する工程を含むも
    のであることを特徴とする請求項１に記載の半導体装置
    の製造方法。
  3. 【請求項３】 第１の絶縁物層は、酸化シリコン膜、又
    は、窒化ドープされた酸化シリコン膜であることを特徴
    とする請求項１に記載の半導体装置の製造方法。
  4. 【請求項４】 窒化は、窒素を主成分とする雰囲気もし
    くは窒化化合物雰囲気中において基板温度を９００度か
    ら１１００度の範囲に設定して行われることを特徴とす
    る請求項１に記載の半導体装置の製造方法。
  5. 【請求項５】 窒化化合物雰囲気として、ＮＨ3，Ｎ2Ｏ
    4，Ｎ2Ｏ及びこれらの窒素希釈雰囲気を含むことを特徴
    とする請求項４に記載の半導体装置の製造方法。
JP8125046A 1996-05-20 1996-05-20 半導体装置の製造方法 Pending JPH09307106A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP8125046A JPH09307106A (ja) 1996-05-20 1996-05-20 半導体装置の製造方法
US08/856,001 US5966606A (en) 1996-05-20 1997-05-14 Method for manufacturing a MOSFET having a side-wall film formed through nitridation of the gate electrode
KR1019970019516A KR100286073B1 (ko) 1996-05-20 1997-05-20 측벽막을 갖는 mosfet의 제조 방법
GB9710410A GB2313476B (en) 1996-05-20 1997-05-20 Method of manufacturing a mosfet

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8125046A JPH09307106A (ja) 1996-05-20 1996-05-20 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH09307106A true JPH09307106A (ja) 1997-11-28

Family

ID=14900505

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8125046A Pending JPH09307106A (ja) 1996-05-20 1996-05-20 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US5966606A (ja)
JP (1) JPH09307106A (ja)
KR (1) KR100286073B1 (ja)
GB (1) GB2313476B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861319B2 (en) 2002-02-01 2005-03-01 Elpida Memory, Inc. Gate electrode and method of fabricating the same
US6979858B2 (en) 2003-01-06 2005-12-27 Oki Electric Industry Co., Ltd. Semiconductor device having a gate electrode formed on a gate oxide film
JPWO2004114390A1 (ja) * 2003-06-20 2006-08-03 日本電気株式会社 半導体装置及びその製造方法
JP2007500457A (ja) * 2003-02-05 2007-01-11 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド フラッシュメモリデバイスの特性を改善する方法
KR101044016B1 (ko) * 2004-12-17 2011-06-24 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP5287708B2 (ja) * 2007-03-19 2013-09-11 富士通セミコンダクター株式会社 半導体装置及びその製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3949211B2 (ja) * 1997-03-06 2007-07-25 富士通株式会社 半導体装置の製造方法
US6169006B1 (en) * 1998-07-29 2001-01-02 Advanced Micro Devices, Inc. Semiconductor device having grown oxide spacers and method of manufacture thereof
US6232208B1 (en) * 1998-11-06 2001-05-15 Advanced Micro Devices, Inc. Semiconductor device and method of manufacturing a semiconductor device having an improved gate electrode profile
US6759315B1 (en) * 1999-01-04 2004-07-06 International Business Machines Corporation Method for selective trimming of gate structures and apparatus formed thereby
JP3381252B2 (ja) * 1999-06-30 2003-02-24 日本電気株式会社 半導体装置及びその製造方法
US6417046B1 (en) 2000-05-05 2002-07-09 Taiwan Semiconductor Manufacturing Company Modified nitride spacer for solving charge retention issue in floating gate memory cell
US6867119B2 (en) * 2002-10-30 2005-03-15 Advanced Micro Devices, Inc. Nitrogen oxidation to reduce encroachment
KR101002046B1 (ko) * 2003-07-30 2010-12-17 매그나칩 반도체 유한회사 반도체소자의 제조방법
US20050110057A1 (en) * 2003-11-21 2005-05-26 Taiwan Semiconductor Manufacturing Co. Endurance improvement by sidewall nitridation of poly floating gate for nonvolatile memory devices using substrate or drain-side erase scheme
JP2006005190A (ja) * 2004-06-18 2006-01-05 Renesas Technology Corp 半導体装置
JP2006120719A (ja) * 2004-10-19 2006-05-11 Fujitsu Ltd 不揮発性半導体記憶装置及びその製造方法
US20070096170A1 (en) * 2005-11-02 2007-05-03 International Business Machines Corporation Low modulus spacers for channel stress enhancement
US8853695B2 (en) * 2006-10-13 2014-10-07 Kobe Steel, Ltd. Thin film transistor substrate including source-drain electrodes formed from a nitrogen-containing layer or an oxygen/nitrogen-containing layer
DE102008026214B3 (de) * 2008-05-30 2010-01-28 Advanced Micro Devices, Inc., Sunnyvale Verringerung der Metallsiliziddiffusion in einem Halbleiterbauelement durch Schützen von Seitenwänden eines aktiven Gebiets
US8129764B2 (en) * 2008-06-11 2012-03-06 Aptina Imaging Corporation Imager devices having differing gate stack sidewall spacers, method for forming such imager devices, and systems including such imager devices

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5845177B2 (ja) * 1979-03-09 1983-10-07 富士通株式会社 半導体表面絶縁膜の形成法
US4356623A (en) * 1980-09-15 1982-11-02 Texas Instruments Incorporated Fabrication of submicron semiconductor devices
JPS6420663A (en) * 1987-07-15 1989-01-24 Nec Corp Manufacture of semiconductor device
JPH0714065B2 (ja) * 1990-03-19 1995-02-15 株式会社東芝 Ｍｏｓ型半導体装置及びその製造方法
JPH04217373A (ja) * 1990-12-18 1992-08-07 Sharp Corp 不揮発性記憶装置およびその製造方法
JPH04297037A (ja) * 1991-03-26 1992-10-21 Toshiba Corp 半導体装置およびその製造方法
JPH06163523A (ja) * 1992-11-20 1994-06-10 Fujitsu Ltd 半導体装置の製造方法
US5424234A (en) * 1991-06-13 1995-06-13 Goldstar Electron Co., Ltd. Method of making oxide semiconductor field effect transistor
GB9127479D0 (en) * 1991-12-30 1992-02-19 Alcatel Business Systems Franking machine
DE69224730T2 (de) * 1991-12-31 1998-07-30 Sgs Thomson Microelectronics Seitenwand-Abstandsstruktur für Feldeffekttransistor
US5371028A (en) * 1993-08-02 1994-12-06 Chartered Semiconductor Manufacturing Pte Ltd. Method for making single transistor non-volatile electrically alterable semiconductor memory device
US5382550A (en) * 1993-08-05 1995-01-17 Micron Semiconductor, Inc. Method of depositing SiO2 on a semiconductor substrate
JPH07273185A (ja) * 1994-03-28 1995-10-20 Nippon Steel Corp 半導体装置及びその製造方法
JPH0817936A (ja) * 1994-06-27 1996-01-19 Nec Corp 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861319B2 (en) 2002-02-01 2005-03-01 Elpida Memory, Inc. Gate electrode and method of fabricating the same
US6979858B2 (en) 2003-01-06 2005-12-27 Oki Electric Industry Co., Ltd. Semiconductor device having a gate electrode formed on a gate oxide film
US7598140B2 (en) 2003-01-06 2009-10-06 Oki Semiconductor Co., Ltd. Method of producing a semiconductor device having an oxide film
JP2007500457A (ja) * 2003-02-05 2007-01-11 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド フラッシュメモリデバイスの特性を改善する方法
JP4698598B2 (ja) * 2003-02-05 2011-06-08 スパンション エルエルシー フラッシュメモリを備えた半導体デバイスの製造方法
JPWO2004114390A1 (ja) * 2003-06-20 2006-08-03 日本電気株式会社 半導体装置及びその製造方法
JP4747840B2 (ja) * 2003-06-20 2011-08-17 日本電気株式会社 半導体装置の製造方法
KR101044016B1 (ko) * 2004-12-17 2011-06-24 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP5287708B2 (ja) * 2007-03-19 2013-09-11 富士通セミコンダクター株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
GB9710410D0 (en) 1997-07-16
GB2313476A (en) 1997-11-26
US5966606A (en) 1999-10-12
KR100286073B1 (ko) 2001-04-16
GB2313476B (en) 2000-09-20

Similar Documents

Publication Publication Date Title
JPH09307106A (ja) 半導体装置の製造方法
US20050130380A1 (en) Semiconductor device structures including metal silicide interconnects and dielectric layers at substantially the same fabrication level
US6794252B2 (en) Method and system for forming dual work function gate electrodes in a semiconductor device
US6261973B1 (en) Remote plasma nitridation to allow selectively etching of oxide
JP2001144175A (ja) 半導体装置及びその製造方法
KR100446459B1 (ko) 반도체 장치 및 그의 제조방법
JP2008502141A (ja) 金属ゲート集積化のためのゲートスタック及びゲートスタックのエッチングシーケンス
US6087241A (en) Method of forming side dielectrically isolated semiconductor devices and MOS semiconductor devices fabricated by this method
KR100682643B1 (ko) 게이트 전극 스택, 이를 포함하는 회로 디바이스 및 그 제조 방법
KR20040077969A (ko) 기판 표면상에서 상이한 두께의 산화물 층들을 형성하는방법
US20060008962A1 (en) Manufacturing method of semiconductor integrated circuit device
JP2001176983A (ja) 半導体装置及びその製造方法
KR100521790B1 (ko) 반도체기판에좁은열적산화실리콘측면분리영역을형성하는방법및이방법에의해제조된mos반도체소자
JP2000049340A (ja) 半導体装置及びその製造方法
US5994216A (en) Method of forming a reduced size contact in a dielectric layer by using bird's beak of oxidized polysilicon to create an etching mask
KR100273322B1 (ko) 반도체소자의 제조방법
JPH06232155A (ja) 半導体装置の製造方法
JPH08321607A (ja) 半導体装置およびその製造方法
JP2001102570A (ja) 半導体トランジスタ及びその製造方法
JPH08316475A (ja) 半導体装置およびその製造方法
JP3826446B2 (ja) 半導体装置の製造方法
JP2000315791A (ja) 半導体装置およびその製造方法
KR100731143B1 (ko) 반도체 소자의 게이트 절연막 가장자리 두께 조절 방법
JP2000311949A (ja) 半導体装置の製造方法
JPH07273197A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19990511