JP2006120719A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】ＳＯＮＯＳ構造の不揮発性メモリセルを有する不揮発性半導体記憶装置に関し、高速化・高集積化の２つの要求を同時に実現しうる不揮発性半導体記憶装置の構造及びその製造方法を提供する。
【解決手段】半導体基板内に形成されたチャネル領域と、チャネル領域上に、電荷保持絶縁膜を介して形成されたゲート電極と、第１の方向にチャネル領域を挟んで配置された第１のソース／ドレイン領域対と、第１の方向と交差する第２の方向にチャネル領域を挟んで配置された第２のソース／ドレイン領域対とを有し、第１のソース／ドレイン領域対を有する第１のメモリセルトランジスタと、第２のソース／ドレイン領域対を有する第２のメモリセルトランジスタとが、チャネル領域及びゲート電極を共用している。
【選択図】 図１
【解決手段】半導体基板内に形成されたチャネル領域と、チャネル領域上に、電荷保持絶縁膜を介して形成されたゲート電極と、第１の方向にチャネル領域を挟んで配置された第１のソース／ドレイン領域対と、第１の方向と交差する第２の方向にチャネル領域を挟んで配置された第２のソース／ドレイン領域対とを有し、第１のソース／ドレイン領域対を有する第１のメモリセルトランジスタと、第２のソース／ドレイン領域対を有する第２のメモリセルトランジスタとが、チャネル領域及びゲート電極を共用している。
【選択図】 図１
Description
本発明は、不揮発性半導体記憶装置及びその製造方法に係り、特に、ＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）構造の不揮発性メモリセルを有する不揮発性半導体記憶装置及びその製造方法に関する。
書き換え可能な不揮発性半導体記憶装置としては、フローティングゲートに電荷を蓄積することにより情報を記憶する、ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭなどが一般に知られている。これら不揮発性半導体記憶装置は、ワード線として機能するコントロールゲートの他に情報を記憶するフローティングゲートを有するため、メモリセルトランジスタを構成するためには２層の導電層が必要とされる。一方、より簡単な構造で且つ高集積化が容易な構造として、誘電体膜を電荷蓄積層に用いて単層ゲートによりメモリセルトランジスタを構成する不揮発性半導体記憶装置が提案されている。
単層ゲートの不揮発性半導体記憶装置としては、ＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）と呼ばれる構造を用いた不揮発性半導体記憶装置が開発されている。ＳＯＮＯＳ技術を用いた不揮発性半導体記憶装置では、電荷蓄積層として例えばＳｉＯ２／ＳｉＮ／ＳｉＯ２のＯＮＯ構造を用い、ＳｉＮ中の欠陥に電荷を保持することにより、情報の記憶が行われる。また、更なる高集積化と低コスト化を狙い、ソース端及びドレイン端にそれぞれ局所的に電荷保持が可能な２ビット動作の不揮発性半導体記憶装置が開発されている。
このような２ビット動作の不揮発性半導体記憶装置では、同じセル数であれば格納メモリ数が単純に２倍になるという利点、或いは格納メモリ数が同じであればチップ面積を単純に半分にできるという利点があり、高集積化と低コスト化の要求を同時に満たしうる極めて有望なデバイスである。
ＳＯＮＯＳ技術を用いた不揮発性半導体記憶装置は、例えば特許文献１乃至６に記載されている。
米国特許第５９６６６０３号明細書
米国特許第６２１５１４８号明細書
米国特許第６２９７０９６号明細書
米国特許第６４６８８６５号明細書
米国特許第６５４１８１６号明細書
特表２００２−５４１６６５号公報
Ilan Bloom et al., "NROMTM NVM technology for Multi-Media Applications", 2003 NVSMW
特許文献１乃至３に記載の不揮発性半導体記憶装置では、電荷保持絶縁膜（ＯＮＯ膜）を成長後、フォトレジスト等のマスクを使用してメモリセルアレイ内のビット線をパターニングする。そして、電荷保持絶縁膜の上部のＯＮ膜をエッチングした後、ビット線イオン注入を行っている。特許文献２に記載の不揮発性半導体記憶装置では、これら工程の後、同じマスクを用いてポケットイオン注入を行っている。そして、上記マスクを除去した後、ビット線酸化膜を成長し、ワード線となるポリシリコン膜等を成長している。
また、特許文献４に記載の不揮発性半導体記憶装置では、電荷保持絶縁膜を成長後、フォトレジスト膜等のマスクを使用してメモリセルアレイ内のビット線をパターニングする。そして、ビット線イオン注入を行った後、ビット線上の電荷保持絶縁膜を除去してビット線酸化膜を形成し、ワード線となるポリシリコン膜等を成長している。
また、特許文献５に記載の不揮発性半導体記憶装置では、電荷保持絶縁膜を成長後、フォトレジスト膜等のマスクを使用してメモリセルアレイ内のビット線をパターニングする。そして、ビット線イオン注入を行った後、ワード線となるポリシリコン膜等を成長している。
上記特許文献１乃至５に記載の不揮発性半導体記憶装置のメモリセルの製造には、いずれもバーチャルグラウンドアレイを使用した製造方法が用いられている。このため、特許文献１乃至５におけるビット線は、ワード線よりも前にシリコン基板内へ埋め込んで形成された拡散層を使用して形成されたものであり、デバイスの高速動作を行うことが困難であった。
ビット線の抵抗値を下げるには、１）ビット線表面を露出してシリサイド化する方法、２）配線層にもビット線と同じパターニングを施して基板内に形成されたビット線に対して狭い間隔でコンタクトを取る方法、３）ビット線中心に金属配線材を埋め込む方法、等が考えられる。
しかしながら、１）や２）の方法を使用した場合、ワード線間隔を広げる必要があり、その分メモリセルサイズが大きくなってしまう。
また、１）の方法では、ビット線間が短絡することを防止するために、ワード線間の総ての領域をシリサイド化することが許されない。ビット線上だけをシリサイド化しようとすると、製造プロセスは複雑且つ困難となり、現実的ではなくなる。
また、２）の方法においては、ワード線毎にビット線コンタクトを確保することがビット線抵抗の低抵抗化に最も効果的であるが、ワード線間隔を広げなくてはならない。また、ワード線数本おきにコンタクトを形成する場合、コンタクトから一番離れたセルとコンタクトから一番近いセルとの間でビット線の抵抗値が異なることとなり、トランジスタ動作への余裕を設計で確保する必要がある。これは、設計に対する余裕を小さくしてしまう。
また、３）の方法においては、金属を含むビット線の形成がバルク工程の前半となることから、後に種々の熱処理を行う必要がある。このため、金属のシリコン基板等への熱拡散による金属汚染やそれによる膜質の低下などが容易に推察され、現実的ではない。
また、代表的なバーチャルグラウンドアレイ構造については、非特許文献１に記載されている。バーチャルグラウンドアレイ方式を使用した場合、比較的早い段階でビット線を拡散層にて形成するため、その後の製造工程でかかる熱履歴により、拡散層はチャネル方向へ広がり、実効チャネル長をデザイン上のチャネル長よりも短くしてしまう。これは、チャネル方向への微細化が極めて難しいことを示しており、１ビット当たりの単位セル面積を小さくすることは容易ではない。
このように、従来の不揮発性半導体記憶装置では、ＳＯＮＯＳ技術及びバーチャルグラウンドアレイ技術を用いて高速化・高集積化の２つの要求を同時に満足することは困難であった。
本発明の目的は、ＳＯＮＯＳ構造の不揮発性メモリセルを有する不揮発性半導体記憶装置に関し、高速化・高集積化の２つの要求を同時に実現しうる不揮発性半導体記憶装置の構造及びその製造方法を提供することにある。
本発明の一観点によれば、半導体基板内に形成されたチャネル領域と、前記チャネル領域上に、電荷保持絶縁膜を介して形成されたゲート電極と、前記チャネル領域を挟んで配置された複数のソース／ドレイン領域対とを有することを特徴とする不揮発性半導体記憶装置が提供される。
また、本発明の他の観点によれば、半導体基板内に形成されたチャネル領域と、前記チャネル領域上に、電荷保持絶縁膜を介して形成されたゲート電極と、前記半導体基板内に形成され、第１の方向に前記チャネル領域を挟んで配置された第１のソース／ドレイン領域対と、前記半導体基板内に形成され、前記第１の方向と交差する第２の方向に前記チャネル領域を挟んで配置された第２のソース／ドレイン領域対とを有し、前記第１のソース／ドレイン領域対を有する第１のメモリセルトランジスタと、前記第２のソース／ドレイン領域対を有する第２のメモリセルトランジスタとが、前記チャネル領域及び前記ゲート電極を共用していることを特徴とする不揮発性半導体記憶装置が提供される。
また、本発明の更に他の観点によれば、半導体基板に形成された複数の素子分離領域により画定された格子状パターンの活性領域と、前記活性領域の前記格子状パターンの格子点に一つおきに設けられた複数のチャネル領域と、前記チャネル領域が形成された前記格子点以外の格子点に一つおきに設けられた複数のソース／ドレイン領域と、複数の前記チャネル領域上に、電荷保持絶縁膜を介してそれぞれ形成された複数のゲート電極とを有し、前記チャネル領域が形成された前記格子点のそれぞれに、第１の方向に前記チャネル領域を挟んで配置された一対の前記ソース／ドレイン領域を有する第１のメモリセルトランジスタと、前記第１の方向と交差する第２の方向に前記チャネル領域を挟んで配置された一対の前記ソース／ドレイン領域を有する第２のメモリセルトランジスタとが形成されていることを特徴とする不揮発性半導体記憶装置が提供される。
また、本発明の更に他の観点によれば、半導体基板に形成された複数の素子分離領域により画定された格子状パターンの活性領域と、前記活性領域の前記格子状パターンの格子点に一つおきに設けられた複数のチャネル領域と、前記チャネル領域が形成された前記格子点以外の格子点に一つおきに設けられた複数のソース／ドレイン領域と、複数の前記チャネル領域上に、電荷保持絶縁膜を介してそれぞれ形成された複数のゲート電極とを有し、前記チャネル領域が形成された前記格子点のそれぞれに、第１の方向に前記チャネル領域を挟んで配置された一対の前記ソース／ドレイン領域を有する第１のメモリセルトランジスタと、前記第１の方向と交差する第２の方向に前記チャネル領域を挟んで配置された一対の前記ソース／ドレイン領域を有する第２のメモリセルトランジスタとが形成された不揮発性半導体記憶装置の製造方法であって、前記格子状パターンの一の対角方向である第３の方向における前記ゲート電極と前記素子分離領域との間のトータルオーバーレイを、前記ゲート電極と前記素子分離領域との間に最小限必要な前記第３の方向におけるオーバーレイと、前記素子分離領域について前記第３の方向に見積もられるサイズのばらつきと、前記ゲート電極について前記第３の方向に見積もられるサイズのばらつきとに基づいて規定し、前記格子状パターンの他の対角方向である第４の方向における前記ゲート電極と前記素子分離領域との間のトータルオーバーレイを、前記ゲート電極と前記素子分離領域との間に最小限必要な前記第４の方向におけるオーバーレイと、前記素子分離領域について前記第４の方向に見積もられるサイズのばらつきと、前記ゲート電極について前記第４の方向に見積もられるサイズのばらつきとに基づいて規定することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
本発明によれば、一のチャネル領域を２つの又はそれ以上のメモリセルトランジスタで共用するので、一の単位メモリセルに４ビット以上の電荷保持が可能となり、集積度を向上することができる。また、このようなセル構造を適用することにより単位ビット当たりのセル面積を大幅に減少することができ、ソース／ドレイン領域毎にビット線コンタクトホールを設けることによるセル面積の増加を全体として抑制することができる。したがって、セル面積の増加を抑制しつつビット線を金属配線層により形成することが可能となり、高速動作を実現することができる。
［第１実施形態］
本発明の第１実施形態による不揮発性半導体記憶装置及びその製造方法について図１乃至図３６を用いて説明する。
本発明の第１実施形態による不揮発性半導体記憶装置及びその製造方法について図１乃至図３６を用いて説明する。
図１は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図２は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図３は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図４乃至図１１は本実施形態による不揮発性半導体記憶装置のメモリセルのレイアウト手法を示す平面図、図１２，図１３，図１５，図１７，図２０，図２２，図２４，図２６，図２９，図３１，図３３及び図３５は本実施形態による不揮発性半導体記憶装置の製造方法を示す平面図、図１４，図１６，図１８，図１９，図２１，図２３，図２５，図２７，図２８，図３０，図３２，図３４及び図３６は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図１乃至図３を用いて説明する。
シリコン基板１０の主表面には、活性領域を画定する素子分離膜２６が埋め込まれている。素子分離膜２６は、図１に示すように、矩形形状の単位パターンを有しており、この単位パターンがマトリクス状に配置されている。活性領域側から見れば、第１の方向に延在するストライプパターンと、第１の方向と交差する第２の方向に延在するストライプパターンとが交差してなる格子状パターンであると考えることもできる。
素子分離膜２６が形成されたシリコン基板１０上には、ＯＮＯ膜よりなる電荷保持絶縁膜３４を介してワード線４６が形成されている。ワード線４６は、隣接する４つの素子分離膜２６に挟まれた活性領域上を一つおきに覆うように形成されており、矩形形状の素子分離膜２６の対角線方向を横切るように延在して形成されている。
ワード線４６が延在していない部分のシリコン基板１０の活性領域内には、ソース／ドレイン領域８０が形成されている。
ソース／ドレイン拡散層８０及びワード線４６が形成されたシリコン基板１０上には、コンタクトホール６６等を介してソース／ドレイン領域８０に電気的に接続されたビット線７８が形成されている。
素子分離膜２６ａ，２６ｂ，２６ｃ，２６ｄに挟まれた部分の活性領域に着目すると、この領域上には、ワード線４６の一部であるコントロールゲート４６ａが形成されている。コントロールゲート４６ａは、素子分離膜２６ａ，２６ｂ，２６ｃ，２６ｄのそれぞれの上方に延在するように形成されている。そして、ソース／ドレイン領域８０ａ，８０ｂ，８０ｃ，８０ｄは、素子分離膜２６ａ，２６ｂ，２６ｃ，２６ｄ及びワード線４６により互いに分断されている。
これにより、素子分離膜２６ａ，２６ｂ，２６ｃ，２６ｄに挟まれた部分には、コントロールゲート４６及び対向する一対のソース／ドレイン領域８０ａ，８０ｃを有するＳＯＮＯＳ構造の第１のメモリセルトランジスタと、コントロールゲート４６ａ及び対向する一対のソース／ドレイン領域８０ｂ，８０ｄを有するＳＯＮＯＳ構造の第２のメモリセルトランジスタとが構成されている。第１のメモリセルトランジスタにおけるチャネル電流のパスと第２のメモリセルトランジスタにおけるチャネル電流のパスとは互いに直行しているため、両トランジスタの動作に問題はない。ソース／ドレイン領域８０ａ，８０ｂ，８０ｃ，８０ｄには、ビット線７８ａ，７８ｂ，７８ｃ，７８ｄがそれぞれ電気的に接続されている。
図３は、本実施形態による不揮発性半導体記憶装置の回路図である。図３の回路図中、菱形の部分がメモリセルＭＣである。各メモリセルＭＣには、１本のワード線ＷＬと、４本のビット線ＢＬとが接続されている。
図３中央のメモリセルＭＣに着目すると、図１のコントロールゲート４６はワード線ＷＬ２に対応し、ビット線７８ａ，７８ｂ，７８ｃ，７８ｄは、それぞれビット線ＢＬ２，ＢＬ４，ＢＬ１，ＢＬ３に対応している。
第１のメモリセルトランジスタを動作する際には、ワード線ＷＬ２及びビット線ＢＬ１，ＢＬ２が使用される。ワード線ＷＬ２に所定の電圧を印加した状態でビット線ＢＬ１，ＢＬ２間に所定の電圧を印加してチャネル電流を流すことにより、電荷保持絶縁膜３４中に電荷を蓄積することができる。ビット線ＢＬ１，ＢＬ２に印加する電圧の向きを適宜変化することにより、ソース／ドレイン領域８０ａ側の電荷保持絶縁膜３４及びソース／ドレイン領域８０ｃ側の電荷保持絶縁膜３４に、それぞれ独立して情報を記憶することができる。
第２のメモリセルトランジスタを動作する際には、ワード線ＷＬ２及びビット線ＢＬ３，ＢＬ４が使用される。ワード線ＷＬ２に所定の電圧を印加した状態でビット線ＢＬ３，ＢＬ４間に所定の電圧を印加してチャネル電流を流すことにより、電荷保持絶縁膜３４中に電荷を蓄積することができる。ビット線ＢＬ３，ＢＬ４に印加する電圧の向きを適宜変化することにより、ソース／ドレイン領域８０ｂ側の電荷保持絶縁膜３４及びソース／ドレイン領域８０ｄ側の電荷保持絶縁膜３４に、それぞれ独立して情報を記憶することができる。
このように、本実施形態による不揮発性半導体記憶装置では、一のソース／ドレイン領域８０を、隣接する４つのメモリセルで共用している。そして、一のチャネル領域（例えば、素子分離膜２６ａ，２６ｂ，２６ｃ，２６ｄに挟まれた部分の活性領域）を、２つのメモリセルトランジスタで共用している。このようなメモリセルを構成することにより、一の単位メモリセルに４ビットの電荷保持が可能となり、集積度を向上することができる。
また、このようなセル構造を適用することにより単位ビット当たりのセル面積を大幅に減少することができ、ソース／ドレイン領域毎にビット線コンタクトホールを設けることによるセル面積の増加を全体として抑制することができる。したがって、セル面積の増加を抑制しつつビット線を金属配線層により形成することが可能となり、高速動作を実現することができる。
本実施形態による不揮発性半導体記憶装置のセル構造を採用することにより、２４８ｎｍのＤＵＶレジスト世代の加工技術を用いた場合で、デバイス動作に十分なチャネル長を確保しつつ、１ビット当たりの単位面積を約０．０３１μｍ２／ｂｉｔ程度まで集積することができる。また、１９３ｎｍのＤＵＶレジスト世代の加工技術を用いれば、計算上０．０１８μｍ２／ｂｉｔ程度まで集積することが可能である。
次に、本実施形態による不揮発性半導体記憶装置に好適なメモリセルのレイアウト手法について図４乃至図１１を用いて説明する。なお、以下の説明において、メモリセルアレイのチャネル長はＬ、チャネル幅はＷと表す。また、チャネル長Ｌ及びチャネル幅Ｗは予め与えられるものとし、チャネル長Ｌとチャネル幅Ｗとの間にはＬ＞Ｗの関係があるものとする。また、本願明細書において、菱形は、４辺の長さが等しい平行四辺形を意味し、正方形も含むものとする。
２つのメモリセルトランジスタのチャネルの中心線が交差する点を原点とする座標系を考える。図４に示すように、２つのメモリセルトランジスタが共用するチャネル領域１００を菱形と考え、この菱形のＸ軸方向の対角線の長さをＤＬＣ、Ｙ軸方向の対角線の長さをＤＳＣとし、Ｘ軸に対するチャネルの回転角をθ（０＜θ＜９０°）と定義する。このとき、回転角θと菱形の対角線の長さＤＬＣ，ＤＳＣとの間には、次の関係式が成立する。
素子分離領域１０２の形状は、図５に示すように、チャネル幅Ｗをチャネル長Ｌに沿って一定に保つために、チャネルの重なり合う領域にできる菱形と相似関係の菱形となる。すなわち、素子分離領域１０２のＹ軸方向の対角線の長さをＤＳＩ、Ｘ軸方向の対角線の長さをＤＬＩとすると、チャネル領域１００に対してＸ軸方向に隣接する素子分離領域１０２ａ，１０２ｂの頂点座標は、
コントロールゲート１０４は、チャネル長Ｌを確保し素子分離領域１０２との位置合わせ余裕を十分に確保しうる菱形を基本形状（基本菱形パターン１０４ａ）とする。ここで、Ｙ軸方向に隣接するコントロールゲートの間隔を十分に確保するために、この基本形状を変形する。すなわち、コントロールゲート１０４のＹ方向の端部を、図６に示すように、素子分離領域１０２ｃ，１０２ｄと基本菱形パターン１０４ａとの交点を結んでできる直線ＷＳＹによって規定する。つまり、コントロールゲート１０４の形状は、基本菱形パターン１０４ａから、素子分離領域１０２と基本菱形パターン１０４との交点を結んでできる三角形を取り除いた六角形形状となる。Ｘ軸方向に隣接するコントロールゲートについては、基本菱形パターン１０４ａと素子分離領域１０２ａ，１０２ｂとの交点を結んでできる２本の直線ＷＳＸで挟まれた長方形形状のパターン１０６で互いに連結し、Ｘ軸方向に延在するワード線を構成する。
次に、パターン間に必要なオーバーレイ（トータルオーバーレイ）を見積もるために、上述の基本パターンをベースにして、リソグラフィの位置合わせ余裕及びサイズシフトについて考慮する。
素子分離領域１０２の幅のばらつきＩＳＯＣＤは、回転角θによって変化するため、Ｘ軸方向のばらつきＩＳＯＣＤＸとＹ軸方向のばらつきＩＳＯＣＤＹとの双方を考慮する必要がある。Ｘ軸方向のばらつきＩＳＯＣＤＸ及びＹ軸方向のばらつきＩＳＯＣＤＹは、それぞれ、以下のように表される。
次に、上述のコントロールゲート１０４と素子分離領域１０２とのオーバーレイを考慮して、コントロールゲート１０４のパターンについて再度検討する。なお、本検討では、簡略化のためパターンの対称性に基づき、座標系の第１象限の領域のみに着目する。
コントロールゲート１０４の縁部と素子分離領域１０２の縁部との交点の座標は、Ｘ軸方向のトータルオーバーレイＷＬＯＶＸ及びＹ軸方向のトータルオーバーレイＷＬＯＶＹにより制限される。
まずＸ軸方向に着目すると、コントロールゲート１０４の縁部と素子分離領域１０２ａの縁部との交点の座標は、図７に示すように、素子分離領域１０２ａの原点側の頂点との距離がＸ軸方向のトータルオーバーレイＷＬＯＶＸに等しく、Ｙ軸方向の距離がＹ軸方向のトータルオーバーレイＷＬＯＶＹに等しいときに、最小の値をとる。すなわち、コントロールゲート１０４の縁部と素子分離領域１０２ａの縁部との交点の座標は、以下のように表される。
したがって、コントロールゲート１０４の縁部は、この領域では、以下の式により表される。
式Ａ及び式Ｂの関係から導かれるコントロールゲート１０４の基本菱形パターン１０４ａは、図９に示すように、（イ）式Ａで求められるコントロールゲート１０４の縁部と素子分離領域１０２ａの縁部との交点1)が、式Ｂで求められるコントロールゲート１０４の縁部と素子分離領域１０２ａの縁部との交点2)と等しい又は原点よりに存在する、（ロ）式Ｂで求められるコントロールゲート１０４の縁部と素子分離領域１０２ｃの縁部との交点3)が、式Ｂで求められるコントロールゲート１０４の縁部と素子分離領域１０２ｃの縁部との交点4)と等しい又は原点よりに存在する、という２つの条件を満足する場合に、コントロールゲート１０４をレイアウトする解は存在する。
以上の式より、ある角度θにおいて、式Ａと式Ｂの間でチャネル長Ｌを確保しレイアウトされる任意の基本菱形パターン１０４ａの対角線の長さＤＬＷ，ＤＳＷを求めることができる。
なお、以上の検討では、コントロールゲート１０４の形状を、基本菱形パターン１０４ａから素子分離領域１０２と基本菱形パターン１０４ａとの交点を結んでできる三角形を取り除いた六角形形状とした場合について説明したが、基本菱形パターン１０４ａをそのまま用いてもよい。
この場合、Ｙ軸方向のトータルオーバーレイＷＬＯＶＹは、次式により表される。
素子分離領域１０２の１辺の長さＷＩＳＯは、コントロールゲート１０４とチャネル領域１００との被りにトータルオーバーレイの合成成分ＶＸＹを加えた値が最小値となる。最小の長さＷＩＳＯを算出するには、コントロールゲート１０４の１辺を表す上記（３）式と素子分離領域１０２の１辺を表す以下の一般式
ここで、交点のＸ座標は、以下の式により表される。
算出した交点の座標から、Ｘ軸若しくはＹ軸までの距離を求めることができ、その長さにトータルオーバーレイの合成成分ＶＸＹを加えた値のうち、大きい値を示す方が最小の長さＷＩＳＯとなる。
すなわち、素子分離領域１０２の１辺の長さＷＩＳＯは、Ｘ方向の長さをＷＩＳＯＸ、Ｙ方向の長さをＷＩＳＯＹとして、
この結果から、素子分離領域１０２の対角線の長さを求めることができる。すなわち、素子分離領域１０２の基本菱形パターンのＸ軸方向の対角線の長さをＤＬＩ、Ｙ軸方向の対角線の長さをＤＳＩは、以下の式により表される。
ＤＬＩ＝２・ＷＩＳＯ・ｃｏｓθ
ＤＳＩ＝２・ＷＩＳＯ・ｓｉｎθ
次に、素子分離領域１０２上にあるコントロールゲート１０４の基本菱形パターン１０４ａの頂点がトータルオーバーレイにより制限される場合について説明する。
ＤＳＩ＝２・ＷＩＳＯ・ｓｉｎθ
次に、素子分離領域１０２上にあるコントロールゲート１０４の基本菱形パターン１０４ａの頂点がトータルオーバーレイにより制限される場合について説明する。
まず、Ｙ軸方向の頂点のトータルオーバーレイが最小となる対角線の長さＤＳＷの決定方法について説明する。
基本菱形パターン１０４ａの対角線の長さＤＳＷは、図１０に示すように、トータルオーバーレイＷＬＯＶＹの両側分の長さと、チャネル領域１００の対角線の長さＤＳＣと、Ｙ軸上におけるチャネル領域１００とトータルオーバーレイＷＬＯＶＹとの間の長さｔの両側分の長さとを加算したものであり、以下のように表される。
（５）式に（６）式を代入すると、対角線の長さＤＳＷとＤＬＷとの関係を表す以下の式を得ることができる。
次に、同様の手順により、Ｘ軸方向の頂点のトータルオーバーレイが最小となる対角線の長さＤＬＷの決定方法について説明する。
基本菱形パターン１０４ａの対角線の長さＤＬＷは、図１１に示すように、トータルオーバーレイＷＬＯＶＸの両側分の長さと、チャネル領域１００の対角線の長さＤＬＣと、Ｘ軸上におけるチャネル領域１００とトータルオーバーレイＷＬＯＶＸとの間の長さｔの両側分の長さとを加算したものであり、以下のように表される。
（１１）式に（１２）式を代入すると、以下の式を得ることができる。
次に、本実施形態による不揮発性半導体記憶装置の製造方法について図１２乃至図３６を用いて説明する。
まず、シリコン基板１０上に、シリコン酸化膜１２と、シリコン窒化膜１４と、反射防止膜１６とを形成する。次いで、反射防止膜１６上に、ＫｒＦ用のネガ型フォトレジスト膜１８を形成する。
次いで、図１２に示すようなマスクパターン２０，２２を用い、フォトレジスト膜１８を２重露光する。マスクパターン２０，２２は、互いに直交する単純ラインアンドスペースパターンである。マスクパターン２０，２２のパターンの最外周は、アライメント余裕を確保するため、いずれも枠状パターンとする。マスクパターン２０，２２のラインパターンは例えば１３３ｎｍ幅とし、例えば１７６ｎｍ間隔で配置する。
図１２に示すマスクパターン２０，２２を用いて２重露光を行うことにより、現像後のフォトレジスト膜１８は、活性領域となる領域を覆う網目状のパターンとなる（図１３、図１４（ａ），（ｂ））。なお、フォトレジスト膜１８を２重露光するのは、パターン角部における近接効果の影響を抑制し、素子分離の形状をできるだけ矩形形状に近づけるためである。
次いで、フォトレジスト膜１８をマスクとして、シリコン窒化膜１４、シリコン酸化膜１２及びシリコン基板１０を異方性エッチングし、シリコン基板１０に素子分離溝２４を形成する。
次いで、フォトレジスト膜１８を除去した後、例えば熱酸化法により、素子分離溝２４の内壁部分にライナー酸化膜（図示せず）を形成する。
次いで、全面に、例えばＣＶＤ法により、シリコン酸化膜を堆積し、素子分離膜２４内にシリコン酸化膜を充填する。
次いで、例えばＣＭＰ法により、シリコン窒化膜１４をストッパとしてシリコン酸化膜を研磨し、素子分離溝２４内に埋め込まれた素子分離膜２６を形成する。素子分離膜２６は、図１５に示すような矩形形状の繰り返しパターンにより構成される。上記サイズのマスクパターン２０，２２を用いることにより、一辺の長さが例えば１８６ｎｍの矩形パターンが、例えば１８６ｎｍ間隔で配置される。なお、このサイズを用いた不揮発性半導体記憶装置では、１ビット当たりの単位せる面積は、約０．０４８μｍ２／ｂｉｔ程度となる。
次いで、反射防止膜１６、シリコン窒化膜１４、シリコン酸化膜１２を、順次除去する（図１６（ａ），（ｂ））。
次いで、全面に、例えば熱酸化法によりシリコン酸化膜２８を、例えばＣＶＤ法によりシリコン窒化膜３０を、例えば熱酸化法によりシリコン酸化膜３２を順次形成し、ＯＮＯ膜よりなる電荷保持絶縁膜３４を形成する（図１７、図１８（ａ），（ｂ））。
次いで、電荷保持絶縁膜３４上に、例えばＣＶＤ法により、ポリシリコン膜３６と、例えばシリコン酸化膜よりなるハードマスク膜３８と、反射防止膜４０とを堆積する（図１９（ａ），（ｂ））。なお、ポリシリコン膜３６に代えて、アモルファスシリコン膜を用いてもよい。
次いで、反射防止膜４０上に、フォトリソグラフィにより、ワード線のパターンを有するフォトレジスト膜４２を形成する。
フォトレジスト膜４２のパターンは、例えば図２０に示すように、隣接する４つの素子分離膜２６に挟まれた活性領域上を一つおきに覆うように形成されている。また、フォトレジスト膜４２のパターンは、矩形形状の素子分離膜２６の対角線方向を横切るように延在して形成されている。
フォトレジスト膜４２のパターンは、交差するチャネルの各チャネル長が同じになるように且つワード線と素子分離膜２６とのアライメント余裕が確保できるように、交差するチャネルの中心線の交点を中心とした点対称となる連続した曲線形状であることが望ましい。
次いで、フォトレジスト膜４２をマスクとしてハードマスク膜３８を異方性エッチングし、フォトレジスト膜４２のパターンをハードマスク膜３８に転写する（図２１（ａ），（ｂ））。
次いで、例えばアッシングにより、フォトレジスト膜４２を除去する。この際、反射防止膜４０も同時に除去される。
次いで、例えばＣＶＤ法により例えばシリコン酸化膜を堆積後、このシリコン酸化膜を異方性エッチングし、パターニングしたハードマスク膜３８の側壁部分に、シリコン酸化膜よりなるスペーサ膜４４を形成する（図２２、図２３（ａ），（ｂ））。
次いで、ハードマスク膜３８及びスペーサ膜４４をマスクとしてポリシリコン膜３６を異方性エッチングし、ポリシリコン膜３６よりなるワード線４６を形成する。
次いで、ハードマスク膜３８及びスペーサ膜４４をマスクとしてイオン注入を行い、ハードマスク膜３８及びスペーサ膜４４が形成されていない領域のシリコン基板１０内に、ＬＤＤ領域となる不純物拡散領域４８を、ワード線４６に自己整合で形成する（図２４、図２５（ａ），（ｂ））。同様にして、ポケット領域となる不純物拡散領域（図示せず）を形成するようにしてもよい。
次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜５０とシリコン窒化膜５２とを堆積後、これら絶縁膜をエッチバックし、ワード線４６の側壁部分にシリコン酸化膜５０及びシリコン窒化膜５２よりなるスペーサ膜５４を形成する。この際、電荷保持絶縁膜３４のシリコン酸化膜３２及びシリコン窒化膜３０は除去し、シリコン窒化膜２８は残存するようにする。
次いで、ハードマスク膜３８及びスペーサ膜４４，５４をマスクとしてイオン注入を行い、ハードマスク膜３８及びスペーサ膜４４，５４が形成されていない領域のシリコン基板１０内に、ソース／ドレイン領域となる不純物拡散領域５６を、ワード線４６に自己整合で形成する（図２６、図２７（ａ），（ｂ））。
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、シリコン基板１０上のシリコン酸化膜２８、ワード線４６上のハードマスク膜３８及びスペーサ膜４４を除去する。
次いで、サリサイドプロセスにより、露出したシリコン基板１０上及びワード線４６上に、コバルトシリサイド膜５８を形成する（図２８（ａ），（ｂ），（ｃ））。なお、コバルトシリサイドに代えて、他の金属シリサイド、例えばチタンシリサイドやニッケルシリサイドを適用してもよい。
次いで、例えばＣＶＤ法により、例えばシリコン窒化膜よりなるエッチングストッパ膜６０及び例えばシリコン酸化膜よりなる層間絶縁膜６２とを形成する。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜６２及びエッチングストッパ膜６０に、不純物拡散領域５６上のコバルトシリサイド膜５８に達するコンタクトホール６４を形成する（図２９、図３０（ａ），（ｂ））。
なお、コンタクトホール６４は約４３７ｎｍの正方ピッチで配置されており、レジストでのコンタクトホール６４の開口径を約１６０ｎｍ程度まで許容することができることから、ＫｒＦレジストで十分に開口可能なデザインである。
リソグラフィにおけるアライメント余裕を考慮した場合、コンタクトホール６４はスペーサ膜５４上に形成されたエッチングストッパ膜６０と重なるが、重なった部分はセルフアラインコンタクトに類似の原理でそのずれ分が補正されるため、ソース／ドレイン領域上にコンタクトホールを精度よく開口することができる。
次いで、全面に例えばＣＶＤ法により、例えばタングステン膜を堆積する。これにより、コンタクトホール６４を埋め込み層間絶縁膜６２上に延在するタングステン膜を形成する。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜６２上に延在するタングステン膜をパターニングし、コンタクトホール６４を介して不純物拡散領域５６に電気的に接続された引き出し電極６６を形成する（図３１、図３２（ａ），（ｂ））。
各引き出し電極６６は、コントロールゲート４６の延在方向に長い孤立パターンを有している。また、コントロールゲート４６を挟んで隣接する引き出し電極６６は、コンタクトホール６４の位置から見て互いに逆方向に伸びるパターンを有している。このレイアウトは、後に最も小さいピッチ及び配線幅でビット線を形成する際に、最もプロセスマージンの広いレイアウトの適用を可能とする。
次いで、引き出し電極６６が形成された層間絶縁膜６２上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６８を形成する。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜６８に、引き出し電極６６に達するコンタクトホール７０を形成する。コントロールゲート４６を挟んで隣接するコンタクトホール７０は、コンタクトホール６４の位置から見て互いに逆方向にずらして配置される。コンタクトホール７０のこのような配置は、前述の引き出し電極６６のパターンに対応している。
次いで、例えばＣＶＤ法により例えばタングステン膜を堆積後、例えばＣＭＰ法により層間絶縁膜６８上のタングステン膜をポリッシュバックし、コンタクトホール７０内に埋め込まれたプラグ７２を形成する（図３３、図３４）。
次いで、プラグ７２が埋め込まれた層間絶縁膜上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜７４を形成する。
次いで、層間絶縁膜７４上に、反射防止膜を形成する。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜７４に、間隔が例えば２１８ｎｍで配置された幅が例えば１０９ｎｍの配線溝７６を形成する。この際、メモリセルアレイのパターニングと周辺回路のパターニングとを分けて行えば、ＫｒＦレジストでも解像可能である。
次いで、例えばＣＶＤ法により例えばタングステン膜を堆積後、例えばＣＭＰ法により層間絶縁膜７４上のタングステン膜をポリッシュバックし、配線溝７６内に埋め込まれたビット線７８を形成する（図３５、図３６）。
この後、必要に応じて多層金属配線層等を更に形成し、本実施形態による不揮発性半導体記憶装置を完成する。
このように、本実施形態によれば、一のチャネル領域を２つのメモリセルトランジスタで共用するので、一の単位メモリセルに４ビットの電荷保持が可能となり、集積度を向上することができる。また、このようなセル構造を適用することにより単位ビット当たりのセル面積を大幅に減少することができ、ソース／ドレイン領域毎にビット線コンタクトホールを設けることによるセル面積の増加を全体として抑制することができる。したがって、セル面積の増加を抑制しつつビット線を金属配線層により形成することが可能となり、高速動作を実現することができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、２つのメモリセルトランジスタが１つのチャネル領域を共有する場合を示したが、３つ以上のメモリセルトランジスタが１つのチャネル領域を共有するように構成することも可能である。
図３７は１つのチャネル領域を３つのメモリセルトランジスタで共用する不揮発性半導体記憶装置の回路図である。図中、六角形の部分がメモリセルＭＣである。各メモリセルＭＣには、１本のワード線ＷＬと、６本のビット線ＢＬとが接続されている。中央のメモリセルＭＣに着目すると、このメモリセルＭＣには、ワード線ＷＬ３、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，ＢＬ５，ＢＬ６が接続されている。
第１のメモリセルトランジスタを動作する際には、ワード線ＷＬ３及びビット線ＢＬ１，ＢＬ２が使用される。ワード線ＷＬ３に所定の電圧を印加した状態でビット線ＢＬ１，ＢＬ２間に所定の電圧を印加してチャネル電流を流すことにより、電荷保持絶縁膜中に電荷を蓄積することができる。ビット線ＢＬ１，ＢＬ２に印加する電圧の向きを適宜変化することにより、ビット線ＢＬ１に接続されるソース／ドレイン領域側の電荷保持絶縁膜及びビット線ＢＬ２に接続されるソース／ドレイン領域側の電荷保持絶縁膜に、それぞれ独立して情報を記憶することができる。
第２のメモリセルトランジスタを動作する際には、ワード線ＷＬ３及びビット線ＢＬ３，ＢＬ４が使用される。ワード線ＷＬ３に所定の電圧を印加した状態でビット線ＢＬ３，ＢＬ４間に所定の電圧を印加してチャネル電流を流すことにより、電荷保持絶縁膜中に電荷を蓄積することができる。ビット線ＢＬ３，ＢＬ４に印加する電圧の向きを適宜変化することにより、ビット線ＢＬ３に接続されるソース／ドレイン領域側の電荷保持絶縁膜及びビット線ＢＬ４に接続されるソース／ドレイン領域側の電荷保持絶縁膜に、それぞれ独立して情報を記憶することができる。
第３のメモリセルトランジスタを動作する際には、ワード線ＷＬ３及びビット線ＢＬ５，ＢＬ６が使用される。ワード線ＷＬ３に所定の電圧を印加した状態でビット線ＢＬ５，ＢＬ６間に所定の電圧を印加してチャネル電流を流すことにより、電荷保持絶縁膜中に電荷を蓄積することができる。ビット線ＢＬ５，ＢＬ６に印加する電圧の向きを適宜変化することにより、ビット線ＢＬ５に接続されるソース／ドレイン領域側の電荷保持絶縁膜及びビット線ＢＬ６に接続されるソース／ドレイン領域側の電荷保持絶縁膜に、それぞれ独立して情報を記憶することができる。
図３８は、図３７の回路図を実現するレイアウトの一例を示す平面図である。
六角形形状のコントロールゲートＣＧの各辺に対向して、ソース／ドレイン領域へのコンタクトが設けられている。これら６つのコンタクトには、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，ＢＬ５，ＢＬ６が接続されている。ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，ＢＬ５，ＢＬ６は、Ｙ方向に並ぶコントロールゲートＣＧの間を縫うようにジグザグに延在している。Ｘ方向に並ぶコントロールゲートＣＧには、これらコントロールゲートＣＧを共通接続するワード線ＷＬが形成されている。
このようにして各層をレイアウトすることにより、１つのチャネル領域を３つのメモリセルトランジスタで共用することも可能である。
また、上記実施形態では、コントロールゲート４６ａを兼ねるワード線４６を一層の導電層により構成したが、例えば図３８に示す変形実施形態のように、チャネル領域上に形成された個別のコントロールゲートを、上層の配線層により共通接続するようにしてもよい。或いは、隣接するコントロールゲート間をローカルインターコネクトにより互いに電気的に接続することにより、コントロールゲートとローカルインターコネクトとが繰り返し接続されてなるワード線を構成するようにしてもよい。ローカルインターコネクトは、ポリシリコン、アモルファスシリコン、シリサイド、ポリサイド、チタニウム合金、タングステン、アルミニウム合金等の導電性材料により形成することができる。
また、上記実施形態では、ビット線７８をダマシン法により形成したが、導電膜を堆積後にこの導電膜をパターニングすることによりビット線７８を形成してもよい。なお、ビット線７８としては、タングステン、アルミニウム合金、銅等の低抵抗の導電性材料を適用することができる。
また、上記実施形態では、メモリセルトランジスタをＬＤＤ構造としたが、メモリセルトランジスタのソース／ドレイン構造は、ＬＤＤ構造に限定されるものではない。また、ポケット領域を設けるようにしてもよい。
また、上記実施形態では、電荷保持絶縁膜をＯＮＯ膜により構成したが、電荷保持絶縁膜はＯＮＯ膜に限定されるものではない。電荷保持絶縁膜は、ＯＮＯ膜のほか、シリコン酸化膜／アルミナ膜／シリコン酸化膜の３層構造、シリコン酸化膜／タンタル酸化膜／シリコン酸化膜の３層構造、シリコン酸化膜／チタンストロンチウム酸化膜／シリコン酸化膜の３層構造、シリコン酸化膜／シリコン窒化膜／アルミナ膜の３層構造、シリコン酸化膜／ナノクリスタル／シリコン酸化膜の３層構造等により構成することもできる。
以上詳述した通り、本発明の特徴をまとめると以下の通りとなる。
（付記１） 半導体基板内に形成されたチャネル領域と、
前記チャネル領域上に、電荷保持絶縁膜を介して形成されたゲート電極と、
前記チャネル領域を挟んで配置された複数のソース／ドレイン領域対と
を有することを特徴とする不揮発性半導体記憶装置。
前記チャネル領域上に、電荷保持絶縁膜を介して形成されたゲート電極と、
前記チャネル領域を挟んで配置された複数のソース／ドレイン領域対と
を有することを特徴とする不揮発性半導体記憶装置。
（付記２） 半導体基板内に形成されたチャネル領域と、
前記チャネル領域上に、電荷保持絶縁膜を介して形成されたゲート電極と、
前記半導体基板内に形成され、第１の方向に前記チャネル領域を挟んで配置された第１のソース／ドレイン領域対と、
前記半導体基板内に形成され、前記第１の方向と交差する第２の方向に前記チャネル領域を挟んで配置された第２のソース／ドレイン領域対とを有し、
前記第１のソース／ドレイン領域対を有する第１のメモリセルトランジスタと、前記第２のソース／ドレイン領域対を有する第２のメモリセルトランジスタとが、前記チャネル領域及び前記ゲート電極を共用している
ことを特徴とする不揮発性半導体記憶装置。
前記チャネル領域上に、電荷保持絶縁膜を介して形成されたゲート電極と、
前記半導体基板内に形成され、第１の方向に前記チャネル領域を挟んで配置された第１のソース／ドレイン領域対と、
前記半導体基板内に形成され、前記第１の方向と交差する第２の方向に前記チャネル領域を挟んで配置された第２のソース／ドレイン領域対とを有し、
前記第１のソース／ドレイン領域対を有する第１のメモリセルトランジスタと、前記第２のソース／ドレイン領域対を有する第２のメモリセルトランジスタとが、前記チャネル領域及び前記ゲート電極を共用している
ことを特徴とする不揮発性半導体記憶装置。
（付記３） 半導体基板に形成された複数の素子分離領域により画定された格子状パターンの活性領域と、
前記活性領域の前記格子状パターンの格子点に一つおきに設けられた複数のチャネル領域と、
前記チャネル領域が形成された前記格子点以外の格子点に一つおきに設けられた複数のソース／ドレイン領域と、
複数の前記チャネル領域上に、電荷保持絶縁膜を介してそれぞれ形成された複数のゲート電極とを有し、
前記チャネル領域が形成された前記格子点のそれぞれに、第１の方向に前記チャネル領域を挟んで配置された一対の前記ソース／ドレイン領域を有する第１のメモリセルトランジスタと、前記第１の方向と交差する第２の方向に前記チャネル領域を挟んで配置された一対の前記ソース／ドレイン領域を有する第２のメモリセルトランジスタとが形成されている
ことを特徴とする不揮発性半導体記憶装置。
前記活性領域の前記格子状パターンの格子点に一つおきに設けられた複数のチャネル領域と、
前記チャネル領域が形成された前記格子点以外の格子点に一つおきに設けられた複数のソース／ドレイン領域と、
複数の前記チャネル領域上に、電荷保持絶縁膜を介してそれぞれ形成された複数のゲート電極とを有し、
前記チャネル領域が形成された前記格子点のそれぞれに、第１の方向に前記チャネル領域を挟んで配置された一対の前記ソース／ドレイン領域を有する第１のメモリセルトランジスタと、前記第１の方向と交差する第２の方向に前記チャネル領域を挟んで配置された一対の前記ソース／ドレイン領域を有する第２のメモリセルトランジスタとが形成されている
ことを特徴とする不揮発性半導体記憶装置。
（付記４） 付記３記載の不揮発性半導体記憶装置において、
前記格子状パターンの一の対角方向である第３の方向における前記ゲート電極と前記素子分離領域との間のトータルオーバーレイは、前記ゲート電極と前記素子分離領域との間に最小限必要な前記第３の方向におけるオーバーレイと、前記素子分離領域について前記第３の方向に見積もられるサイズのばらつきと、前記ゲート電極について前記第３の方向に見積もられるサイズのばらつきとに基づいて規定され、
前記格子状パターンの他の対角方向である第４の方向における前記ゲート電極と前記素子分離領域との間のトータルオーバーレイは、前記ゲート電極と前記素子分離領域との間に最小限必要な前記第４の方向におけるオーバーレイと、前記素子分離領域について前記第４の方向に見積もられるサイズのばらつきと、前記ゲート電極について前記第４の方向に見積もられるサイズのばらつきとに基づいて規定されている
ことを特徴とする不揮発性半導体記憶装置。
前記格子状パターンの一の対角方向である第３の方向における前記ゲート電極と前記素子分離領域との間のトータルオーバーレイは、前記ゲート電極と前記素子分離領域との間に最小限必要な前記第３の方向におけるオーバーレイと、前記素子分離領域について前記第３の方向に見積もられるサイズのばらつきと、前記ゲート電極について前記第３の方向に見積もられるサイズのばらつきとに基づいて規定され、
前記格子状パターンの他の対角方向である第４の方向における前記ゲート電極と前記素子分離領域との間のトータルオーバーレイは、前記ゲート電極と前記素子分離領域との間に最小限必要な前記第４の方向におけるオーバーレイと、前記素子分離領域について前記第４の方向に見積もられるサイズのばらつきと、前記ゲート電極について前記第４の方向に見積もられるサイズのばらつきとに基づいて規定されている
ことを特徴とする不揮発性半導体記憶装置。
（付記５） 付記４記載の不揮発性半導体記憶装置において、
前記ゲート電極は、菱形の基本パターンに基づいて構成されており、
前記基本パターンの各辺は、所望のチャネル長を確保するとともに、前記ゲート電極と前記素子分離領域との間の前記第３の方向におけるオーバーレイの値が前記第３の方向におけるトータルオーバーレイの値を下回らず、前記ゲート電極と前記素子分離領域との間の前記第４の方向におけるオーバーレイの値が前記第４の方向におけるトータルオーバーレイの値を下回らないようにレイアウトされている
ことを特徴とする不揮発性半導体記憶装置。
前記ゲート電極は、菱形の基本パターンに基づいて構成されており、
前記基本パターンの各辺は、所望のチャネル長を確保するとともに、前記ゲート電極と前記素子分離領域との間の前記第３の方向におけるオーバーレイの値が前記第３の方向におけるトータルオーバーレイの値を下回らず、前記ゲート電極と前記素子分離領域との間の前記第４の方向におけるオーバーレイの値が前記第４の方向におけるトータルオーバーレイの値を下回らないようにレイアウトされている
ことを特徴とする不揮発性半導体記憶装置。
（付記６） 付記５記載の不揮発性半導体記憶装置において、
前記ゲート電極は、前記基本パターンの前記第４の方向の角部を除去した六角形のパターンにより構成されている
ことを特徴とする不揮発性半導体記憶装置。
前記ゲート電極は、前記基本パターンの前記第４の方向の角部を除去した六角形のパターンにより構成されている
ことを特徴とする不揮発性半導体記憶装置。
（付記７） 付記５又は６記載の不揮発性半導体記憶装置において、
チャネル長をＬ、チャネル幅をＷ、前記第１の方向と前記第３の方向との間の角度をθ、前記チャネル領域の前記第３の方向の対角線の長さをＤＬＣ、前記第４の方向の対角線の長さをＤＳＣ、前記ゲート電極の前記第３の方向の対角線の長さをＤＬＷ、前記ゲート電極の前記第４の方向の対角線の長さをＤＳＷ、前記ゲート電極と前記素子分離領域との間における前記第３の方向におけるトータルオーバーレイをＷＬＯＶＸ、前記第４の方向におけるトータルオーバーレイをＷＬＯＶＹとして、
前記ゲート電極の前記基本パターンの各辺は、前記第３の方向の対角線の長さＤＬＷと前記第４の方向の対角線の長さＤＳＷとが、以下の式Ａ及び式Ｂで表される範囲に設定されている
チャネル長をＬ、チャネル幅をＷ、前記第１の方向と前記第３の方向との間の角度をθ、前記チャネル領域の前記第３の方向の対角線の長さをＤＬＣ、前記第４の方向の対角線の長さをＤＳＣ、前記ゲート電極の前記第３の方向の対角線の長さをＤＬＷ、前記ゲート電極の前記第４の方向の対角線の長さをＤＳＷ、前記ゲート電極と前記素子分離領域との間における前記第３の方向におけるトータルオーバーレイをＷＬＯＶＸ、前記第４の方向におけるトータルオーバーレイをＷＬＯＶＹとして、
前記ゲート電極の前記基本パターンの各辺は、前記第３の方向の対角線の長さＤＬＷと前記第４の方向の対角線の長さＤＳＷとが、以下の式Ａ及び式Ｂで表される範囲に設定されている
（付記８） 付記５乃至７のいずれか１項に記載の不揮発性半導体記憶装置において、
前記素子分離領域の一辺の長さは、前記ゲート電極と前記素子分離領域との間の前記第３の方向におけるトータルオーバーレイの値及び前記第４の方向におけるトータルオーバーレイの値に基づいて規定されている
ことを特徴とする不揮発性半導体記憶装置。
前記素子分離領域の一辺の長さは、前記ゲート電極と前記素子分離領域との間の前記第３の方向におけるトータルオーバーレイの値及び前記第４の方向におけるトータルオーバーレイの値に基づいて規定されている
ことを特徴とする不揮発性半導体記憶装置。
（付記９） 付記８記載の不揮発性半導体記憶装置において、
前記第１の方向と前記第３の方向との間の角度をθ、前記チャネル領域の前記第３の方向の対角線の長さをＤＬＣ、前記第４の方向の対角線の長さをＤＳＣ、前記ゲート電極の前記第３の方向の対角線の長さをＤＬＷ、前記ゲート電極の前記第４の方向の対角線の長さをＤＳＷ、前記ゲート電極と前記素子分離領域との間における前記第３の方向のトータルオーバーレイをＷＬＯＶＸ、前記第４の方向のトータルオーバーレイをＷＬＯＶＹとして、前記素子分離領域の一辺の長さの前記第３の方向の最小値ＷＩＳＯＸ及び前記第４の方向の最小値ＷＩＳＯＹは、
前記第１の方向と前記第３の方向との間の角度をθ、前記チャネル領域の前記第３の方向の対角線の長さをＤＬＣ、前記第４の方向の対角線の長さをＤＳＣ、前記ゲート電極の前記第３の方向の対角線の長さをＤＬＷ、前記ゲート電極の前記第４の方向の対角線の長さをＤＳＷ、前記ゲート電極と前記素子分離領域との間における前記第３の方向のトータルオーバーレイをＷＬＯＶＸ、前記第４の方向のトータルオーバーレイをＷＬＯＶＹとして、前記素子分離領域の一辺の長さの前記第３の方向の最小値ＷＩＳＯＸ及び前記第４の方向の最小値ＷＩＳＯＹは、
ことを特徴とする不揮発性半導体記憶装置。
（付記１０） 付記３乃至９のいずれか１項に記載の不揮発性半導体記憶装置において、
前記格子状パターンの一の対角方向である第３の方向に並ぶ前記ゲート電極が電気的に接続されてなる複数のワード線と、
前記格子状パターンの他の対角方向である第４の方向に並ぶ前記ソース／ドレイン領域を電気的に接続する複数のビット線とを更に有する
ことを特徴とする不揮発性半導体記憶装置。
前記格子状パターンの一の対角方向である第３の方向に並ぶ前記ゲート電極が電気的に接続されてなる複数のワード線と、
前記格子状パターンの他の対角方向である第４の方向に並ぶ前記ソース／ドレイン領域を電気的に接続する複数のビット線とを更に有する
ことを特徴とする不揮発性半導体記憶装置。
（付記１１） 半導体基板に形成された複数の素子分離領域により画定された格子状パターンの活性領域と、前記活性領域の前記格子状パターンの格子点に一つおきに設けられた複数のチャネル領域と、前記チャネル領域が形成された前記格子点以外の格子点に一つおきに設けられた複数のソース／ドレイン領域と、複数の前記チャネル領域上に、電荷保持絶縁膜を介してそれぞれ形成された複数のゲート電極とを有し、前記チャネル領域が形成された前記格子点のそれぞれに、第１の方向に前記チャネル領域を挟んで配置された一対の前記ソース／ドレイン領域を有する第１のメモリセルトランジスタと、前記第１の方向と交差する第２の方向に前記チャネル領域を挟んで配置された一対の前記ソース／ドレイン領域を有する第２のメモリセルトランジスタとが形成された不揮発性半導体記憶装置の製造方法であって、
前記格子状パターンの一の対角方向である第３の方向における前記ゲート電極と前記素子分離領域との間のトータルオーバーレイを、前記ゲート電極と前記素子分離領域との間に最小限必要な前記第３の方向におけるオーバーレイと、前記素子分離領域について前記第３の方向に見積もられるサイズのばらつきと、前記ゲート電極について前記第３の方向に見積もられるサイズのばらつきとに基づいて規定し、
前記格子状パターンの他の対角方向である第４の方向における前記ゲート電極と前記素子分離領域との間のトータルオーバーレイを、前記ゲート電極と前記素子分離領域との間に最小限必要な前記第４の方向におけるオーバーレイと、前記素子分離領域について前記第４の方向に見積もられるサイズのばらつきと、前記ゲート電極について前記第４の方向に見積もられるサイズのばらつきとに基づいて規定する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
前記格子状パターンの一の対角方向である第３の方向における前記ゲート電極と前記素子分離領域との間のトータルオーバーレイを、前記ゲート電極と前記素子分離領域との間に最小限必要な前記第３の方向におけるオーバーレイと、前記素子分離領域について前記第３の方向に見積もられるサイズのばらつきと、前記ゲート電極について前記第３の方向に見積もられるサイズのばらつきとに基づいて規定し、
前記格子状パターンの他の対角方向である第４の方向における前記ゲート電極と前記素子分離領域との間のトータルオーバーレイを、前記ゲート電極と前記素子分離領域との間に最小限必要な前記第４の方向におけるオーバーレイと、前記素子分離領域について前記第４の方向に見積もられるサイズのばらつきと、前記ゲート電極について前記第４の方向に見積もられるサイズのばらつきとに基づいて規定する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
（付記１２） 付記１１記載の不揮発性半導体記憶装置の製造方法において、
前記ゲート電極は、菱形の基本パターンに基づいて構成し、前記基本パターンの各辺を、所望のチャネル長を確保するとともに、前記ゲート電極と前記素子分離領域との間の前記第３の方向におけるオーバーレイの値が前記第３の方向におけるトータルオーバーレイの値を下回らず、前記ゲート電極と前記素子分離領域との間の前記第４の方向におけるオーバーレイの値が前記第４の方向におけるトータルオーバーレイの値を下回らないようにレイアウトする
ことを特徴とする不揮発性半導体記憶装置の製造方法。
前記ゲート電極は、菱形の基本パターンに基づいて構成し、前記基本パターンの各辺を、所望のチャネル長を確保するとともに、前記ゲート電極と前記素子分離領域との間の前記第３の方向におけるオーバーレイの値が前記第３の方向におけるトータルオーバーレイの値を下回らず、前記ゲート電極と前記素子分離領域との間の前記第４の方向におけるオーバーレイの値が前記第４の方向におけるトータルオーバーレイの値を下回らないようにレイアウトする
ことを特徴とする不揮発性半導体記憶装置の製造方法。
（付記１３） 付記１２記載の不揮発性半導体記憶装置の製造方法において、
前記素子分離領域の一辺の長さを、前記ゲート電極と前記素子分離領域との間の前記第３の方向におけるトータルオーバーレイの値及び前記第４の方向におけるトータルオーバーレイの値に基づいて規定する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
前記素子分離領域の一辺の長さを、前記ゲート電極と前記素子分離領域との間の前記第３の方向におけるトータルオーバーレイの値及び前記第４の方向におけるトータルオーバーレイの値に基づいて規定する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
１０…シリコン基板
１２，２８，３２，５０…シリコン酸化膜
１４，３０，５２…シリコン窒化膜
１６，４０…反射防止膜
１８，４２…フォトレジスト膜
２０，２２…マスクパターン
２４…素子分離溝
２６…素子分離膜
３４…電荷保持絶縁膜
３６…ポリシリコン膜
３８…ハードマスク膜
４４，５４…スペーサ膜
４６…コントロールゲート
４８，５６…不純物拡散領域
５８…コバルトシリサイド膜
６０…エッチングストッパ膜
６２，６８，７４…層間絶縁膜
６４，７０…コンタクトホール
６６…引き出し電極
７２…プラグ
７６…配線溝
７８…ビット線
１００…チャネル領域
１０２…素子分離領域
１０４…コントロールゲート
１０４ａ…基本菱形パターン
１０６…長方形形状のパターン
１２，２８，３２，５０…シリコン酸化膜
１４，３０，５２…シリコン窒化膜
１６，４０…反射防止膜
１８，４２…フォトレジスト膜
２０，２２…マスクパターン
２４…素子分離溝
２６…素子分離膜
３４…電荷保持絶縁膜
３６…ポリシリコン膜
３８…ハードマスク膜
４４，５４…スペーサ膜
４６…コントロールゲート
４８，５６…不純物拡散領域
５８…コバルトシリサイド膜
６０…エッチングストッパ膜
６２，６８，７４…層間絶縁膜
６４，７０…コンタクトホール
６６…引き出し電極
７２…プラグ
７６…配線溝
７８…ビット線
１００…チャネル領域
１０２…素子分離領域
１０４…コントロールゲート
１０４ａ…基本菱形パターン
１０６…長方形形状のパターン
Claims (10)
- 半導体基板内に形成されたチャネル領域と、
前記チャネル領域上に、電荷保持絶縁膜を介して形成されたゲート電極と、
前記チャネル領域を挟んで配置された複数のソース／ドレイン領域対と
を有することを特徴とする不揮発性半導体記憶装置。 - 半導体基板内に形成されたチャネル領域と、
前記チャネル領域上に、電荷保持絶縁膜を介して形成されたゲート電極と、
前記半導体基板内に形成され、第１の方向に前記チャネル領域を挟んで配置された第１のソース／ドレイン領域対と、
前記半導体基板内に形成され、前記第１の方向と交差する第２の方向に前記チャネル領域を挟んで配置された第２のソース／ドレイン領域対とを有し、
前記第１のソース／ドレイン領域対を有する第１のメモリセルトランジスタと、前記第２のソース／ドレイン領域対を有する第２のメモリセルトランジスタとが、前記チャネル領域及び前記ゲート電極を共用している
ことを特徴とする不揮発性半導体記憶装置。 - 半導体基板に形成された複数の素子分離領域により画定された格子状パターンの活性領域と、
前記活性領域の前記格子状パターンの格子点に一つおきに設けられた複数のチャネル領域と、
前記チャネル領域が形成された前記格子点以外の格子点に一つおきに設けられた複数のソース／ドレイン領域と、
複数の前記チャネル領域上に、電荷保持絶縁膜を介してそれぞれ形成された複数のゲート電極とを有し、
前記チャネル領域が形成された前記格子点のそれぞれに、第１の方向に前記チャネル領域を挟んで配置された一対の前記ソース／ドレイン領域を有する第１のメモリセルトランジスタと、前記第１の方向と交差する第２の方向に前記チャネル領域を挟んで配置された一対の前記ソース／ドレイン領域を有する第２のメモリセルトランジスタとが形成されている
ことを特徴とする不揮発性半導体記憶装置。 - 請求項３記載の不揮発性半導体記憶装置において、
前記格子状パターンの一の対角方向である第３の方向における前記ゲート電極と前記素子分離領域との間のトータルオーバーレイは、前記ゲート電極と前記素子分離領域との間に最小限必要な前記第３の方向におけるオーバーレイと、前記素子分離領域について前記第３の方向に見積もられるサイズのばらつきと、前記ゲート電極について前記第３の方向に見積もられるサイズのばらつきとに基づいて規定され、
前記格子状パターンの他の対角方向である第４の方向における前記ゲート電極と前記素子分離領域との間のトータルオーバーレイは、前記ゲート電極と前記素子分離領域との間に最小限必要な前記第４の方向におけるオーバーレイと、前記素子分離領域について前記第４の方向に見積もられるサイズのばらつきと、前記ゲート電極について前記第４の方向に見積もられるサイズのばらつきとに基づいて規定されている
ことを特徴とする不揮発性半導体記憶装置。 - 請求項４記載の不揮発性半導体記憶装置において、
前記ゲート電極は、菱形の基本パターンに基づいて構成されており、
前記基本パターンの各辺は、所望のチャネル長を確保するとともに、前記ゲート電極と前記素子分離領域との間の前記第３の方向におけるオーバーレイの値が前記第３の方向におけるトータルオーバーレイの値を下回らず、前記ゲート電極と前記素子分離領域との間の前記第４の方向におけるオーバーレイの値が前記第４の方向におけるトータルオーバーレイの値を下回らないようにレイアウトされている
ことを特徴とする不揮発性半導体記憶装置。 - 請求項５記載の不揮発性半導体記憶装置において、
前記ゲート電極は、前記基本パターンの前記第４の方向の角部を除去した六角形のパターンにより構成されている
ことを特徴とする不揮発性半導体記憶装置。 - 請求項５又は６記載の不揮発性半導体記憶装置において、
前記素子分離領域の一辺の長さは、前記ゲート電極と前記素子分離領域との間の前記第３の方向におけるトータルオーバーレイの値及び前記第４の方向におけるトータルオーバーレイの値に基づいて規定されている
ことを特徴とする不揮発性半導体記憶装置。 - 半導体基板に形成された複数の素子分離領域により画定された格子状パターンの活性領域と、前記活性領域の前記格子状パターンの格子点に一つおきに設けられた複数のチャネル領域と、前記チャネル領域が形成された前記格子点以外の格子点に一つおきに設けられた複数のソース／ドレイン領域と、複数の前記チャネル領域上に、電荷保持絶縁膜を介してそれぞれ形成された複数のゲート電極とを有し、前記チャネル領域が形成された前記格子点のそれぞれに、第１の方向に前記チャネル領域を挟んで配置された一対の前記ソース／ドレイン領域を有する第１のメモリセルトランジスタと、前記第１の方向と交差する第２の方向に前記チャネル領域を挟んで配置された一対の前記ソース／ドレイン領域を有する第２のメモリセルトランジスタとが形成された不揮発性半導体記憶装置の製造方法であって、
前記格子状パターンの一の対角方向である第３の方向における前記ゲート電極と前記素子分離領域との間のトータルオーバーレイを、前記ゲート電極と前記素子分離領域との間に最小限必要な前記第３の方向におけるオーバーレイと、前記素子分離領域について前記第３の方向に見積もられるサイズのばらつきと、前記ゲート電極について前記第３の方向に見積もられるサイズのばらつきとに基づいて規定し、
前記格子状パターンの他の対角方向である第４の方向における前記ゲート電極と前記素子分離領域との間のトータルオーバーレイを、前記ゲート電極と前記素子分離領域との間に最小限必要な前記第４の方向におけるオーバーレイと、前記素子分離領域について前記第４の方向に見積もられるサイズのばらつきと、前記ゲート電極について前記第４の方向に見積もられるサイズのばらつきとに基づいて規定する
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 請求項８記載の不揮発性半導体記憶装置の製造方法において、
前記ゲート電極は、菱形の基本パターンに基づいて構成し、前記基本パターンの各辺を、所望のチャネル長を確保するとともに、前記ゲート電極と前記素子分離領域との間の前記第３の方向におけるオーバーレイの値が前記第３の方向におけるトータルオーバーレイの値を下回らず、前記ゲート電極と前記素子分離領域との間の前記第４の方向におけるオーバーレイの値が前記第４の方向におけるトータルオーバーレイの値を下回らないようにレイアウトする
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 請求項９記載の不揮発性半導体記憶装置の製造方法において、
前記素子分離領域の一辺の長さを、前記ゲート電極と前記素子分離領域との間の前記第３の方向におけるトータルオーバーレイの値及び前記第４の方向におけるトータルオーバーレイの値に基づいて規定する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
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