KR20100004772A - 반도체 장치 및 그 동작 방법 - Google Patents
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Abstract
반도체 장치 및 그 동작 방법이 제공된다. 이 장치는 반도체기판으로부터 연장되어 2차원적으로 배열되는 활성 기둥들, 일 방향을 따라 활성 기둥들을 연결하는 상부 배선들, 상부 배선을 가로지르면서 활성 기둥들 사이에 배치되는 하부 배선들, 상부 배선을 가로지르면서 활성 기둥들 사이에 배치되는 워드 라인들, 및 워드라인들과 활성 기둥들 사이에 배치되는 정보저장막 패턴들을 포함한다.
Description
본 발명은 반도체 장치 및 그 동작 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
본 발명이 이루고자 하는 일 기술적 과제는 증가된 정보 저장 용량을 갖는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 증가된 정보 저장 용량을 갖는 반도체 장치의 동작 방법을 제공하는 데 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 수직 채널을 갖는 반도체 장치를 제공한다. 이 장치는 반도체기판으로부터 연장되어 2차원적으로 배열되는 활성 기둥들; 일 방향을 따라 상기 활성 기둥들을 연결하는 상부 배선들; 상기 상부 배선을 가로지르면서 상기 활성 기둥들 사이에 배치되는 하부 배선들; 상기 상부 배선을 가로지르면서 상기 활성 기둥들 사이에 배치되는 워드 라인들; 및 상기 워드라인들과 상기 활성 기둥들 사이에 배치되는 정보저장막 패턴들을 포함한다.
일 실시예에 따르면, 상기 하부 배선은 상기 반도체기판 내에 형성되는 불순물 영역들일 수 있으며, 복수개의 상부 배선들을 가로지르는 라인 형태로 형성될 수 있다. 또한, 상기 워드라인들은 인접하는 활성 기둥들 사이에 두개씩 배치될 수 있다.
일 실시예에 따르면, 상기 상부 배선의 장축 방향에서, 상기 활성 기둥의 폭은 적어도 30nm일 수 있으며, 상기 워드라인의 두께(즉, 그 하부면과 상부면 사이의 높이 차이)는 적어도 100nm일 수 있다.
일 실시예에 따르면, 하나의 활성 기둥의 양측에는 서로 다른 두개의 정보저장막 패턴들이 배치되고, 각각의 정보저장막 패턴은 복수개의 정보 저장 영역들을 가질 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 하나의 상부 배선과 하나의 하부 배선 사이의 정보 저장막 패턴은, 적어도, 서로 이격된 제 1 정보 저장 영역 및 제 2 정보 저장 영역을 포함하며, 상기 제 1 및 제 2 정보 저장 영역들 중의 하나에 선택적으로 전하를 주입하는 프로그램 단계를 포함하는 동작 방법이 제공된다.
일 실시예에 따르면, 상기 프로그램 단계는 상기 활성 기둥의 측벽에 형성되는 채널을, 상기 상부 배선 및 상기 하부 배선에 인접하는 영역들 중의 하나의 근방에서, 선택적으로 핀치-오프시키는 단계를 포함할 수 있다. 예를 들면, 상기 프로그램 단계는 상기 상부 배선 및 상기 하부 배선을 각각 소오스 및 드레인 전극으로 사용하여 상기 제 1 정보 저장 영역에 전하를 주입하는 단계; 및 상기 상부 배선 및 상기 하부 배선을 각각 드레인 및 소오스 전극으로 사용하여 상기 제 2 정보 저장 영역에 전하를 주입하는 단계 중의 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 프로그램 단계는 선택되지 않은 워드라인들에 문턱 전압보다 낮은 전압을 인가함으로써, 이들에 인접하는 활성 기둥들 내에 채널이 형성되는 것을 방지하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 프로그램 단계는 선택되지 않은 상부 배선들에 선택된 하부 배선에 인가되는 전압을 인가함으로써, 선택되지 않은 배선과 선택된 하부 배선 사이에 전기적 채널이 생성되는 것을 방지하는 단계를 포함할 수 있다.
이에 더하여, 상기 동작 방법은 상기 정보저장막 패턴들로부터 전하들을 배출시키는 소거 단계를 포함할 수 있다. 상기 소거 단계는 상기 워드라인과 이에 인 접하는 활성 기둥 사이의 전위차를 이용하여, 상기 정보저장막 패턴으로부터 상기 활성 기둥으로 전하를 배출시키는 단계를 포함할 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
본 발명에 따르면, 하나의 활성 기둥이 서로 교차하는 상부 배선 및 하부 배선 사이에 배치되고, 독립적으로 제어되는 두개의 워드라인들이 각각의 활성 기둥의 주변에 배치된다. 상기 워드라인들과 상기 활성 기둥 사이에는 정보 저장막 패턴이 개재된다. 이때, 상기 상부 배선 및 하부 배선의 전위는 독립적으로 제어될 수 있다. 이에 따라, 적어도 4bit의 데이터가 하나의 활성 기둥 주변의 정보 저장막 패턴에 저장될 수 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도 및 사시도이다. 또한, 도 3 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도들로서, 도 3 내지 도 7은 각각 도 1의 점선들 I-I', II-II', III-III', IV-IV' 및 V-V'을 따라 보여지는 단면들을 도시한다.
도 1 내지 도 7을 참조하면, 반도체기판(10) 상에, 활성 기둥들(15)이 2차원적으로 배치된다. 상기 활성 기둥들(15)은 반도체 물질들 중의 한가지일 수 있으며, 상기 반도체기판(10)과 동일한 물질(예를 들면, 단결정 실리콘)로 형성될 수 있다. 이에 더하여, 상기 활성 기둥들(15)과 상기 반도체기판(10)의 결정 구조는 연속적일 수 있다. 상기 활성 기둥들(15)은 그것의 상부 영역에 형성되는 상부 불순물 영역들(45)을 포함할 수 있으며, 상기 상부 불순물 영역들(45)은 본 발명에 따른 메모리 셀 트랜지스터들의 소오스 또는 드레인 전극으로 사용될 수 있다.
상기 활성 기둥들(15)의 상부에는, 상기 상부 불순물 영역들(45)을 일 방향을 따라 연결하는 상부 배선들(70)이 배치되고, 상기 상부 배선들(70)과 상기 활성 기둥들(15) 사이에는 층간절연막()이 배치된다. 상기 상부 배선들(70)은 금속성 물질들 중의 적어도 한가지를 포함할 수 있으며, 소정의 배선 구조체들을 통해 상부배선 디코더에 연결될 수 있다. 상기 상부 배선들(70)은 제 1 플러그들(60)을 통해 상기 상부 불순물 영역들(45)에 접속할 수 있다.
상기 활성 기둥들(15) 사이에는 상기 상부 배선들(70)을 가로지르는 워드라인들(30)이 배치되며, 상기 워드라인들(30)은 상기 배선 구조체들을 통해 워드라인 디코더들에 연결된다. 일 실시예에 따르면, 상기 상부 배선(70)의 장축을 따라 배치되는 인접하는 두 활성 기둥들(15) 사이에는, 상기 워드라인들(30)이 두개씩 쌍을 이루면서 배치된다. 상기 쌍을 이루는 이들 워드라인들(30) 각각은 서로 다른 활성 기둥들의 측벽에 대향되도록 배치되며, 도시된 것처럼, 워드라인 플러그들(62) 및 제 1 금속 배선들(72)을 통해 워드라인 디코더들에 연결된다. 일 실시예에 따르면, 홀수번째 워드라인들 및 짝수번째 워드라인들은 서로 마주보면서 이격된 두 워드라인 디코더들에 각각 연결될 수 있으며, 상기 워드라인 플러그들(62) 및 제 1 금속 배선들(72)은 상기 배선 구조체를 구성할 수 있다.
상기 워드라인들(30) 아래에는 하부 배선들(40)이 배치된다. 본 발명의 일 실시예에 따르면, 상기 하부 배선들(40)은, 상기 활성 기둥들(15) 사이에서, 복수개의 상부 배선들(70)을 가로지르는 라인 형태로 형성된다. 또한, 상기 하부 배선들(40)은, 도 2 내지 도 6에 도시된 것처럼, 상기 반도체기판(10) 내에 불순물 영역의 형태로 형성될 수 있으며, 상기 배선 구조체를 구성하는 하부배선 플러그(90) 및 제 2 금속 배선들(95)을 통해 하부라인 디코더에 연결된다.
상기 워드라인들(30)과 상기 활성 기둥들(15) 사이에는 정보저장막 패턴들(20)이 배치될 수 있다. 일 실시예에 따르면, 상기 정보저장막 패턴(20)은 상기 상부 배선들(70)을 가로지르도록 형성될 수 있다. 즉, 상기 정보저장막 패턴들(20)은 상기 상부 배선(70)의 장축에 평행한 상기 활성 기둥들의 측면들을 덮지 않을 수 있으며, 이에 따라, 하나의 활성 기둥(15) 주변의 두 정보저장막 패턴들(20)은 물리적으로 분리된다. 이러한 물리적 분리는 밴드-밴드 터널링(band to band tunneling) 또는 트랩-트랩 터널링(trap to trap tunneling)을 통한 전하들의 확산 및 이에 따른 전하 저장 분포의 변형을 줄일 수 있다. 본 발명의 일 실시예에 따르면, 상기 전하 저장 분포의 변형을 줄일 수 있도록, 상기 상부 배선의 장축 방향에서, 상기 활성 기둥의 폭은 적어도 30nm일 수 있으며, 상기 워드라인의 두께(즉, 그 하부면과 상부면 사이의 높이 차이)는 적어도 100nm일 수 있다.
상기 정보저장막 패턴(20)은, 도 8에 도시된 것처럼, 상기 활성 기둥(15)의 측벽을 덮는 터널 절연막(21), 상기 워드라인(30)에 인접하는 블록킹 절연막(23), 그리고 상기 터널절연막(21)과 상기 블록킹 절연막(23) 사이에 개재되는 전하저장막(22)을 포함할 수 있다. 상기 터널 절연막(21)은 상기 전하 저장막(22)은 전하 트랩 사이트들을 갖는 실리콘 질화막 또는 실리콘 산화질화막일 수 있으며, 상기 정보 저장을 위한 박막으로 사용된다. 상기 터널 절연막(21)은 열산화막 또는 화학기상증착 실리콘 산화막일 수 있으며, 상기 블록킹 절연막(23)은 상기 터널 절연막(21)보다 높은 유전상수를 갖는 물질들 중의 적어도 한가지를 포함할 수 있다. 상기 블록킹 절연막(23), 상기 전하저장막(22) 및 상기 터널 절연막(21)은 공지된 문헌들에 개시된 기술들을 사용하여 또는 변형하여 형성될 수 있다.
도 9 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 9 및 도 10을 참조하면, 반도체기판(10) 상에 패드 절연막(11) 및 마스크막(12)을 차례로 형성한다. 상기 패드 절연막(11), 상기 마스크막(12) 및 상기 반도체기판(10)을 차례로 패터닝하여, 활성 라인들(14)을 정의하는 트렌치들을 형성한다. 이 실시예에 따르면, 상기 활성 라인(14)은 상기 하부 배선(40)으로의 전기적 연결을 위해, 그것의 장축 방향으로부터 돌출되는 콘택 영역(99)을 포함할 수 있다. 상기 마스크막(12)은 후속 공정에서 형성될 하부 층간절연막(도 11의 50 참조)의 식각을 최소화하면서 선택적으로 제거될 수 있는 물질로 형성할 수 있다. 이 실시예에 따르면, 상기 마스크막(12)은 실리콘 질화막 또는 실리콘 산화막일 수 있으며, 이 경우 상기 패드 절연막(11)은 실리콘 산화막일 수 있다.
이후, 상기 활성 라인들(14)이 형성된 결과물 상에 정보저장막 패턴(20)을 형성한다. 상기 정보저장막 패턴(20)은 도 8을 참조하여 설명된 박막 구조를 가질 수 있다. 이어서, 상기 정보저장막 패턴(20) 상에 상기 활성 라인들(14)의 측벽에 배치되는 도전막 스페이서들을 형성한 후, 이를 패터닝하여 상기 콘택 영역(99)의 근방에서 상기 활성 라인(14)의 측벽을 노출시킨다. 그 결과, 상기 도전막 스페이서들은 물리적으로 분리되어, 하나의 활성 라인(14)의 양 측벽에는, 독립적인 제어가 가능한 두개의 분리된 도전막 스페이서들(30)이 배치된다. 분리된 도전막 스페 이서들(30)은 상기 워드라인들로 사용될 수 있다.
상기 분리된 도전막 스페이서들을 형성한 후, 그 결과물 상에 상기 마스크막(12)을 이온 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 트렌치의 바닥에 하부 불순물 영역들(40)을 형성할 수 있다. 상기 하부 불순물 영역들(40)은 상기 활성 라인(14)의 측면에 라인 모양으로 형성되며, 상기 하부 불순물 영역들(40)은 본 발명에 따른 메모리 셀 어레이에서 상기 하부 배선들로 사용될 수 있다. 이때, 상기 정보저장막 패턴(20) 및 상기 워드라인들(30) 역시 상기 이온 마스크로 사용될 수 있다.
이 실시예에 따르면, 상기 이온 주입 공정은 상기 반도체기판(10)의 상부면에 경사진 각도록 불순물들을 주입하는 단계를 포함할 수 있다. 그 결과, 상기 하부 불순물 영역들(40)은 상기 트렌치의 바닥뿐만이 아니라 상기 활성 라인(14)의 노출된 측벽에도 형성될 수 있다.
도 11 내지 도 13를 참조하면, 상기 하부 불순물 영역들(40)이 형성된 결과물 상에 하부 층간절연막(50)을 형성한 후, 이를 평탄화 식각하여 상기 마스크막(12)의 상부면을 노출시킨다. 일 실시예에 따르면, 상기 하부 층간절연막(50)은 실리콘 산화막을 포함할 수 있다. 이후, 상기 노출된 마스크막(12) 및 그 하부의 상기 패드 절연막(11)을 제거한다. 그 결과, 도 12에 도시된 것처럼, 상기 활성 라인(14)의 상부면이 노출된다.
이후, 상기 하부 층간절연막(50)을 이온 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 활성 라인(14)의 노출된 상부면에 상부 불순물 영역(45)을 형성 한다. 이 단계에서 주입되는 불순물들의 도전형은 상기 하부 불순물 영역(40)을 위한 불순물들의 그것과 동일하다.
상술한 것처럼, 상기 콘택 영역(99)에서, 상기 하부 불순물 영역(40)은 상기 트렌치의 바닥으로부터 상기 활성 라인(14)의 측벽으로 연장되어 형성되었다. 이에 따라, 상기 콘택 영역(99)에서는, 상기 상부 불순물 영역(45)은 상기 하부 불순물 영역(40)과 같은 도전형으로 연결된다.
도 14를 참조하면, 상기 활성 라인들(14)을 가로지르는 상부 배선들(70)을 형성한다. 상기 상부 배선(70)을 형성하는 단계는 상기 상부 불순물 영역들(45)이 형성된 결과물 상에 도전막을 형성하고, 그 결과물 상에 상기 활성 라인들(14)을 가로지르는 마스크 패턴(도시하지 않음)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 도전막을 패터닝하는 단계를 포함한다. 이때, 상기 도전막은 상기 활성 라인(14)의 상부면이 노출될 때까지 식각될 수 있다. 일 실시예에 따르면, 상기 도전막은 상기 상부 불순물 영역(45)과의 오믹 접촉을 위한 베리어 금속막들 및 낮은 비저항의 금속성 물질들 중의 적어도 한가지를 포함할 수 있다.
이후, 그 상부면이 노출된 상기 활성 라인(14)을 더 패터닝하여, 상기 상부 배선들(45)의 아래에 활성 기둥들(15)을 형성한다. 이 단계는 상기 상부 배선(45)의 패터닝을 위한 상기 마스크 패턴을 식각 마스크로 사용할 수 있다. 상기 활성 기둥들(15)은 도 1 내지 도 7을 참조하여 설명된 것처럼 본 발명에 따른 메모리 셀 트랜지스터의 채널 영역으로 사용된다. 이에 더하여, 이러한 패터닝에 의해, 상기 상부 불순물 영역들(45) 역시 패터닝되어, 도시된 것처럼, 상기 상부 배선(70)의 아래에 국소적으로 형성된다.
한편, 상기 콘택 영역(99)에서 상기 도전막은, 상기 패터닝 과정 동안 식각되어, 상기 하부 불순물 영역(40)으로의 전기적 연결을 위한 패드(PAD)를 형성할 수 있다. 상기 상부 배선(70)은 상기 하부 불순물 영역(40)에 접속하지 않지만, 상술한 것처럼, 상기 콘택 영역(99)에서, 상기 상부 불순물 영역(70)은 상기 활성 라인(14)의 측벽을 통해 상기 하부 배선으로 사용되는 상기 하부 불순물 영역(40)에 전기적으로 연결되기 때문에, 상기 패드(70)는 상기 하부 불순물 영역(40)에 전기적으로 연결된다.
이후, 상기 상부 배선(70) 및 상기 패드(PAD)를 상기 상부 배선 디코더 및 상기 하부 배선 디코더로 연결하는 배선 구조체를 더 형성할 수 있다.
한편, 본 발명의 변형된 실시예에 따르면, 상기 하부 불순물 영역(40)과 상기 하부 배선 디코더 사이의 전기적 연결은, 도 1 및 도 4에 도시된 것처럼, 상기 제 1 금속 배선들(72) 사이를 수직하게 지나는 제 2 플러그들(90) 및 이에 접속하는 제 2 금속 배선들(95)를 통해 달성될 수 있다. 이때, 상기 제 2 플러그들(90)을 형성하기 전에, 상기 제 1 금속 배선들(72)의 측벽에 절연막 스페이서를 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 정보저장막 패턴들(20) 각각은 복수개의 정보 저장영역들을 가질 수 있으며, 각각의 정보 저장영역들에 저장된 정보는 상기 상부 배선들(70), 상기 하부 배선들(40) 및 상기 워드라인들(30)에 인가되는 전압 들을 제어함으로써 독립적으로 변경되거나 독출될 수 있다. 구체적으로, 도 15 내지 도 17을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명한다.
도 15를 참조하면, 이 실시예에 따른 프로그램 단계는 핫-케리어 인젝션을 이용하여 상기 정보저장막 패턴(20)의 서로 다른 영역에 전하를 주입하는 단계를 포함할 수 있다. 구체적으로, 선택된 정보 저장영역(SC)에 인접하는 선택된 워드라인, 선택된 상부배선, 선택된 하부배선에 각각 프로그램 게이트 전압, 프로그램 소오스 전압 및 프로그램 드레인 전압을 각각 인가한다.
일 실시예에 따르면, 상기 프로그램 게이트 전압은 상기 활성 기둥에 반전층을 형성할 수 있을 정도의 크기(예를 들면, 5V)일 수 있다. 이 경우, 선택된 상부 배선과 선택된 하부 배선은 상기 반전층에 의해 전기적으로 연결될 수 있다. 이때, 상기 프로그램 소오스 전압 및 프로그램 드레인 전압은, 상기 하부 및 상부 배선들 사이에 전류의 흐름을 만들 수 있도록, 서로 다른 크기일 수 있지만, 상기 반전층이 선택된 정보저장 영역(SC)의 근방에서 핀치-오프되도록 선택된다. 예를 들면, 상기 프로그램 소오스 전압은 0V이고 상기 프로그램 드레인 전압은 4V일 수 있다. 이처럼 상기 선택된 정보저장 영역(SC)의 근방에서 상기 반전층이 핀치-오프될 경우, 이를 지나는 전하들 중의 일부는 핀치-오프된 영역에 생성되는 강한 전계에 의해 높은 에너지를 갖게 되어, 상기 정보저장막 패턴으로 주입될 수 있다.
한편, 이 실시예에 따르면, 선택되지 않은 정보저장영역으로의 의도되지 않은 전하 주입을 방지하도록, 선택되지 않은 워드라인들에는 상기 활성 기둥의 문턱 전압보다 낮은 전압이 인가된다. 이 경우, 선택되지 않은 워드라인들에 인접하는 활성 기둥들에는 채널이 형성되지 않기 때문에, 비선택된 활성 기둥에 인접하는 정보저장영역들로의 의도되지 않은 프로그램은 방지될 수 있다.
이에 더하여, 선택되지 않은 상부 배선들에는 상기 선택된 하부 배선에 인가되는 전압과 실질적으로 동일한 전압이 인가될 수 있다. 이 경우, 선택된 워드라인에 의해 이에 인접하는 활성 기둥에는 채널이 형성될 수 있지만, 선택되지 않은 상부 배선들과 선택된 하부 배선 사이의 전위차가 없기 때문에 프로그램에 기여하는 전류의 흐름이 만들어지지 않는다.
도 16을 참조하면, 이 실시예에 따른 소거 단계는 선택된 워드라인에 소거 전압을 인가하여, 이것에 인접하는 정보저장영역들에 저장된 전하를 배출시키는 단계를 포함한다. 예를 들면, 도시된 것처럼, 상기 선택된 워드라인에 -7V를 인가하고 상기 상부 배선들 및 상기 하부 배선들에 접지 전압을 인가함으로써, 상기 정보저장막 패턴에 저장된 전하들을 상기 활성기둥들로 배출시킬 수 있다.
일 실시예에 따르면, 상기 활성 기둥들에 접지 전압이 인가될 수 있다. 변형된 실시예에 따르면, 상기 정보저장막 패턴으로부터 전하들을 배출시키기 위해, 상기 선택된 워드라인에 접지 전압을 인가하면서, 상기 활성 기둥들 또는 상기 상부 및 하부 배선들에 음의 전압을 인가할 수 있다.
도 17을 참조하면, 이 실시예에 따른 읽기 단계는 선택된 워드라인, 선택된 상부 배선 및 선택된 하부 배선에 각각 읽기 게이트 전압, 읽기 상부 전압, 읽기 하부 전압을 인가할 수 있다. 일 실시예에 따르면, 상기 읽기 게이트 전압, 읽기 상부 전압 및 읽기 하부 전압은 각각 2V, 1V 및 0V일 수 있지만, 그 크기들은 이에 한정되지 않는다. 즉, 상기 읽기 단계는 멀티-레벨-셀을 위해 제시된 다양한 노어 플래시 메모리의 읽기 방법들 중의 하나를 이용할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 정보 저장막 패턴을 설명하기 위한 단면도이다.
도 9 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 15 내지 도 17은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면들이다.
Claims (14)
- 반도체기판으로부터 연장되어 2차원적으로 배열되는 활성 기둥들;일 방향을 따라 상기 활성 기둥들을 연결하는 상부 배선들;상기 상부 배선을 가로지르면서 상기 활성 기둥들 사이에 배치되는 하부 배선들;상기 상부 배선을 가로지르면서 상기 활성 기둥들 사이에 배치되는 워드 라인들; 및상기 워드라인들과 상기 활성 기둥들 사이에 배치되는 정보저장막 패턴들을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 하부 배선은 상기 반도체기판 내에 형성되는 불순물 영역들인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 하부 배선은 복수개의 상부 배선들을 가로지르는 라인 형태로 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 워드라인들은 인접하는 활성 기둥들 사이에 두개씩 배치되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 워드라인의 하부면과 상부면 사이의 높이 차이는 적어도 100nm인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 상부 배선의 장축 방향에서, 상기 활성 기둥의 폭은 적어도 30nm인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,하나의 활성 기둥의 양측에는 서로 다른 두개의 정보저장막 패턴들이 배치되고,각각의 정보저장막 패턴은 복수개의 정보 저장 영역들을 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 정보저장막 패턴은상기 활성 기둥에 인접하는 터널 절연막;상기 워드라인에 인접하는 블록킹 절연막; 및상기 터널 절연막과 상기 블록킹 절연막 사이에 개재되는 전하 저장막을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 1 항의 반도체 장치의 동작 방법에 있어서,하나의 상부 배선과 하나의 하부 배선 사이의 정보 저장막 패턴은, 적어도, 상기 하부 배선 및 상부 배선에 각각 인접하되 서로 이격된 제 1 정보 저장 영역 및 제 2 정보 저장 영역을 포함하되,상기 동작 방법은 상기 제 1 및 제 2 정보 저장 영역들 중의 하나에 선택적으로 전하를 주입하는 프로그램 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
- 제 9 항에 있어서,상기 프로그램 단계는 상기 활성 기둥의 측벽에 형성되는 채널을, 상기 상부 배선 및 상기 하부 배선에 인접하는 영역들 중의 하나의 근방에서, 선택적으로 핀치-오프시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
- 제 9 항에 있어서,상기 프로그램 단계는상기 상부 배선 및 상기 하부 배선을 각각 소오스 및 드레인 전극으로 사용 하여 상기 제 1 정보 저장 영역에 전하를 주입하는 단계; 및상기 상부 배선 및 상기 하부 배선을 각각 드레인 및 소오스 전극으로 사용하여 상기 제 2 정보 저장 영역에 전하를 주입하는 단계 중의 하나를 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
- 제 9 항에 있어서,상기 프로그램 단계는 선택되지 않은 워드라인들에 문턱 전압보다 낮은 전압을 인가함으로써, 이들에 인접하는 활성 기둥들 내에 채널이 형성되는 것을 방지하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
- 제 9 항에 있어서,상기 프로그램 단계는 선택되지 않은 상부 배선들에 선택된 하부 배선에 인가되는 전압을 인가함으로써, 선택되지 않은 배선과 선택된 하부 배선 사이에 전위차가 생성되는 것을 방지하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
- 제 9 항에 있어서,상기 동작 방법은 상기 정보저장막 패턴들로부터 전하들을 배출시키는 소거 단계를 포함하되,상기 소거 단계는 상기 워드라인과 이에 인접하는 활성 기둥 사이의 전위차 를 이용하여, 상기 정보저장막 패턴으로부터 상기 활성 기둥으로 전하를 배출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
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