KR101091023B1 - 메모리 셀 스트링 스택 및 이를 이용한 메모리 어레이 - Google Patents

메모리 셀 스트링 스택 및 이를 이용한 메모리 어레이 Download PDF

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이종호
이주완
신형철
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서울대학교산학협력단
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Abstract

본 발명은 수직으로 적층된 메모리 셀 스트링 스택 및 이를 이용한 메모리 어레이에 관한 것으로, 수평의 제 1 방향으로 복수개의 메모리 셀 소자들이 형성되는 셀 스트링을 절연층을 사이에 두고 수직으로 적층시킬 때, 상하 형성되는 셀 소자 간의 전하 저장노드가 서로 연결되지 않게 함으로써, 상하 셀 소자 간의 전하 이동을 원천 차단할 수 있는 메모리 셀 스트링 스택을 제공하고, 아울러 이를 이용한 메모리 어레이를 제공한다.

Description

메모리 셀 스트링 스택 및 이를 이용한 메모리 어레이{MEMORY CELL STRING STACK AND MEMORY ARRAY USING THE SAME}
본 발명은 비휘발성 메모리에 관한 것으로, 더욱 상세하게는 수직으로 적층된 메모리 셀 스트링 스택 및 이를 이용한 메모리 어레이에 관한 것이다.
최근 비휘발성 메모리는 가전 및 휴대용 전자기기에서 그 수요가 급속히 증가하고 있어 지속적인 성장이 가능할 것으로 예상되고 있다.
특히 낸드(NAND) 비휘발성 메모리의 집적도는 IT 기술의 발전에 따라 계속 증가되는 것이 요구되고 있다. 낸드 비휘발성 메모리의 집적도는 셀 소자의 집적도에 의해 크게 좌우된다. 최근, 셀 소자의 게이트 길이가 50 nm 이하로 줄어들고 있고, 메모리 용량은 수십 기가 비트에 이르고 있다. 따라서 기존의 도전성 플로팅 게이트를 갖는 평탄 채널 구조의 비휘발성 메모리 소자는 짧은채널효과가 큰 문제로 대두되어 있고, 제조 공정도 크게 어려워지는 문제에 직면했다. 게이트 길이가 50 nm 이하인 기술은 고가의 장비나 공정을 필요로 하므로 제조 단가가 증가하는 문제점이 있다. 향후 계속해서 게이트 길이가 줄어들어야 집적도를 향상시킬 수 있는데, 이러한 상황에 대처할 수 있는 대안이 요구되고 있다.
메모리 셀 소자의 집적도를 높이기 위하여 기존의 플로팅 게이트를 갖는 메모리 셀 대신 질화막과 같은 절연성 저장노드를 사용하는 SONOS 계열의 플래시 메모리 셀이 고려되고 있다. 또한, 나노 dot 또는 나노 crystal을 전하 저장노드로 사용하는 NFGM(Nano-Floating Gate Memory) 셀이 고려되고 있다. 기존의 평탄 채널 구조에 질화막이나 나노 dot과 같은 전하 저장노드를 사용하여 메모리 셀을 구현할 경우, 기존의 도전성 폴리 실리콘의 플로팅 게이트를 사용한 경우에 비해 축소화 특성이 개선된다. 그러나 이러한 개선된 전하 저장노드를 사용하더라도 40 nm 급 또는 그 이하의 게이트 길이에 대해서는 짧은채널효과에 의해 특성이 크게 저하되어 축소화가 불가능한 한계에 직면하게 된다.
셀 소자의 게이트 길이를 40 nm 또는 그 이하로 줄일 경우 발생하는 짧은채널효과를 억제하고 문턱전압의 산포를 줄이기 위해 평탄 채널 구조에서 비대칭 소스/드레인 구조를 갖는 SONOS 혹은 TANOS(TaN-AlO-SiN-Oxide-Si) 셀 소자(K. T. Park et al., A 64-cell NAND flash memory with asymmetric S/D structure for sub-40 nm technology and beyond, in Technical Digest of Symposium on VLSI Technology, p. 24, 2006)가 삼성전자에 의해 발표되었다. 셀 소자의 게이트를 중심으로 한쪽은 소스/드레인에 해당하는 불순물 도핑 영역이 있으나, 다른 쪽에는 소스/드레인을 위한 불순물 도핑 영역이 없는 구조이다. 이는 불순물 도핑 대신 이웃 제어전극으로부터의 프린징(fringing) 전계로 형성되는 반전층(inversion layer)으로 가상 소스/드레인을 형성하도록 함으로써 짧은채널효과를 억제하는 구조이다. 비록 기존의 불순물 도핑으로 양측 소스/드레인을 형성하는 평탄 채널을 갖는 SONOS 셀 소자에 비해 축소화 특성은 개선되지만, 셀 소자의 양측 소스/드레인 중 어느 한쪽은 제어전극과 겹치는 형태로 형성되기 때문에 40 nm 이하의 채널 길이에서 여전히 짧은채널효과를 보이며, 궁극적으로 평탄 채널 구조가 갖는 축소화 한계에 직면하게 된다.
제조 단가를 줄이면서 집적도를 높일 수 있는 방법은 셀 소자나 셀 스트링을 수직으로 형성하는 방법이 있다. 미국 특허(등록번호: 5739567, 명칭: Highly compact memory device with nonvolatile vertical transistor memory cell)에서는 트렌치를 형성하고 터널링 절연막, 플로팅 게이트, 블로킹 절연막 및 제어전극을 트렌치 내에 순차적으로 형성하여 구현하였다. 소스는 트렌치의 바닥 근처 반도체 영역에, 그리고 드레인은 트렌치의 상부 근처 반도체 영역에 각각 형성하였다. 이 구조에서는 수직형 셀 소자가 1개만 형성되어 실질적으로 메모리 용량을 높일 수 없으며, 구조적인 문제로 인해 여러 개의 셀 소자들을 수직으로 형성할 수 없다.
최근 발표된 논문(Y. Fukuzumi et al., Optimal integration and characteristics of vertical array devices for ultra-high density, bit-cost scalable flash memory, IEDM Tech. Dig., pp. 449-452, 2007)에서는 상기 미국 특허가 갖는 문제점을 해결하기 위해 수직으로 여러 개의 셀들과 두 개의 스위치 소자들을 배치하고 있다. 이에 의하면, 집적도는 높일 수 있으나, 쓰기 시간이 다소 느리고, 특히 지우기 시간이 느린 단점이 있다. 또한, 유지시간(retention) 특성이 나쁘다. 제조공정에 있어서 수직으로 적층되는 여러 층의 제어전극들 사이에 전기적 절연을 위해 절연층을 형성한다. 이 경우 하나의 스트링을 형성하기 위해 원 모양의 비아홀(via hole)을 형성할 때, 폴리실리콘으로 구성되는 제어전극과 실리콘 산화막으로 구성되는 절연층을 번갈아 가면서 계속 식각해야 하는데, 이는 공정적으로 매우 어렵고 많은 시간을 소요할 수 있다. 또한 튜브(tube) 형태의 바디를 수직으로 형성할 때 바닥이 반도체 영역과 전기적으로 연결되도록 하기 위해서 비아홀의 수직 측벽에 형성된 게이트 절연막 또는 블로킹 절연막은 남기고 비아홀 바닥에 있는 것만 식각해야 한다. 이때 측벽의 절연막이 손상을 입을 수 있고, 이는 메모리 셀 특성의 저하로, 결국 수율이 저하될 수 있다. 비아홀의 바닥에 형성되는 소스 영역을 비아홀의 상부 표면으로부터 전기적인 컨택을 하고 배선을 하려면 큰 단차를 극복해야 함은 물론이고 추가의 마스크를 필요로 할 수 있다. 요컨대 공정적 측면에서 많은 어려움이 있다.
상기와 같은 기존의 발표된 소자들이 갖는 문제점을 해결할 수 있는 새로운 구조의 고집적/고성능 비휘발성 메모리 소자를 개발할 필요성이 요구되었다.
본 발명은 상기 종래기술의 문제점을 해결하고자, 수평의 제 1 방향으로 복수개의 메모리 셀 소자들이 형성되는 셀 스트링을 절연층을 사이에 두고 수직으로 적층시킬 때, 상하 형성되는 셀 소자 간의 전하 저장노드가 서로 연결되지 않게 함으로써, 상하 셀 소자 간의 전하 이동을 원천 차단할 수 있는 메모리 셀 스트링 스택을 제공함을 그 목적으로 한다.
또한, 수직으로 적층된 메모리 셀 스트링 스택이 수평의 제 2 방향으로 복수개 형성되며, 각 셀 소자를 구동할 수 있도록 배선이 형성된 메모리 어레이를 제공함을 다른 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 메모리 어레이는 반도체 기판 상에 각각 절연막과 반도체층이 교대로 반복 적층되며 수평의 제 1 방향으로 일정 길이를 갖고, 수평의 제 2 방향으로 일정 거리 이격되며 복수개 형성된 반도체 스택들; 상기 각 반도체 스택의 적어도 일 측면 상에 상기 제 1 방향을 따라 일정 거리 이격되며 복수개 형성된 전하 저장층을 포함한 게이트 절연막 스택들; 상기 각 게이트 절연막 스택 상에 상기 반도체 스택들 사이의 이격 공간에 형성된 복수개의 제어전극들; 및 상기 제어전극들 사이 및 상기 게이트 절연막 스택들 사이에 채워진 분리절연막을 포함하여 구성되되, 상기 각 반도체 스택의 각 반도체층은 일단에 상기 제 1 방향으로 일정 거리 이격되며 상기 제 2 방향으로 형성된 복수개의 비트라인들 중 어느 하나와 전기적으로 연결되고, 타단에 선택 트랜지스터를 통하여 접지되고, 상기 제어전극들은 상기 비트라인들과 가까운 하나 또는 둘의 상기 제 2 방향으로 형성된 것을 제외하고, 각각 상기 제 2 방향으로 형성된 복수개의 워드라인들 중 어느 하나와 전기적으로 연결되고, 상기 비트라인들과 가까운 하나 또는 둘의 상기 제 2 방향으로 형성된 제어전극들은 각각 상기 제 2 방향으로 일정 거리 이격되며 상기 제 1 방향으로 형성된 복수개의 비트선택라인들 중 어느 하나와 전기적으로 연결된 것을 특징으로 한다.
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그리고, 상기 게이트 절연막 스택들은 상기 각 반도체 스택의 양 측면 상에 상기 제 1 방향을 따라 일정 거리 이격되며 복수개 형성된 것을 본 발명에 의한 메모리 어레이의 다른 특징으로 한다.
그리고, 상기 각 반도체 스택 및 상기 게이트 절연막 스택들과 상기 반도체 기판 사이에 매몰 절연막이 더 형성된 것을 본 발명에 의한 메모리 어레이의 다른 특징으로 한다.
그리고, 상기 각 반도체 스택의 상기 반도체층은 상기 절연막보다 폭이 작아 상기 게이트 절연막 스택들이 형성되는 측면에 요홈이 형성되고, 상기 각 게이트 절연막 스택은 상기 요홈 상에 터널링 절연막/상기 전하 저장층/블로킹 절연막으로 형성되고, 상기 전하 저장층은 도전성 박막, 트랩을 가진 절연막, 나노 크기의 도트(dot)가 분산된 절연막 중 어느 하나로, 상기 요홈에 형성되어 상하 메모리 셀 소자 간에 서로 분리된 것을 본 발명에 의한 메모리 어레이의 다른 특징으로 한다.
그리고, 상기 반도체층의 상기 제 1 방향을 따라 상기 제어전극들과 교차하는 위치에 메모리 셀 소자들이 형성되고, 상기 메모리 셀 소자들은 상기 반도체층에 상기 제어전극들로부터의 프린징 전계(fringing field)에 의해 형성되는 반전층(inversion layer)이나 축적층(accumulation layer)으로 서로 연결되어 메모리 셀 스트링을 이루는 것을 본 발명에 의한 메모리 어레이의 다른 특징으로 한다.
그리고, 상기 반도체층의 상기 제 1 방향을 따라 상기 제어전극들과 교차하는 위치에 메모리 셀 소자들이 형성되고, 상기 메모리 셀 소자들은 상기 제어전극들 사이의 상기 반도체층에 불순물 도핑층으로 소스/드레인이 형성되어 서로 연결되며 메모리 셀 스트링을 이루는 것을 본 발명에 의한 메모리 어레이의 다른 특징으로 한다.
그리고, 상기 각 반도체 스택은 적어도 일단에 상기 반도체층이 수평으로 돌출되도록 단차를 이루며 복수개 적층되거나, 반도체 스택 상부로 돌출되도록 연장되며 복수개 적층된 것을 본 발명에 의한 메모리 어레이의 다른 특징으로 한다.
그리고, 상기 복수개의 비트라인들은 상기 복수개의 워드라인들의 좌, 우 양측으로 나누어 형성되고, 상기 복수개의 워드라인들의 좌측에 형성된 좌측 비트라인들은 각각 짝수 번째 반도체 스택들의 동일한 층에 적층된 반도체층들과 연결되고, 상기 복수개의 워드라인들의 우측에 형성된 우측 비트라인들은 각각 홀수 번째 반도체 스택들의 동일한 층에 적층된 반도체층들과 연결된 것을 본 발명에 의한 메모리 어레이의 다른 특징으로 한다.
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그리고, 상기 복수개의 비트선택라인들은 상기 복수개의 워드라인들의 좌, 우 양측으로 나누어 형성되고, 상기 복수개의 워드라인들의 좌측에 형성된 좌측 비트선택라인들은 각각 층간절연막을 사이에 두고 상기 좌측 비트라인들과 수직으로 교차하며 상기 좌측 비트라인들과 가까운 하나의 상기 제 2 방향으로 형성된 제어전극들 중 어느 하나와 연결되고, 상기 복수개의 워드라인들의 우측에 형성된 우측 비트선택라인들은 각각 층간절연막을 사이에 두고 상기 우측 비트라인들과 수직으로 교차하며 상기 우측 비트라인들과 가까운 하나의 상기 제 2 방향으로 형성된 제어전극들 중 어느 하나와 연결된 것을 본 발명에 의한 메모리 어레이의 다른 특징으로 한다.
그리고, 상기 복수개의 비트선택라인들은 상기 복수개의 워드라인들의 좌, 우 양측으로 나누어 형성되고, 상기 복수개의 워드라인들의 좌측에 형성된 좌측 비트선택라인들은 각각 층간절연막을 사이에 두고 상기 좌측 비트라인들과 수직으로 교차하며 상기 좌측 비트라인들과 가까운 하나의 상기 제 2 방향으로 형성된 제어전극들 중 이웃한 두 개와 연결되고, 상기 복수개의 워드라인들의 우측에 형성된 우측 비트선택라인들은 각각 층간절연막을 사이에 두고 상기 우측 비트라인들과 수직으로 교차하며 상기 우측 비트라인들과 가까운 하나의 상기 제 2 방향으로 형성된 제어전극들 중 이웃한 두 개와 연결되되, 상기 좌측 비트선택라인들 및 상기 우측 비트선택라인들의 중심이 서로 엇갈리게 형성된 것을 본 발명에 의한 메모리 어레이의 다른 특징으로 한다.
그리고, 상기 복수개의 비트라인들은 상기 복수개의 워드라인들의 좌측 또는 우측에 형성되어 각각 상기 반도체 스택들의 동일한 층에 적층된 반도체층들과 연결되고, 상기 복수개의 비트선택라인들은 각각 층간절연막을 사이에 두고 상기 비트라인들과 수직으로 교차하며 상기 비트라인들과 가까운 둘의 상기 제 2 방향으로 형성된 제어전극들 중 사선으로 위치한 두 개의 제어전극들과 연결된 것을 본 발명에 의한 메모리 어레이의 다른 특징으로 한다.
상기와 같은 구성에 의하여, 본 발명에 따른 메모리 셀 스트링 스택은 상하 형성되는 셀 소자 간의 전하 저장노드(전하 저장층)가 서로 연결되지 않게 함으로써, 상하 셀 소자 간의 전하 이동을 원천 차단할 수 있는 효과가 있다.
또한, 본 발명에 따른 메모리 어레이는 수평의 제 1 방향으로 형성되는 상기 셀 스트링 스택을 수평의 제 2 방향으로 복수개 형성하며 각 셀 소자를 구동할 수 있도록 배선이 형성되도록 함으로써, 각 셀 소자가 점유하는 면적을 거의 2F2로 줄여 메모리 집적도를 높일 수 있음은 물론 이웃 셀 소자의 간섭을 근본적으로 줄여 동작의 신뢰도를 높일 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 의한 메모리 셀 스트링 스택을 이용한 메모리 어레이의 일부에 대한 평면도로, 내부 구조를 보이기 위해 xy 평면에서 수직인 z축 방향으로 적층되며 형성된 복수개의 셀 스트링 스택들의 임의 반도체층에서 수평으로 절단한 단면도이다.
도 2는 도 1의 C 부분에 해당하는 사시도로, 본 발명의 일 실시예에 의한 메모리 셀 스트링 스택 구조를 보여준다.
도 3a 및 도 3b는 도 1의 B 부분에 해당하는 사시도로, 본 발명의 일 실시예에 의한 메모리 셀 스트링 스택을 이용한 메모리 어레이 구조의 일 예를 보여주는 것으로, 서로 반도체 기판상에 매몰 절연막이 있는지 여부만 차이점이 있다.
도 4a 내지 도 4c는 본 발명에 의한 게이트 절연막 스택의 각 실시예를 보여주기 위해 도 2 또는 도 3에서 y 방향으로 배열된 제어전극들을 지나며 절단한 단면도의 일부이다.
도 5, 도 8 및 도 13은 본 발명에 의한 메모리 어레이의 구조, 컨택 및 배선의 구체적인 실시예들을 보여주기 위한 레이아웃(평면도)이다.
도 6은 도 5의 XX'선을 따라 절단한 단면도이다.
도 7은 도 5의 YY'선을 따라 절단한 단면도이다.
도 9는 도 8의 XX'선을 따라 절단한 단면도이다.
도 10은 도 8의 YY'선을 따라 절단한 단면도이다.
도 11a 및 도 11b는 도 8의 메모리 어레이로 프로그램 동작을 하는 일 예를 보여주기 위한 동작 설명도이다.
도 12a 및 도 12b는 도 8의 메모리 어레이로 리드 동작을 하는 일 예를 보여주기 위한 동작 설명도이다.
도 14는 도 13의 메모리 어레이로 프로그램 동작을 하는 일 예를 보여주기 위한 동작 설명도이다.
도 15는 도 13의 메모리 어레이로 리드 동작을 하는 일 예를 보여주기 위한 동작 설명도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 의한 메모리 셀 스트링 스택을 이용한 메모리 어레이의 일부에 대한 평면도로, 내부 구조를 보이기 위해 xy 평면에서 수직인 z축 방향으로 적층되며 형성된 복수개의 셀 스트링 스택들의 임의 반도체층에서 수평으로 절단한 단면도이다.
도 1에서 영역 A는 하나의 메모리 셀 소자가 점유하는 면적을 표시한 것이고, 영역 B는 후술되는 메모리 어레이에 관한 각 실시예의 구조를 설명하기 위해 그 일부를 나타낸 것이고, 영역 C는 메모리 어레이를 구성하는 메모리 셀 스트링 스택의 일부를 나타낸 것이고, 우측 상단에 표시된 'F'는 주어진 기술에서의 최소 선폭을 나타낸 것이다.
이하에서는 본 발명에 따른 실시예를 크게 메모리 셀 스트링 스택과 메모리 어레이로 나누어 설명한다.
[셀 스트링 스택에 관한 실시예 ]
우선, 본 발명의 일 실시예에 의한 셀 스트링 스택은, 도 1 및 도 2와 같이, 반도체 기판(1) 상에 절연막(2)과 반도체층(3)이 교대로 반복 적층되며 수평의 제 1 방향(예컨대, x 방향)으로 일정 길이를 갖도록 형성된 반도체 스택(40); 상기 반도체 스택(40)의 적어도 일 측면 상에 상기 제 1 방향(예컨대, x 방향)을 따라 일정 거리 이격되며 복수개 형성된 전하 저장층(5)을 포함한 게이트 절연막 스택들(7); 상기 각 게이트 절연막 스택 상에 형성된 복수개의 제어전극들(8); 및 상기 제어전극들 사이 및 상기 게이트 절연막 스택들 사이에 채워진 분리절연막(9)을 포함하여 구성되되, 상기 반도체 스택(40)의 상기 반도체층(3)은 상기 절연막(2)보다 폭이 작아 상기 게이트 절연막 스택들(7)이 형성되는 측면에 요홈이 형성되고, 상기 게이트 절연막 스택들(7)의 각 전하 저장층(5)은 상기 요홈에 형성되어 상하 메모리 셀 소자 간에 서로 분리된 것을 특징으로 한다.
여기서, 상기 반도체층(3)은 단결정 반도체 물질로 형성됨이 바람직하나, 다결정 또는 비정질 반도체 물질로 형성될 수도 있고, 특정 불순물이 약하게 도핑되어 있어 p형 또는 n형 반도체 바디로 기능 한다.
그리고, 상기 반도체 스택(40)은, 도 2와 같이, 반도체 기판(1) 상에 산화막과 같은 절연막(2)을 사이에 두며 복수개의 반도체층들(3)이 수직하게 반복 적층된 것으로 수평의 제 1 방향(예컨대, x 방향)으로 일정 길이를 갖도록 형성된다.
이때, 상기 반도체 스택(40)의 각 반도체층(3)은 상하로 적층된 절연막(2)보다 폭이 작아 상기 게이트 절연막 스택들(7)이 형성되는 반도체 스택(40)의 적어도 일 측면에 수평의 제 1 방향(예컨대, x 방향)으로 요홈이 형성된다. 도 2에서는 반도체 스택의 양 측면에 요홈이 형성된 것으로 도시되었으나, 일 측면에만 요홈이 형성될 수 있다.
상기 요홈에 상기 게이트 절연막 스택들(7)의 각 전하 저장층(5)이 형성되도록 하여 상하 메모리 셀 소자 간에 전하 저장층(5)이 서로 분리되도록 하여, 상하 셀 소자 간의 전하 저장노드(전하 저장층)에 저장된 전하의 이동을 원천 차단할 수 있게 된다.
즉, 상기 게이트 절연막 스택(7)은 상기 반도체 스택(40)의 적어도 일 측면 상에서 터널링 절연막(4)/전하 저장층(5)/블로킹 절연막(6), 터널링 절연막(4)/전하 저장층(5) 또는 전하 저장층(5)/블로킹 절연막(6) 순으로 적층되어 형성되는데, 도 2와 같이, 상기 반도체 스택(40)의 절연막(2) 상에는 상기 게이트 절연막 스택들(7)의 각 전하 저장층(5)이 절단되어 상기 요홈에서만 상기 전하 저장층(5)이 존재하도록 하여, 상하 메모리 셀 소자 간에 전하 저장층(5)이 서로 분리되도록 한다.
상기 게이트 절연막 스택(7)이 터널링 절연막(4)/전하 저장층(5)/블로킹 절연막(6)으로 이루어진 경우에 있어서, 상기 전하 저장층(5)이 상기 반도체 스택(40)의 절연막(2) 상에서 절단되는 구체적 실시예는 도 4a 내지 도 4c에 도시된 바와 같다.
도 4a는 상기 반도체 스택(40)의 절연막(2) 상에서 상기 게이트 절연막 스택(7) 중 터널링 절연막(4)/전하 저장층(5)이 절단된 모습을, 도 4b는 전하 저장층(5)/블로킹 절연막(6)이 절단된 모습을, 도 4c는 터널링 절연막(4)/전하 저장층(5)/블로킹 절연막(6) 모두 절단된 모습을 각각 보여주고 있다.
또한, 상기 게이트 절연막 스택(7)은, 도 2와 같이, 상기 반도체 스택(40)의 적어도 일 측면 상에 상기 제 1 방향(예컨대, x 방향)을 따라 일정 거리 이격되며 복수개 형성되어, 같은 반도체층(3) 상에 형성되는 좌우 메모리 셀 소자 간에 전하 저장층(5)이 서로 분리되도록 하여, 좌우 셀 소자 간의 전하 저장노드(전하 저장층)에 저장된 전하의 이동도 원천 차단할 수 있게 하는 것이 바람직하다.
이렇게 함으로써, 상기 전하 저장층(5)은 트랩을 가진 절연막(예컨대, 질화막)이나 나노 크기의 도트(dot)가 분산된 절연막과 같이 비전도성 물질로 형성할 수 있음은 물론 도전성 박막과 같은 전도성 물질로 형성하여 플로팅 게이트 구조를 갖는 메모리 셀 소자도 형성할 수 있게 된다.
그리고, 상기 복수개의 게이트 절연막 스택들(7) 중 적어도 어느 한 절연막(예컨대, 블로킹 절연막, 6)은 상기 반도체 스택(40)의 양측 반도체 기판(1) 상에도 연장 형성되도록 하여, 이를 통해 상기 제어전극들(8)과 상기 반도체 기판(1)이 서로 절연되도록 함이 바람직하다.
나아가, 도 3b와 같이, 상기 반도체 스택(40) 및 상기 게이트 절연막 스택들(7)과 상기 반도체 기판(1) 사이에 매몰 절연막(11)을 더 형성하여, 상기 제어전극들(8)과 인접한 반도체 기판(1)으로 인한 누설전류의 가능성을 완전히 배제시키는 것이 바람직하다.
그리고, 상기 복수개의 제어전극들(8)은 도전성 물질(예컨대, 도핑된 반도체 물질 또는 금속)로 상기 반도체 스택(40)의 적어도 일 측면 상에 상기 제 1 방향(예컨대, x 방향)을 따라 일정 거리 이격되며 수직한 방향으로 형성된 각 게이트 절연막 스택(7) 상에 형성되어, 상기 반도체 스택(40)의 각 반도체층(3)과 수직 교차하게 된다.
그 결과, 상기 각 반도체층(3)의 상기 제 1 방향(예컨대, x 방향)을 따라 상기 제어전극들(8)과 수직 교차하는 위치에 메모리 셀 소자들이 형성되어, 상기 제 1 방향(예컨대, x 방향)으로 메모리 셀 스트링을 이루게 된다.
이때, 상기 각 반도체층(3)에서 상기 제 1 방향(예컨대, x 방향)으로 메모리 셀 스트링을 이루는 메모리 셀 소자들은, 도 2와 같이, 상기 제어전극들(8) 사이의 상기 반도체층(3)에 불순물 도핑층으로 소스(3a, 3c)/드레인(3b, 3d)을 형성하여 서로 연결될 수도 있으나, 이웃 제어전극들(8)에 전기가 인가될 때 상기 반도체층(3)에 프린징 전계(fringing field)로 형성되는 반전층(inversion layer)이나 축적층(accumulation layer)으로 서로 연결되도록 할 수도 있다.
전자의 경우로 반도체층(3)에 불순물 도핑층으로 소스(3a, 3c)/드레인(3b, 3d)을 형성할 때에는, 반도체층(3)에 약하게 도핑된 불순물과 반대되는 타입으로 고농도의 불순물 도핑층이 형성하도록 한다.
또한, 상기 소스(3a, 3c)/드레인(3b, 3d)용 불순물 도핑층은 제조공정상 분리절연막(9)을 채우기 전에 하게 되는데, 각 반도체층(3) 양측으로 형성되는 불순물 도핑층들(예컨대, 3a와 3c 또는 3b와 3d)이 서로 만나게 할 필요는 없으나, 서로 만나게 되어도 마주보는 제어전극들(8)에 서로 다른 동작전압을 인가하게 되면 구분할 수 있게 되므로, 동작상 문제될 것은 없다.
다만, 상기 소스(3a, 3c)/드레인(3b, 3d)용 불순물 도핑층 형성시 이온주입후 어닐링 시간을 조절하여 상기 소스(3a, 3c)/드레인(3b, 3d)용 불순물 도핑층들이, 도 2와 같이, 제어전극들(8) 밑으로 약간 겹치게 파고들도록 형성되도록 함으로써, 이레이즈 동작시 GIDL(Gate Induced Drain Leakage)에 의하여 각 전하저장층(전하 저장노드, 5)에 저장된 것과 반대 유형의 전하를 생성하여 상기 각 전하저장층(5)에 공급할 수 있도록 함이 바람직하다.
마지막으로, 상기 분리절연막(9)은 산화막과 같은 물질로 상기 제어전극들(8) 사이 및 상기 게이트 절연막 스택들(7) 사이에 채워지게 된다.
[메모리 어레이에 관한 실시예 ]
다음은 상기 메모리 셀 스트링 스택에 관한 실시예를 이용한 메모리 어레이에 대하여 설명한다.
이는, 도 1 및 도 3a와 같이, 반도체 기판(1) 상에 각각 절연막(2)과 반도체층(3)이 교대로 반복 적층되며 수평의 제 1 방향(예컨대, x 방향)으로 일정 길이를 갖고, 수평의 제 2 방향(예컨대, y 방향)으로 일정 거리 이격되며 복수개 형성된 반도체 스택들(42, 44); 상기 각 반도체 스택(42)(44)의 적어도 일 측면 상에 상기 제 1 방향(예컨대, x 방향)을 따라 일정 거리 이격되며 복수개 형성된 전하 저장층(5)을 포함한 게이트 절연막 스택들(7); 상기 각 게이트 절연막 스택(7) 상에 상기 반도체 스택들(42, 44) 사이의 이격 공간에 형성된 복수개의 제어전극들(8); 및 상기 제어전극들(8) 사이 및 상기 게이트 절연막 스택들(7) 사이에 채워진 분리절연막(9)을 포함하여 구성되되, 상기 각 반도체 스택(42)(44)의 상기 반도체층(3)은 상기 절연막(2)보다 폭이 작아 상기 게이트 절연막 스택들(7)이 형성되는 측면에 요홈이 형성되고, 상기 게이트 절연막 스택들(7)의 각 전하 저장층(5)은 상기 요홈에 형성되어 상하 메모리 셀 소자 간에 서로 분리된 것을 특징으로 한다.
본 메모리 어레이에 관한 실시예는 상기에서 언급한 메모리 셀 스트링 스택에 관한 실시예가 그대로 이용되므로, 각 구성에 대한 설명 중 상기 메모리 셀 스트링 스택의 실시예에서 언급한 부분은 생략하고, 상기에서 언급되지 않은 구성을 중심으로 설명한다.
상기 각 반도체 스택(42)(44)은 접지라인 또는 공통소스라인과 컨택되기 위하여 적어도 일단에 상기 반도체층(3)이 수평으로 돌출되도록, 즉 테라스(terrace) 구조를 이루도록, 단차를 이루며 복수개 적층되거나(미도시), 도 6과 같이, 반도체 스택 상부로 돌출되도록 연장되며 복수개 적층된다.
도 6은 도 5의 XX'선을 따라 절단한 단면도인데, 이에 의하면, 각 반도체 스택(42)(44)의 반도체층들(3)은 반도체 스택 상부로 돌출되도록 연장되고, 각각은 컨택(13)을 통하여 선택 트랜지스터의 드레인(24)과 소정의 배선(19)으로 연결되고, 상기 선택 트랜지스터의 소스(22)는 접지라인 또는 공통소스라인과 연결되는 일 실시예를 보여준다.
상기와 같이, 선택 트랜지스터가 상기 각 반도체 스택(42)(44)의 일단에 동시 형성되도록 함이 바람직하다.
도 6에서 미설명된 도면부호 23은 선택 트랜지스터의 게이트 절연막, 17은 선택 트랜지스터의 게이트, 16은 소스 컨택, 18은 드레인 컨택, 25는 분리 절연막, 12는 비트라인, 10은 워드라인, 그리고 27은 층간 절연막이다.
상기 실시예에 의한 메모리 어레이에 있어서, 상기 각 반도체 스택(42)(44)의 각 반도체층(3) 및 상기 제어전극들(8)이 연결되는 배선의 구체적 실시예들을 도 5, 도 8 및 도 13을 참조하며 설명하면 하기와 같다.
먼저, 도 5, 도 8 및 도 13에 공통적으로 도시된 바와 같이, 상기 각 반도체 스택의 각 반도체층(3)은 일단에 상기 제 1 방향(예컨대, 도 5의 XX' 방향, 도 2의 x 방향)으로 일정 거리 이격되며 상기 제 2 방향(예컨대, 도 5의 YY' 방향, 도 2의 y 방향)으로 형성된 복수개의 비트라인들(BL) 중 어느 하나와 전기적으로 연결되고, 타단에 선택 트랜지스터를 통하여 접지되고, 상기 제어전극들(8)은 상기 비트라인들(BL)과 가까운 하나 또는 둘의 상기 제 2 방향으로 형성된 것을 제외하고, 각각 상기 제 2 방향으로 형성된 복수개의 워드라인들(WL) 중 어느 하나와 전기적으로 연결되고, 상기 비트라인들(BL)과 가까운 하나 또는 둘의 상기 제 2 방향으로 형성된 제어전극들(8)은 각각 상기 제 2 방향으로 일정 거리 이격되며 상기 제 1 방향으로 형성된 복수개의 비트선택라인들(BSL) 중 어느 하나와 전기적으로 연결된다.
여기서, 상기 각 비트라인(BL) 및 상기 선택 트랜지스터와 연결되는 상기 각 반도체층(3)의 양단은, 도 6 및 도 9에 도시된 바와 같이, 나머지 각 메모리 셀 소자의 바디를 이루는 부분에 도핑된 불순물과 반대되는 타입의 불순물이 고농도로 도핑된 연결용 불순물 도핑층(3e)이 더 형성될 수 있는데, 이 경우 각 메모리 셀 소자의 바디는 플로팅 되게 된다.
구체적으로, 도 5 및 도 6과 같이, 상기 복수개의 비트라인들(BL)은 상기 복수개의 워드라인들(WL)의 좌, 우 양측으로 나누어 형성되고, 상기 복수개의 워드라인들(WL)의 좌측에 형성된 좌측 비트라인들(BL)은 각각 짝수 번째 반도체 스택들의 동일한 층에 적층된 반도체층들(3)과 연결되고, 상기 복수개의 워드라인들(WL)의 우측에 형성된 우측 비트라인들(BL)은 각각 홀수 번째 반도체 스택들의 동일한 층에 적층된 반도체층들(3)과 연결될 수 있다.
여기서, 상기 복수개의 비트선택라인들(BSL)은, 도 5 및 도 7과 같이, 상기 복수개의 워드라인들(WL)의 좌, 우 양측으로 나누어 형성되고, 상기 복수개의 워드라인들의 좌측에 형성된 좌측 비트선택라인들(BSL, 15)은 각각 층간절연막(27)을 사이에 두고 상기 좌측 비트라인들(12)과 수직으로 교차하며 상기 좌측 비트라인들(12)과 가까운 하나의 상기 제 2 방향으로 형성된 제어전극들(8) 중 어느 하나와 연결되고, 상기 복수개의 워드라인들(WL)의 우측에 형성된 우측 비트선택라인들(BSL, 21)은 각각 층간절연막(27)을 사이에 두고 상기 우측 비트라인들(BL)과 수직으로 교차하며 상기 우측 비트라인들(BL)과 가까운 하나의 상기 제 2 방향으로 형성된 제어전극들(8) 중 어느 하나와 연결될 수 있다.
도 5에서 각 비트라인(BL)이 동일한 층에 적층된 반도체층들(3)과 전기적으로 연결되는 부분은 각 비트라인(BL) 상에 실선으로 컨택 표시(14)를 하였고, 각 비트라인(BL) 하측에서 각 반도체층(3)이 선택 트랜지스터의 드레인(24)과 소정의 배선(19)으로 연결되는 부분은 각 비트라인(BL) 상에 점선으로 컨택 표시(13)를 하였다.
다른 배선의 예로, 도 8 내지 도 10과 같이, 상기 복수개의 비트선택라인들BSL)은 상기 복수개의 워드라인들(WL)의 좌, 우 양측으로 나누어 형성되고, 상기 복수개의 워드라인들(WL)의 좌측에 형성된 좌측 비트선택라인들(28)은 각각 층간절연막(27)을 사이에 두고 상기 좌측 비트라인들(12)과 수직으로 교차하며 상기 좌측 비트라인들(12)과 가까운 하나의 상기 제 2 방향으로 형성된 제어전극들(8) 중 이웃한 두 개와 연결되고, 상기 복수개의 워드라인들(WL)의 우측에 형성된 우측 비트선택라인들(29)은 각각 층간절연막(27)을 사이에 두고 상기 우측 비트라인들(20)과 수직으로 교차하며 상기 우측 비트라인들(20)과 가까운 하나의 상기 제 2 방향으로 형성된 제어전극들(8) 중 이웃한 두 개와 연결되되, 상기 좌측 비트선택라인들(28) 및 상기 우측 비트선택라인들(29)의 중심이 서로 엇갈리게 형성되도록 할 수 있다.
도 8에서도 각 비트라인(BL)이 동일한 층에 적층된 반도체층들(3)과 전기적으로 연결되는 부분은 각 비트라인(BL) 상에 실선으로 컨택 표시(14)를 하였고, 각 비트라인(BL) 하측에서 각 반도체층(3)이 선택 트랜지스터의 드레인(24)과 소정의 배선(19)으로 연결되는 부분은 각 비트라인(BL) 상에 점선으로 컨택 표시(13)를 하였다.
도 8과 같이 배선이 형성되었을 때, 프로그램 동작은 도 11a 및 도 11b와 같이, 리드 동작은 도 12a 및 도 12b와 같이 실시할 수 있다.
즉, 도 11a에서 특정 메모리 셀 소자(31)를 프로그램시키기 위하여, 접지라인 또는 공통소스라인과 연결되는 양측의 모든 선택 트랜지스터들의 게이트에는 채널이 형성되지 않을 오프(off) 전압을 인가하고, 상기 특정 메모리 셀 소자(31)가 형성되는 반도체층(3)이 포함된 반도체 스택 위를 지나는 비트선택라인(28a)은 이에 연결된 제어전극들(8)과 접하는 반도체층(3)에 채널이 형성될 정도로 온(on) 전압을 인가하고 좌측 나머지 비트선택라인들(28b) 또는 모든 나머지 비트선택라인들(28b, 29)은 오프(off) 전압을 인가한다.
상기 상태에서 상기 특정 메모리 셀 소자(31)가 형성된 반도체층(3)의 연결용 불순물 도핑층과 전기적으로 연결된 비트라인(12a)을 선택하여 기준 전압(Vref, 예컨대 접지)을 인가하고 나머지 비트라인들(12b, 12c, 12d, 20)은 플로팅 시킨 다음, 상기 특정 메모리 셀 소자(31)의 게이트를 형성하는 제어전극들(8)과 전기적으로 연결된 워드라인(10a)을 선택하여 프로그램 전압(Vpgm)을 인가하고 나머지 워드라인들(10b)은 턴 온(turn on)될 정도의 패스전압(Vpass)을 인가한다.
상기와 같이 동작시킬 때, 선택된 비트라인(12a)에 함께 연결된 메모리 셀 소자(33)의 반도체층에는 오프 전압이 인가된 비트선택라인(28b)에 의하여 채널이 형성하지 않게 되므로(도 11a에서 'X'로 표시됨), 상기 메모리 셀 소자(33)에는 프로그램되지 않게 된다.
그리고, 상기 특정 메모리 셀 소자(31)와 이웃한 메모리 셀 소자(32)를 프로그램시키고자 할 경우에는, 도 11b와 같이, 동작시키면 되고, 구체적인 방법은 상기 특정 메모리 셀 소자(31)를 프로그램시킬 경우와 동일하다.
한편, 도 12a에서 특정 메모리 셀 소자(31)를 리드(읽기) 하기 위해서는, 선택 트랜지스터들은 모두 온(on) 전압을 인가하고, 우측 비트선택라인들은 모두 온(on) 전압을 인가하고, 좌측 비트선택라인들은 상기 특정 메모리 셀 소자(31)가 형성되는 반도체층(3)이 포함된 반도체 스택 위를 지나는 비트선택라인(28a)만 온(on) 전압을, 나머지(28b)는 오프(off) 전압을 각각 인가한다.
상기 상태에서 상기 특정 메모리 셀 소자(31)가 형성된 반도체층(3)의 연결용 불순물 도핑층과 전기적으로 연결된 비트라인(12a)을 선택하여 리드 전압(Vread)을 인가하고 나머지 비트라인들(12b, 12c, 12d, 20)은 플로팅 시킨 다음, 상기 특정 메모리 셀 소자(31)의 게이트를 형성하는 제어전극들(8)과 전기적으로 연결된 워드라인(10a)을 선택하여 특정 전압(Vsel)을 인가하고 나머지 워드라인들(10b)은 턴 온(turn on)될 정도의 전압(Vunsel)을 인가한다.
상기와 같이 동작시킬 때, 선택된 비트라인(12a)에 함께 연결된 메모리 셀 소자(33)의 반도체층에는 오프 전압이 인가된 비트선택라인(28b)에 의하여 채널이 형성하지 않게 되므로(도 12a에서 'X'로 표시됨), 상기 메모리 셀 소자(33)에는 리드 전류가 흐르지 않게 된다.
그리고, 상기 특정 메모리 셀 소자(31)와 이웃한 메모리 셀 소자(32)를 리드(읽기) 하고자 할 경우에는, 도 12b와 같이, 동작시키면 되고, 구체적인 방법은 상기 특정 메모리 셀 소자(31)를 리드(읽기) 할 경우와 동일하다.
상기와 같이, 도 8과 같은 배선 구조에서 프로그램 동작을 시킬 경우, 도 11a 및 도 11b와 같이, 각 반도체층(3)의 양측에 형성된 게이트 절연막 스택들(7)의 각 전하 저장층(5)에 전자를 넣게 되고, 리드 동작의 경우에도, 도 12a 및 도 12b와 같이, 각 반도체층(3)의 양측의 전하 저장층들(5)에 저장된 상태를 센싱하게 된다. 따라서, 이 경우 각 메모리 셀 소자는 반도체층(3)을 바디로 하고 전하 저장층(5) 및 게이트를 각각 2개 갖는 구조로 동작하게 된다.
한편, 도 5와 같은 배선 구조에서 동작시킬 경우, 각 메모리 셀 소자는 반도체층(3)을 바디로 하고 하나의 전하 저장층(5)과 하나의 게이트(제어전극: 8)를 갖는 구조로 동작시킬 수 있으므로, 집적도 측면에서 도 5와 같이 배선 구조를 형성함이 보다 바람직하나, 각 비트선택라인(BSL)을 구동하기 위한 수단이 더 증가되는 단점이 있다.
또 다른 배선의 예로, 도 13과 같이, 상기 복수개의 비트라인들(BL, 36)은 상기 복수개의 워드라인들(WL)의 좌측 또는 우측에 형성되어 각각 상기 반도체 스택들의 동일한 층에 적층된 반도체층들(3)과 연결되고, 상기 복수개의 비트선택라인들(BSL)은 각각 층간절연막을 사이에 두고 상기 비트라인들(36)과 수직으로 교차하며 상기 비트라인들과 가까운 둘의 상기 제 2 방향으로 형성된 제어전극들(8) 중 사선으로 위치한 두 개의 제어전극들(8a, 8b)과 연결될 수 있다.
도 13과 같이 배선이 형성되었을 때, 프로그램 동작은 도 14와 같이, 리드 동작은 도 15와 같이 실시할 수 있다.
즉, 도 14에서 특정 메모리 셀 소자(32)를 프로그램시키기 위하여, 접지라인 또는 공통소스라인과 연결되는 모든 선택 트랜지스터들의 게이트에는 채널이 형성되지 않을 오프(off) 전압을 인가하고, 상기 특정 메모리 셀 소자(31)가 형성되는 반도체층(3)이 포함된 반도체 스택 아래로 이웃한 비트선택라인(35d)은 이에 사선으로 연결된 제어전극들(8)과 접하는 반도체층(3)에 채널이 형성될 정도로 온(on) 전압을 인가하고 나머지 비트선택라인들(35a, 35b, 35c, 35e, 35f)은 오프(off) 전압을 인가한다.
상기 상태에서 상기 특정 메모리 셀 소자(32)가 형성된 반도체층(3)의 연결용 불순물 도핑층과 전기적으로 연결된 비트라인을 선택하여 기준 전압(Vref, 예컨대 접지)을 인가하고 나머지 비트라인들은 플로팅 시킨 다음, 상기 특정 메모리 셀 소자(32)의 게이트를 형성하는 제어전극들(8)과 전기적으로 연결된 워드라인(10a)을 선택하여 프로그램 전압(Vpgm)을 인가하고 나머지 워드라인들(10b)은 턴 온(turn on)될 정도의 패스전압(Vpass)을 인가한다.
상기와 같이 동작시킬 때, 선택된 비트라인에 함께 연결된 메모리 셀 소자들의 각 반도체층에는 오프 전압이 인가된 비트선택라인에 의하여 채널이 형성하지 않게 되므로(도 14에서 'X'로 표시됨), 이들 메모리 셀 소자에는 프로그램되지 않게 된다.
한편, 도 15에서 특정 메모리 셀 소자(32)를 리드(읽기) 하기 위해서는, 선택 트랜지스터들 중 상기 특정 메모리 셀 소자(32)가 형성되는 반도체층(3)이 연결된 선택 트랜지스터(17c)만 온(on) 전압을 인가하고 나머지 선택 트랜지스터들(17a, 17b, 17d, 17e)은 오프(off) 전압을 인가하고, 비트선택라인들(35a, 35b, 35c, 35d, 35e, 35f)은 모두 온(on) 전압을 인가한다.
상기 상태에서 상기 특정 메모리 셀 소자(32)가 형성된 반도체층(3)의 연결용 불순물 도핑층과 전기적으로 연결된 비트라인(36a)을 선택하여 리드 전압(Vread)을 인가하고 나머지 비트라인들(36b, 36c, 36d)은 플로팅 시킨 다음, 상기 특정 메모리 셀 소자(32)의 게이트를 형성하는 제어전극들(8)과 전기적으로 연결된 워드라인(10a)을 선택하여 특정 전압(Vsel)을 인가하고 나머지 워드라인들(10b)은 턴 온(turn on)될 정도의 전압(Vunsel)을 인가한다.
상기와 같이 동작시킬 때, 선택된 비트라인(36a)에 함께 연결된 메모리 셀 소자들의 각 반도체층에는 오프 전압이 인가된 선택 트랜지스터들(17a, 17b, 17d, 17e)에 의하여 전도 경로가 형성되지 않게 된다.
1: 반도체 기판
2: 절연막
3: 반도체층
4: 터널링 절연막
5: 전하 저장층
6: 블로킹 절연막
7; 게이트 절연막 스택
8: 제어전극
9: 분리절연막
10: 워드라인
12, 20, 36: 비트라인
11: 매몰절연막
13: 반도체층과 선택 트랜지스터의 드레인 컨택
14, 37: 반도체층과 비트라인 컨택
15, 21, 28, 29, 35: 비트선택라인
16: 선택 트랜지스터의 소스와 접지라인 컨택
17: 선택 트랜지스터
40, 42, 44: 반도체 스택

Claims (18)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 반도체 기판 상에 각각 절연막과 반도체층이 교대로 반복 적층되며 수평의 제 1 방향으로 일정 길이를 갖고, 수평의 제 2 방향으로 일정 거리 이격되며 복수개 형성된 반도체 스택들;
    상기 각 반도체 스택의 적어도 일 측면 상에 상기 제 1 방향을 따라 일정 거리 이격되며 복수개 형성된 전하 저장층을 포함한 게이트 절연막 스택들;
    상기 각 게이트 절연막 스택 상에 상기 반도체 스택들 사이의 이격 공간에 형성된 복수개의 제어전극들; 및
    상기 제어전극들 사이 및 상기 게이트 절연막 스택들 사이에 채워진 분리절연막을 포함하여 구성되되,
    상기 각 반도체 스택의 각 반도체층은 일단에 상기 제 1 방향으로 일정 거리 이격되며 상기 제 2 방향으로 형성된 복수개의 비트라인들 중 어느 하나와 전기적으로 연결되고, 타단에 선택 트랜지스터를 통하여 접지되고,
    상기 제어전극들은 상기 비트라인들과 가까운 하나 또는 둘의 상기 제 2 방향으로 형성된 것을 제외하고, 각각 상기 제 2 방향으로 형성된 복수개의 워드라인들 중 어느 하나와 전기적으로 연결되고,
    상기 비트라인들과 가까운 하나 또는 둘의 상기 제 2 방향으로 형성된 제어전극들은 각각 상기 제 2 방향으로 일정 거리 이격되며 상기 제 1 방향으로 형성된 복수개의 비트선택라인들 중 어느 하나와 전기적으로 연결된 것을 특징으로 하는 메모리 어레이.
  8. 제 7 항에 있어서,
    상기 게이트 절연막 스택들은 상기 각 반도체 스택의 양 측면 상에 상기 제 1 방향을 따라 일정 거리 이격되며 복수개 형성된 것을 특징으로 하는 메모리 어레이.
  9. 제 8 항에 있어서,
    상기 각 반도체 스택 및 상기 게이트 절연막 스택들과 상기 반도체 기판 사이에 매몰 절연막이 더 형성된 것을 특징으로 하는 메모리 어레이.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 각 반도체 스택의 상기 반도체층은 상기 절연막보다 폭이 작아 상기 게이트 절연막 스택들이 형성되는 측면에 요홈이 형성되고,
    상기 각 게이트 절연막 스택은 상기 요홈 상에 터널링 절연막/상기 전하 저장층/블로킹 절연막으로 형성되고,
    상기 전하 저장층은 도전성 박막, 트랩을 가진 절연막, 나노 크기의 도트(dot)가 분산된 절연막 중 어느 하나로, 상기 요홈에 형성되어 상하 메모리 셀 소자 간에 서로 분리된 것을 특징으로 하는 메모리 어레이.
  11. 제 10 항에 있어서,
    상기 반도체층의 상기 제 1 방향을 따라 상기 제어전극들과 교차하는 위치에 메모리 셀 소자들이 형성되고,
    상기 메모리 셀 소자들은 상기 반도체층에 상기 제어전극들로부터의 프린징 전계(fringing field)에 의해 형성되는 반전층(inversion layer)이나 축적층(accumulation layer)으로 서로 연결되어 메모리 셀 스트링을 이루는 것을 특징으로 하는 메모리 어레이.
  12. 제 10 항에 있어서,
    상기 반도체층의 상기 제 1 방향을 따라 상기 제어전극들과 교차하는 위치에 메모리 셀 소자들이 형성되고,
    상기 메모리 셀 소자들은 상기 제어전극들 사이의 상기 반도체층에 불순물 도핑층으로 소스/드레인이 형성되어 서로 연결되며 메모리 셀 스트링을 이루는 것을 특징으로 하는 메모리 어레이.
  13. 제 12 항에 있어서,
    상기 각 반도체 스택은 적어도 일단에 상기 반도체층이 수평으로 돌출되도록 단차를 이루며 복수개 적층되거나, 반도체 스택 상부로 돌출되도록 연장되며 복수개 적층된 것을 특징으로 하는 메모리 어레이.
  14. 삭제
  15. 제 7 항에 있어서,
    상기 복수개의 비트라인들은 상기 복수개의 워드라인들의 좌, 우 양측으로 나누어 형성되고,
    상기 복수개의 워드라인들의 좌측에 형성된 좌측 비트라인들은 각각 짝수 번째 반도체 스택들의 동일한 층에 적층된 반도체층들과 연결되고,
    상기 복수개의 워드라인들의 우측에 형성된 우측 비트라인들은 각각 홀수 번째 반도체 스택들의 동일한 층에 적층된 반도체층들과 연결된 것을 특징으로 하는 메모리 어레이.
  16. 제 15 항에 있어서,
    상기 복수개의 비트선택라인들은 상기 복수개의 워드라인들의 좌, 우 양측으로 나누어 형성되고,
    상기 복수개의 워드라인들의 좌측에 형성된 좌측 비트선택라인들은 각각 층간절연막을 사이에 두고 상기 좌측 비트라인들과 수직으로 교차하며 상기 좌측 비트라인들과 가까운 하나의 상기 제 2 방향으로 형성된 제어전극들 중 어느 하나와 연결되고,
    상기 복수개의 워드라인들의 우측에 형성된 우측 비트선택라인들은 각각 층간절연막을 사이에 두고 상기 우측 비트라인들과 수직으로 교차하며 상기 우측 비트라인들과 가까운 하나의 상기 제 2 방향으로 형성된 제어전극들 중 어느 하나와 연결된 것을 특징으로 하는 메모리 어레이.
  17. 제 15 항에 있어서,
    상기 복수개의 비트선택라인들은 상기 복수개의 워드라인들의 좌, 우 양측으로 나누어 형성되고,
    상기 복수개의 워드라인들의 좌측에 형성된 좌측 비트선택라인들은 각각 층간절연막을 사이에 두고 상기 좌측 비트라인들과 수직으로 교차하며 상기 좌측 비트라인들과 가까운 하나의 상기 제 2 방향으로 형성된 제어전극들 중 이웃한 두 개와 연결되고,
    상기 복수개의 워드라인들의 우측에 형성된 우측 비트선택라인들은 각각 층간절연막을 사이에 두고 상기 우측 비트라인들과 수직으로 교차하며 상기 우측 비트라인들과 가까운 하나의 상기 제 2 방향으로 형성된 제어전극들 중 이웃한 두 개와 연결되되,
    상기 좌측 비트선택라인들 및 상기 우측 비트선택라인들의 중심이 서로 엇갈리게 형성된 것을 특징으로 하는 메모리 어레이.
  18. 제 7 항에 있어서,
    상기 복수개의 비트라인들은 상기 복수개의 워드라인들의 좌측 또는 우측에 형성되어 각각 상기 반도체 스택들의 동일한 층에 적층된 반도체층들과 연결되고,
    상기 복수개의 비트선택라인들은 각각 층간절연막을 사이에 두고 상기 비트라인들과 수직으로 교차하며 상기 비트라인들과 가까운 둘의 상기 제 2 방향으로 형성된 제어전극들 중 사선으로 위치한 두 개의 제어전극들과 연결된 것을 특징으로 하는 메모리 어레이.
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* Cited by examiner, † Cited by third party
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KR20180042731A (ko) * 2016-10-18 2018-04-26 부산대학교 산학협력단 저항 변화 메모리 장치 및 이의 제조 방법

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