KR20130021698A - 수직 구조의 메모리셀을 구비한 비휘발성메모리장치 및 그 제조 방법 - Google Patents

수직 구조의 메모리셀을 구비한 비휘발성메모리장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 기판의 면적에 제한을 받지 않고, 메모리셀의 개수를 2배 이상 증가시킬 수 있는 비휘발성 메모리장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 비휘발성메모리장치 제조 방법은 버퍼층이 형성된 반도체기판 상에 도전층, 제1절연층 및 제2절연층을 번갈아 적층하여 적층구조물을 형성하는 단계; 상기 적층구조물을 식각하여 제1오픈부에 의해 분리되는 복수의 게이트전극를 형성하는 단계; 상기 제1오픈부는 매립하는 제3절연층을 형성하는 단계; 상기 제3절연층을 선택적으로 식각하여 제2오픈부를 형성하는 단계; 상기 제2오픈부 측벽에 노출되어 있는 제2절연층을 제거하여 제3오픈부를 형성하는 단계; 상기 제3오픈부를 포함한 전면에 전하트랩유전층을 형성하는 단계; 및 상기 전하트랩유전층 상에 제2오픈부 및 제3오픈부를 매립하여 접합층 및 셀채널층을 형성하는 단계를 포함하며, 상술한 본 발명은 실리콘 기판의 면적과 패터닝 한계에 무관하게 동일 면적에 메모리 밀도를 획기적으로 증가시킬 수 있고, 또한, 메모리 게이트전극의 수를 증가시킴으로 인해 메모리 집적도를 추가로 증가 시킬 수 있어 단위 비트당 제조 원가를 획기적으로 개선할 수 있다.

Description

수직 구조의 메모리셀을 구비한 비휘발성메모리장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE WITH VERTICAL MEMORY CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치 및 그 제조 방법에 관한 것으로서, 특히 비휘발성메모리장치 및 그 제조 방법에 관한 것이다.
단결정 실리콘 기판 위에 단층(Single layer)의 메모리셀(Memory cell)을 제작하여 패터닝 한계와 패키지 한계에 의해 메모리 밀도(Memory density)가 결정되었다. 또한, 패키지 한계를 극복하기 위해 패턴 크기를 지속적으로 감소시켜 메모리 밀도를 증가시키고 있다.
하지만, 패터닝 기술이 일정 부분 한계에 도달함에 따라 메모리 밀도가 제한되고 시장에서 지속적인 메모리 밀도 증가를 요구하고 있는 상황에서 단결정 실리콘 기판 상에 단층의 메모리셀을 형성하는 경우에는 시장의 요구를 만족 시킬 수 없게 되었다. 메모리 밀도는 단위면적 당 형성되는 메모리셀의 갯수를 의미한다.
본 발명은 기판의 면적에 제한을 받지 않고, 메모리셀의 개수를 2배 이상 증가시킬 수 있는 비휘발성 메모리장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 비휘발성메모리장치는 반도체기판에 대해 수직방향으로 적층되고 제1방향으로 연장된 복수의 게이트; 및 상기 반도체기판 상에서 상기 게이트와 교차하는 제2방향으로 연장된 제1영역과 상기 복수의 게이트 사이에 형성된 제2영역을 갖는 복수의 접합층을 포함하는 것을 특징으로 한다.
또한, 본 발명의 비휘발성메모리장치는 반도체기판에 대해 수직방향으로 교대로 적층되고 제1방향으로 연장된 복수의 셀채널층과 복수의 게이트; 및 상기 반도체기판 상에서 상기 게이트와 교차하는 제2방향으로 연장되며 상기 셀채널층과 연결된 복수의 접합층을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 비휘발성메모리장치 제조 방법은 버퍼층이 형성된 반도체기판 상에 도전층, 제1절연층 및 제2절연층을 번갈아 적층하여 적층구조물을 형성하는 단계; 상기 적층구조물을 식각하여 제1오픈부에 의해 분리되는 복수의 게이트를 형성하는 단계; 상기 제1오픈부는 매립하는 제3절연층을 형성하는 단계; 상기 제3절연층을 선택적으로 식각하여 제2오픈부를 형성하는 단계; 상기 제2오픈부 측벽에 노출되어 있는 제2절연층을 제거하여 제3오픈부를 형성하는 단계; 상기 제3오픈부를 포함한 전면에 전하트랩유전층을 형성하는 단계; 및 상기 전하트랩유전층 상에 제2오픈부 및 제3오픈부를 매립하여 접합층 및 셀채널층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 비휘발성메모리장치 제조 방법은 버퍼층이 형성된 반도체기판 상에 제1도전층, 제1절연층 및 제2절연층을 번갈아 적층하여 적층구조물을 형성하는 단계; 상기 적층구조물을 식각하여 제1오픈부에 의해 분리되는 복수의 게이트를 형성하는 단계; 상기 제1오픈부는 매립하는 제3절연층을 형성하는 단계; 상기 제3절연층을 선택적으로 식각하여 제2오픈부를 형성하는 단계; 상기 제2오픈부 측벽에 노출되어 있는 제2절연층을 제거하여 제3오픈부를 형성하는 단계; 상기 제3오픈부를 포함한 전면에 전하트랩유전층을 형성하는 단계; 상기 전하트랩유전층 상에 제2오픈부 및 제3오픈부를 매립하는 제2도전층을 형성하는 단계; 상기 제2오픈부가 다시 오픈되도록 상기 제2도전층을 제거하여 상기 제3오픈부를 매립하는 셀채널층을 형성하는 단계; 및 상기 제2오픈부를 매립하는 제3도전층을 형성하여 접합층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 실리콘 기판의 면적과 패터닝 한계에 무관하게 동일 면적에 메모리 밀도를 획기적으로 증가시킬 수 있다.
또한, 메모리 게이트의 수를 증가시킴으로 인해 메모리 집적도를 추가로 증가시킬 수 있어 단위 비트당 제조 원가를 획기적으로 개선할 수 있다.
도 1은 본 발명의 제1실시예에 따른 비휘발성메모리장치의 등가회로도이다.
도 2는 본 발명의 제1실시예에 따른 비휘발성메모리장치의 평면도이다.
도 3a 내지 도 3j는 도 2의 A-A'선에 따른 비휘발성 메모리 장치 제조 방법을 도시한 도면이다.
도 4a 내지 도 4i는 도 2의 B-B'선에 따른 비휘발성 메모리 장치 제조 방법을 도시한 도면이다.
도 5a는 본 발명의 제1실시예에 따른 접합층 및 셀채널층을 도시한 평면도이다.
도 5b는 본 발명의 제1실시예에 따른 접합층 및 셀채널층의 변형예를 도시한 평면도.
도 6 및 도 7은 본 발명의 제1실시예에 따른 비휘발성메모리장치를 도시한 사시도이다.
도 8a 내지 도 8e는 본 발명의 제2실시예에 따른 비휘발성 메모리 장치 제조 방법을 도시한 도면이다.
도 9는 본 발명의 제2실시예에 따른 접합층 및 셀채널층을 도시한 평면도이다.
도 10 및 도 11은 본 발명의 제2실시예에 따른 비휘발성메모리장치를 도시한 사시도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 실리콘 기판과 수직한 방향으로 메모리 셀을 형성하므로써, 즉 메모리 셀을 복층 구조로 형성하여 메모리 밀도 증가를 이루는 메모리 장치에 적용된다.
이하, 실시예는 플래시 메모리에 관한 것으로서, 특히 ORNAND형 플래시 메모리를 예로 설명한다. ORNAND형 플래시 메모리는 NROM이라고도 일컫는다.
도 1은 본 발명의 제1실시예에 따른 비휘발성메모리장치의 등가회로도이다. 특히, ORNAND 형 플래시 메모리의 등가회로도이다.
도 1을 참조하면, 메모리 셀 어레이에서 각 메모리셀은 제어 게이트로서 역할하는 워드라인(Word Line)에 연결되어 있으며 메모리셀의 쌍은 공통 비트라인(AO, A1)을 공유한다. 예를 들어, 도시된 예제에서, 메모리셀 어레이의 일단에는 선택트랜지스터(Select Tr)가 연결된다.
워드라인 전압 및 비트라인 연결에 따라, 메모리셀은 양단의 위치에서 비트들을 쓰기, 읽기, 그리고 소거할 수 있다. 워드라인에 가해지는 전압에 부가하여, 예컨데 일단의 위치에서 비트(예컨데, 셀의 "A" 비트)를 읽는 것은 비트라인(A1)으로의 드레인 및 비트라인(A0)으로의 소스의 연결을 통해 이뤄진다. 이와 유사하게, 타단의 위치에서 비트(예컨데, 셀의 "B"비트)를 읽는것은 비트라인(A0)로의 드레인 및 비트라인(A1)로의 소스의 연결을 통해서 이루어진다. 다중 비트들의 저장은 적어도 부분적으로는 비트라인 및 워드라인 사이에 위치하는 전하트랩유전층에 의해 만들어질 수 있다. 전하트랩유전층은 전하트랩층(예컨대 질화물질)을 사이에 끼고 있는 다중 유전층(예컨대, 산화물질)을 포함한다. 그 층이 적층구조로 이루어져 있기 때문에, 전하트랩유전층은 ONO층(산화층, 질화층, 산화층)으로 언급된다.
도 2는 본 발명의 제1실시예에 따른 비휘발성메모리장치의 평면도이다.
도 2를 참조하면, 제1방향으로 연장되고 수직방향으로 적층된 복수의 게이트전극(도면부호 생략), 게이트전극과 교차하는 제2방향으로 연장된 접합층(111A), 복수의 게이트전극 사이에 형성된 셀채널층(111B)을 포함한다. 후술하겠지만, 게이트전극은 반도체 기판 상에서 수직방향으로 복수개가 적층되며, 복수의 게이트전극 사이에 판형상의 셀채널층(111B)이 위치한다. 셀채널층(11B)과 게이트전극이 중첩되므로 게이트전극의 도면부호를 생략한다. 접합층(111A)은 반도체기판 상에서 수직방향으로 연장된 필라 형상을 갖고 셀채널층(111B)과 연결된다. 도면부호 '105'는 게이트전극 사이에 형성된 기둥이다. 기둥(105)은 질화물질이다. 기둥(105)은 셀채널층(111B) 하나에 하나만 형성될 수도 있다. 접합층(111A) 및 게이트전극과 교차하는 방향으로 선택트랜지스터의 게이트전극(113)이 형성된다.
도 3a 내지 도 3j는 도 2의 A-A'선에 따른 비휘발성 메모리 장치 제조 방법을 도시한 도면이다. 도 4a 내지 도 4i는 도 2의 B-B'선에 따른 비휘발성 메모리 장치 제조 방법을 도시한 도면이다.
도 3a 및 도 4a에 도시된 바와 같이, 반도체 기판(101) 상에 버퍼층(102)을 형성한다. 반도체 기판(101)은 단결정 실리콘 기판을 포함한다. 버퍼층(102)은 실리콘산화층 등의 산화층을 이용하여 형성할 수 있다.
버퍼층(102) 상에 적층구조물(Stack layer)을 형성한다. 적층구조물은 복수의 절연층(Insulation layer)과 복수의 도전층(Conductive layer)을 적층하여 형성한다. 예컨대, 적층구조물은 제1도전층(103A, 103B, 103C, 103D), 제1절연층(104A, 104B, 104C, 104D) 및 제2절연층(105A, 105B, 105C)을 적층하여 형성한다. 제1절연층(104A, 104B, 104C, 104D)은 실리콘산화층 등의 산화층을 포함한다. 제2절연층(105A, 105B, 105C)은 실리콘질화층(Silicon nitride) 등의 질화층을 포함한다. 제1도전층(103A, 103B, 103C, 103D)은 다결정 실리콘층(Polysilicon)을 포함한다. 제1도전층(103A, 103B, 103C, 103D), 제1절연층(104A, 104B, 104C, 104D) 및 제2절연층(105A, 105B, 105C)을 조합하여 적층할 때, 최하부층은 제1도전층(103A)이 형성되도록 하고, 최상부층은 제1절연층(104D)이 형성되도록 한다.
제1도전층(103A, 103B, 103C, 103D)은 게이트전극(Gate electrode)의 역할을 한다. 즉, 제1도전층(103A, 103B, 103C, 103D)은 제어게이트전극(Control gate electrode) 또는 워드라인(Wordline)이 된다. 제1도전층(103A, 103B, 103C, 103D)은 다결정 실리콘 외에 금속을 사용하거나, 또는 다결정 실리콘과 금속산화물을 복합하여 사용할 수 있다. 또한, 제1도전층(103A, 103B, 103C, 103D)은 금속실리사이드와 같은 금속화합물(CoSix, NiSix 등)을 사용한다. 제1도전층(103A, 103B, 103C, 103D)이 다결정 실리콘인 경우, 저항 감소를 위해 국부 영역을 개방하여 금속화합물(CoSix, NiSix 등)을 형성할 수 있다. 이는 후속 제1오픈부 형성후에 진행한다.
바람직하게, 제1도전층(103A, 103B, 103C, 103D), 제1절연층(104A, 104B, 104C, 104D) 및 제2절연층(105A, 105B, 105C)이 번갈아가며 수직방향으로 적층된다. 일예로, 제1도전층, 제1절연층 및 제2절연층의 순서로 번갈아 수회 적층하되, 최상부층에서는 제1절연층(104D)이 위치하도록 한다. 제1도전층(103A, 103B, 103C, 103D)과 제1절연층(104A, 104B, 104C, 104D)이 4회 적층되고, 제2절연층(105A, 105B, 105C)은 3회 적층된다. 제1도전층(103A, 103B, 103C, 103D), 제1절연층(104A, 104B, 104C, 104D) 및 제2절연층(105A, 105B, 105C)이 각각 다결정실리콘층, 산화층, 질화층을 포함하므로, 적층구조물은 Poly-Si/Oxide/Nitride/Poly-Si/Oxide/Nitride/Poly-Si/Oxide/Nitride/Poly-Si/Oxide의 적층구조가 된다. 제1도전층(103A, 103B, 103C, 103D)의 적층 횟수는 메모리셀의 갯수와 동일하게 한다. 즉, 제1도전층(103A, 103B, 103C, 103D)이 4회 적층되면, 수직방향으로 형성되는 메모리셀은 4개가 된다.
도 3b 및 도 4b에 도시된 바와 같이, 적층구조물을 국부적으로 식각하여 제1오픈부(106)를 형성한다. 제1오픈부(106)는 게이트전극을 분리하기 위한 공간으로서 트렌치 형태를 갖는다. 즉, 제1오픈부(106)에 의해 제1도전층은 게이트전극(103A, 103B, 103C, 103D)이 된다. 각각의 게이트전극(103A, 103B, 103C, 103D)은 제1방향으로 연장된 라인 형태가 된다. 4개의 게이트전극(103A, 103B, 103C, 103D)은 제1절연층(104A, 104B, 104C, 104D) 및 제2절연층(105A, 105B, 105C)에 의해 서로 절연되면서 수직방향으로 적층된다. 게이트전극(103A, 103B, 103C, 103D)은 제어게이트전극 또는 워드라인이라고도 한다.
도 3c 및 도 4c에 도시된 바와 같이, 제1오픈부(106)를 갭필하는 제3절연층(107)을 형성한다. 제3절연층(107)은 상부 및 하부에 이웃하는 게이트전극간을 절연시키는 물질이다. 제3절연층(107)은 실리콘산화층 등의 산화층을 이용하여 형성할 수 있다. 제3절연층(107)은 적층구조물의 상부 표면이 노출되도록 평탄화된다.
도 3d 및 도 4d에 도시된 바와 같이, 제3절연층(107)을 선택적으로 식각하여 제2오픈부(108)를 형성한다. 제2오픈부(108)는 접합층, 즉, 소스영역과 드레인영역을 위한 공간이다.
제2오픈부(108)는 평면상으로 볼 때, 그 형태가 원형 또는 다각형 형태의 홀이 될 수 있고, 홀의 지름은 1㎛ 이하로 하여 형성한다. 이하, 제2오픈부(108)는 사각형 형태라 한다.
제2오픈부(108)를 형성하기 위해 식각장벽으로서 감광층패턴을 형성할 수 있다. 에컨대, 게이트전극(103A, 103B, 103C, 103D)과 교차하는 제2방향으로 연장된 라인형상을 갖는 감광층패턴을 형성한다. 제2오픈부(108)가 형성된 제3절연층은 도 4d의 도면부호 '107A'와 같이 잔류한다.
도 3e 및 도 4e에 도시된 바와 같이, 제2오픈부(108)의 측벽에 노출되어 있는 제2절연층(105A, 105B, 105C)을 선택적으로 제거한다. 제2절연층(105A, 105B, 105C)이 질화층을 포함하므로, 인산(H3PO4) 등의 습식식각(Wet etch)을 이용하면 제1절연층(104A, 104B, 104C, 104D) 및 게이트전극(103A, 103B, 103C, 103D)의 어택없이 제2절연층(105A, 105B, 105C)을 선택적으로 제거할 수 있다.
제2절연층(105A, 105B, 105C)을 제거하므로써 게이트전극(103A, 103B, 103C, 103D)과 제1절연층(104A, 104B, 104C, 104D) 사이에 제3오픈부(109)가 형성된다. 제3오픈부(109)는 언더컷(Undercut)이라 일컫는다. 이로써, 수직방향으로 적층된 복수의 게이트전극(103A, 103B, 103C, 103D) 사이에 제3오픈부(109)가 형성된다.
제3오픈부(109) 형성시 복수의 게이트전극(103A, 103B, 103C, 103D)이 쓰러지는 것을 방지하기 위해 감광층패턴을 형성할 수 있다. 예컨대, 제2오픈부(108) 형성시 사용된 라인형태의 감광층패턴을 이용하거나, 그 보다 선폭이 더 큰 감광층패턴을 이용한다. 이와 같이, 감광층패턴을 이용하므로써 제2절연층의 일부가 잔류하여 복수의 게이트전극들을 지지해주는 지지대(도 4e의 '105')가 형성된다.
도 3f 및 도 4f에 도시된 바와 같이, 제2오픈부(108)를 포함한 전면에 전하트랩유전층(110)을 형성한다. 전하트랩유전층(110)은 게이트절연층, 전하트랩층, 터널절연층을 포함한다. 즉, 게이트절연층, 전하트랩층, 터널절연층을 순차적으로 적층한다. 터널절연층의 두께는 1~200Å이다. 상부 절연층의 두께가 1~500Å이다. 전하트랩층은 질화층을 포함한다. 전하트랩층의 두께는 1~500Å이다. 상부 절연층의 물질이 실리콘 산화물이다. 상부 절연층의 물질의 유전율이 실리콘 산화물보다 큰 물질을 사용한다. 전하트랩층에 금속 물질의 도트(dot)를 삽입하여 사용할 수 있다.
도 3g 및 도 4g에 도시된 바와 같이, 전하트랩유전층(110) 상에 제2오픈부 및 제3오픈부를 매립하는 제2도전층(111)을 형성한다. 제2도전층(111)은 적층구조물의 최상부층 상에서 일정 두께를 갖고 형성될 수 있다. 제2도전층(111)은 메모리셀의 채널 및 소스/드레인으로 사용되는 물질이다.
제2도전층(111)은 다결정실리콘층을 포함한다. 실리콘이 아닌 전도성 물질로 형성할 수도 있다. 또한, 부도체에 불순물 주입을 통해 전도성 물질로 변성시켜 형성할 수도 있다. 또한, 제2도전층(111)은 금속으로 형성할 수도 있다.
제1제조방법에서, 제2도전층(111)은 언도우프드 폴리실리콘층(Undoped polysilicon)으로 형성한다.
도 3h 및 도 4h에 도시된 바와 같이, 제2도전층(111)을 선택적으로 식각한다. 이로써, 제2오픈부 내에 잔류하는 제2도전층은 접합층(111A)이 되고, 게이트전극 사이의 제3오픈부에 잔류하는 제2도전층은 셀채널층(111B)이 된다. 제2도전층의 상단부는 필라 형상을 갖고 잔류하는데, 이는 선택트랜지스터의 채널(111C)이 된다.
도 5a는 본 발명의 제1실시예에 따른 접합층 및 셀채널층을 도시한 평면도로서, 접합층(111A)과 셀채널층(111B)은 서로 연결된다. 그리고, 셀채널층(111B)은 기둥(105)이 관통하고 있으며, 접합층(111A) 사이에는 제3절연층(107A)이 잔류한다.
도 5b는 본 발명의 제1실시예에 따른 접합층 및 셀채널층의 변형예를 도시한 평면도로서, 접합층(111A)과 셀채널층(111B)은 서로 연결된다. 그리고, 기둥(105)이 형성된 지역(B-B' 방향)에서는 셀채널층(111B)이 제거된다. 접합층(111A) 사이에는 제3절연층(107A)이 잔류한다.
도 3i에 도시된 바와 같이, 수직 구조 셀의 스트링을 선택하기 위해 선택트랜지스터를 형성한다. 선택트랜지스터는 선택게이트(113) 및 게이트절연층(112)을 포함한다. 즉, 채널(111C)을 에워싸는 게이트절연층(112)을 형성하고, 선택게이트(113)를 형성한다. 선택게이트(113) 상부에는 층간절연을 위한 제3절연층(114)이 형성된다.
도 3j에 도시된 바와 같이, 접합층(111C)에 전류와 전압의 인가를 위한 비트라인(115)을 형성한다.
한편, B-B' 방향에서는 선택트랜지스터 및 비트라인이 도시되지 않으므로 생략하기로 한다.
도 6 및 도 7은 본 발명의 제1실시예에 따른 비휘발성메모리장치를 도시한 사시도이다. 도 6은 접합층 및 셀채널층이 형성된 이후의 결과이고, 도 7은 선택트랜지스터가 형성된 이후의 결과이다.
도 6 및 도 7을 참조하면, 반도체기판(101) 상에 버퍼층(102)이 형성되고, 버퍼층(102) 상에 수직방향으로 연장된 필라 형상의 접합층(111A)이 형성된다. 그리고, 셀채널층(111B)과 게이트전극(103A, 103B, 103C, 103D)이 번갈아 수회 적층된다. 게이트전극(103A, 103B, 103C, 103D)과 셀채널층(111B) 사이에는 전하트랩유전층(110)이 형성된다. 전하트랩유전층(110)은 게이트전극(103A, 103B, 103C, 103D)을 에워싼다. 셀채널층(111B)과 접합층(111A)은 서로 연결된 일체형이다. 접합층(111A)의 상부에는 선택트랜지스터의 채널(111C)이 형성된다. 게이트전극(103A, 103B, 103C, 103D)은 제1방향으로 연장된 판 형상이고, 접합층(111A)은 게이트전극(103A, 103B, 103C, 103D)과 교차하는 제2방향으로 연장된 필라 형상이다. 선택트랜지스터의 선택게이트(113)는 접합층(111A) 및 게이트전극(103A, 103B, 103C, 103D)과 교차하는 제3방향으로 연장된다.
도 8a 내지 도 8e는 본 발명의 제2실시예에 따른 비휘발성 메모리 장치 제조 방법을 도시한 도면이다. 전하트랩유전층 형성 공정까지는 제1실시예와 동일하다.
도 8a에 도시된 바와 같이, 도 3a 내지 도 3f에 도시된 방법을 따라 전하트랩유전층(110)을 형성한다.
이어서, 전하트랩유전층(110) 상에 제2오픈부 및 제3오픈부를 매립하는 제2도전층(201)을 형성한다. 제2도전층(201)은 적층구조물의 최상부층 상에서 일정 두께를 갖고 형성될 수 있다. 제2도전층(201)은 메모리셀의 셀채널으로 사용되는 물질이다.
제2도전층(201)은 다결정실리콘층을 포함한다. 예컨대, 제2도전층(201)은 N형 불순물 또는 P형 불순물이 도핑된 다결정실리콘층이다.
도 8b에 도시된 바와 같이, 제2오픈부 내의 제2도전층을 선택적으로 제거한다. 이로써, 제3오픈부 내부에만 제2도전층(201A)이 잔류하고, 제2오픈부(108)가 다시 오픈된다. 이하, 제2도전층(201A)은 셀채널층(201A)이 된다.
도 8c에 도시된 바와 같이, 제2오픈부(108)를 매립하는 제3도전층(202)을 형성한다. 제3도전층(202)은 다결정실리콘층을 포함한다. 바람직하게, 제3도전층(202)은 불순물이 도핑된 다결정실리콘층을 포함한다. 셀채널층(201A)이 N형 불순물이 도핑된 다결정실리콘층인 경우, 제3도전층(202)은 P형 불순물이 도핑된 다결정실리콘층으로 형성한다. 셀채널층(201A)이 P형 불순물이 도핑된 다결정실리콘층인 경우, 제3도전층(202)은 N형 불순물이 도핑된 다결정실리콘층으로 형성한다. 위와 같이, 셀채널층(201A)과 제3도전층(202)은 다결정실리콘층으로 형성하되, 서로 반대되는 도전형의 불순물이 도핑된다.
도 8d에 도시된 바와 같이, 제3도전층(202)을 선택적으로 식각한다. 이로써, 제2오픈부 내에 잔류하는 접합층(202A)이 형성된다. 제3도전층의 상단부는 필라 형상을 갖고 잔류하는데, 이는 선택트랜지스터의 채널(202B)이 된다.
접합층(202B)과 셀채널층(201A)은 서로 연결된다.
도 9는 본 발명의 제2실시예에 따른 접합층 및 셀채널층을 도시한 평면도로서, 접합층(202A)과 셀채널층(201A)은 서로 연결된다. 그리고, 셀채널층(201A)은 기둥(105)이 관통하고 있으며, 접합층(202A) 사이에는 제3절연층(107A)이 잔류한다.
다음으로, 수직 구조 셀의 스트링을 선택하기 위해 선택트랜지스터를 형성한다. 선택트랜지스터는 선택게이트(204) 및 게이트절연층(203)을 포함한다. 즉, 채널(202B)을 에워싸는 게이트절연층(203)을 형성하고, 선택게이트(204)를 형성한다. 선택게이트(204) 상부에는 층간절연을 위한 제3절연층(205)이 형성된다.
도 8e에 도시된 바와 같이, 접합층(202A)에 전류와 전압의 인가를 위한 비트라인(206)을 형성한다.
도 10 및 도 11은 본 발명의 제2실시예에 따른 비휘발성메모리장치를 도시한 사시도이다. 도 10은 접합층 및 셀채널층이 형성된 이후의 결과이고, 도 11은 선택트랜지스터가 형성된 이후의 결과이다.
도 10 및 도 11을 참조하면, 반도체기판(101) 상에 버퍼층(102)이 형성되고, 버퍼층(102) 상에 수직방향으로 연장된 필라 형상의 접합층(202A)이 형성된다. 그리고, 셀채널층(201A)과 게이트전극(103A, 103B, 103C, 103D)이 번갈아 수회 적층된다. 게이트전극(103A, 103B, 103C, 103D)과 셀채널층(201A) 사이에는 전하트랩유전층(110)이 형성된다. 전하트랩유전층(110)은 게이트전극(103A, 103B, 103C, 103D)을 에워싼다. 셀채널층(201A)과 접합층(202A)은 서로 연결된 일체형이다. 접합층(202A)의 상부에는 선택트랜지스터의 채널(202B)이 형성된다. 게이트전극(103A, 103B, 103C, 103D)은 제1방향으로 연장된 판 형상이고, 접합층(202B)은 게이트전극(103A, 103B, 103C, 103D)과 교차하는 제2방향으로 연장된 필라 형상이다. 선택트랜지스터의 선택게이트(204)는 접합층(202A) 및 게이트전극(103A, 103B, 103C, 103D)과 교차하는 제3방향으로 연장된다.
상술한 실시예들에 따르면, 반도체기판의 단위 면적 위에 형성되는 메모리 밀도를 2배 이상으로 증가시킬 수 있다. 메모리 밀도 증가는 제1절연층과 제2절연층의 적층 갯수 조절을 통해 얻어진다. 또한, 게이트전극이 채널과 게이트 물질 증착을 위한 개방 부위를 제외하고 연결되어 있기 때문에 저항이 매우 작아 게이트로딩효과에 의한 시간지연도 최소화할 수 있다.
본 발명의 다른 실시예로서, 반도체 기판 위에 단위 소자를 제작하는데 있어서 단일층 위에 메모리 셀을 형성하는 구조가 아닌 수직 구조로 NOR 셀을 형성 할 수 있고, DRAM도 동일한 방식의 수직 셀을 형성 할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 반도체 기판
102 : 버퍼층
103A, 103B, 103C, 103D : 게이트전극
104A, 104B, 104C, 104D : 제1절연층
105 : 기둥
110 : 전하트랩유전층
111A : 접합층
111B : 셀채널층

Claims (26)

  1. 반도체기판에 대해 수직방향으로 적층되고 제1방향으로 연장된 복수의 게이트전극; 및
    상기 반도체기판 상에서 상기 게이트전극과 교차하는 제2방향으로 연장된 제1영역과 상기 복수의 게이트전극 사이에 형성된 제2영역을 갖는 복수의 접합층
    을 포함하는 비휘발성메모리장치.
  2. 제1항에 있어서,
    상기 제1영역은 필라 형상을 갖는 비휘발성메모리장치.
  3. 제1항에 있어서,
    상기 제2영역은 제1영역과 연결되며 판 형상을 갖는 비휘발성메모리장치.
  4. 제1항에 있어서,
    상기 접합층은 다결정실리콘을 포함하는 비휘발성메모리장치.
  5. 제1항에 있어서,
    상기 제2영역과 게이트전극 사이에 형성되어 상기 게이트전극을 에워싸는 전하트랩층을 갖는 다층의 전하트랩유전층을 더 포함하는 비휘발성메모리장치.
  6. 제1항에 있어서,
    상기 접합층의 상단에 접속된 비트라인을 더 포함하는 비휘발성메모리장치.
  7. 반도체기판에 대해 수직방향으로 교대로 적층되고 제1방향으로 연장된 복수의 셀채널층과 복수의 게이트전극; 및
    상기 반도체기판 상에서 상기 게이트전극과 교차하는 제2방향으로 연장되며 상기 셀채널층과 연결된 복수의 접합층
    을 포함하는 비휘발성메모리장치.
  8. 제7항에 있어서,
    상기 접합층의 상단부에 연결된 채널층과, 상기 게이트전극 및 접합층과 교차하는 제3방향으로 연장된 선택게이트를 갖는 선택트랜지스터
    을 더 포함하는 비휘발성메모리장치.
  9. 제7항에 있어서,
    상기 접합층은 상기 반도체기판 상에서 수직방향으로 연장된 필라 형상을 갖는 비휘발성메모리장치.
  10. 제7항에 있어서,
    상기 접합층과 셀채널층은 다결정실리콘을 포함하는 비휘발성메모리장치.
  11. 제7항에 있어서,
    상기 접합층과 셀채널층은 서로 반대되는 도전형의 불순물이 도핑된 다결정실리콘을 포함하는 비휘발성메모리장치.
  12. 제7항에 있어서,
    상기 게이트전극은 다결정실리콘층, 금속층 또는 금속화합물을 포함하는 비휘발성메모리장치.
  13. 제7항에 있어서,
    상기 셀채널층과 게이트전극 사이에 형성되어 상기 게이트전극을 에워싸는 전하트랩층을 갖는 다층의 전하트랩유전층을 더 포함하는 비휘발성메모리장치.
  14. 제7항에 있어서,
    상기 접합층의 상단에 접속된 비트라인을 더 포함하는 비휘발성메모리장치.
  15. 버퍼층이 형성된 반도체기판 상에 도전층, 제1절연층 및 제2절연층을 번갈아 적층하여 적층구조물을 형성하는 단계;
    상기 적층구조물을 식각하여 제1오픈부에 의해 분리되는 복수의 게이트전극을 형성하는 단계;
    상기 제1오픈부는 매립하는 제3절연층을 형성하는 단계;
    상기 제3절연층을 선택적으로 식각하여 제2오픈부를 형성하는 단계;
    상기 제2오픈부 측벽에 노출되어 있는 제2절연층을 제거하여 제3오픈부를 형성하는 단계;
    상기 제3오픈부를 포함한 전면에 전하트랩유전층을 형성하는 단계; 및
    상기 전하트랩유전층 상에 제2오픈부 및 제3오픈부를 매립하여 접합층 및 셀채널층을 형성하는 단계
    를 포함하는 비휘발성메모리장치 제조 방법.
  16. 제15항에 있어서,
    상기 접합층의 상단을 선택적으로 식각하여 채널층을 형성하는 단계;
    상기 채널층을 에워싸는 선택트랜지스터의 선택게이트를 형성하는 단계; 및
    상기 채널층 상부에 연결되는 비트라인을 형성하는 단계
    를 더 포함하는 비휘발성메모리장치 제조 방법.
  17. 제15항에 있어서,
    상기 도전층은 다결정실리콘층, 금속층 또는 금속화합물을 포함하는 비휘발성메모리장치 제조 방법.
  18. 제15항에 있어서,
    상기 접합층 및 셀채널층을 형성하는 단계에서,
    상기 접합층 및 셀채널층은 다결정실리콘층을 포함하는 비휘발성메모리장치 제조 방법.
  19. 제15항에 있어서,
    상기 전하트랩유전층은 게이트절연층, 전하트랩층 및 터널절연층을 적층하여 형성하는 비휘발성메모리장치 제조 방법.
  20. 제15항에 있어서,
    상기 제2오픈부는 홀 또는 다각형 모양으로 형성하는 비휘발성메모리장치 제조 방법.
  21. 버퍼층이 형성된 반도체기판 상에 제1도전층, 제1절연층 및 제2절연층을 번갈아 적층하여 적층구조물을 형성하는 단계;
    상기 적층구조물을 식각하여 제1오픈부에 의해 분리되는 복수의 게이트전극을 형성하는 단계;
    상기 제1오픈부는 매립하는 제3절연층을 형성하는 단계;
    상기 제3절연층을 선택적으로 식각하여 제2오픈부를 형성하는 단계;
    상기 제2오픈부 측벽에 노출되어 있는 제2절연층을 제거하여 제3오픈부를 형성하는 단계;
    상기 제3오픈부를 포함한 전면에 전하트랩유전층을 형성하는 단계;
    상기 전하트랩유전층 상에 제2오픈부 및 제3오픈부를 매립하는 제2도전층을 형성하는 단계;
    상기 제2오픈부가 다시 오픈되도록 상기 제2도전층을 제거하여 상기 제3오픈부를 매립하는 셀채널층을 형성하는 단계; 및
    상기 제2오픈부를 매립하는 제3도전층을 형성하여 접합층을 형성하는 단계
    를 포함하는 비휘발성메모리장치 제조 방법.
  22. 제21항에 있어서,
    상기 제2도전층과 제3도전층은 서로 반대되는 도전형의 불순물이 도핑된 다결정실리콘층으로 형성하는 비휘발성메모리장치 제조 방법.
  23. 제21항에 있어서,
    상기 접합층의 상단을 선택적으로 식각하여 채널층을 형성하는 단계;
    상기 채널층을 에워싸는 선택트랜지스터의 선택게이트를 형성하는 단계; 및
    상기 채널층 상부에 연결되는 비트라인을 형성하는 단계
    를 더 포함하는 비휘발성메모리장치 제조 방법.
  24. 제21항에 있어서,
    상기 제1도전층은 다결정실리콘층, 금속층 또는 금속화합물을 포함하는 비휘발성메모리장치 제조 방법.
  25. 제21항에 있어서,
    상기 전하트랩유전층은 게이트절연층, 전하트랩층 및 터널절연층을 적층하여 형성하는 비휘발성메모리장치 제조 방법.
  26. 제21항에 있어서,
    상기 제2오픈부는 홀 또는 다각형 모양으로 형성하는 비휘발성메모리장치 제조 방법.
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