KR101780274B1 - 비휘발성 메모리 장치 - Google Patents

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Abstract

비휘발성 메모리 장치가 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판으로부터 수직으로 돌출되는 한 쌍의 제1 기둥부 및 한 쌍의 제1 기둥부 아래에서 이들을 연결시키는 제1 연결부를 포함하는 제1 채널; 상기 제1 채널과 인접하고, 기판으로부터 수직으로 돌출되는 한 쌍의 제2 기둥부 및 한 쌍의 제2 기둥부 아래에서 이들을 연결시키는 제2 연결부를 포함하는 제2 채널; 상기 제1 기둥부 및 상기 제2 기둥부를 따라 교대로 적층되는 복수의 게이트 전극막 및 복수의 층간 절연층-여기서, 최상부층의 게이트 전극막은 선택 트랜지스터용 게이트 전극막이고 나머지는 메모리 셀용 게이트 전극막임.-; 및 상기 한 쌍의 제1 기둥부 사이 및 상기 한 쌍의 제2 기둥부 사이에서 각각 상기 복수의 게이트 전극막을 분리시키는 제1 및 제2 트렌치를 포함하고, 서로 인접한 제1 기둥부 및 제2 기둥부 사이에서 상기 선택 트랜지스터용 게이트 전극막은 분리되지 않는다.

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 복수의 메모리 셀이 적층되는 3차원 구조의 비휘발성 메모리 장치에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래쉬 메모리 등이 널리 이용되고 있다.
한편, 최근 실리콘 기판 상에 단층으로 메모리 장치를 제조하는 2차원 구조의 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다.
도 1은 종래의 3차원 구조의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 1을 참조하면, 기판(미도시됨) 상에는 파이프 게이트 전극(11)과, 교대로 적층된 복수의 층간 절연막(12) 및 게이트 전극막(13)이 배치된다.
복수의 층간 절연막(12) 및 게이트 전극막(13) 내에는 이를 관통하는 한 쌍의 채널 홀이 배치되고, 파이프 게이트 전극(11) 내에는 상기 한 쌍의 채널 홀을 연결시키는 파이프 채널 홀이 배치된다.
상기 채널 홀 및 파이프 채널 홀 내에는 메모리막(14), 채널막(15) 및 절연막(16)이 순차적으로 형성된다.
한편, 한 쌍의 채널 홀 사이에는 제1 트렌치(T1)가 배치되어 채널 홀 별로 게이트 전극막(13)을 분리한다. 또한, 서로 다른 쌍에 속하면서 인접한 채널 홀 사이에는 제2 트렌치(T2)가 배치되어 스트링별로 게이트 전극막(13)을 분리한다.
그런데, 이러한 종래의 비휘발성 메모리 장치에 의하는 경우, 수직으로 복수의 메모리 셀을 적층하기 때문에, 수직 높이가 증가한다. 따라서, 상기 채널 홀 또는 상기 트렌치의 최상부의 수평 방향 폭은 증가할 수밖에 없다.
구체적으로 설명하면, 도면에는 채널 홀이나 트렌치의 폭이 일정한 것처럼 도시하였으나, 실질적으로 식각 공정의 특성상 상부에서 하부에서 갈수록 폭은 감소할 수밖에 없다. 따라서, 비휘발성 메모리 장치의 수직 높이가 증가한다는 것은 곧 채널 홀이나 트렌치의 최상부의 수평 방향 폭을 증가시켜야 한다는 것을 의미하고, 그에 따라 비휘발성 메모리 장치의 수평 방향 면적이 증가할 수밖에 없다. 따라서, 이러한 문제를 해결할 수 있는 구조의 개발이 요구되고 있다.
본 발명이 해결하려는 과제는, 동작 특성을 저하시키지 않으면서도 수평 방향의 면적 감소가 가능한 비휘발성 메모리 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판으로부터 수직으로 돌출되는 한 쌍의 제1 기둥부 및 한 쌍의 제1 기둥부 아래에서 이들을 연결시키는 제1 연결부를 포함하는 제1 채널; 상기 제1 채널과 인접하고, 기판으로부터 수직으로 돌출되는 한 쌍의 제2 기둥부 및 한 쌍의 제2 기둥부 아래에서 이들을 연결시키는 제2 연결부를 포함하는 제2 채널; 상기 제1 기둥부 및 상기 제2 기둥부를 따라 교대로 적층되는 복수의 게이트 전극막 및 복수의 층간 절연층-여기서, 최상부층의 게이트 전극막은 선택 트랜지스터용 게이트 전극막이고 나머지는 메모리 셀용 게이트 전극막임.-; 및 상기 한 쌍의 제1 기둥부 사이 및 상기 한 쌍의 제2 기둥부 사이에서 각각 상기 복수의 게이트 전극막을 분리시키는 제1 및 제2 트렌치를 포함하고, 서로 인접한 제1 기둥부 및 제2 기둥부 사이에서 상기 선택 트랜지스터용 게이트 전극막은 분리되지 않는다.
본 발명의 비휘발성 메모리 장치에 의하면, 동작 특성을 저하시키지 않으면서도 수평 방향의 면적 감소가 가능하다.
도 1은 종래의 3차원 구조의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도로서, 특히, 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도이고, 도 2 내지 도 6은 도 7의 장치를 제조하기 위한 중간 공정 단계를 나타내는 단면도이다.
도 2를 참조하면, 기판(미도시됨) 상에 파이프 채널 트랜지스터의 형성을 위하여 제1 및 제2 희생막(120A, 120B)이 매립된 파이프 게이트 전극(110)을 형성한다.
제1 및 제2 희생막(120A, 120B)은 파이프 채널 트랜지스터의 채널 형성을 위한 공간을 제공하기 위한 것으로서, 각각 본 단면 방향(이하, 제1 방향)으로 장축과 본 단면과 교차하는 방향(이하, 제2 방향)으로 단축을 갖는 바(bar) 형상을 가질 수 있다. 제1 및 제 희생막(120A, 120B)은 파이프 게이트 전극(110)에 의하여 측면 및 하면이 둘러싸이고 상면은 노출될 수 있다. 이러한 제1 및 제2 희생막(120A, 120B)은 제1 방향 및 제2 방향을 따라 복수개가 매트릭스 형태로 배열될 수 있다.
제1 및 제2 희생막(120A, 120B)이 매립된 파이프 게이트 전극(110)은, 기판 상에 파이프 게이트 전극(110) 형성을 위한 도전막 예컨대, 불순물이 도핑된 폴리실리콘막을 증착한 후, 이 도전막을 선택적으로 식각하여 제1 및 제2 희생막(120A, 120B)이 매립될 공간을 형성하고, 이 공간내에 제1 및 제2 희생막(120A, 120B) 형성을 위한 절연막 예컨대, 질화막을 매립함으로써, 형성될 수 있다.
이어서, 제1 및 제2 희생막(120A, 120B)이 매립된 파이프 게이트 전극(110) 상에 복수의 제1 층간 절연막(130) 및 복수의 게이트 전극막(140)을 교대로 적층한다.
여기서, 최상부층의 게이트 전극막(140)은 선택 트랜지스터의 게이트 형성을 위한 것이고, 나머지 게이트 전극막(140)은 각각 메모리 셀 형성을 위한 것이다. 이러한 게이트 전극막(140)은 예컨대, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 또한, 제1 층간 절연막(130)은 복수층의 게이트 전극막(140)을 서로 분리하기 위한 것으로서, 예컨대, 산화막을 포함할 수 있다.
도 3을 참조하면, 제1 층간 절연막(130) 및 게이트 전극막(140)의 적층 구조물을 선택적으로 식각하여 제1 희생막(120A)을 노출시키는 한 쌍의 제1 채널 홀(CHA) 및 제2 희생막(120B)을 노출시키는 한 쌍의 제2 채널 홀(CHB)을 형성한다.제1 및 제2 채널 홀(CHA, CHB)는 메모리 셀 및 선택 트랜지스터의 채널 형성을 위한 공간을 제공한다.
여기서, 서로 인접한 제1 채널 홀(CHA)과 제2 채널 홀(CHB), 즉, 우측의 제1 채널 홀(CHA)과 좌측의 제2 채널 홀(CHB) 사이의 폭(W3)은, 종래 기술에 비하여 크게 감소할 수 있다. 후술하겠지만, 본 실시예에서는 서로 인접한 제1 채널 홀(CHA)과 제2 채널 홀(CHB) 사이에는 트렌치가 형성되지 않기 때문이다. 따라서, 본 실시예의 비휘발성 메모리 장치의 수평 방향 면적을 감소시킬 수 있다.
반면, 한 쌍의 제1 채널 홀(CHA) 사이 및 한 쌍의 제2 채널 홀(CHB) 사이에는 종래 기술과 마찬가지로 각각 트렌치가 형성된다(후술하는 도 5 참조). 따라서, 한 쌍의 제1 채널 홀(CHA) 사이의 폭(W1) 또는 한 쌍의 제2 채널 홀(CHB) 사이의 폭(W2)은 서로 인접한 제1 채널 홀(CHA)과 제2 채널 홀(CHB) 사이의 폭(W3) 보다 클 수 있다.
한편, 본 식각 공정에서, 제1 및 제2 채널 홀(CHA, CHB)은 적어도 제1 및 제2 희생막(120A, 120B)을 노출시키는 깊이로 형성되어야 하며, 나아가, 제1 및 제2 희생막(120A, 120B) 아래의 파이프 게이트 전극(110)을 노출시키는 깊이까지 깊게 형성될 수 있다. 제1 및 제2 채널 홀(CHA, CHB)을 상대적으로 깊게 형성하는 경우, 제1 및 제2 채널 홀(CHA, CHB)과 제1 및 제2 희생막(120A, 120B) 사이에 오정렬이 발생하더라도, 제1 및 제2 채널홀(CHA, CHB)의 측면 등에서 제1 및 제2 희생막(120A, 120B)을 노출시킬 수 있어 공정 마진이 증가하는 효과가 있다.
도 4를 참조하면, 제1 및 제2 채널 홀(CHA, CHB)에 의해 노출된 제1 및 제2 희생막(120A, 120B)을 제거하여 파이프 게이트 전극(110) 내에 제1 및 제2 파이프 채널 홀(PHA, PHB)을 형성한다. 결국, 한 쌍의 제1 채널 홀(CHA)이 그 하부의 제1 파이프 채널 홀(PHA)에 의해 연결되어 하나의 U자형 채널 홀이 형성된다. 마찬가지로 한 쌍의 제2 채널 홀(CHB) 및 제2 파이프 채널 홀(PHB)은 다른 하나의 U자형 채널 홀을 이룬다.
이어서, 상기 하나의 U자형 채널 홀(CHA, PHA 참조) 내벽에 제1 메모리막(150A) 및 제1 채널막(160A)을 형성하고, 제1 메모리막(150A) 및 제1 채널막(160A) 형성 후 잔류하는 공간에 제1 산화막(170A)을 매립한다. 마찬가지로, 다른 하나의 U자형 채널 홀(CHB, PHB 참조) 내에 제2 메모리막(150B), 제2 채널막(160B) 및 제2 산화막(170B)을 형성한다.
여기서, 제1 및 제2 메모리막(150A, 150B)은 각각 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하여 형성될 수 있다. 터널 절연막은 전하 터널링을 위한 것으로서, 예컨대, 산화막으로 이루어질 수 있고, 전하 트랩막은 전하를 트랩시켜 데이터를 저장하기 위한 것으로서, 예컨대, 질화막으로 이루어질 수 있고, 전하 차단막은 전하 트랩막 내의 전하가 외부로 이동하는 것을 차단하기 위한 것으로서, 예컨대, 산화막으로 이루어질 수 있다. 즉, 제1 및 제2 메모리막(150A, 150B)은 각각 ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다.
이러한 제1 및 제2 메모리막(150A, 150B)은 메모리 셀을 구성하는 게이트 전극막(140)(최상부층을 제외한 나머지 게이트 전극막(140))과 제1 및 제2 채널막(160A, 160B) 사이에서는 이들을 절연시키면서 전하를 트랩하여 실질적으로 데이터를 저장하는 역할을 수행할 수 있다. 반면, 파이프 채널 트랜지스터를 구성하는 파이프 게이트 전극(110)과 제1 및 제2 채널막(160A, 160B) 사이에서는 이들을 절연시키는 게이트 절연막으로서의 역할을 수행하고, 선택 트랜지스터를 구성하는 게이트 전극막(140)(최상부층의 게이트 전극막(140))과 제1 및 제2 채널막(160A, 160B) 사이에서는 이들을 전기적으로 절연시키는 게이트 절연막으로서의 역할을 수행할 수 있다.
제1 및 제2 채널막(160A, 160B)은 예컨대, 불순물이 도핑된 폴리실리콘막으로 이루어질 수 있다. 본 실시예에서 제1 및 제2 채널막(160A, 160B)는 제1 및 제2 채널 홀(CHA, CHB)을 완전히 매립하지 않는 얇은 두께로 형성될 수 있으나, 본 발명이 이에 한정되지는 않는다. 다른 실시예에서는 제1 및 제2 채널막(160A, 160B)는 제1 및 제2 채널 홀(CHA, CHB)을 완전히 매립하는 두께로 형성될 수 있고, 이러한 경우 제1 및 제2 산화막(170A, 170B) 형성은 생략될 수 있다.
제1 및 제2 채널막(160A, 160B)은 각각 제1 및 제2 채널 홀(CHA, CHB) 내에 배치되어 기판으로부터 수직 방향으로 돌출되는 기둥 형상의 부분(이하, 제1 및 제2 기둥부라 함)과, 제1 및 제2 파이프 채널 홀(PHA, PHB) 내에 배치되어 한 쌍의 상기 제1 기둥부 및 한 쌍의 상기 제2 기둥부를 연결시키는 부분(이하, 제1 및 제2 연결부라 함)으로 구분할 수 있다.
도 5를 참조하면, 복수층의 게이트 전극막(140)이 한 쌍의 상기 제1 기둥부 사이 및 한 쌍의 상기 제2 기둥부 사이에서 각각 분리되도록, 한 쌍의 제1 채널 홀(CHA) 사이 및 한 쌍의 제2 채널 홀(CHB) 사이에서 층간 절연막(130) 및 게이트 전극막(140)을 각각 관통하는 제1 및 제2 트렌치(TA, TB)를 형성한다. 여기서, 제1 및 제2 트렌치(TA, TB)는 제2 방향으로 연장되는 슬릿 형상을 가질 수 있다.
이어서, 제1 및 제2 트렌치(TA, TB) 내에 절연 물질(180A, 180B 참조)을 매립한다.
본 공정 결과, 한 쌍의 제1 기둥부를 따라 형성된 복수의 게이트 전극막(140)으로 이루어지고 제1 연결부에 의하여 연결되는 U자형의 제1 스트링과, 한 쌍의 제2 기둥부를 따라 형성된 복수의 게이트 전극막(140)으로 이루어지고 제2 연결부에 의하여 연결되는 U자형의 제2 스트링이 형성된다. 제1 스트링 및 제2 스트링은 각각 복수의 메모리 셀과 좌측 상단 및 우측 상단에 배치되는 두 개의 선택 트랜지스터를 포함한다. 후술하겠으나, 본 실시예에서, 제1 스트링의 좌측 상단 및 우측 상단의 선택 트랜지스터는 각각 드레인 선택 트랜지스터 및 소스 선택 트랜지스터이고, 제2 스트링의 좌측 상단 및 우측 상단의 선택 트랜지스터는 각각 소스 선택 트랜지스터 및 드레인 선택 트랜지스터일 수 있다.
본 실시예에서는, 종래에 수행하던 서로 인접한 제1 채널 홀(CHA)과 제2 채널 홀(CHB) 사이에 트렌치를 형성하는 공정은 생략한 채로 이하의 도 6 및 도 7의 배선 형성 공정을 수행한다. 따라서, 상기 제1 스트링의 소스 선택 트랜지스터의 게이트 전극막(140)과 제2 스트링의 소스 선택 트랜지스터의 게이트 전극막(140)은 서로 분리되지 않는다. 다시 말하면, 제1 스트링과 제2 스트링은 소스 선택 트랜지스터의 게이트를 공유한다.
도 6을 참조하면, 도 5의 공정 결과물 상에 서로 인접한 제1 기둥부 및 제2 기둥부와 연결되는 배선으로서, 소스라인(190)을 형성한다. 소스라인(190)이 형성되지 않은 도 5의 공정 결과물 상에는 제2 층간 절연막(200)이 형성되어 있다.
소스라인(190) 및 제2 층간 절연막(200) 형성 공정은 다음과 같은 방법으로 수행될 수 있다. 즉, 도 5의 공정 결과물 전면 상에 제2 층간 절연막(200) 형성을 위한 절연 물질을 증착하고, 절연 물질을 선택적으로 식각하여 소스라인(190)이 형성될 공간을 제공하고, 이 공간에 소스라인(190) 형성을 위한 도전 물질을 매립한다.
도 7을 참조하면, 소스라인(190) 및 제2 층간 절연막(200) 상에 제3 층간 절연막(210)을 형성한다.
이어서, 제3 층간 절연막(210)을 관통하여 소스라인(190)과 연결되지 않는 제1 및 제2 기둥부 즉, 좌측의 제1 기둥부 및 우측의 제2 기둥부와 각각 연결되는 제1 및 제2 드레인 콘택(220A, 220B)을 형성한다.
이어서, 제3 층간 절연막(210) 상에 제1 및 제2 드레인 콘택(220A, 220B)과 연결되면서 제2 방향으로 연장되는 비트라인(230)을 형성한다.
본 도면에는 도시하지 않았으나, 비트라인(230) 형성 공정은 소스라인(190) 형성과 유사하게 수행될 수 있다. 즉, 제1 및 제2 드레인 콘택(220A, 220B)을 포함하는 제3 층간 절연막(210) 상에 절연 물질(미도시됨)을 증착하고, 절연 물질을 선택적으로 식각하여 비트라인(230)이 형성될 공간을 제공하고, 이 공간에 비트라인(230) 형성을 위한 도전 물질을 매립한다.
이상으로 설명한 공정에 의하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치가 형성될 수 있다.
본 실시예의 장치는, 도 5를 참조하면, 서로 인접한 제1 채널 홀(CHA)과 제2 채널 홀(CHB) 사이에 트렌치가 형성되어 있지 않기 때문에, 서로 인접한 제1 채널 홀(CHA)과 제2 채널 홀(CHB) 사이의 폭(W3)이 좁아서 비휘발성 메모리 장치의 수평 면적이 감소하는 장점이 있다.
한편, 본 실시예의 장치에서 서로 인접한 제1 채널 홀(CHA)과 제2 채널 홀(CHB) 사이에 트렌치가 형성되어 있지 않기 때문에, 상기 제1 스트링의 소스 선택 트랜지스터의 게이트 전극막(140)과 제2 스트링의 소스 선택 트랜지스터의 게이트 전극막(140)은 서로 분리되지 않고, 제1 스트링과 제2 스트링은 소스 선택 트랜지스터의 게이트를 공유함은 전술하였다. 이는 도 8의 회로도에서도 잘 나타나 있다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
도 8을 함께 참조하면, 제1 스트링(ST1) 및 제2 스트링(ST2)의 드레인 선택 트랜지스터(DST)의 일단은 비트라인(BL)에 연결되고, 제1 스트링(ST1) 및 제2 스트링(ST2)의 소스 선택 트랜지스터(SST)의 일단은 도시되지 않은 소스 라인에 연결되고, 제1 스트링(ST1)의 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이 및 제2 스트링(ST2)의 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에는 각각 복수의 메모리 셀(MC)이 직렬로 연결된다. 단, 복수의 메모리 셀(MC) 중간에 파이프 채널 트랜지스터(PCT)가 재개되어 있고, 파이프 채널 트랜지스터(PCT)에 의하여 연결이 제어된다.
이때, 제1 스트링(ST1)의 소스 선택 트랜지스터(SST) 및 제2 스트링(ST2)의 소스 선택 트랜지스터(SST)의 게이트는 서로 연결되어 있다(도면부호 A 참조). 이는 전술한 바와 같이 비휘발성 메모리 장치의 수평 방향 면적 감소를 위한 구조에서 기인한 것이다.
이와 같이 제1 스트링(ST1) 및 제2 스트링(ST2)이 소스 선택 트랜지스터(SST)의 게이트를 공유하더라도, 본 실시예의 비휘발성 메모리 장치의 프로그램 동작이나 이레이즈 동작은 종래와 동일한 전압 조건하에서 수행될 수 있다. 종래기술에서는 프로그램 동작이나 이레이즈 동작시 비선택된 스트링 및 선택된 스트링 모두에서 소스 선택 트랜지스터(SST)의 게이트에 인가되는 전압이 동일하기 때문이다.
다만, 리드 동작시, 종래에는 비선택된 스트링의 소스 선택 트랜지스터(SST)의 게이트와 선택된 스트링의 소스 선택 트랜지스터(SST)의 게이트에 각각 서로 다른 전압 예컨대, 그라운드 전압(OV) 및 전원 전압(Vcc)이 인가되었다.
그러나, 본 실시예에 의하는 경우 비선택된 스트링 및 선택된 스트링의 소스 선택 트랜지스터(SST)의 게이트에 동일한 전압이 인가될 수밖에 없다. 비선택된 스트링 및 선택된 스트링의 소스 선택 트랜지스터(SST)의 게이트가 연결되어 있기 때문이다. 즉, 리드 동작을 위하여 선택된 스트링의 소스 선택 트랜지스터(SST)의 게이트에 전원 전압(Vcc)을 인가하면, 비선택된 스트링의 소스 선택 트랜지스터(SST)의 게이트에도 동일하게 전원 전압(Vcc)이 인가될 수밖에 없다.
이러한 경우, 비선택된 스트링의 오프 누설 전류(off leakage)와 리드 디스터브(read disturb)가 발생할지 여부가 문제될 수 있다. 그러나, 비선택된 스트링의 드레인 선택 트랜지스터(DST)가 턴 오프된 상태이므로 오프 누설 전류 문제는 발생하지 않는다. 또한, 종래 기술 대비 측정된 리드 디스터브도 무시할 만한 수준인 것으로 파악되었다.
결국, 본 실시예의 비휘발성 메모리 장치에서 수평 면적 감소를 위하여 소스 선택 트랜지스터의 게이트가 공유되더라도, 비휘발성 메모리 장치의 동작 특성은 크게 저하되지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110: 파이프 게이트 전극 130: 제1 층간 절연막
140: 게이트 전극막 150A, 150B: 제1 및 제2 메모리막
160A, 160B: 제1 및 제2 채널막 190: 소스라인
230: 비트라인

Claims (8)

  1. 기판으로부터 수직으로 돌출되는 한 쌍의 제1 기둥부 및 상기 한 쌍의 제1 기둥부 아래에서 이들을 연결시키는 제1 연결부를 포함하는 제1 채널;
    상기 제1 채널과 인접하고, 상기 기판으로부터 수직으로 돌출되는 한 쌍의 제2 기둥부 및 상기 한 쌍의 제2 기둥부 아래에서 이들을 연결시키는 제2 연결부를 포함하는 제2 채널;
    상기 제1 기둥부 및 상기 제2 기둥부를 따라 교대로 적층되는 복수의 게이트 전극막 및 복수의 층간 절연층들-여기서, 최상부층의 상기 게이트 전극막은 선택 트랜지스터용 게이트 전극막이고 나머지는 메모리 셀용 게이트 전극막임.-;
    상기 한 쌍의 제1 기둥부 사이 및 상기 한 쌍의 제2 기둥부 사이에서 각각 상기 복수의 게이트 전극막을 분리시키는 제1 및 제2 트렌치; 및
    상기 제1 및 제2 연결부들과 접하여 상기 한 쌍의 제1 기둥부의 연결 및 상기 한 쌍의 제2 기둥부의 연결을 제어하는 게이트 전극을 포함하고,
    서로 인접한 제1 기둥부 및 제2 기둥부 사이에서 상기 선택 트랜지스터용 게이트 전극막은 분리되지 않는
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 한 쌍의 제1 기둥부 사이의 폭 또는 상기 한 쌍의 제2 기둥부 사이의 폭은, 상기 서로 인접한 제1 및 제2 기둥부 사이의 폭보다 큰 값을 갖는
    비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 서로 인접한 제1 기둥부 및 제2 기둥부와 연결되는 제1 배선; 및
    상기 제1 배선과 연결되지 않는 제1 및 제2 기둥부와 연결되는 제2 배선을 더 포함하는
    비휘발성 메모리 장치.
  4. 제3 항에 있어서,
    상기 제1 배선은, 소스라인이고,
    상기 제2 배선은, 비트라인인
    비휘발성 메모리 장치.
  5. 제3 항에 있어서,
    상기 제1 배선은, 상기 서로 인접한 제1 기둥부 및 제2 기둥부와 직접 접속하고,
    상기 제2 배선은, 상기 제1 배선과 연결되지 않는 제1 및 제2 기둥부 각각의 상부에 배치되는 제1 및 제2 콘택 상에서 제1 및 제2 콘택과 접속하는
    비휘발성 메모리 장치.
  6. 제3 항에 있어서,
    상기 제1 채널 및 상기 제1 기둥부를 따라 적층된 상기 복수의 게이트 전극막은 제1 스트링을 구성하고,
    상기 제2 채널 및 상기 제2 기둥부를 따라 적층된 상기 복수의 게이트 전극막은 제2 스트링을 구성하고,
    상기 제1 및 제2 스트링은, 상기 제1 배선에 연결되는 선택 트랜지스터의 게이트를 공유하는
    비휘발성 메모리 장치.
  7. 삭제
  8. 제1 항에 있어서,
    서로 인접한 제1 기둥부 및 제2 기둥부 사이에는 트렌치가 존재하지 않는
    비휘발성 메모리 장치.
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