TWI385792B - 非揮發性半導體儲存裝置及其製造方法 - Google Patents

非揮發性半導體儲存裝置及其製造方法 Download PDF

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Yoshiaki Fukuzumi
Masaru Kidoh
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Description

非揮發性半導體儲存裝置及其製造方法
本發明係關於電可重寫半導體儲存裝置，且特定言之係關於但不限於非揮發性半導體儲存裝置及其製造方法。
本申請案係依據並主張2007年10月5日申請之先前日本專利申請案第2007-262244號之優先權利，其全部內容係以引用的方式併入本文中。
傳統上，藉由在矽基板上於二維平面中整合裝置來形成LSI。儘管每一裝置的尺寸必須加以減小(精化)以增加記憶體儲存容量，但是從成本及科技的觀點看，近年在面臨此精化中的挑戰。此精化需要微影蝕刻科技中的進一步改良。然而，在(例如)當前可用的ArF浸漬微影科技中，已達約40nm設計規則的解析度限制並因此已為進一步精化而引入EUV曝光裝置。然而，EUV曝光裝置係昂貴的並且由於成本而係不可行的。此外，若完成此精化，則假定達到實體改良限制(例如裝置之間的崩潰電壓)，除非可(例如)測量驅動電壓。因此，很可能在裝置操作中自身遇到困難。
因此，最近已建議大量半導體儲存裝置，其中以三維方式配置記憶體單元以達到記憶體裝置的改良式整合(參見專利文件1：日本專利特許公開案第2003-078044號；專利文件2：美國專利第5,599,724號；以及專利文件3：美國專利第5,707,885號)。
其中以三維方式配置記憶體單元的傳統半導體儲存裝置之一使用具有SGT(汽缸類型)結構的電晶體(參見專利文件1至3)。使用具有SGT(汽缸類型)結構的電晶體之半導體儲存裝置具備對應於閘極電極的多晶矽之多層以及經形成用以穿透多晶矽之多層的柱子狀柱形半導體。該等柱形半導體之每一者用作該等電晶體之每一者的通道(主體)部分。經由用於累積電荷之穿隧層在該等柱形半導體周圍提供複數個電荷累積層。此外，在該等電荷累積層周圍形成區塊絕緣層。包括多晶矽、柱形半導體、穿隧絕緣層、電荷累積層以及區塊絕緣層的此類組態係稱為"記憶體串"。
在以上傳統科技中，首先形成柱形半導體，在其周圍按順序形成穿隧絕緣層、電荷累積層、區塊絕緣層以及閘極電極。然而，此類形成方式需要大量製造步驟並因此變得麻煩。
本發明之一態樣提供一非揮發性半導體儲存裝置，其包含具有串聯連接的複數個電可重寫記憶體單元之複數個記憶體串，其中該等記憶體串之每一者包含：在垂直於一基板之方向上延伸的一記憶體柱形半導體；接觸該記憶體柱形半導體的一穿隧絕緣層；接觸該穿隧絕緣層並累積電荷的一電荷累積層；接觸該電荷累積層的一區塊絕緣層；以及接觸該區塊絕緣層的複數個記憶體導電層，而且其中該電荷累積層之下部分係由該穿隧絕緣層以及該區塊絕緣層覆蓋。
此外，本發明之另一態樣提供一非揮發性半導體儲存裝置，其包含控制是否傳導電流的一選擇閘極電晶體，其中該選擇閘極電晶體包含：在垂直於一基板之方向伸延的一閘極柱形半導體；接觸該閘極柱形半導體的一閘極絕緣層；以及接觸該閘極絕緣層的一閘極導電層，而且其中一縫係從其上端朝其下端形成於該等閘極絕緣層中。
此外，本發明之另一態樣提供製造具有含有串聯連接的複數個電可重寫記憶體單元之複數個記憶體串的非揮發性半導體儲存裝置之方法，該方法包含：交替地層壓第一層間絕緣層以及第一導電層；形成穿透該第一層間絕緣層以及該等第一導電層的一第一孔；按順序形成一第一絕緣層、一第一犧牲層以及一第一柱形半導體於該第一孔之側表面上；移除該第一犧牲層以形成一第一渠溝；形成一第二絕緣層於曝露在該第一渠溝上的該第一柱形半導體之表面上；以及形成一電荷累積層於該第一渠溝內，該電荷累積層累積電荷。
以下參考附圖說明依據本發明之非揮發性半導體儲存裝置的具體實施例。
[第一具體實施例]
(第一具體實施例中的非揮發性半導體儲存裝置100之組態)
圖1示意性地解說依據本發明之一第一具體實施例的非揮發性半導體儲存裝置100。如圖1中所解說，依據該第一具體實施例的非揮發性半導體儲存裝置100主要包含：一記憶體電晶體區域12；一字線驅動電路13；一源極側選擇閘極線(SGS)驅動電路14；一汲極側選擇閘極線(SGD)驅動電路15；以及一感測放大器16。記憶體電晶體區域12具有用於儲存資料的記憶體電晶體。字線驅動電路13控制施加於字線WL的電壓。源極側選擇閘極線(SGS)驅動電路14控制施加於源極側選擇閘極線SGS的電壓。汲極側選擇閘極線(SGD)驅動電路15控制施加於汲極側選擇閘極線SGD的電壓。感測放大器16放大從一記憶體電晶體讀取的電位。除此以外，依據該第一具體實施例的非揮發性半導體儲存裝置100包含用於控制施加於位元BL的電壓之一位元線驅動電路以及用於控制施加於源極線SL(未解說)的電壓之一源極線驅動電路。
此外，如圖1中所示，在依據第一具體實施例之非揮發性半導體儲存裝置100中，藉由複數個半導體層之層壓來形成組態記憶體電晶體區域12的記憶體電晶體。此外，如圖1中所解說，每一層之一字線WL以二維方式在某一區域中擴展。每一層的字線WL分別具有同一層之一平面結構，從而提供一平面板狀結構。
圖2係一示意組態圖，其解說依據該第一具體實施例之非揮發性半導體儲存裝置100中的記憶體電晶體區域12之一部分。依據該第一具體實施例，記憶體電晶體區域12具有mxn(m、n=自然數)個記憶體串MS，其包括記憶體電晶體(MTr1mn至MTr4mn)與選擇電晶體SSTrmn及SDTrmn。在圖2中，假定m=3，n=4。
在記憶體串MS之每一者中，連接至記憶體電晶體(MTr1mn至MTr4mn)之每一者之閘極的字線(WL1至WL4)之每一者係藉由同一導電膜形成並在其中共同使用。即，在記憶體串MS之每一者中，記憶體電晶體MTr1mn之所有閘極係連接至字線WL1。此外，在記憶體串MS之每一者中，記憶體電晶體MTr2mn之所有閘極係連接至字線WL2。此外，在記憶體串MS之每一者中，記憶體電晶體MTr3mn之所有閘極係連接至字線WL3。此外，在記憶體串MS之每一者中，記憶體電晶體MTr4mn之所有閘極係連接至字線WL4。如圖1及2中所解說，在依據第一具體實施例之非揮發性半導體儲存裝置100中，字線(WL1至WL4)之每一者以二維方式擴展並具有一平面板狀結構。此外，字線(WL1至WL4)係實質上垂直於個別記憶體串MS而配置。
記憶體串MS之每一者具有柱形半導體CLmn(在圖2情況下，m=1至3，n=1至4)，其係提供於形成於半導體基板Ba之一P井區域Ba1上的N+區域上。柱形半導體CLmn之每一者係形成於垂直於半導體基板Ba的方向上並以矩陣形式配置於半導體基板Ba及字線(WL1至WL4)之表面上。即，記憶體串MS之每一者亦係以矩陣形式配置於垂直於對應柱形半導體CLmn之平面內。此外，柱形半導體CLmn可係柱形或稜鏡形的。此外，柱形半導體CLmn包括階地柱形半導體。
此外，如圖2中所解說，在記憶體串MS之上部分上提供具有矩形板形狀的汲極側選擇閘極線SGD(在圖2情況下，SGD1至SGD4)，其經由絕緣膜(未解說)接觸柱形半導體CLmn以組態個別汲極側選擇電晶體SDTrmn。不像字線WL1至WL4一樣，汲極側選擇閘極線SGD係以帶形式並列形成於半導體基板Ba上，以間隔採用預定節距彼此絕緣並隔離。此外，在汲極側選擇閘極線SGD之寬度方向上於中央處提供柱形半導體CLmn，其每一者經形成用以穿透該中央。
此外，如圖2中所解說，在記憶體串MS之下部分上提供源極側選擇閘極線SGS，其經由絕緣膜(未解說)接觸柱形半導體CLmn以組態個別源極側選擇電晶體SSTrmn。源極側選擇閘極線SGS具有平面板狀結構，其以二維方式擴展為字線WL1至WL4。
現在參考圖2及3，以下說明該第一具體實施例之記憶體串MS的電路組態及操作。圖3係解說依據該第一具體實施例之記憶體串MS之一的電路圖。
如圖2及3中所解說，在該第一具體實施例中，記憶體串MS之每一者具有四個記憶體電晶體MTr1mn至MTr4mn以及二個選擇電晶體SSTrmn及SDTrmn。此等四個記憶體電晶體MTr1mn至MTr4mn以及源極側選擇電晶體SSTrmn與汲極側選擇電晶體SDTrmn係彼此串聯連接(參見圖3)。依據該第一具體實施例，在記憶體串MS之每一者中，一柱形半導體CLmn係形成於一N+區域上，該區域係形成於半導體基板Ba上的P型區域(P井區域)Ba1中。
此外，一源極線SL(形成於半導體基板Ba上的P井區域Ba1中的一N+區域)係連接至每一選擇電晶體SSTrmn之源極。此外，位元線BL係連接至選擇電晶體SDTrmn之汲極。
記憶體電晶體MTrmn之每一者係由一柱形半導體CLmn、包圍一對應柱形半導體CLmn並由一絕緣膜包圍的一電荷累積層以及包圍該電荷累積層的一字線WL組態。每一字線WL之一端經由絕緣膜接觸一個別電荷累積層，作為每一記憶體電晶體MTrmn之一控制閘極電極CG。記憶體電晶體MTrmn之源極與汲極係形成於柱形半導體CLmn上。
在具有上述組態的非揮發性半導體儲存裝置100中，由位元線驅動電路(未解說)、汲極側選擇閘極線驅動電路15、字線驅動電路13、源極側選擇閘極線驅動電路14以及源極線驅動電路(未解說)控制位元線BL1至BL3、汲極側選擇閘極線SGD、字線WL1至WL4、源極側選擇閘極線SGS以及源極線SL之個別電壓。即，藉由控制預定記憶體電晶體MTrmn中的電荷累積層之電荷來讀取、寫入及抹除資料。
(第一具體實施例中的記憶體串MS之特定組態)
現在參考圖4，以下說明記憶體串MS之另一特定組態。圖4係解說依據該第一具體實施例之記憶體串MS之一的斷面結構之圖。如圖4中所解說，記憶體串MS之每一者從下層至上層具有一源極側選擇電晶體層20、一記憶體電晶體層30以及一汲極側選擇電晶體層40。源極側選擇電晶體層20用作一源極側選擇電晶體SSTrmn。記憶體電晶體層30用作一記憶體電晶體MTrmn。選擇汲極側電晶體層40用作一汲極側選擇電晶體SDTrmn。
源極側選擇電晶體層20具有形成於半導體基板Ba上的一源極側第一絕緣層21、形成於源極側第一絕緣層21之頂部表面上的一源極側導電層(閘極導電層)22以及形成於源極側導電層22之頂部表面上的一源極側第二絕緣層23。源極側第一絕緣層21及源極側第二絕緣層23係由(例如)二氧化矽構成。此外，源極側導電層22係由(例如)多晶矽構成。應注意源極側導電層22之一端用作選擇電晶體SSTrmn之一控制閘極。
此外，源極側選擇電晶體層20具有一源極側孔24，其經形成用以穿透源極側第一絕緣層21、源極側導電層22以及源極側第二絕緣層23。源極側孔24具有經由一源極側閘極絕緣層25提供於其中的一源極側柱形半導體層(閘極柱形半導體)26。源極側閘極絕緣層25係由HTO形成。源極側柱形半導體層26係由非晶矽形成。應注意HTO係基於高溫沈積的氧化物膜TEOS。
記憶體電晶體層30分別具有於字線31a至31e之間提供於源極側第二絕緣層23之上的第一至第五絕緣層，以及於字線31a至31e之間與該等第一至第五絕緣層疊加提供的第一至第四字線導電層32a至32d。例如，字線31a至31e之間的該等第一至第五絕緣層係由(例如)二氧化矽構成。此外，第一至第四字線導電層32a至32d係由(例如)多晶矽構成。第一至第四字線導電層32a至32d用作上述字線WL1至WL4。
此外，記憶體電晶體層30具有經形成用以穿透字線31a至31e之間的第一至第五絕緣層與第一至第四字線導電層32a至32d之一記憶體孔33，以及形成於記憶體孔33內的一記憶體柱形半導體層34。記憶體柱形半導體層34係由非晶矽形成。
記憶體電晶體層30進一步具有接觸記憶體柱形半導體層34的一穿隧絕緣層35、接觸穿隧絕緣層35並累積電荷的一電荷累積層36以及接觸電荷累積層36的一區塊絕緣層37。區塊絕緣層37接觸第一至第四字線導電層(記憶體導電層)32a至32d。此外，氧化層321係形成於接觸區塊絕緣層37的第一至第四字線導電層32a至32d之側表面上。穿隧絕緣層35係由二氧化矽形成。電荷累積層36係由氮化矽(SiN)形成。區塊絕緣層37係由HTO形成。
穿隧絕緣層35係形成於記憶體柱形半導體層34之側表面以及電荷累積層36之側表面之間。此外，穿隧絕緣層35係形成於源極側柱形半導體層26之頂部表面之一部分與電荷累積層36之底部表面之間。
電荷累積層36之底部部分係由穿隧絕緣層35以及區塊絕緣層37覆蓋。此外，電荷累積層36具有從其上端朝其下端的一縫361。縫361係以未達到電荷累積層36之底部的某一深度形成。此一縫361係當在形成電荷累積層36之前形成區塊絕緣層37及記憶體柱形半導體層34時產生，此將在下文加以論述。
汲極側選擇電晶體層40具有形成於字線31e之間的第五絕緣層上的一第一隔離/絕緣層41、形成於第一隔離/絕緣層41之頂部表面上的一汲極側第一絕緣層42、形成於汲極側第一絕緣層42之頂部表面上的一汲極側導電層(閘極導電層)43、形成於汲極側導電層43之頂部表面上的一汲極側第二絕緣層44以及形成於汲極側第二絕緣層44之頂部表面上的一第二隔離及絕緣層45。第一隔離/絕緣層41與第二隔離及絕緣層45係由氮化矽形成。汲極側第一絕緣層42及汲極側第二絕緣層44係由二氧化矽形成。汲極側導電層43係由多晶矽形成。應注意汲極側導電層43之一端用作選擇電晶體SDTrmn之一控制閘極。
此外，汲極側選擇電晶體層40具有一汲極側孔46，其經形成用以穿透第一隔離/絕緣層41、汲極側第一絕緣層42、汲極側導電層43、汲極側第二絕緣層44與第二隔離及絕緣層45。汲極側孔46具有經由一汲極側閘極絕緣層47提供於其中的一汲極側柱形半導體層(閘極柱形半導體)48。汲極側閘極絕緣層47係由HTO形成。汲極側柱形半導體層48係由非晶矽形成。
(第一具體實施例中的記憶體串MS之第一製程)
現在參考圖5至10，以下說明依據該第一具體實施例的記憶體串MS之第一製程。應注意從圖5至10省略字線31a至31e之間的第一至第五絕緣層之某些以及第一至第四字線導電層32a至32d之某些。
首先，在基板Ba上形成一源極側選擇電晶體層20。其次，在源極側選擇電晶體層20之上交替層壓非晶矽及二氧化矽以形成字線31a至31e之間的第一至第五絕緣層以及第一至第四字線導電層32a至32d。第三，形成一記憶體孔33以穿透字線31a至31e之間的第一至第五絕緣層以及第一至第四字線導電層32a至32d。然後，一區塊絕緣層37及一犧牲層38係按順序沈積於記憶體孔33內。圖5中描述此程度之所得結果。應注意犧牲層38係由矽鍺(SiGe)構成。
接著，移除區塊絕緣層37以及犧牲層38之部分，其係定位於記憶體孔33之底部表面之上部分以及字線31e之間的第五絕緣層之頂部表面上，而且該程序係前進至如圖6中解說的一狀態。此外，實行氫氟酸處理以移除形成於曝露在記憶體孔33之底部表面上的源極側柱形半導體層26之頂部表面上的任何自然氧化物膜。
接著，如圖7中所解說，非晶矽係以其與記憶體孔33內的犧牲層38之側表面接觸的方式沈積，從而形成一記憶體柱形半導體層34。
接著，如圖8中所解說，藉由選擇性蝕刻移除犧牲層38。應注意在(例如)ClF3 蒸汽氣氛中實行蝕刻，因為犧牲層38係由矽鍺構成。透過此程序，藉由選擇性蝕刻移除犧牲層38提供形成於記憶體柱形半導體層34與區塊絕緣層37之間的中空圓筒渠溝39。
接著，如圖9中所解說，藉由ISSG氧化該渠溝內的記憶體柱形半導體層34，從而形成二氧化矽之穿隧絕緣層35於記憶體柱形半導體層34之側表面上。此外，在圖9之程序中，氧化層321係形成於接觸區塊絕緣層37的第一至第四字線導電層32a至32d之側表面上。應注意，圖9之程序可以係ALD(原子層沈積)而非ISSG氧化。
接著，如圖10中所解說，氮化矽係以其與該渠溝內的穿隧絕緣層35及區塊絕緣層37接觸的方式沈積，從而形成一電荷累積層36。透過此程序，電荷累積層36之底部部分係由穿隧絕緣層35以及區塊絕緣層37覆蓋。此外，在電荷累積層36中形成一縫361。隨後，形成一汲極側選擇電晶體層40並且製造如圖4中所解說的非揮發性半導體儲存裝置100。
(第一具體實施例中的記憶體串MS之第二製程)
現在參考圖11及12，以下說明依據該第一具體實施例的記憶體串MS之第二製程。應注意從圖11及12省略字線31a至31e之間的第一至第五絕緣層之某些以及第一至第四字線導電層32a至32d之某些。
在第二製程中，透過實質上與第一製程式中於圖5及6中解說的程序相同之程序，沈積氮化矽之一犧牲層51代替該第一製程中使用的犧牲層38，從而形成圖11中所解說的狀態。
接著，如圖12中所解說，藉由選擇性蝕刻移除犧牲層51。因為犧牲層51係由氮化矽構成，所以藉由熱磷酸等實行蝕刻。隨後，透過類似於該第一製程中說明的程序之程序(圖9及10)，製造非揮發性半導體儲存裝置100，如圖4中所解說。
(第一具體實施例中的非揮發性半導體儲存裝置100之優點)
以下說明依據該第一具體實施例的非揮發性半導體儲存裝置100之優點。可從以上層壓結構看出，依據該第一具體實施例的非揮發性半導體儲存裝置100可達到高度整合。此外，如非揮發性半導體儲存裝置100之以上製程中所說明，對應於個別記憶體電晶體MTrmn與選擇電晶體SST及SDT的每一層可在預定數目的微影步驟中製造，而不管層壓層的數目。即，非揮發性半導體儲存裝置100可以較低成本製造。
現在考量使用不同於本發明之該第一製程的一製造方法來形成記憶體串。例如，假定此不同製造方法包括下列步驟：按順序沈積一區塊絕緣層、一電荷累積層以及一穿隧絕緣層於一孔之表面上，移除定位於該孔之底部表面上的該穿隧層、該電荷累積層以及該區塊絕緣層之該些部分，從而移除曝露在該孔之底部表面上之半導體表面上的自然氧化物膜，沈積多晶矽於該孔內，並且形成一柱形半導體。
然而，在該不同製造方法中，亦藉由移除該半導體表面上的任何自然氧化物膜中使用的氫氟酸處理來移除形成於該孔之側壁上的穿隧絕緣層等。此外，若該穿隧絕緣層係由除氧化物膜以外的材料構成以消除氫氟酸處理的此等問題，則該不同製造方法可引起其他問題，例如由於藉由對該電荷累積層的電荷捕獲(電荷累積)引起的臨限變化所致的操作極限之減小。此外，即使藉由氧化物膜使用某方法(例如間隔物程序)形成該穿隧絕緣層，問題仍可能出現在基於LP-CVD程序等的此一沈積類型膜中，從而導致降級可靠度，例如崩潰電壓、TDDB(時間相依介電崩潰)特性等的降級。
相反，依據本發明之該第一具體實施例的非揮發性半導體儲存裝置100係透過形成電荷累積層36於形成於記憶體柱形半導體層34與區塊絕緣層37之間的渠溝39內之步驟來製造。應注意，透過上述步驟，電荷累積層36之下部分係由穿隧絕緣層35以及區塊絕緣層37覆蓋。此外，透過上述步驟，在電荷累積層36中形成一縫361。
因此，在本發明之第一具體實施例中，採用受犧牲層38保護的區塊絕緣層37實行氫氟酸處理。接著，移除犧牲層38並且在渠溝39內形成穿隧絕緣層35以及電荷累積層36。此意指非揮發性半導體儲存裝置100可抑制降級可靠度問題，例如該不同製造方法中引起的崩潰電壓之降級，因為該裝置可分別形成具有預設預定膜厚度的穿隧絕緣層35、電荷累積層36以及區塊絕緣層37，而不受氫氟酸處理的影響。
[第二具體實施例]
(第二具體實施例中的記憶體串MS之特定組態)
現在參考圖13，以下說明依據本發明之一第二具體實施例之一非揮發性半導體儲存裝置中的記憶體串MS之一特定組態。如圖13中所解說，依據該第二具體實施例的非揮發性半導體儲存裝置具有不同於該第一具體實施例的一汲極側選擇電晶體層60。此外，相同參考數字表示與該第一具體實施例相同的組件而且其說明將在該第二具體實施例中加以省略。
如圖13中所解說，依據該第二具體實施例之記憶體串MS之每一者中的汲極側選擇電晶體層60具有類似於該第一具體實施例的一組態，省略第二隔離及絕緣層45除外。此外，汲極側選擇電晶體層60具有形狀不同於該第一具體實施例的形狀之的一汲極側閘極絕緣層61。
汲極側閘極絕緣層61具有從其上端朝其下端的一縫611。縫611係以未達到汲極側閘極絕緣層61之底部的某一深度形成。此一縫611係當在形成汲極側閘極絕緣層61之前形成汲極側柱形半導體層48時產生，此將在下文加以論述。汲極側閘極絕緣層61係由HTO形成。
(第二具體實施例中的記憶體串MS之製程)
現在參考圖14至17，以下說明依據該第二具體實施例的記憶體串MS之製程。應注意從圖14至17省略字線31a至31e之間的第一至第五絕緣層之某些以及第一至第四字線導電層32a至32d之某些。
首先，在基板Ba上形成一源極選擇電晶體層20。其次，透過與該第一具體實施例相同的製程在源極側選擇電晶體層20上沈積一記憶體電晶體層30。然後，在字線31e之間的第五絕緣層上按順序沈積一氮化矽層、氧化矽膜、多晶矽以及氧化矽膜以形成一第一隔離/絕緣層41、一汲極側第一絕緣層42、一汲極側導電層43以及一汲極側第二絕緣層44。圖14中描述所得狀態。即，在圖14之程序中，在記憶體柱形半導體層34之頂部表面上按順序層壓一第一隔離/絕緣層41、一汲極側第一絕緣層42、一汲極側導電層43以及一汲極側第二絕緣層44。
接著，形成一汲極側孔46以穿透汲極側第二絕緣層44、汲極側導電層43、汲極側第一絕緣層42以及第一隔離/絕緣層41。然後，在汲極側孔46之側表面上形成一犧牲層62並且在圖15中描述所得狀態。此外，藉由氫氟酸處理移除形成於曝露在汲極側孔46之底部表面上的記憶體柱形半導體層34之頂部表面的任何自然氧化物膜。應注意犧牲層62係由矽鍺形成。
接著，如圖16中所解說，多晶矽係以其與汲極側孔46內的犧牲層62接觸的方式沈積，從而形成一汲極側柱形半導體層48。即，在圖15及16之程序中，在汲極側孔46之側表面上按順序形成犧牲層62與汲極側柱形半導體層48。
接著，如圖17中所解說，藉由選擇性蝕刻移除犧牲層62以形成一中空圓筒形渠溝63。因為犧牲層62係由矽鍺構成，所以在ClF3 蒸汽氣氛等中實行蝕刻。
接著，在渠溝63內沈積HTO以形成汲極側閘極絕緣層61。此時，在汲極側閘極絕緣層61中形成一縫611。透過此程序，獲得上述狀態，如圖13中所描述。
(第二具體實施例中的非揮發性半導體儲存裝置之優點)
依據該第二具體實施例的非揮發性半導體儲存裝置具有電荷累積層36，從而提供與該第一具體實施例相同的優點。
此外，透過在形成於汲極側柱形半導體層48與汲極側第一絕緣層42、汲極側導電層43以及汲極側第二絕緣層44之每一者之間的渠溝63內形成汲極側閘極絕緣層61之步驟來製造依據該第二具體實施例的非揮發性半導體儲存裝置。應注意，透過上述步驟，在汲極側閘極絕緣層61中形成縫611。
因此，在形成汲極側閘極絕緣層61之前實行氫氟酸處理。即，依據該第二具體實施例的非揮發性半導體儲存裝置可抑制降級可靠度問題，例如崩潰電壓的降級，因為其可形成具有預設預定膜厚度的汲極側閘極絕緣層61。
[第三具體實施例]
(第三具體實施例中的記憶體串MS之特定組態)
現在參考圖18，以下說明依據本發明之一第三具體實施例之一非揮發性半導體儲存裝置中的記憶體串MS之一特定組態。如圖18中所解說，依據該第三具體實施例的記憶體串MS具有不同於該等第一及第二具體實施例的記憶體電晶體層70以及汲極側選擇電晶體層80。應注意，相同參考數字表示與該等第一及第二具體實施例相同的組件而且其說明將在該第三具體實施例中加以省略。
依據該第三具體實施例的記憶體電晶體層70具有形狀不同於依據該等第一及第二具體實施例的電荷累積層36的形狀之的電荷累積層71。電荷累積層71之頂部表面係形成為低於字線31e之間的第五絕緣層之頂部表面。此外，電荷累積層71具有關於該等第一及第二具體實施例一樣的縫711。
依據該第三具體實施例的汲極側選擇電晶層80具有一第一隔離及絕緣層81與一汲極側閘極絕緣層82，其形狀分別不同於依據該等第一及第二具體實施例之第一隔離/絕緣層41與汲極側閘極絕緣層47、62的形狀。
汲極側孔46附近的第一隔離及絕緣層81之一側表面係形成為窄於藉由汲極側孔46形成的汲極側第一絕緣層42、汲極側導電層43與汲極側第二絕緣層44之側表面。
汲極側閘極絕緣層82經形成用以接觸此等"凹入式"電荷累積層71以及第一隔離及絕緣層81。即，汲極側閘極絕緣層82係以其與穿隧絕緣層35之側表面、電荷累積層71之頂部表面以及區塊絕緣層37之側及頂部表面接觸的方式來形成。汲極側閘極絕緣層82具有從其底部表面凸出以接觸電荷累積層71的一第一凸出部分821，以及從其下側表面凸出以接觸第一隔離及絕緣層81的一第二凸出部分822。此外，汲極側閘極絕緣層82具有從其上端朝其下端的一縫823。縫823係以未達到汲極側閘極絕緣層82之底部的某一深度形成。
(第三具體實施例中的記憶體串MS之製程)
現在參考圖19至21，以下說明依據該第三具體實施例的記憶體串MS之製程。應注意從圖19至21省略字線31a至31e之間的第一至第五絕緣層之某些以及第一至第四字線導電層32a至32d之某些。
首先，類似操作出現在依據該第三具體實施例之記憶體串MS的製程中，直至在圖14中解說關於依據該第二具體實施例之記憶體串MS的製程。隨圖14之程序之後，如圖19中所解說，在汲極側孔46中的側表面上形成犧牲層83。犧牲層83係由氮化矽形成。
接著，如圖20中所解說，多晶矽係以其與汲極側孔46內的犧牲層83接觸的方式沈積，從而形成一汲極側柱形半導體層48。
接著，如圖21中所解說，藉由選擇性蝕刻移除犧牲層83以形成一中空圓筒形渠溝84。此時，因為犧牲層83係由氮化矽形成，所以藉由熱磷酸等實行蝕刻。即，透過圖21之選擇性蝕刻程序，移除犧牲層83以及藉由氮化矽形成的第一隔離/絕緣層41與電荷累積層36之該些部分。第一隔離/絕緣層41之側表面經部分地移除用以提供依據該第三具體實施例的第一隔離及絕緣層81之形狀。此外，電荷累積層36之頂部表面經部分地移除用以提供依據第三具體實施例的電荷累積層71之形狀。
隨圖21之程序之後，並接著透過類似於該第二具體實施例之圖17中解說的程序，獲得記憶體串MS，如圖18中所解說。即，在渠溝84內沈積HTO以形成汲極側閘極絕緣層82。此時，在汲極側閘極絕緣層82中形成一縫823。此外，汲極側閘極絕緣層82係以其與穿隧絕緣層35之側表面、電荷累積層71之頂部表面以及區塊絕緣層37之側及頂部表面接觸的方式來形成。
依據該第三具體實施例，其可提供類似於該等第一及第二具體實施例的優點。
雖然已相對於一非揮發性半導體儲存裝置說明本發明之具體實施例，但是本發明並非預計限於所揭示的具體實施例而且可對本發明進行各種其他改變、添加、替換等而不脫離本發明之精神。例如，在以上具體實施例中，儘管渠溝63係在形成汲極側閘極絕緣層61之前使用犧牲層62形成於汲極側選擇電晶體層60上，但是一渠溝亦可在形成一源極側閘極絕緣層之前使用一犧牲層形成於源極側選擇電晶體層20上。即，如圖22中所解說，該非揮發性半導體儲存裝置可具有不同於該等第一至第三具體實施例的一源極側選擇電晶體層90。源極側選擇電晶體層90具有不同於該等第一至第三具體實施例的一源極側閘極絕緣層91。源極側閘極絕緣層91具有從其上端朝其下端的一縫。縫911係以未達到源極側閘極絕緣層91之底部的某一深度形成。
首先，在源極側選擇電晶體層90的製程中，在定位於其中形成記憶體柱形半導體層34的位置下之基板Ba上按順序層壓源極側第一絕緣層21、源極側導電層22以及源極側第二絕緣層23。其次，一源極側孔24係在與記憶體柱形半導體層34匹配的一位置處形成以穿透源極側第一絕緣層21、源極側導電層22以及源極側第二絕緣層23。第三，在源極側孔24之側表面上按順序形成一犧牲層以及源極側柱形半導體層26。最後，該犧牲層經移除用以形成一渠溝，其內形成一源極側閘極絕緣層91。
12．．．記憶體電晶體區域
13．．．字線驅動電路
14．．．源極側選擇閘極線驅動電路
15．．．汲極側選擇閘極線驅動電路
16．．．感測放大器
20．．．源極側選擇電晶體層
21．．．源極側第一絕緣層
22．．．源極側導電層
23．．．源極側第二絕緣層
24．．．源極側孔
25．．．源極側閘極絕緣層
26．．．源極側柱形半導體層
30．．．記憶體電晶體層
31a至31e．．．字線
32a至32d．．．第一至第四字線導電層
33．．．記憶體孔
34．．．記憶體柱形半導體層
35．．．穿隧絕緣層
36．．．電荷累積層
37．．．區塊絕緣層
38．．．犧牲層
39．．．渠溝
40．．．汲極側選擇電晶體層
41．．．第一隔離/絕緣層
42．．．汲極側第一絕緣層
43．．．汲極側導電層
44．．．汲極側第二絕緣層
45．．．第二隔離及絕緣層
46．．．汲極側孔
47．．．汲極側閘極絕緣層
48．．．汲極側柱形半導體層
51．．．犧牲層
60．．．汲極側選擇電晶體層
61．．．汲極側閘極絕緣層
62．．．犧牲層
63．．．渠溝
70．．．記憶體電晶體層
71．．．電荷累積層
80．．．汲極側選擇電晶體層
81．．．第一隔離及絕緣層
82．．．汲極側閘極絕緣層
83．．．犧牲層
84．．．渠溝
90．．．源極側選擇電晶體層
91．．．源極側閘極絕緣層
100．．．非揮發性半導體儲存裝置
321．．．氧化層
361．．．縫
611．．．縫
711．．．縫
821．．．第一凸出部分
822．．．第二凸出部分
823．．．縫
911．．．縫
Ba．．．半導體基板
Ba1．．．P井區域
BL．．．位元線
CLmn．．．柱形半導體
MTr1mn至MTr4mn．．．記憶體電晶體
SDTrmn．．．汲極側選擇電晶體
SGD．．．汲極側選擇閘極線
SGS．．．源極側選擇閘極線
SSTrmn．．．源極側選擇電晶體
WL．．．字線
WL1至WL4．．．字線
圖1係依據本發明之一第一具體實施例的一非揮發性半導體儲存裝置之一示意性組態圖。
圖2係示意性解說依據本發明之第一具體實施例之非揮發性半導體儲存裝置中的記憶體電晶體區域12之一部分的透示圖。
圖3係解說依據本發明之第一具體實施例的記憶體串MS之一的電路圖。
圖4係解說依據該第一具體實施例之記憶體串MS之一的斷面結構之圖。
圖5係依據該第一具體實施例之一第一製程中的記憶體串MS之一的斷面圖。
圖6係依據該第一具體實施例之該第一製程中的記憶體串MS之一的斷面圖。
圖7係依據該第一具體實施例之該第一製程中的記憶體串MS之一的斷面圖。
圖8係依據該第一具體實施例之該第一製程中的記憶體串MS之一的斷面圖。
圖9係依據該第一具體實施例之該第一製程中的記憶體串MS之一的斷面圖。
圖10係依據該第一具體實施例之該第一製程中的記憶體串MS之一的斷面圖。
圖11係依據該第一具體實施例之一第二製程中的記憶體串MS之一的斷面圖。
圖12係依據該第一具體實施例之該第二製程中的記憶體串MS之一的斷面圖。
圖13係解說依據一第二具體實施例之記憶體串MS之一的斷面結構之圖。
圖14係依據該第二具體實施例之一製程中的記憶體串MS之一的斷面圖。
圖15係依據該第二具體實施例之該製程中的記憶體串MS之一的斷面圖。
圖16係依據該第二具體實施例之該製程中的記憶體串MS之一的斷面圖。
圖17係依據該第二具體實施例之該製程中的記憶體串MS之一的斷面圖。
圖18係解說依據一第三具體實施例之記憶體串MS之一的斷面結構之圖。
圖19係依據該第三具體實施例之一製程中的記憶體串MS之一的斷面圖。
圖20係依據該第三具體實施例之該製程中的記憶體串MS之一的斷面圖。
圖21係依據該第三具體實施例之該製程中的記憶體串MS之一的斷面圖。
圖22係解說依據另一具體實施例之記憶體串MS之一的斷面結構之圖。
12．．．記憶體電晶體區域
13．．．字線驅動電路
14．．．源極側選擇閘極線(SGS)驅動電路
15．．．汲極側選擇閘極線(SGD)驅動電路
16．．．感測放大器
100．．．非揮發性半導體儲存裝置
BL．．．位元線
SGD．．．汲極側選擇閘極線
SGS．．．源極側選擇閘極線
WL．．．字線

Claims (20)

  1. 一種非揮發性半導體儲存裝置，其包含具有串聯連接的複數個電可重寫記憶體單元之複數個記憶體串，其中該等記憶體串之每一者包含：一記憶體柱形半導體，其在垂直於一基板之方向上延伸；一穿隧絕緣層，其接觸該記憶體柱形半導體；一電荷累積層，其接觸該穿隧絕緣層並且累積電荷；一區塊絕緣層，其接觸該電荷累積層；及複數個記憶體導電層，其接觸該區塊絕緣層，並且其中該電荷累積層具有被該穿隧絕緣層及該區塊絕緣層覆蓋之下端部，該穿隧絕緣層位於該下端部之下，該區塊絕緣層位於該下端部之下。
  2. 如請求項1之非揮發性半導體儲存裝置，其進一步包含：一選擇閘極電晶體，其控制是否傳導電流至該等記憶體串，其中該選擇閘極電晶體包含：一閘極柱形半導體，其係與該記憶體柱形半導體之頂部或底部表面接觸而形成，且在垂直於該基板之方向上延伸；一閘極絕緣層，其接觸該閘極柱形半導體；及 一閘極導電層，其接觸該閘極絕緣層，及其中一縫係形成於在該記憶體柱形半導體之上層或下層上形成的該等閘極絕緣層之至少任一者中，從其上端朝其下端。
  3. 如請求項2之非揮發性半導體儲存裝置，其中該閘極柱形半導體係形成於該記憶體柱形半導體之上以接觸該記憶體柱形半導體之該頂部表面，該電荷累積層之頂部表面係形成於該穿隧絕緣層及該區塊絕緣層之頂部表面之下，及該閘極絕緣層經形成用以接觸該穿隧絕緣層之側表面、該電荷累積層之該頂部表面及該區塊絕緣層之該等側及頂部表面。
  4. 如請求項1之非揮發性半導體儲存裝置，其進一步包含：氧化層，其係形成於面對該區塊絕緣層的該等記憶體導電層之側壁上。
  5. 如請求項1之非揮發性半導體儲存裝置，其中一縫係形成於該電荷累積層中，從其上端朝其下端。
  6. 如請求項1之非揮發性半導體儲存裝置，其中該等複數個記憶串係在該基板上配置成矩陣；且該等複數個記憶體導電層之各個係形成於該等複數個記憶串之周圍。
  7. 一種非揮發性半導體儲存裝置，其包含控制是否傳導電流的一選擇閘極電晶體， 其中該選擇閘極電晶體包含：一閘極柱形半導體，其在垂直於一基板之方向上延伸；一閘極絕緣層，其接觸該閘極柱形半導體；及一閘極導電層，其接觸該閘極絕緣層，及其中一縫係形成於該等閘極絕緣層中，從其上端朝其下端。
  8. 一種非揮發性半導體儲存裝置之製造方法，該非揮發性半導體儲存裝置具有含有串聯連接的複數個電可重寫記憶體單元之複數個記憶體串，該方法包含：交替地層壓第一層間絕緣層及第一導電層；形成穿透該等第一層間絕緣層及該等第一導電層的一第一孔；按順序形成一第一絕緣層、一第一犧牲層及一第一柱形半導體於該第一孔之側表面上；移除該第一犧牲層以形成一第一渠溝；形成一第二絕緣層於曝露在該第一渠溝上的該第一柱形半導體之表面上；及形成一電荷累積層於該第一渠溝內，該電荷累積層累積電荷。
  9. 如請求項8之非揮發性半導體儲存裝置之製造方法，其中該第一犧牲層係由矽鍺構成。
  10. 如請求項9之非揮發性半導體儲存裝置之製造方法，其中在形成該第一渠溝中，在一ClF3 蒸汽氣氛中蝕刻該第 一犧牲層。
  11. 如請求項8之非揮發性半導體儲存裝置之製造方法，其中該第一犧牲層係由氮化矽構成。
  12. 如請求項11之非揮發性半導體儲存裝置之製造方法，其中在形成該第一渠溝中，藉由熱磷酸蝕刻該第一犧牲層。
  13. 如請求項8之非揮發性半導體儲存裝置之製造方法，其中在形成該第二絕緣層中，一氧化層係與該第二絕緣層一起形成於面對該第一絕緣層的該等第一導電層之側壁上。
  14. 如請求項8之非揮發性半導體儲存裝置之製造方法，其中使用ISSG氧化或ALD(原子層沈積)形成該第二絕緣層。
  15. 如請求項8之非揮發性半導體儲存裝置之製造方法，其中按順序層壓一第二層間絕緣層、一第二導體及該第二層間絕緣層於該第一柱形半導體之頂部表面上或於定位在其中形成該第一柱形半導體之位置之下的一基板上；在與該第一柱形半導體匹配的一位置處形成穿透該第二層間絕緣層及該第二導體的一第二孔；按順序形成一第二犧牲層及一第二柱形半導體於該第二孔之側表面上；移除該第二犧牲層以形成一第二渠溝；及形成一第三絕緣層於該第二渠溝內。
  16. 如請求項15之非揮發性半導體儲存裝置之製造方法，其中 該第二層間絕緣層、該第二導體以及該第二層間絕緣層係按順序層壓於該第一柱形半導體之該頂部表面上，在形成該第二渠溝中，該電荷累積層之上部分係部分地與該第二犧牲層一起移除，及在形成該第三絕緣層中，該第三絕緣層經形成用以接觸該第二絕緣層之側表面、該電荷累積層之該頂部表面及該第一絕緣層之側及頂部表面。
  17. 如請求項15之非揮發性半導體儲存裝置之製造方法，其中該第二犧牲層係由矽鍺構成。
  18. 如請求項17之非揮發性半導體儲存裝置之製造方法，其中在形成該第一渠溝中，在一ClF3 蒸汽氣氛中蝕刻該第二犧牲層。
  19. 如請求項15之非揮發性半導體儲存裝置之製造方法，其中該第二犧牲層係由氮化矽構成。
  20. 如請求項19之非揮發性半導體儲存裝置之製造方法，其中在形成該第一渠溝中，藉由熱磷酸蝕刻該第二犧牲層。
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