KR20120007838A - 수직형 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

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신승목
장경태
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Abstract

수직형 비휘발성 메모리 소자 및 그 제조 방법이 제공된다.
상기 수직형 비휘발셩 메모리 소자는 기판 상에 구비되는 필러 형상의 반도체 패턴; 및 상기 반도체 패턴의 측면에 일정 간격을 가지면서 다층으로 적층되며 에어 갭(air gap)에 의하여 서로 절연되는 제1 내지 제n 층(상기 n은 2 이상의 자연수)의 트랜지스터들;을 포함한다.

Description

수직형 비휘발성 메모리 소자 및 그 제조방법{Vertical Non-volatile memory device and methods of fabricating the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 수직 방향으로 셀들이 연결된 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 DRAM(Dynamic Random Access Memory) 소자 또는 SRAM(Static Random Access Memory) 소자와 같은 휘발성 반도체 메모리 소자와 플래시(flash) 메모리 소자 등과 같은 비휘발성 반도체 메모리 소자로 구분된다. 이러한 반도체 메모리 소자의 응용 분야가 확대됨에 따라 반도체 메모리 소자는 집적도, 동작 속도 및 정전 용량 등에서 크게 개선되어 왔다.
상기 비휘발성 메모리 소자 중에서, 플래시 메모리 소자를 회로적 관점에서 살펴보면, N개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트 라인(bit line)과 접지 라인(ground line) 사이에 병렬로 연결되어 있는 구조를 갖는 NAND형 플래시 메모리 소자와, 각각의 셀 트랜지스터들이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 구조를 갖는 NOR형 플래시 메모리 소자로 구분할 수 있다.
상기 플래시 메모리 소자는 고용량의 데이터를 저장할 수 있도록 설계되어야 한다. 그러므로, 단위 칩 내에는 다수의 셀 트랜지스터가 형성되어야 한다. 그러나, 한정된 기판의 수평 면적 내에 셀 트랜지스터들을 고도로 집적시키는 것이 용이하지 않다.
이에 따라, 본 발명의 일 목적은 고성능을 가지면서 고집적화된 수직형 비휘발성 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기 수직형 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 수직형 비휘발성 메모리 소자가 제공된다.
본 발명에 따른 수직형 비휘발성 메모리 소자는 기판 상에 구비되는 필러 형상의 반도체 패턴; 및 상기 반도체 패턴의 측면에 일정 간격을 가지면서 다층으로 적층되며 에어 갭(air gap)에 의하여 서로 이격되어 절연되는 제1 내지 제n 층(상기 n은 2 이상의 자연수)의 트랜지스터들;을 포함한다.
상기 트랜지스터들은 상기 필러 형상의 반도체 패턴의 일 측벽과 적어도 일부분이 접촉되고, 상기 접촉되는 부분이 수직한 방향으로 일정한 간격을 갖는 터널 산화막들; 상기 터널 산화막들의 표면 상에 순차적으로 구비되고, 적어도 일부분이 상기 필러 형상의 반도체 패턴과 대향하는 전하 저장막들 및 블로킹 유전막들; 및 상기 블로킹 유전막들의 표면 상에 구비되고, 상기 필러 형상의 반도체 패턴과 대향하면서 일정한 간격을 가지면서 상기 기판의 표면 상에 수직 방향으로 적층되는 콘트롤 게이트 패턴들;을 포함할 수 있다.
상기 에어 갭은 각 층의 상기 트랜지스터들 사이에 개재될 수 있다. 상기 필러 형상의 반도체 패턴에 가까운 쪽의 상기 에어 갭의 폭보다 상기 필러 형상의 반도체 패턴에서 먼 쪽의 상기 에어 갭의 폭이 더 작을 수 있다.
상기 필러 형상의 반도체 패턴의 일부는 상기 에어 갭에 의해 직접 노출될 수 있다. 또는 상기 에어 갭과 상기 필러 형상의 반도체 패턴의 사이에 개재되는 잔류 절연막 패턴을 더 포함할 수 있다.
바람직하게는 상기 에어 갭은 닫힌 공간일 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 수직형 비휘발성 메모리 소자의 제조 방법이 제공된다.
본 발명에 따른 수직형 비휘발성 메모리 소자의 제조 방법은 기판 상에 필러 형상의 반도체 패턴을 형성하는 단계; 및 상기 반도체 패턴의 측면에 일정 간격을 가지면서 에어 갭에 의하여 서로 절연되는 제1 내지 제n 층(상기 n은 2 이상의 자연수)의 트랜지스터들을 다층으로 적층하는 단계;를 포함한다.
나아가, 상기 기판 상에 필러 형상의 반도체 패턴을 형성하는 단계는 상기 기판 상에 상기 기판의 표면의 일부를 노출시키는 라인 형상의 제1 트렌치를 포함하는 절연막 구조물을 형성하는 단계; 및 상기 제1 트렌치의 양 측벽에 필러 형상의 반도체 패턴을 형성하는 단계;를 포함할 수 있다.
한편, 상기 트랜지스터들을 형성하는 단계는, 상기 필러 형상의 반도체 패턴의 일 측벽에 제1 갭이 각각의 사이에 개재되도록 서로 이격되는 제1 절연막 패턴들을 다층으로 형성하는 단계; 상기 제1 절연막 패턴들 및 상기 제1 절연막 패턴들에 의해 노출되는 상기 필러 형상의 반도체 패턴 상에 터널 산화막, 전하 저장막 및 블록킹 유전막을 순차적으로 형성하는 단계; 및 상기 블록킹 유전막 상에 상기 제1 갭을 충진하는 컨트롤 게이트 패턴들을 형성하는 단계;를 포함할 수 있다.
상기 컨트롤 게이트 패턴들을 형성하는 단계 이후에, 상기 제1 절연막 패턴들의 측면에 형성된 블록킹 유전막, 전하 저장막 및 터널 산화막을 순차적으로 제거하여 상기 제1 절연막 패턴들의 측면을 노출시키는 단계; 및 상기 제1 절연막 패턴들을 제거하여 상기 에어 갭을 형성하는 단계;를 더 포함할 수 있다.
상기 제1 절연막 패턴들을 제거하여 상기 에어 갭을 형성하는 단계 이후에 상기 필러 형상의 반도체 패턴에 대향하는 상기 에어 갭의 열린 입구를 닫아 상기 에어 갭을 닫힌 공간으로 형성하기 위하여 상기 에어 갭의 입구를 닫는 제2 절연막 패턴을 형성하는 단계;를 더 포함할 수 있다.
상기 필러 형상의 반도체 패턴의 일 측벽에 제1 갭이 각각의 사이에 개재되도록 서로 이격되는 제1 절연막 패턴들을 다층으로 형성하는 단계는, 상기 필러 형상의 반도체 패턴에 가까운 쪽의 상기 제1 절연막 패턴들의 폭보다 상기 필러 형상의 반도체 패턴에서 먼 쪽의 상기 제1 절연막 패턴들의 폭이 더 작도록 상기 필러 형상의 반도체 패턴에서 먼 쪽의 상기 제1 절연막 패턴들 모서리 부분을 일부 제거하는 단계를 포함할 수 있다.
상기 제1 절연막 패턴들의 모서리 부분을 일부 제거하는 단계는 습식 식각 공정에 의해 구현할 수 있다.
상기 필러 형상의 반도체 패턴의 일 측벽에 제1 갭이 각각의 사이에 개재되도록 서로 이격되는 제1 절연막 패턴들을 다층으로 형성하는 단계는, 상기 기판 상에 희생막 및 층간 절연막을 반복하여 순차적으로 적층하여 절연막 구조물을 형성하는 단계; 상기 층간 절연막 및 상기 희생막을 순차적으로 식각하여 상기 기판의 표면의 일부를 노출시키는 라인 형상의 제2 트렌치를 형성하는 단계; 및 상기 제2 트렌치에 의해 노출되는 상기 희생막을 완전히 제거하여 상기 제1 갭을 형성하는 동안, 상기 필러 형상의 반도체 패턴에서 먼 쪽의 상기 층간 절연막 모서리 부분이 일부 제거된 상기 제1 절연막 패턴을 형성하는 단계;를 포함할 수 있다.
상기 필러 형상의 반도체 패턴의 일 측벽에 제1 갭이 각각의 사이에 개재되도록 서로 이격되는 제1 절연막 패턴들을 다층으로 형성하는 단계는, 상기 기판 상에 희생막 및 층간 절연막을 반복하여 순차적으로 적층하여 절연막 구조물을 형성하는 단계; 상기 층간 절연막 및 상기 희생막을 순차적으로 식각하여 상기 기판의 표면의 일부를 노출시키는 라인 형상의 제2 트렌치를 형성하는 단계; 상기 제2 트렌치에 의해 노출되는 상기 희생막을 일부 제거하는 동안 상기 필러 형상의 반도체 패턴에서 먼 쪽의 상기 층간 절연막 모서리 부분이 일부 제거된 상기 제1 절연막 패턴을 형성하는 단계; 및 상기 희생막 중에서 제거되지 않고 잔류된 부분을 추가적으로 제거하여 상기 제1 갭을 형성하는 단계;를 포함할 수 있다.
상기 희생막을 제거하는 단계는 습식 식각 공정으로 상기 희생막을 제거하는 단계를 포함할 수 있다.
본 발명에 따르면, 고성능을 가지면서 고집적화된 수직형 비휘발성 메모리 소자 및 그 제조방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 나타내는 단면도이며,
도 2는 도 1에 도시된 비휘발성 메모리 소자의 사시도이며,
도 3 내지 도 19는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이며,
도 20은 도 10의 일부분을 확대 도해한 단면도이며,
도 21 내지 도 31은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 사시도들이며,
도 32 내지 도 34는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도이며,
도 35는 본 발명의 기술적 사상에 따른 비휘발성 메모리 소자를 포함하는 메모리 카드의 개략도이며, 그리고
도 36은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 시스템의 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
명세서 전체에 걸쳐서 층, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "상에 직접 접촉하여 " 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 도면들 전체에 걸쳐 동일한 요소를 지칭할 수 있다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 상대적인 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 구성요소가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 나타내는 단면도이다. 도 2는 도 1에 도시된 비휘발성 메모리 소자의 사시도이다.
도 1 및 도 2를 참조하면, 단결정 반도체 물질로 이루어지는 기판(100)이 구비된다. 기판(100)은 예를 들어, 단결정 실리콘으로 이루어질 수 있다. 기판(100) 표면 아래에는 공통 소오스 라인으로 제공되는 불순물 영역(미도시)이 구비된다. 상기 불순물 영역은 하나의 셀 블록이 형성되는 부위에 형성된다. 상기 불순물 영역은 N형 불순물로 이루어질 수 있다. 상기 불순물 영역이 구비됨으로써, 단결정 반도체 패턴(112a)들에 형성되어 있는 각 셀 스트링들의 하부가 서로 연결된다.
기판(100) 상에는 제1 방향으로 연장되는 라인 형상의 절연막 패턴(114a)이 구비된다. 상기 제1 방향은, 예를 들어, 도 1에서 도시된 절단면에서 관측자 방향으로 나오는 방향과 평행한 방향을 나타낼 수 있다. 절연막 패턴(114a)은 셀 트랜지스터들이 형성되는 단결정 반도체 패턴(112a)과 동일한 높이를 갖는다. 절연막 패턴(114a)은, 예를 들어, 실리콘 산화물로 이루어질 수 있다.
절연막 패턴(114a)의 양 측벽에는 필러 형상(pillar-shaped)의 단결정 반도체 패턴(112a)들이 구비된다. 즉, 하나의 절연막 패턴(114a)의 양 측벽에는 다수의 단결정 반도체 패턴(112a)들이 규칙적으로 반복 배치된다. 단결정 반도체 패턴(112a)들은 수직 또는 수직에 가까운 측벽 경사를 갖는다. 단결정 반도체 패턴(112)은 직육면체 형상을 갖는다.
절연막 패턴(114a)의 선폭 및 절연막 패턴(114a) 양측에 형성된 2개의 단결정 반도체 패턴(112a)의 선폭의 합은 사진 공정에 의해 형성될 수 있는 패턴의 최소 선폭까지 축소될 수 있다.
단결정 반도체 패턴(112a)들은 예를 들어, 단결정 실리콘으로 이루어질 수 있다. 상기 단결정 실리콘은 비정질 실리콘을 퍼니스를 이용한 열공정을 통해 상전이 시키거나 또는 레이저 에피택셜 성장 공정을 통해 상전이 시켜 형성된 것일 수 있다. 또는, 상기 단결정 실리콘은 기판(100)을 시드로 하는 선택적 에피택시얼 성장 공정을 통해 형성된 것일 수도 있다.
단결정 반도체 패턴(112a)에서 절연막 패턴(114a)과 접하는 측벽과 마주하는 측벽에는 셀 트랜지스터들이 구비된다. 이하에서는, 단결정 반도체 패턴(112a)에서 절연막 패턴(114a)과 접하는 측벽은 제1 측벽이라 하고, 상기 제1 측벽과 마주하고 셀 트랜지스터들이 형성되는 측벽은 제2 측벽이라 한다.
상기 필러 형상의 단결정 반도체 패턴(112a) 각각에 형성된 셀 트랜지스터들은 하나의 셀 스트링을 이루게 된다. 즉, 상기 셀 트랜지스터들은 상기 단결정 반도체 패턴을 따라 기판(100)의 표면 상에 수직 방향으로 직렬 연결되어 있다. 통상적으로, 기판(100) 상에 형성되는 하나의 셀 스트링 내에는 2m개 (m은 1이상의 자연수)의 셀 트랜지스터들이 형성될 수 있다. 본 실시예의 비휘발성 메모리 소자의 경우, 상기 셀 스트링 내에 포함되어 있는 셀 트랜지스터들의 수가 증가하면 수직 방향으로 적층되어야 할 셀 트랜지스터들이 수도 증가된다. 상기 셀 스트링 내에 포함되는 셀 트랜지스터들의 수가 증가하게 되면 이를 제조하기 위한 공정이 용이하지 않다. 따라서, 하나의 셀 스트링에 2개, 4개 또는 8개 정도의 셀 트랜지스터들이 직렬 연결될 수 있다. 한편, 본 실시예에서 개시된 셀 트렌지스터의 수는 예시적이며, 도면에 개시된 셀 트렌지스터의 수에 의해 본원의 발명의 범위가 제한되지 않는다.
단결정 반도체 패턴(112a)들의 제2 측벽과 접촉하는 층간 절연 에어갭(air-gap) 패턴(G)들이 구비된다. 즉, 층간 절연 에어갭 패턴(G)들은 내부가 공기로 채워진 빈 공간으로 구성된다. 또한, 층간 절연 에어갭 패턴(G)들은 각각 열린 공간이 아니라 닫힌 폐공간이다. 예를 들어, 층간 절연 에어갭 패턴(G)들의 각각은 단결정 반도체 패턴(112a), 터널 산화막 패턴(122a) 및 절연 충진막 패턴(134)으로 한정되는 공간으로 정의될 수 있다.
층간 절연 에어갭 패턴(G)들은 서로 일정 간격으로 이격되도록 배치되고, 예를들어, 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 즉, 층간 절연 에어갭 패턴(G)들은 제1 방향으로 배열된 다수의 단결정 반도체 패턴(112a)들과 동시에 접하도록 형성된다.
한편, 변형된 실시예에 따르면, 층간 절연 에어갭 패턴(G)들과 단결정 반도체 패턴(112a)들 사이에 잔류 절연막 패턴(예를 들어, 도 14의 106')이 추가적으로 개재될 수도 있다. 하나의 단결정 반도체 패턴(112a)에는 서로 이격되어 복수 층의 층간 절연 에어갭 패턴(G)들이 구비된다.
층간 절연 에어갭 패턴(G)들의 각각의 사이에는 상기 셀 트랜지스터가 구비된다. 그러므로, 상기 층간 절연 에어갭 패턴(G)들은 셀 트랜지스터 형성 영역을 정의하는 역할을 한다. 또한, 상기 층간 절연 에어갭 패턴(G)들은 서로 다른 층의 콘트롤 게이트 패턴(130a)들을 절연시킨다.
층간 절연막 패턴이 콘트롤 게이트 패턴(130a)들 사이에 개재되는 경우보다, 층간 절연 에어갭 패턴(G)들이 콘트롤 게이트 패턴(130a)들 사이에 개재되는 경우에는 상기 층간 절연막 패턴에 의한 불순물의 영향을 받지 않을 수 있다. 특히, 상기 층간 절연막 패턴 내에 함유된 수소 원자의 영향을 받지 않아서 반도체 소자 성능 개선에 도움이 된다.
한편, 상기 층간 절연막 패턴 대신에 층간 절연 에어갭 패턴(G)이 대체됨으로써, 수직형 비휘발성 메모리 소자의 높이를 줄일 수 있으며, 이는 식각 공정에서 깊은 식각(deep etching) 공정의 부담을 줄일 수 있다.
이하에서, 상기 층간 절연 에어갭 패턴(G)에 대해 보다 상세하게 설명한다.
기판(100) 상에 제1 층 셀 게이트 전극, 제2 층 셀 게이트 전극 및 제3 층 셀 게이트 전극이 순차적으로 이격되어 구비된다. 제1 층 셀 게이트 전극과 제2 층 셀 게이트 전극 사이에 제1 층간 절연 에어갭 패턴(G1)이 개재되며, 제2 층 셀 게이트 전극과 제3 층 셀 게이트 전극 사이에 제2 층간 절연 에어갭 패턴(G2)이 개재되며, 제3 층 셀 게이트 전극 상에 제3 층간 절연 에어갭 패턴(G3)이 위치한다. 도면에는 도시되지 않았지만, 제3 층간 절연 에어갭 패턴(G3)은 제3층 셀 게이트 전극과 제4 셀 게이트 전극 사이에 개재될 수도 있다.
층간 절연 에어갭 패턴(G)들의 각각은 접하는 단결정 반도체 패턴(112a)에서 멀어지는 방향으로 폭이 좁아질 수 있다. 예를 들어, 접하는 단결정 반도체 패턴(112a)에 가까운 쪽의 층간 절연 에어갭 패턴(G)의 폭(d2)보다 접하는 단결정 반도체 패턴(112a)에서 먼 쪽의 층간 절연 에어갭 패턴(G)의 폭(d1)이 더 작을 수 있다. 예를 들어, 단결정 반도체 패턴(112a)에서 먼 쪽의 층간 절연 에어갭 패턴(G)의 폭(d1)은 30 nm 보다 작을 수 있다. 상기 단결정 반도체 패턴(112a)에서 먼 쪽의 층간 절연 에어갭 패턴(G)의 폭(d1)이 작은 경우, 절연 충진막 패턴(134)을 형성하는 단계에서 절연 충진막 패턴(134)가 층간 절연 에어갭 내부를 충진하지 못하기 때문에, 닫힌 공간으로 구성되는 층간 절연 에어갭 패턴(G)들을 형성할 수 있게 된다.
한편, 앞에서도 설명한 것과 같이, 층간 절연 에어갭 패턴(G)과 접하는 단결정 반도체 패턴(112a)들의 제2 측벽에는 셀 트랜지스터들이 구비된다. 이하에서는, 단결정 반도체 패턴(112a)에 형성되는 셀 트랜지스터에 대해 보다 상세하게 설명한다.
단결정 반도체 패턴(112a)들의 제2 측벽에는 터널 산화막 패턴(122a)이 구비된다. 터널 산화막 패턴(122a)은 상기 단결정 반도체 패턴의 측벽과 적어도 일부분이 접촉하고, 접촉되는 부분은 수직한 방향으로 일정 간격을 가질 수 있다. 즉, 터널 산화막 패턴(122a)은 상기 단결정 반도체 패턴의 일 측벽과 불연속적으로 접촉될 수 있다.
터널 산화막 패턴(122a)은 단결정 반도체 패턴의 표면을 열산화시켜 형성되는 열 산화막으로 이루어질 수 있다. 즉, 터널 산화막 패턴(122a)은 열 산화 공정으로 형성된 실리콘 산화물로 이루어질 수 있다. 터널 산화막 패턴(122a)이 단결정 반도체 패턴(112a)의 일부분을 열산화시켜 형성된 것이므로, 화학 기상 증착법에 의해 형성된 터널 산화막 패턴(122a)에 비해서 내구성이 우수하다. 그러므로, 본 실시예에 따른 비휘발성 메모리 소자는 우수한 신뢰성을 가질 수 있다.
그러나, 이와는 다른 실시예로, 터널 산화막 패턴(122a)은 화학 기상 증착법에 형성된 산화물로 이루어질 수도 있다.
터널 산화막 패턴(122a)상의 전하 저장막 패턴(124a)은 실리콘 질화물 또는 금속 산화물을 포함할 수 있으며, 전하 저장막 패턴(124a) 상의 블록킹 유전막 패턴(126a)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다.
동일한 층에서 제1 방향으로 배치되는 콘트롤 게이트 패턴(130a)들은 라인 형상을 가지게 된다. 때문에, 상기 콘트롤 게이트 패턴(130a)은 워드 라인으로 제공된다. 반면에, 서로 다른 층에 위치하는 콘트롤 게이트 패턴(130a)은 층간 절연 에어갭 패턴(G)들에 의해 절연된다.
층간 절연 에어갭 패턴(G)들 및 콘트롤 게이트 패턴(130a)들의 제2 방향으로의 사이에는 절연 충진막 패턴(134)이 구비된다. 예를 들어, 절연 충진막 패턴(134)은 실리콘 산화막 패턴(134)으로 구성될 수 있다. 상기 제2 방향은 상기 제1 방향과 수직한 방향으로서, 예를 들어, 도 1에서 좌우의 방향일 수 있다. 그러므로, 절연 충진막 패턴(134)은 절연막 패턴(114a)과 대향하도록 배치된다.
즉, 절연 충진막 패턴(134)은 상기 제1 방향으로 연장되는 라인 형상을 가지며, 절연막 패턴(114a)과 평행하게 배치된다. 절연 충진막 패턴(134)에 의해 이웃하는 단결정 반도체 패턴(112a)들 측벽에 각각 형성되어 있는 콘트롤 게이트 패턴(130a)들이 절연된다.
한편, 도시되지 않았지만, 변형된 실시예에 따르면, 절연 충진막 패턴(134)은 중앙에 제1 도전성 물질막 패턴과 상기 제1 도전성 물질막 패턴을 둘러싸는 제1 절연막 패턴으로 구성된 회로 패턴으로 대체될 수도 있다. 이 경우, 상기 제1 절연막 패턴은 콘트롤 게이트 패턴(130a)과 직접 접촉하며, 상기 제1 절연막 패턴에 의해 콘트롤 게이트 패턴(130a)은 상기 제1 도전성 물질막 패턴과 절연될 수 있다. 또한, 상기 제1 도전성 물질막 패턴은 기판(100)과 전기적으로 연결될 수 있다.
상기 제1 방향으로 배치된 상기 단결정 반도체 패턴(112a)들의 상부면을 전기적으로 연결시키는 비트 라인(144)이 구비된다. 도시된 것과 같이, 본 실시예에서는 비트 라인(144)이 단결정 반도체 패턴(112a)들의 상부면과 직접 연결되므로 비트 라인 콘택 플러그가 필요하지 않다.
이와는 다른 실시예에서, 단결정 반도체 패턴(112a)의 상부면과 접촉하는 비트 라인 콘택 플러그를 구비할 수도 있다. 이 경우에는 단결정 반도체 패턴(112a), 절연막 패턴(114a), 층간 절연 에어갭 패턴(G)들 및 절연 충진막 패턴(134) 상부면에는 상부 층간 절연막이 구비되어야 하며, 상기 상부 층간 절연막 내에 상기 비트 라인 콘택 플러그들이 포함된다. 또한, 상기 상부 층간 절연막 상에 상기 비트 라인이 형성된다.
도시되지는 않았지만, 본 발명의 일 실시예에서 단결정 반도체 패턴(112a)의 최 상부 및 최 하부의 각 측벽에는 게이트 절연막 패턴 및 게이트 전극이 구비된 상, 하부 선택 트랜지스터가 구비될 수도 있다. 즉, 상기 상부 선택 트랜지스터는 상기 비트 라인(144)과 최 상부 셀 트랜지스터 사이에 구비되고, 상기 하부 선택 트랜지스터는 기판(100)과 최 하부 셀 트랜지스터 사이에 구비된다.
상기 상부 선택 트랜지스터 및 하부 선택 트랜지스터는 상기 셀 트랜지스터와 동일한 형상을 가질 수 있다. 즉, 상기 상, 하부 선택 트랜지스터의 게이트 절연막이, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물 패턴(122a, 124a, 126a)이 적층된 형상을 가질 수 있다. 또한, 상기 상, 하부 선택 트랜지스터의 게이트 전극이 상기 콘트롤 게이트 패턴(130a)과 동일한 형상을 가질 수 있다.
단결정 반도체 패턴(112a) 전체에 N형 불순물이 도핑될 수 있다. 이 경우, 상기 셀 트랜지스터 및 선택 트랜지스터는 대기 상태에서 온 상태를 가지며, 게이트 전극에 가해지는 전압에 의해 오프 상태로 전환될 수 있다.
그러나, 이와는 달리, 각각의 단결정 반도체 패턴(112a)에서 층간 절연 에어갭 패턴(G)들과 접하는 단결정 반도체 패턴(112a)의 측벽 표면 아래에는 N형 불순물이 도핑된 소오스/드레인 영역(도시안됨)이 구비될 수 있다.
터널 산화막 패턴(122a)들과 접하는 단결정 반도체 패턴(112a)들 측벽 표면 아래에는 소오스/드레인 영역과 반대의 도전형인 P형 불순물이 도핑된 채널 도핑 영역이 구비될 수 있다.
상기 설명한 비휘발성 메모리 소자는 필러 형상의 단결정 반도체 패턴에 하나의 셀 스트링이 구비된다. 또한, 하나의 트렌치가 형성될 정도의 매우 좁은 면적 내에 2개의 단결정 반도체 패턴이 구비된다. 즉, 상기 트렌치의 임계치수 내에 2개의 단결정 반도체 패턴이 구비될 수 있으므로, 단위 면적 내에 형성될 수 있는 셀 스트링의 개수가 증가되고 이로인해 소자의 집적도가 매우 높아진다.
또한, 단결정 반도체 패턴의 측벽이 수직 또는 수직에 가까운 경사를 가지므로, 소자의 집적도가 더욱 증가된다. 그리고, 결정 결함이 거의 없는 단결정의 반도체 패턴에 셀 트랜지스터가 구현되기 때문에 셀 트랜지스터의 셀 전류 및 셀 산포 특성이 매우 양호하다.
또한, 수직 방향으로 적층되는 각 셀 트랜지스터들에 포함되는 터널 산화막이 열 산화막으로 이루어지기 때문에 셀 트랜지스터의 내구성이 우수하다.
도 3 내지 도 19는 도 1 에 도시된 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 20은 도 10의 일부분(Z)을 확대 도시한 것이다. 도 21 내지 도 31은 도 1 에 도시된 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 3을 참조하면, 단결정 실리콘으로 이루진 기판(100)을 마련한다. 기판(100)의 일부 영역에 N형의 불순물을 도핑함으로써, NAND 플래시 메모리 소자의 소오스 라인으로 사용되는 불순물 영역(도시안됨)을 형성한다. 상기 불순물 영역은 하나의 셀 블록이 형성되는 기판 표면 아래에 N형 불순물을 도핑함으로써 형성될 수 있다.
상기 불순물이 도핑되어 있는 기판(100) 상에 패드 산화막(102)을 형성한다. 패드 산화막(102)은 기판(100)을 열산화시켜 형성하거나 또는 화학기상 증착법으로 산화막을 증착시켜 형성할 수 있다. 패드 산화막(102)은 실리콘 질화물로 이루어지는 층이 기판(100)과 직접 접촉할 때 발생되는 스트레스를 억제시키기 위하여 제공된다.
패드 산화막(102) 상에 희생막(104) 및 층간 절연막(106)을 반복하여 적층한다. 층간 절연막(106) 및 희생막(104)들은 화학기상 증착 공정을 통해 형성될 수 있다.
희생막(104)들은 층간 절연막들(106) 및 단결정 실리콘과 각각 식각 선택비를 갖는 물질로 형성되어야 한다. 또한, 희생막(104)들은 습식 식각 공정을 통해 용이하게 제거될 수 있는 물질로 형성되어야 한다. 본 실시예에서, 희생막(104)들은 실리콘 질화물로 이루어지고, 층간 절연막(106)들은 실리콘 산화물로 이루어진다. 다만, 이러한 물질의 한정이 본 발명의 범위를 제한한는 것은 아니며, 물질의 한정은 실시예를 설명하기 위한 예시적인 것이다. 이하에서는, 희생막(104)을 실리콘 질화막으로, 층간 절연막(106)을 실리콘 산화막으로 각각 설명한다.
또한, 본 실시예에서, 상기 반복 적층되는 구조물의 최 하부에는 희생막(104)이 구비되고, 최 상부에는 층간 절연막(106)이 구비된다. 그러나, 이러한 적층의 순서 및 구조는 임의로 변경될 수 있으며, 도면에 개시된 적층 순서 및 구조는 설명을 위한 예시적인 것이다.
희생막(104)들은 후속 공정에서 제거됨으로써 각 층의 콘트롤 게이트 패턴이 형성될 부위를 정의한다. 그러므로, 희생막(104)들은 각 층의 콘트롤 게이트 패턴의 유효 길이(effective length)와 같거나 더 두껍게 형성하는 것이 바람직하다.
희생막(104)들이 제거된 부위에 콘트롤 게이트 패턴이 형성되므로, 상기 희생막(104) 및 층간 절연막(104)이 각각 적층되는 수는 상기 셀 스트링 내에 포함되는 셀 트랜지스터의 개수와 동일하거나 더 많아야 한다.
또한, 도시하지는 않았지만, 기판의 표면에 수직 방향(즉, 단결정 반도체 패턴의 연장 방향)으로 배치되는 상기 셀 트랜지스터들의 양 단부에, 선택 트랜지스터가 형성되는 경우에는 상기 선택 트랜지스터가 형성될 부위를 정의하기 위한 희생막 및 층간 절연막이 추가적으로 적층되어야 한다.
도 4 및 도 21을 참조하면, 최상부에 위치하는 층간 절연막(106c) 상에 제1 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제1 포토레지스트 패턴은 제1 방향으로 연장되는 라인 형상을 갖는다.
상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 희생막들(104) 및 층간 절연막들(106)을 순차적으로 식각함으로써 제1 방향으로 연장되는 형상의 제1 트렌치(108)를 포함하는 절연막 구조물(107)을 형성한다.
즉, 절연막 구조물(107)은 상기 제1 방향으로 연장되는 라인 형상을 갖게된다. 이 때, 상기 각 제1 트렌치(108) 저면에는 단결정 실리콘 기판(100) 표면이 노출되도록 한다.
이 때, 고도로 집적화된 반도체 소자를 형성하기 위하여, 상기 제1 트렌치는 사진 공정에 의해 형성할 수 있는 최소 폭을 갖도록 할 수 있다. 후속 공정을 통해, 상기 제1 트렌치(108)의 양 측벽 부위에 필러형 단결정 실리콘 패턴이 형성된다.
도 5 및 도 22를 참조하면, 제1 트렌치(108)들의 측벽, 기판(100) 표면 및 절연막 구조물(107)의 상부면을 따라 비정질 실리콘막(도시안됨)을 형성한다. 상기 비정질 실리콘막은 화학기상증착 공정을 통해 형성될 수 있다. 상기 화학기상증착 공정 시에 인시튜 도핑을 실시함으로써 N형의 불순물이 도핑된 비정질 실리콘막을 형성할 수도 있다. 다른 실시예로, 상기 비정질 실리콘막 대신 폴리실리콘막을 형성할 수도 있다.
이 후, 제1 트렌치(108)의 양 측벽에만 상기 비정질 실리콘막이 남아있도록 상기 비정질 실리콘막을 이방성으로 식각하여 스페이서 형상의 비정질 실리콘 패턴(110)을 형성한다.
한편, 변형된 실시예에 따르면, 절연막 구조물(107)의 상부면에 형성된 상기 비정질 실리콘막을 이방성으로 식각하여, 제1 트렌치(108)의 양 측벽 및 제1 트렌치(108)에 의해 노출된 기판(100) 표면의 상에 형성된 스페이서 형상의 비정질 실리콘 패턴(미도시)을 형성할 수도 있다. 이 경우, 제1 트렌치(108)의 양 측벽에 형성된 상기 비정질 실리콘 패턴은 기판(100) 표면의 상에 형성된 상기 비정질 실리콘 패턴에 의해 서로 연결될 수도 있다.
도 6 및 도 23을 참조하면, 비정질 실리콘 패턴(110)이 형성되어 있는 제1 트렌치(108) 내부를 채우도록 실리콘 산화막(도시안됨)을 형성한다. 다음에, 비정질 실리콘 패턴(110)의 상부면이 노출되도록 상기 실리콘 산화막을 일부 연마하여 실리콘 산화막 패턴(114)을 형성한다. 실리콘 산화막 패턴(114)은 절연막 패턴의 기능을 담당한다.
다음에, 비정질 실리콘 패턴(110)을 열처리함으로써 비정질 실리콘 패턴(110)이 예비 단결정 실리콘 패턴(112)으로 상전이되도록 한다. 예비 단결정 실리콘 패턴(112)을 형성하기 위한 공정은 레이저 에피택시 성장 공정(LEG), 고체 상전이 에피택시(SPE) 또는 금속 촉매를 이용한 결정화 공정(metal induced crystallization) 등을 통해 수행될 수 있다. 즉, 상기 열처리는 레이저를 이용하여 수행될 수도 있고, 퍼니스 등을 이용하여 수행될 수도 있다. 상기 퍼니스를 이용하는 경우 600 내지 700도 정도의 온도에서 수 시간동안 열처리함으로써 비정질 실리콘을 단결정 실리콘으로 상전이할 수 있다.
상기 레이저 에피택시 성장 공정 시에 열처리에 사용되는 레이저는 비정질 실리콘 패턴(110)이 완전히 용융시킬 수 있도록 하는 에너지 밀도를 갖는 것이 바람직하다. 보다 구체적으로, 상기 레이저 빔을 조사하여 상기 비정질 실리콘 패턴(110)을 녹임(melting)으로써 비정질 실리콘이 고상에서 액상으로 변화하는 것이다.
특히, 비정질 실리콘 패턴(110)의 상부 표면으로부터 제1 트렌치(108) 저면에 위치하는 기판(100)의 상부 표면까지 액상으로 변화하는 상변화가 일어난다. 이 때, 상기 레이저 빔은 실리콘의 녹는점인 약 1,410℃의 온도로 조사될 수 있다.
따라서, 액상으로 변화된 비정질 실리콘 패턴(110)에 기판(100)의 결정 구조인 단결정이 시드로 작용하고, 그 결과 비정질 실리콘 패턴(110)의 결정 구조가 단결정으로 변환된다. 또한, 상기 레이저 빔을 조사하기 위한 부재로서는 기체 레이저의 일종인 엑시머(excimer) 레이저를 예로 들 수 있다. 또한, 상기 레이저 부재는 스캔이 가능한 방식의 구조를 갖는 것이 바람직하다. 이는, 짧은 시간 내에 상기 레이저 빔이 조사될 수 있도록 하기 위함이다.
그리고, 상기 레이저 빔을 조사할 때 기판(100)을 가열하는 것이 바람직하다. 이와 같이, 기판(100)을 가열하는 것은 상기 레이저 빔을 조사하여 비정질 실리콘 패턴(110)을 상변화시킬 때 상기 상변화가 일어나는 부위의 박막에서 온도 구배를 감소시키기 위함이다. 그러므로, 본 실시예에서는 상기 레이저 빔을 조사할 때 기판(100)을 약 400℃로 가열한다.
이와 같이, 비정질 실리콘 패턴(110)에 레이저 빔을 조사하여 결정 구조를 단결정 실리콘으로 변환시킴으로써 제1 트렌치(108)의 양 측벽을 따라 예비 단결정 실리콘 패턴(112)이 형성된다.
도 7 및 도 24를 참조하면, 필요에 따라서는, 최상부 층간 절연막 패턴(106c), 예비 단결정 실리콘 패턴(112) 및 절연막 패턴(114)의 일부를 연마함으로써, 최상부 층간 절연막 패턴(106c), 예비 단결정 실리콘 패턴(112) 및 절연막 패턴(114)의 상부면이 평탄해 질 수 있다.
상기 절연막 구조물, 절연막 패턴(114) 및 예비 단결정 실리콘 패턴(112) 상에 캡핑막(116)을 형성한다. 캡핑막(116)은 실리콘 질화물을 증착시켜 형성할 수 있다.
계속하여, 캡핑막(116) 상에 예비 단결정 실리콘 패턴(112) 사이의 절연막 구조물의 일부분을 노출시키는 제2 포토레지스트 패턴(미도시)을 형성한다. 상기 제2 포토레지스트 패턴에 의해 노출되는 부위는 상기 제1 방향으로 연장되는 라인 형상을 갖도록 한다.
다음에, 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 캡핑막(116) 및 상기 절연막 구조물의 각 층들을 순차적으로 식각함으로써 제2 트렌치(118)를 형성한다. 구체적으로, 상기 절연막 구조물에 포함된 층간 절연막(106) 및 희생막(104)들을 순차적으로 식각한다. 상기 공정을 통해 생성된 제2 트렌치(118)는 제1 방향으로 연장되는 형상을 갖는다.
변형된 실시예에 따르면, 제2 트렌치(118)의 저면에는 단결정 실리콘 기판(100) 표면이 노출되지 않도록 할 수도 있다. 이러한 구조는, 제2 트렌치(118)의 저면에 최하부 희생막(104a)이 노출되도록 상기 식각 공정을 수행한다.
도 8 및 도 25를 참조하면, 제2 트렌치(118) 측벽에 노출되는 각 층 희생막(104)들을 습식 식각 공정을 통해 모두 제거함으로써, 제2 트렌치(118) 측방과 연통하는 제1 갭(120)을 형성한다. 제1 갭(120)에 의해 예비 단결정 실리콘 패턴(112)의 측벽의 일부가 노출된다.
상기 공정을 수행하면, 예비 단결정 실리콘 패턴(112)의 일 측벽에는 제1 방향으로 연장되는 층간 절연막 패턴들(106)이 형성된다. 또한, 층간 절연막 패턴들(106) 사이에는 제1 갭(120)이 생성된다. 후속 공정을 통해, 제1 갭(120)에 셀 트랜지스터가 형성된다. 제1 갭(120)은 제1 방향으로 연장되는 형태를 가질 수 있다.
제1 갭(120)에 의해 노출된 예비 단결정 실리콘 패턴(112) 부위는 채널 영역이 될 수 있다. 또한, 층간 절연막(106) 패턴들에 의해 덮혀있는 예비 단결정 실리콘 패턴(112) 부위는 소오스/드레인 영역이 될 수 있다.
따라서, 제1 갭(120)을 형성한 후, 제1 갭(120)에 의해 노출된 예비 단결정 실리콘 패턴(112)에 P형 불순물을 주입함으로써 채널 도핑 영역을 형성할 수도 있다. 예비 단결정 실리콘 패턴(112)의 노출된 측벽 부위에 균일하게 불순물을 주입시키기 위해서, 상기 불순물을 주입하는 공정은 플라즈마 도핑 공정을 통해 수행하는 것이 바람직하다. 상기 채널 도핑 영역은 셀 트랜지스터의 문턱 전압을 조절하기 위하여 도핑되는 것이다.
그러나, 최종적으로 형성되는 단결정 실리콘 패턴의 두께가 얇기 때문에 상기 채널 도핑 영역을 형성하는 것이 용이하지 않을 수 있다. 때문에, 상기 채널 도핑 영역을 형성하기 위한 불순물 도핑 공정이 생략될 수도 있다.
한편, 습식 식각 공정을 통해 제2 트렌치(118) 측벽에 노출되는 각 층 희생막(104)들을 모두 제거하는 동안, 층간 절연막 패턴(106)들의 모서리 부분이 일부 제거될 수 있다.
층간 절연막 패턴(106)들의 각각은 접하는 단결정 반도체 패턴(112a)에서 멀어지는 방향으로 층간 절연막 패턴(106)들의 폭이 연속적으로 또는 불연속적으로 좁아질 수 있다. 예를 들어, 접하는 단결정 반도체 패턴(112a)에 가까운 쪽의 층간 절연막 패턴(106)들의 폭(d4)보다 접하는 단결정 반도체 패턴(112a)에서 먼 쪽의 층간 절연막 패턴(106)들의 폭(d3)이 더 작을 수 있다.
상기 습식 식각 공정은 희생막 패턴들(104)을 제거하는 공정 및/또는 후속의 터널 산화막(122) 증착 전세정(Precleaning) 공정을 포함할 수 있으며, 예를 들어, 인산 및/또는 불산을 사용하는 공정일 수 있다.
도면에서는 층간 절연막 패턴(106)들의 모서리가 다각형 형상을 가지는 것으로도해하였지만, 상기 습식 식각 공정의 적절한 조건에 의해서 층간 절연막 패턴(106)들의 모서리가 타원형 또는 유선형의 형상을 가질 수도 있다는 것은 본원의 기술적 사상으로부터 명백하다.
도 9를 참조하면, 도 8의 경우와 달리, 제2 트렌치(118) 측벽에 노출되는 각 층 희생막(104)들을 습식 식각 공정을 통해 일부만 제거함으로써, 제2 트렌치(118) 측방과 연통하는 제1 갭(120)을 형성한다. 희생막(104)의 일부가 잔류하므로, 제1 갭(120)의 일부 표면에는 예비 단결정 실리콘 패턴(112)의 측벽이 노출되지 않는다.
한편, 습식 식각 공정을 통해 제2 트렌치(118) 측벽에 노출되는 각 층 희생막(104)들을 일부 제거하는 동안, 층간 절연막 패턴(106)들의 모서리 부분이 일부 제거될 수 있다. 상기 습식 식각 공정은 희생막 패턴들(104)을 일부 제거하는 공정을 포함할 수 있으며, 예를 들어, 인산 및/또는 불산을 사용하는 공정일 수 있다.
도면에서는 층간 절연막 패턴(106)들의 모서리가 다각형 형상을 가지지만, 상기 습식 식각 공정의 조건에 의해서 층간 절연막 패턴(106)들의 모서리가 타원형 또는 유선형의 형상을 가질 수도 있다.
층간 절연막 패턴(106)들의 모서리 부분을 일부 제거한 이후에는, 잔류하는 희생막 패턴들(104)을 모두 제거하고, 후속 공정을 진행할 수도 있다.
도 8에 개시된 공정은 단순하다는 장점이 있는 반면에, 도 9에 개시된 공정은 금속 워드 라인의 브릿지 마진(bridge margin)을 확보할 수 있으며, 패턴의 프로파일의 조절이 용이하다는 장점이 있다.
도 10 및 도 20을 참조하면, 상기 노출된 예비 단결정 실리콘 패턴(112)을 열산화시킴으로써 터널 산화막(122)을 형성한다.
터널 산화막(122)은 열산화 공정을 통해 형성할 수 있다. 이와같이, 터널 산화막(122)이 열산화 공정을 통해 형성됨으로써, 터널 산화막(122)의 내구성이 향상된다. 이로인해, 완성되는 셀 트랜지스터의 신뢰성이 높아지게 된다. 이와는 다른 실시예에서, 터널 산화막(122)을 화학 기상 증착 공정을 통해 형성할 수도 있다.
상기와 같이, 열산화 공정을 수행하면, 예비 단결정 실리콘 패턴(112)의 노출된 표면 상에 터널 산화막(122)이 형성된다. 또한, 상기 실리콘 산화물로 이루어지는 층간 절연막 패턴(106)들 및 캡핑막(116)의 표면상에도 상대적으로 얇은 두께의 터널 산화막(122)이 형성될 수 있다. 그러므로, 터널 산화막(122)은 상기 예비 단결정 실리콘 패턴(112), 층간 절연막 패턴(106)들 및 캡핑막(116)의 표면을 따라 형성될 수 있다.
이와는 다른 실시예에서, 상기 열산화 공정 조건을 조절함으로써, 상기 실리콘 산화물로 이루어지는 층간 절연막 패턴들(106) 및 캡핑막(116)의 표면상에는 터널 산화막(122)이 형성되지 않고, 예비 단결정 실리콘 패턴(112)의 표면 상에만 터널 산화막(122)이 형성되도록 할 수도 있다. 이 경우, 상기 터널 산화막(122)은 각 층별로 분리된 형상을 갖게된다.
다음에, 터널 산화막(122) 표면을 따라 전하 저장막(124)을 형성한다. 전하 저장막(124)은 화학기상증착법으로 형성될 수 있다. 전하 저장막(124)은 실리콘 질화물 또는 금속 산화물을 증착시켜 형성할 수 있다. 실리콘 질화물 및 금속 산화물은 절연 물질이므로, 서로 연결되어 있더라도 각 셀 트랜지스터들이 서로 전기적으로 쇼트되지 않는다.
다음에, 전하 저장막(124) 표면 상에 블록킹 유전막(126)을 형성한다. 블록킹 유전막(126)은 실리콘 산화물 또는 금속 산화물을 증착시켜 형성할 수 있다.
도 11을 참조하면, 블록킹 유전막(126) 상에, 제2 트렌치(118) 및 제1 갭(120) 내부를 완전히 채우도록 도전막(도시안됨)을 증착한다. 한편, 변형된 실시예에서는 블록킹 유전막(126) 상에, 제1 갭(120) 내부만 완전히 채우도록 도전막(도시안됨)을 증착할 수도 있다. 상기 도전막의 일부는 후속 공정을 통해 콘트롤 게이트 패턴으로 제공된다.
제2 트렌치(118) 및 제1 갭(120) 내부에 도전 물질을 보이드 없이 채우기 위해서는 스텝 커버러지 특성이 양호한 물질을 사용하는 것이 바람직하다. 그러므로, 상기 도전막은 불순물이 도핑된 폴리실리콘을 증착시켜 형성하거나 또는 텅스텐을 증착시켜 형성할 수 있다.
상기 도전막을 증착한 이 후에, 최상부 층간 절연막(106c)의 상부면이 노출되도록 상기 도전막을 연마함으로써, 제2 트렌치(118) 및 제1 갭(120) 내부에 도전막 패턴(130)을 형성한다. 즉, 상기 연마 공정에서, 상기 캡핑막(116)을 완전히 제거한다. 또한, 상기 캡핑막(116) 상에 형성되어 있는 터널 산화막(122), 전하 저장막(124) 및 블록킹 유전막(126)도 함께 제거된다.
다른 실시예에서, 도시하지는 않았지만, 상기 캡핑막(116)이 노출되도록 상기 연마 공정을 수행함으로써, 상기 캡핑막(116)을 남길 수도 있다. 상기와 같이 캡핑막(116)을 남길 경우, 이 후에 수행되는 도전막 패턴(130)의 이방성 식각 공정에서 상기 캡핑막(116)을 하드 마스크 패턴으로 사용할 수 있다. 이 경우, 캡핑막(116)의 두께가 하드 마스크 패턴으로 사용하기에 충분하도록 두께가 두꺼워야 한다.
이와같이, 본 실시예에서는 플로팅 게이트 패턴이 형성될 영역을 정의하는 제1 갭(120) 내부에 도전 물질을 채워넣는 게이트 리플레이스먼트(Gate replacement) 공정을 통해 플로팅 게이트 패턴을 형성한다. 때문에, 일반적인 사진 식각 공정을 통해 상기 플로팅 게이트 패턴을 형성하는 공정에서와 같이, 상기 플로팅 게이트 패턴을 형성하는 공정에서 터널 산화막(122)의 가장자리에 어택이 가해지지 않는다. 또한, 상기 플로팅 게이트 패턴을 형성하고 난 이 후에 리옥시데이션과 같은 데미지 큐어링 공정이 요구되지 않는다. 그러므로, 각각의 셀 트랜지스터의 터널 산화막의 가장자리 부위에는 버즈 비크(bird's beak)가 발생되지 않는다.
도 12 및 도 26을 참조하면, 상기 결과물의 상부 표면에 제2 트렌치(118) 내부에 형성되어 있는 도전막 패턴(130) 상부면을 선택적으로 노출하는 제3 포토레지스트 패턴(도시안됨)을 형성한다. 즉, 상기 제3 포토레지스트 패턴은 제2 트렌치(118)와 동일한 부위 또는 제2 트렌치(118)보다 더 넓은 부위를 노출시키는 형상을 갖는다.
상기 제3 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 도전막 패턴(130)을 이방성 식각함으로써, 상기 각 층의 도전막 패턴(130)들이 수직 방향으로 서로 분리되도록 하는 제3 트렌치(132)를 형성한다. 제 3 개구부(132)는 제2 트렌치(118)와 동일한 형상을 가질 수 있다. 제3 트렌치(132)의 저면에는 블록킹 유전막(126), 전하 저장막(124) 또는 터널 산화막(122)의 표면이 노출될 수 있거나, 기판(100)의 표면이 노출될 수 있다. 또는, 제3 트렌치(132)를 사이에 두는 예비 단결정 실리콘 패턴(112)이 기판(100)의 표면 상으로 연장되어 연결되는 경우에는, 제3 트렌치(132)의 저면에 예비 단결정 실리콘 패턴(112)의 표면이 노출될 수도 있다.
상기 공정에 의해, 층간 절연막 패턴들(106) 사이에 콘트롤 게이트 패턴(130a)들이 형성된다. 콘트롤 게이트 패턴(130a)은 상, 하부면 및 일 측면이 상기 블록킹 유전막 패턴과 접하는 형상을 가질 수 있다.
각 층의 콘트롤 게이트 패턴(130a)은 제1 방향으로 연장되는 라인 형상을 갖는다. 즉, 동일한 층의 콘트롤 게이트 패턴(130a)이 모두 연결된 형상을 갖지 않으며, 예비 단결정 실리콘 패턴(112)을 둘러싸는 형상을 갖지 않을 수 있다. 또한, 서로 다른 층에 형성된 콘트롤 게이트 패턴(130a)들은 서로 절연된다.
도시된 것과 같이, 제3 트렌치(132)를 형성하는 공정에서, 제2 트렌치(118) 측벽에 위치하는 블록킹 유전막(126), 전하 저장막(124) 및 터널 산화막(122)이 식각되지 않도록 할 수 있다. 이 경우에는, 터널 산화막(122), 전하 저장막(124) 및 블록킹 유전막(126)들은 동일한 층에서 제1 방향으로 연결된다. 또한, 터널 산화막(122), 전하 저장막(124) 및 블록킹 유전막(126)들은 상기 기판 표면으로부터 수직한 방향으로도 서로 연결된다.
도시하지는 않았지만, 이와는 다른 실시예에서, 제3 트렌치(132)를 형성하는 공정에서, 제2 트렌치(118) 측벽에 위치하는 터널 산화막(122), 블록킹 유전막(126) 및 전하 저장막(124)도 함께 식각할 수도 있다. 이 경우, 터널 산화막(122), 블록킹 유전막(126) 및 전하 저장막(124)들은 동일한 층에서 제1 방향으로 연결된다. 그러나, 터널 산화막(122), 블록킹 유전막(126) 및 전하 저장막(124)들은 상기 기판 표면으로부터 수직한 방향으로는 서로 연결되지 않는다.
도 13 및 도 27을 참조하면, 제3 트렌치(132)에 의해 노출된 블록킹 유전막(126), 전하 저장막(124) 및 터널 산화막(122)를 습식 식각 공정을 통하여 순차적으로 제거하여, 층간 절연막 패턴들(106)의 측면이 제3 트렌치(132)에 노출된다.
예를 들어, 블록킹 유전막(126)이 산화알루미늄(AlO)을 포함하는 경우 인산을 사용한 습식 식각 공정을 사용하여, 제3 트렌치(132)에 의해 노출된 블록킹 유전막(126)을 제거할 수 있다. 또한, 예를 들어, 전하 저장막(124)이 실리콘 질화물을 포함하는 경우 인산을 사용한 습식 식각 공정을 사용하여, 제3 트렌치(132)에 의해 노출된 전하 저장막(124)을 제거할 수 있다.
상기 습식 식각 공정에 의해 잔류하는 블록킹 유전막 패턴(126a), 전하 저장막패턴(124a) 및 터널 산화막 패턴(122a)은 예비 단결정 실리콘 패턴(112)과 콘트롤 게이트 패턴(130a) 사이에 개재되며, 나아가 상기 습식 식각 공정의 조건에 따라서는 층간 절연막 패턴들(106)과 콘트롤 게이트 패턴(130a) 사이에도 신장되어 개재될 수 있다.
도 14 및 도 28을 참조하면, 습식 식각 공정 또는 등방성 건식 식각 공정을 통하여 층간 절연막 패턴들(106)을 완전히 또는 일부 제거하여, 제2 갭(139)을 형성한다. 따라서, 제2 갭(139)은 빈 공간이며, 단결정 반도체 패턴(112a), 터널 산화막 패턴(122a), 전하 저장막 패턴(124a), 블록킹 유전막 패턴(126a) 및 콘트롤 게이트 패턴(130a)으로 한정되는 영역으로 정의될 수 있다. 층간 절연막 패턴들(106)을 완전히 제거하여, 제2 갭(139)을 형성하는 경우에는 제2 갭(139)은 단결정 반도체 패턴(112a)과 직접 접촉한다. 한편, 층간 절연막 패턴들(106)을 일부 제거하여, 제2 갭(139)을 형성하는 경우에는 제2 갭(139)은 단결정 반도체 패턴(112a)와 직접 접촉하지 않고, 그 사이에 잔류 층간 절연막 패턴(106')이 개재된다.
한편, 도 8에서 설명한 바와 같이, 단결정 반도체 패턴(112a)에 가까운 쪽의 층간 절연막 패턴(106)들의 폭(d4)보다 단결정 반도체 패턴(112a)에서 먼 쪽의 층간 절연막 패턴(106)들의 폭(d3)이 더 작을 수 있으므로, 도 14에서 단결정 반도체 패턴(112a)에 가까운 쪽의 제2 갭(139)의 폭(d2)보다 단결정 반도체 패턴(112a)에서 먼 쪽의 제2 갭(139)의 폭(d1)이 더 작을 수 있다. 예를 들어, 제2 갭(139)의 폭(d1)은 30 nm 보다 더 작을 수 있다.
도 14에서는, 편의상, 잔류 층간 절연막 패턴(106')이 개재되는 경우를 도시하였으나, 도 15부터는 잔류 층간 절연막 패턴(106')이 형성되지 않고 층간 절연막 패턴들(106)을 완전히 제거하여 제2 갭(139)을 형성하는 경우에 대하여 설명한다.
도 15 및 도 29를 참조하면, 제3 트렌치(132)를 절연막으로 충진하여 절연 충진막 패턴(134)을 형성한다.
상기 절연막은, 예를 들어, 실리콘 산화막을 포함하여 구성될 수 있다. 상기 절연막이 제3 트렌치(132)를 충진하는 동안, 제2 갭(139)은 상기 절연막으로 충진되지 않고 빈 공간으로 계속 남아있게 된다. 이는 제2 갭(139)의 입구 폭(d1)이 좁아 상기 절연막으로 충진할 수 없기 때문이다. 절연 충진막 패턴(134)이 형성되면서, 열린 공간인 제2 갭(139)은 닫힌 공간인 층간 절연 에어갭 패턴(G)으로 완성된다. 또한, 절연 충진막 패턴(134)이 형성되면서, 동일한 층에 있는 콘트롤 게이트 패턴(130a)들의 각각은 서로 절연된다.
도 16은 도 30에서 I_I'를 절단한 단면도이고, 도 17는 도 30에서II_II'를 절단한 단면도이다.
도 16, 도 17 및 도 30을 참조하면, 예비 단결정 실리콘 패턴(112) 및 절연막 패턴(114)의 상부면에 콘택 형상의 개구를 포함하는 제4 포토레지스트 패턴(도시안됨)을 형성한다. 즉, 상기 제4 포토레지스트 패턴은 상기 예비 단결정 실리콘 패턴(112) 및 절연막 패턴(114)의 일부 영역을 노출하도록 형성된다. 상기 제4 포토레지스트 패턴을 식각 마스크로 사용하여 상기 기판 표면이 노출되도록 상기 절연막 패턴(114) 및 예비 단결정 실리콘 패턴(112)을 식각한다. 상기 공정에 의해, 상기 예비 단결정 실리콘 패턴(112)의 일부분이 제거됨으로써, 상기 절연막 패턴(114)의 양 측벽에 고립된 형상을 갖는 단결정 반도체 패턴(112a)이 형성된다. 상기 단결정 반도체 패턴(112a)은 필러 형상을 갖는다. 상기 단결정 반도체 패턴(112a)은 바 형상(Bar type)의 예비 단결정 실리콘 패턴(112)의 일부분을 이방성 식각함으로써 형성된다. 그러므로, 상기 단결정 반도체 패턴(112a)은 직육면체 형상을 갖는다. 그리고, 상기 직육면체 형상의 단결정 반도체 패턴(112a)의 하나의 측벽에만 수직방향으로 셀 트랜지스터들이 형성된다.
도 18은 도 31에서 I_I'를 절단한 단면도이고, 도 19는 도 31에서 II_II'를 절단한 단면도이다.
도 18, 19 및 도 31을 참조하면, 절연막 패턴(114)의 일부가 식각됨으로써 생성된 제4 트렌치(140) 내부를 채우도록 실리콘 산화막 패턴(142)을 형성한다.
실리콘 산화막 패턴(142)을 형성하는 동안, 층간 절연 에어갭 패턴(G1, G2)은 충진되지 않고 빈 공간으로 계속 남아있게 된다. 이는 층간 절연 에어갭 패턴(G1, G2) 의 입구 폭이 좁아 상기 절연막으로 충진할 수 없기 때문이다. 한편, 경우에 따라서는, 최상층에 있는 층간 절연 에어갭 패턴(G3)은 실리콘 산화막 패턴(142)으로 충진될 수도 있다.
다음에, 노출된 단결정 반도체 패턴(112a) 상에 상기 제1 방향으로 반복 형성되어 있는 단결정 반도체 패턴(112a)들을 연결시키는 비트 라인(144)을 형성한다.
설명한 것과 같이, 비트 라인(144)을 형성하기 이 전에 별도의 비트 콘택 플러그를 형성하는 공정이 요구되지 않는다. 따라서, 비트 라인을 형성하기 위한 공정이 매우 단순해진다.
다른 실시예에서, 도시하지는 않았지만, 단결정 반도체 패턴(112a)을 연결시키는 콘택 플러그를 형성하고, 상기 콘택 플러그들을 서로 연결시키는 비트 라인을 형성할 수도 있다.
상기 공정을 통해, 수직 방향으로 직렬 연결된 셀 트랜지스터들을 포함하는 NAND형 비휘발성 메모리 소자가 완성된다. 상기 설명한 방법에 의하면, 트렌치의 양 측벽에 증착되는 실리콘막을 이용하여 단결정 반도체 패턴이 구현되기 때문에 상기 단결정 반도체 패턴이 매우 얇은 폭을 갖게된다. 따라서, 좁은 수평 면적 내에 형성되는 상기 단결정 반도체 패턴의 개수를 증가시킬 수 있으며, 이로인해 NAND형 비휘발성 메모리 소자의 집적도를 증가시킬 수 있다.
한편, 층간 절연막 패턴이 콘트롤 게이트 패턴(130a)들 사이에 개재되는 경우보다, 층간 절연 에어갭 패턴(G)들이 콘트롤 게이트 패턴(130a)들 사이에 개재되는 경우에는 상기 층간 절연막 패턴에 의한 불순물의 영향을 받지 않을 수 있다. 특히, 상기 층간 절연막 패턴 내에 함유된 수소 원자의 영향을 받지 않아서 반도체 소자 성능 개선에 도움이 된다.
한편, 상기 층간 절연막 패턴 대신에 층간 절연 에어갭 패턴(G)이 대체됨으로써, 수직형 비휘발성 메모리 소자의 높이를 줄일 수 있으며, 이는 식각 공정에서 깊은 식각(deep etching) 공정의 부담을 줄일 수 있다.
도 32 내지 도 34는 도 1에 도시된 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도이다.
도 32를 참조하면, 먼저 도 3 내지 도 5에서 설명한 것과 동일한 공정을 수행함으로써, 기판(100) 상에 제1 트렌치(108)를 포함하는 절연막 구조물, 제1 트렌치(108) 양 측벽에 형성되는 비정질 실리콘 패턴(110)을 형성한다. 제1 트렌치(108) 양 측벽에는 비정질 실리콘 패턴(110) 대신 폴리실리콘 패턴이 형성될 수도 있다. 비정질 실리콘 패턴(110) 또는 폴리실리콘 패턴은 이 후에 제거되어 미세 트렌치를 형성하기 위한 희생막으로써 제공된다.
다음에, 비정질 실리콘 패턴(110)이 형성되어 있는 제1 트렌치(108) 내부를 채우도록 실리콘 산화막(도시안됨)을 형성한다. 상기 실리콘 산화막을 형성한 후, 상기 비정질 실리콘 패턴(110)의 상부면이 노출되도록 상기 실리콘 산화막을 연마함으로써 절연막 패턴(115)을 형성한다.
도 33을 참조하면, 노출된 비정질 실리콘 패턴(110)을 제거함으로써 상기 절연막 패턴(115) 및 절연막 구조물 사이에 미세 트렌치(150)를 형성한다. 상기 미세 트렌치(150)의 저면에는 단결정 실리콘 기판이 노출될 수 있다.
비정질 실리콘 패턴(110)의 제거는 습식 식각 또는 건식 식각 공정을 통해 수행될 수 있다. 그러나, 기판(100) 표면의 손상이 감소되면서 비정질 실리콘 패턴(110)이 완전하게 제거하기 위하여, 비정질 실리콘 패턴(110)은 습식 식각 공정을 통해 제거되는 것이 바람직하다.
미세 트렌치(150)는 예비 단결정 실리콘 패턴이 형성될 부위를 정의한다. 따라서, 비정질 실리콘 패턴(110)의 두께를 조절함으로써, 상기 예비 단결정 실리콘 패턴의 폭을 조절할 수 있다.
도 34를 참조하면, 미세 트렌치(150) 저면에 노출되어 있는 기판(100) 표면을 시드로 하는 선택적 에피택시얼 성장 공정을 수행함으로써, 미세 트렌치(150)의 내부를 완전히 채우는 단결정 실리콘막(152)을 형성한다.
다음에, 상기 최상부의 층간 절연막(106)의 표면이 노출되도록 단결정 실리콘막(152)을 연마함으로써, 도 6에 도시된 것과 같이, 예비 단결정 실리콘 패턴(112)을 형성한다.
예비 단결정 실리콘 패턴(112)이 형성된 이 후에는 도 7 내지 도 19에 도시된 것과 동일한 공정을 수행함으로써 비휘발성 메모리 소자를 완성한다.
도 35는 본 발명의 기술적 사상에 따른 비휘발성 메모리 소자를 포함하는 메모리 카드(400)의 개략도이다.
메모리 카드(400)는 제어기(410)와 메모리(420)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(410)에서 명령을 내리면, 메모리(420)는 데이터를 전송할 수 있다.
상기 메모리(420)는 본 발명의 기술적 사상에 의한 실시예들에 따른 수직형 비휘발성 메모리 소자를 포함할 수 있다.
상기 메모리 카드(400)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티 미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.
도 36은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 시스템(500)의 개략도이다.
상기 시스템(500)에서, 프로세서(510), 입/출력 장치(530) 및 메모리(520)는 버스(550)를 이용하여 상호 데이터 통신할 수 있다.
상기 시스템(500)의 메모리(520)는 RAM (random access memory) 및 ROM (read only memory)을 포함할 수 있다. 또한, 상기 시스템(500)은 플로피 디스크 드라이브 (floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(540)를 포함할 수 있다.
상기 메모리(520)는 본 발명의 기술적 사상에 의한 실시예들에 따른 수직형 비휘발성 메모리 소자를 포함할 수 있다. 상기 메모리(520)는 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 시스템(500)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100 : 기판
114a : 절연막 패턴
112a :단결정 반도체 패턴
122a : 터널 산화막 패턴
134 : 절연 충진막 패턴
130a : 콘트롤 게이트 패턴
124a : 전하 저장막 패턴
126a : 블록킹 유전막 패턴
G : 층간 절연 에어갭 패턴

Claims (10)

  1. 기판 상에 구비되는 필러 형상의 반도체 패턴; 및
    상기 반도체 패턴의 측면에 일정 간격을 가지면서 다층으로 적층되며 에어 갭(air gap)에 의하여 서로 이격되어 절연되는 제1 내지 제n 층(상기 n은 2 이상의 자연수)의 트랜지스터들;을 포함하는 수직형 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 트랜지스터들은
    상기 필러 형상의 반도체 패턴의 일 측벽과 적어도 일부분이 접촉되고, 상기 접촉되는 부분이 수직한 방향으로 일정한 간격을 갖는 터널 산화막들;
    상기 터널 산화막들의 표면 상에 순차적으로 구비되고, 적어도 일부분이 상기 필러 형상의 반도체 패턴과 대향하는 전하 저장막들 및 블로킹 유전막들; 및
    상기 블로킹 유전막들의 표면 상에 구비되고, 상기 필러 형상의 반도체 패턴과 대향하면서 일정한 간격을 가지면서 상기 기판의 표면 상에 수직 방향으로 적층되는 콘트롤 게이트 패턴들;을 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  3. 제1항에 있어서,
    상기 에어 갭은 각 층의 상기 트랜지스터들 사이에 개재되는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  4. 제1항에 있어서,
    상기 필러 형상의 반도체 패턴에 가까운 쪽의 상기 에어 갭의 폭보다 상기 필러 형상의 반도체 패턴에서 먼 쪽의 상기 에어 갭의 폭이 더 작은 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  5. 기판 상에 필러 형상의 반도체 패턴을 형성하는 단계; 및
    상기 반도체 패턴의 측면에 일정 간격을 가지면서 에어 갭에 의하여 서로 이격되어 절연되는 제1 내지 제n 층(상기 n은 2 이상의 자연수)의 트랜지스터들을 형성하는 단계;를 포함하는 수직형 비휘발성 메모리 소자의 제조방법.
  6. 제5항에 있어서,
    상기 트랜지스터들을 형성하는 단계는,
    상기 필러 형상의 반도체 패턴의 일 측벽에 제1 갭이 각각의 사이에 개재되도록 서로 이격되는 제1 절연막 패턴들을 다층으로 형성하는 단계;
    상기 제1 절연막 패턴들 및 상기 제1 절연막 패턴들에 의해 노출되는 상기 필러 형상의 반도체 패턴 상에 터널 산화막, 전하 저장막 및 블록킹 유전막을 순차적으로 형성하는 단계; 및
    상기 블록킹 유전막 상에 상기 제1 갭을 충진하는 컨트롤 게이트 패턴들을 형성하는 단계;를 포함하는 수직형 비휘발성 메모리 소자의 제조방법.
  7. 제6항에 있어서,
    상기 컨트롤 게이트 패턴들을 형성하는 단계 이후에,
    상기 제1 절연막 패턴들의 측면에 형성된 블록킹 유전막, 전하 저장막 및 터널 산화막을 순차적으로 제거하여 상기 제1 절연막 패턴들의 측면을 노출시키는 단계; 및
    상기 제1 절연막 패턴들을 제거하여 상기 에어 갭을 형성하는 단계;를 더 포함하는 수직형 비휘발성 메모리 소자의 제조방법.
  8. 제7항에 있어서,
    상기 제1 절연막 패턴들을 제거하여 상기 에어 갭을 형성하는 단계 이후에
    상기 필러 형상의 반도체 패턴에 대향하는 상기 에어 갭의 열린 입구를 닫아 상기 에어 갭을 닫힌 공간으로 형성하기 위하여 상기 에어 갭의 입구를 닫는 제2 절연막 패턴을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자의 제조방법.
  9. 제6항에 있어서,
    상기 필러 형상의 반도체 패턴의 일 측벽에 제1 갭이 각각의 사이에 개재되도록 서로 이격되는 제1 절연막 패턴들을 다층으로 형성하는 단계는,
    상기 필러 형상의 반도체 패턴에 가까운 쪽의 상기 제1 절연막 패턴들의 폭보다 상기 필러 형상의 반도체 패턴에서 먼 쪽의 상기 제1 절연막 패턴들의 폭이 더 작도록 상기 필러 형상의 반도체 패턴에서 먼 쪽의 상기 제1 절연막 패턴들 모서리 부분을 일부 제거하는 단계를 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자의 제조방법.
  10. 제6항에 있어서,
    상기 필러 형상의 반도체 패턴의 일 측벽에 제1 갭이 각각의 사이에 개재되도록 서로 이격되는 제1 절연막 패턴들을 다층으로 형성하는 단계는,
    상기 기판 상에 희생막 및 층간 절연막을 반복하여 순차적으로 적층하여 절연막 구조물을 형성하는 단계;
    상기 층간 절연막 및 상기 희생막을 순차적으로 식각하여 상기 기판의 표면의 일부를 노출시키는 라인 형상의 제2 트렌치를 형성하는 단계; 및
    상기 제2 트렌치에 의해 노출되는 상기 희생막을 완전히 제거하여 상기 제1 갭을 형성하는 동안, 상기 필러 형상의 반도체 패턴에서 먼 쪽의 상기 층간 절연막 모서리 부분이 일부 제거된 상기 제1 절연막 패턴을 형성하는 단계;를 포함하는 수직형 비휘발성 메모리 소자의 제조방법.
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