JP2016072537A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法 Download PDF

Info

Publication number
JP2016072537A
JP2016072537A JP2014202638A JP2014202638A JP2016072537A JP 2016072537 A JP2016072537 A JP 2016072537A JP 2014202638 A JP2014202638 A JP 2014202638A JP 2014202638 A JP2014202638 A JP 2014202638A JP 2016072537 A JP2016072537 A JP 2016072537A
Authority
JP
Japan
Prior art keywords
source line
region
semiconductor substrate
film
side select
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014202638A
Other languages
English (en)
Inventor
孝幸 鳥羽
Takayuki Toba
孝幸 鳥羽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014202638A priority Critical patent/JP2016072537A/ja
Priority to US14/626,314 priority patent/US20160093633A1/en
Publication of JP2016072537A publication Critical patent/JP2016072537A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Geometry (AREA)

Abstract

【課題】リーク電流を低減し、低消費電力な半導体記憶装置及びその製造方法を提供する。
【解決手段】周囲よりも低く表面上に凹んで形成された凹部領域１０５を有する半導体基板１００と、半導体基板１００の上方に形成され、直列に接続した複数のセルトランジスタＭＣと、凹部領域の半導体基板１００に、底部が接して設けられたソース線コンタクトＳＬＣと、ソース線コンタクトＳＬＣの底部よりも高い位置の半導体基板１００に、底部が接して設けられたビット線コンタクトＣＢと、ソース線コンタクトＳＬＣとセルトランジスタＭＣの間に接続されたソース線側選択トランジスタＳＳと、ビット線コンタクトとセルトランジスタＭＣの間に形成されたビット線側選択トランジスタＳＢと、を有する。
【選択図】図５

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
半導体記憶装置の大容量化とそれに伴う微細化が進展している。この微細化に伴い、配線やコンタクト等の微細化が必要となっている。コンタクトの中でも、とりわけビット線コンタクト及びソース線コンタクトは、記憶装置の面積への寄与が大きく、より微細化の要求が高まっている。
コンタクトは微細化が進むと、よりパターン形成及び加工の制御が困難となることが知られている。特に、ビット線コンタクトとソース線コンタクトの開口面積は異なっており、エッチング速度の違いが生じ、同時加工が難しいことが知られていた。
米国特許出願公開２０１４／００７０２９７号明細書 特開２０１０−５０３５７号公報 特開２０１０−８７１６２号公報
本実施形態の課題は、低消費電力な半導体記憶装置及びその製造方法を提供することである。
実施形態に係る半導体記憶装置は、周囲よりも低く表面上に凹んで形成された凹部領域を有する半導体基板と、前記半導体基板の上方に形成され、直列に接続した複数のセルトランジスタと、前記凹部領域の前記半導体基板に、底部が接して設けられたソース線コンタクトと、前記ソース線コンタクトの底部よりも高い位置の前記半導体基板に、底部が接して設けられたビット線コンタクトと、前記ソース線コンタクトと前記セルトランジスタの間に接続されたソース線側選択トランジスタと、前記ビット線コンタクトと前記セルトランジスタの間に形成されたビット線側選択トランジスタと、を有する。
第１の実施形態による半導体装置の構成を示すブロック図。 第１の実施形態による半導体装置の模式的な平面図。 第１の実施形態による半導体装置のメモリセルアレイの模式的に示す回路図。 第１の実施形態による半導体装置のメモリセルアレイの模式的な平面レイアウト図。 第１の実施形態による半導体装置の模式的な断面図 第１の実施形態の製造工程を示す模式的な断面図（その１） 第１の実施形態の製造工程を示す模式的な断面図（その２） 第１の実施形態の製造工程を示す模式的な断面図（その３） 第１の実施形態の製造工程を示す模式的な断面図（その４） 第１の実施形態の製造工程を示す模式的な断面図（その５） 第１の実施形態の製造工程を示す模式的な断面図（その６） 第１の実施形態の製造工程を示す模式的な断面図（その７） 第１の実施形態の製造工程を示す模式的な断面図（その８） 第１の実施形態の製造工程を示す模式的な断面図（その９） 第１の実施形態の製造工程を示す模式的な断面図（その１０） 第１の実施形態の製造工程を示す模式的な断面図（その１１） 第１の実施形態の製造工程を示す模式的な断面図（その１２） 第１の実施形態の製造工程を示す模式的な断面図（その１３） 第１の実施形態の製造工程を示す模式的な断面図（その１４） 第１の実施形態の製造工程を示す模式的な断面図（その１５） 第１の実施形態の製造工程を示す模式的な断面図（その１６） 第１の実施形態の製造工程を示す模式的な断面図（その１７） 第１の実施形態の製造工程を示す模式的な断面図（その１８） 第１の実施形態の製造工程を示す模式的な断面図（その１４） 第１の実施形態の製造工程を示す模式的な断面図（その１５） 第１の実施形態の製造工程を示す模式的な断面図（その１６） 第１の実施形態の製造工程を示す模式的な断面図（その１７） 第１の実施形態の製造工程を示す模式的な断面図（その１８） 第１の実施形態の製造工程を示す模式的な断面図（その１８） 第１の実施形態の製造工程を示す模式的な断面図（その１９） 第１の実施形態の製造工程を示す模式的な断面図（その２０） 第１の実施形態の変形例を示す模式的な断面図 第１の実施形態の変形例を示す模式的な断面図 第１の実施形態の変形例を示す模式的な断面図
以下、本発明の実施形態について図面を参照しながら説明する。
なお、以下の説明中、便宜的に半導体基板側に近い方を下側と表現して記載する。
（第１の実施形態）
第１の実施形態として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。図１は、第１の実施形態に従った半導体記憶装置５の構成を示すブロック図である。
半導体記憶装置５は、メモリセルアレイ１０とそれ以外の部分である周辺回路７を含む。メモリセルアレイ１０は、主にデータを記憶する。また、周辺回路７からの入力に応じて、データの読出し書込み等の諸動作を行う。周辺回路７は外部からの入力に応じ、メモリセルアレイ１０に必要な電圧を提供し、半導体記憶装置５が機能するための諸動作を行う。
メモリセルアレイ１０には、複数のメモリセルがマトリクス状に配置される。メモリセルは、電気的に書き換え可能なＥＥＰＲＯＭセルを有する。メモリセルアレイ１０には、メモリセルの電圧を制御するために、複数のビット線、複数のワード線、及びソース線が備えられる。
周辺回路７は、一例として図１に示した通り、ワード線ドライバ１５、センスアンプ２０、カラムデコーダ２５、入出力制御部３０、入出力バッファ３５、アドレスデコーダ４０、コントローラ４５、内部電圧発生部５０、及びレジスタ５５を含む。
ワード線ドライバ１５は、メモリセルアレイ１０に係る複数のワード線に接続されている。ワード線ドライバ１５は、アドレスデコーダ４０の出力信号に基づいて、データの読出し、書込み、及び消去時等に、ワード線の選択及び駆動を行う。
センスアンプ２０は、データの読出し時にビット線のデータを検知する。また、データの書込み時に書込みデータに応じた電圧をビット線に印加する。
カラムデコーダ２５は、アドレスデコーダ４０の出力信号に基づいて、ビット線を選択するためのカラム選択信号を生成し、このカラム選択信号をセンスアンプ２０に送る。
入出力制御部３０は、外部から供給される各種コマンドＣＭＤ，アドレス信号ＡＤＤ，及びデータＤＴ（書込みデータ含む）を受ける。
具体的には、データの書込み時に、書込みデータは、入出力制御部３０及び入出力バッファ３５を介してセンスアンプ２０に送られる。また、データの読み出し時に、センスアンプ２０に読みだされた読み出しデータは、入出力バッファ３５を介して入出力制御部３０に送られる。そして、読出しデータは、入出力制御部３０を介して外部ＨＭ（例えば、メモリコントローラ、または、ホスト）に出力される。
入出力制御部３０から入出力バッファ３５に送られたアドレス信号ＡＤＤは、アドレスデコーダ４０に送られる。アドレスデコーダ４０は、アドレス信号ＡＤＤをデコードし、ロウアドレスをワード線ドライバ１５に送り、カラムアドレスをカラムデコーダ２５に送る。
入出力制御部３０から入出力バッファ３５に送られたコマンドＣＭＤは，コントローラ４５に送られる。
コントローラ４５は、外部ＨＭから、チップイネーブル信号／ＣＥ、書込みイネーブル信号／ＷＥ，読出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。
コントローラ４５は、動作モードに応じて供給される外部制御信号及びコマンドＣＭＤに基づいて、データの書込み及び消去のシーケンスを制御する制御信号、及びデータの読出しを制御する制御信号を発生する。この制御信号は、ワード線ドライバ１５、センスアンプ２０、及び内部電圧発生部５０等に送られる。４５は、この制御信号を用いて、半導体記憶装置５の各種動作を統括的に制御する。
コントローラ４５は、半導体記憶装置５内に必ずしも配置しなくても構わない。すなわち、半導体記憶装置５とは別の半導体装置に配置されていても良いし、外部ＨＭ内に配置されていても良い。
内部電圧発生部５０は、コントローラ４５から送られる各種制御信号に応じて、読出し電圧、書込み電圧、ベリファイ電圧、及び消去電圧等、メモリセルアレイ１０、ワード線ドライバ１５、及びセンスアンプ２０の各種動作に必要な電圧を発生する。
レジスタ５５は、入出力制御部３０、及びコントローラ４５に接続され、テスト工程で決定されたチップの品質に適したパラメータを記憶する。
図２は、図１に示した第１の実施形態に係る半導体記憶装置５の模式的な平面図を示したものである。
半導体記憶装置５の内部には、２つのメモリセルアレイ１０が設けられている。メモリセルアレイ１０の領域以外には、周辺回路７が形成されている。
周辺回路７として、メモリセルアレイ１０に接するように、ワード線ドライバ１５、センスアンプ２０及びカラムデコーダ２５が設けられる。また、そのほかの領域には、図１で説明した、入出力制御部３０、入出力バッファ３５、アドレスデコーダ４０、コントローラ４５、内部電圧発生部５０、及びレジスタ５５等が形成される。
これらの周辺回路には動作電圧が異なる２種類以上のトランジスタを含む。便宜的に、動作電圧が低いトランジスタを低電圧トランジスタ、動作電圧が高いトランジスタを高電圧トランジスタと呼ぶ。低電圧トランジスタと高電圧トランジスタはその動作電圧の違いからゲート絶縁膜の膜厚が異なる。
図３に、ＮＡＮＤ型フラッシュメモリの構成の一例を示す。図３は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ１０の一部を模式的に示す回路図を示している。
図３において、ＢＬ１〜ＢＬ５はビット線、ＷＬ（１）〜ＷＬ（ｎ）はワード線（コントロールゲート）、ＤＷＬ（１）及びＤＷＬ（２）はダミーワード線、ＳＧＢ（１）及びＳＧＢ（２）はビット線側の選択トランジスタの選択ゲート線、ＳＧＳ（１）及びＳＧＳ（２）はソース線側の選択トランジスタの選択ゲート線、ＳＬはソース線を示す。ＭＣ（１）〜ＭＣ（ｎ）はメモリセル（メモリセルトランジスタともいう）、ＤＭＣ（１）及びＤＭＣ（２）はダミーメモリセル（ダミーメモリセルトランジスタともいう）、ＳＢ（１）及びＳＢ（２）はビット線側選択トランジスタ、ＳＳ（１）及びＳＳ（２）はソース線側選択トランジスタ、ＣＢはビット線コンタクト、ＳＬＣはソース線コンタクトを指す。
なお、区別を要さない場合は、メモリセルＭＣ，ダミーメモリセルＤＭＣ，ビット線側選択トランジスタＳＢ，ソース線側選択トランジスタＳＳ，ビット線ＢＬ，ワード線ＷＬ、選択ゲート線ＳＧＢ，選択ゲート線ＳＧＳと呼ぶ。また、ダミーメモリセルトランジスタＤＭＣとメモリセルトランジスタＭＣを総称して、セルトランジスタと呼称する。さらに、ビット線側選択トランジスタＳＢ及びソース線側選択トランジスタＳＳを総称して、選択トランジスタと呼称する。
図３に示すように、メモリセルアレイ１０は、複数のＮＡＮＤストリングＮＳを備える。
各ＮＡＮＤストリングＮＳは、例えば、ｍ個の直列接続されたメモリセルＭＣ（１）〜ＭＣ（ｎ）と、その両端にそれぞれ接続された２個のダミーメモリセルＤＭＣ（１）及びＤＭＣ（２）と、さらにその両端にそれぞれ接続されたビット線側選択トランジスタＳＢ（１）及びソース線側選択トランジスタＳＳ（１）とを備える。
ビット線側選択トランジスタＳＢ（１）の他端は、他のＮＡＮＤストリングＮＳに係るビット線側選択トランジスタＳＢ（２）の一端に接続するとともに、ビット線コンタクトＣＢを介してビット線ＢＬに接続する。ソース線側選択トランジスタＳＳ（１）の他端は、他のＮＡＮＤストリングＮＳに係るソース線側選択トランジスタＳＳ（２）の一端に接続するとともに、ソース線コンタクトＳＬＣを介してソース線ＳＬに接続する。
メモリセルＭＣは、半導体基板（ウェル）上にゲート絶縁膜を介在して形成された電荷蓄積膜（例えば、フローティングゲート電極、トラップを有する絶縁膜が考えられる。又はこれらを積層した膜であってもよい。）と、電荷蓄積膜上にゲート間絶縁膜を介在して形成された制御ゲート電極とを備える。メモリセルＭＣは、電荷蓄積膜に注入された電子の多寡による閾値電圧の変化に応じて、例えば１つのメモリセルＭＣに１．５ビット（３値以上）のデータを記憶することが可能である。
ダミーメモリセルＤＭＣは、メモリセルＭＣと同じ膜を備えている。ただし、半導体記憶装置５のユーザーからのデータを必ずしも保存しなくともよい。
ビット線側選択トランジスタＳＢ及びソース線側選択トランジスタＳＳは、ＮＡＮＤストリングＮＳの選択・非選択を制御する。
図４は、図３に示したＮＡＮＤ型フラッシュメモリのメモリセルアレイの平面図を模式的に示している。なお、以下の説明においては、ビット線の延伸方向をカラム方向、ワード線の延伸方向をロウ方向と呼称する。
図４に示すように、カラム方向に延伸した複数のアクティブエリアＡＡが形成される。アクティブエリアＡＡは相互に素子分離領域ＳＴＩによって分離されて設けられる。
ワード線ＷＬ（１）〜ＷＬ（ｎ）、ダミーワード線ＤＷＬ（１）及びＤＷＬ（２）、選択ゲート線ＳＧＢ（１）、ＳＧＢ（２）、ＳＧＳ（１）、及びＳＧＳ（２）は、アクティブエリアＡＡと略直交するようにロウ方向に延伸して形成される。アクティブエリアＡＡとワード線ＷＬ（１）〜ＷＬ（ｎ）の交点には、メモリセルＭＣ（１）〜ＭＣ（ｎ）が形成される。同様にダミーワード線ＤＷＬ（１）及びＤＷＬ（２）との交点には、ダミーメモリセルＤＭＣ（１）及びＤＭＣ（２）が形成される。選択ゲート線ＳＧＢ（１）及びＳＧＢ（２）との交点には、ビット線側選択トランジスタＳＢ（１）及びＳＢ（２）が形成される。選択ゲート線ＳＧＳ（１）及びＳＧＳ（２）との交点には、ソース線側選択トランジスタＳＳ（１）及びＳＳ（２）が形成される。
ソース線ＳＬは、アクティブエリアＡＡと略直交するようにロウ方向に延伸して形成される。ソース線ＳＬは、ソース線コンタクトＳＬＣを介してアクティブエリアＡＡと接続する。ソース線コンタクトＳＬＣは、図４に示すようにロウ方向にアクティブエリアを横切って、ライン状に形成される。
ビット線コンタクトＣＢは、各ビット線（図示しない）と各アクティブエリアＡＡを接続する。そのため、ソース線コンタクトＳＬＣと異なり、各アクティブエリア毎にプラグ状に形成される。
すなわち、図４から明らかなように、ソース線コンタクトＳＬＣはビット線コンタクトＣＢよりも平面視での面積が大きくなる。
図５は、本実施形態の半導体記憶装置の断面図を模式的に示している。図５（ａ）は、図４のＡ−Ａ’線に沿う断面図を模式的に示している。なお、図５（ａ）は、説明の都合上図４よりも一部を省略して記載してある。
図５（ｂ）は、低電圧トランジスタの断面図を模式的に示している。図５（ｃ）は、高電圧トランジスタの断面図を模式的に示している。低電圧トランジスタ及び高電圧トランジスタは、図２で図示した周辺回路７に形成された任意のトランジスタである。
まず、図５（ａ）を用いて、メモリセルアレイ領域について、説明する。なお、ソース線側選択トランジスタＳＳ（１）及びソース線側選択トランジスタＳＳ（２）の間に設けられている凹部１０５については、後述する。
図５（ａ）に示すように、半導体基板１００上には、メモリセルＭＣ（１）（図示せず）〜ＭＣ（ｎ）が並んで形成される。メモリセルＭＣ（１）〜メモリセルＭＣ（ｎ）の両側には、それぞれダミーメモリセルＤＭＣ（１）及びＤＭＣ（２）が形成される。さらにその両側にはビット線側選択トランジスタＳＢ（１）とソース線側選択トランジスタＳＳ（１）が形成される。
別の言い換えれば、メモリセルＭＣ（１）〜ＭＣ（ｎ）は、ダミーメモリセルＤＭＣ（１）とＤＭＣ（２）の間に設けられる。ダミーメモリセルＤＭＣ（１）は、メモリセルＭＣ（１）とビット線側選択トランジスタＳＢ（１）との間に設けられる。ダミーメモリセルＤＭＣ（２）は、メモリセルＭＣ（ｎ）とソース線側選択トランジスタＳＳ（１）との間に設けられる。
これらのメモリセルＭＣ（１）〜ＭＣ（ｎ）、ダミーメモリセルＤＭＣ（１）及びＤＭＣ（２）、並びに、ビット線側選択トランジスタＳＢ（１）及びソース線側選択トランジスタＳＳ（１）の間のソース／ドレイン領域には第一不純物拡散層２３０が形成される。この第一不純物拡散層２３０を介して、それぞれのソース／ドレイン領域は接続する。
ビット線側選択トランジスタＳＢ（１）のソース領域は、ダミーメモリセルＤＭＣ（１）のソース領域に接続する。ビット線側選択トランジスタＳＢ（１）のドレイン領域は、ビット線側選択トランジスタＳＢ（２）のドレイン領域に接続するとともに、ビット線コンタクトＣＢに接続する。
ビット線コンタクトＣＢは、上層にて第一配線コンタクト３３３を介し、ビット線（図示しない）に接続する。
ソース線側選択トランジスタＳＳ（１）のドレイン領域の何れかは、前述のとおり、ダミーメモリセルＤＭＣ（２）のソース領域に接続する。ソース線側選択トランジスタＳＳ（１）のソース領域は、ソース線側選択トランジスタＳＳ（２）のソース領域に接続するとともに、ソース線コンタクトＳＬＣに接続する。
ソース線コンタクトＳＬＣは、第一配線（ソース線）３３５に接続する。
続いて、各要素のより詳細な構造について説明する。
メモリセルＭＣ（１）〜ＭＣ（ｎ）、ダミーメモリセルＤＭＣ（１）及びＤＭＣ（２）、ソース線側選択トランジスタＳＳ（１）及びＳＳ（２）、ビット線側選択トランジスタＳＢ（１）及びＳＢ（２）のゲート絶縁膜及びゲート電極は、同じ膜を含む構造を有する。
これらのトランジスタは、第二ゲート絶縁膜１３０、第一メモリゲート絶縁膜１６０、電荷蓄積膜１７０、第二メモリゲート絶縁膜１８０、導電膜２１０を有する。これらのトランジスタのゲート電極上には、カバー膜２２０、絶縁膜２４０、ストッパー膜２８０を備える。
一例として、例えば第二ゲート絶縁膜１３０はシリコン酸化膜、第一メモリゲート絶縁膜１６０はシリコン酸化膜、電荷蓄積膜１７０はシリコン膜、第二メモリゲート絶縁膜１８０はハフニウム酸化膜とシリコン酸化膜の積層、導電膜２１０はタングステン、カバー膜２２０はシリコン窒化膜、絶縁膜２４０はシリコン酸化膜、ストッパー膜２８０はシリコン窒化膜を用いる。
ビット線側選択トランジスタＳＢのビット線コンタクトＣＢ側の側壁及びソース線側選択トランジスタＳＳのソース線コンタクトＳＬＣ側の側壁には、スペーサー２７０及びストッパー膜２８０が形成される。
ビット線側選択トランジスタＳＢ及びソース線側選択トランジスタＳＳとダミーメモリセルＤＭＣとの間、ダミーメモリセルＤＭＣとメモリセルＭＣとの間並びにメモリセルＭＣ同士の間には、それぞれギャップ２４５が形成される。
ビット線コンタクトＣＢ及びソース線コンタクトＳＬＣは、例えば金属膜とバリアメタル膜を有する。金属膜は、タングステン、アルミニウム、銅などの導電性の金属を用いる。バリアメタル膜は、チタン、タンタル、窒化チタン、窒化タンタル又はこれらの積層膜を用いる。また、金属膜とバリアメタル膜に加えてシリコン膜を用いても良い。
次に、図５（ｂ）及び図５（ｃ）を用いて、低電圧トランジスタ及び高電圧トランジスタについて説明する。
半導体基板１００上に、素子分離領域ＳＴＩが設けられる。
また、低電圧トランジスタにおいては、半導体基板１００上に、第二ゲート絶縁膜１３０が設けられ、その上にゲート電極ＧＣが設けられる。他方、高電圧トランジスタにおいては、半導体基板１００上に第一ゲート絶縁膜１２０と第二ゲート絶縁膜１３０が設けられ、その上にゲート電極ＧＣが設けられる。すなわち、低電圧トランジスタと高電圧トランジスタでゲート絶縁膜の構成は異なる。第一ゲート絶縁膜１２０及び第二ゲート絶縁膜は、例えばシリコン酸化膜である。
ゲート電極ＧＣの直下領域を挟むように半導体基板１００上には、第二不純物拡散層２６０が形成される。
低電圧トランジスタ及び高電圧トランジスタのゲート電極ＧＣは、何れのゲート電極ＧＣも、例えば、周辺ゲート電極膜１４０と導電膜２１０を有する。このゲート電極上には、カバー膜２２０、絶縁膜２４０、ストッパー膜２８０を備える。これらのトランジスタのゲート電極の側壁にはスペーサー２７０及び、ストッパー膜２８０を備える。
続いて、図５（ａ）〜図５（ｃ）を用いて、凹部１０５と各領域における半導体基板１００の上面の高さについて説明する。なお、以下の説明において、便宜上、メモリセルＭＣが形成されている領域の半導体基板１００の表面の高さを基準として説明する。すなわち、例えば、メモリセルＭＣ（１）が形成されている領域の半導体基板１００の表面の高さよりも、より高い位置に半導体基板１００の表面がある時を「高い」と呼び、より低い位置に半導体基板１００の表面がある時を「低い」又は「深い」と呼ぶ。
図５（ａ）に示される通り、ソース線側選択トランジスタＳＳ（１）及びＳＳ（２）が形成されている領域の一部、及びソース線側選択トランジスタＳＳ（１）とソース線側選択トランジスタＳＳ（２）の間の領域において、半導体基板１００は周囲よりも低く表面上に凹んで形成された凹部１０５を有する。この凹部１０５の深さをｂ１とする。
この半導体基板１００が凹部１０５を有するため、ソース線側選択トランジスタＳＳ（１）及びＳＳ（２）は、図５（ａ）に示した通り、屈曲した形状に形成される。すなわち、ソース線側選択トランジスタＳＳ（１）及びＳＳ（２）に係るゲート電極、ゲート絶縁膜、チャネル領域は屈曲した形状に形成される。
屈曲していることにより、ソース線側選択トランジスタＳＳのチャネル領域の長さは、ビット線側選択トランジスタＳＢのように平らに形成した場合に比べて、長くなる。すなわち、ソース線側選択トランジスタＳＳは、より制御性が良くなる。
なお、ソース線側選択トランジスタＳＳ（１）及びＳＳ（２）に係るスペーサー２７０の間では、さらに半導体基板１００は低くなる。この深さをｂ１＋ｂ２とする。
続いて、図５（ｂ）の低電圧トランジスタが形成される領域について説明する。
低電圧トランジスタのゲート電極ＧＣ下の半導体基板１００も低く形成されており、この深さをｂ３とする。
ここで、製造方法で後述する通り、ｂ３とｂ１は同じＲＩＥのエッチング工程により生じているため、略同一になる。ただし、それぞれの領域で、半導体基板１００上に形成される膜が異なり、それにより半導体基板１００からの半導体基板１００を構成する元素の拡散が異なることにより、数nm程度の差が生じることがある。
続いて、図５（ｃ）の高電圧トランジスタが形成される領域について説明する。高電圧トランジスタのゲート電極ＧＣ下の半導体基板１００も低く形成されており、この深さをｂ４とする。
以下、本実施形態に係る半導体記憶装置の製造方法について、図６乃至図２９を参照しながら説明する。なお、図６乃至図２９の図面において、図（ａ）は図４のA−A’ 線に沿う（カラム方向）断面、図（ｂ）は周辺回路部の低電圧トランジスタの断面、図（ｃ）は周辺回路部の高電圧トランジスタの断面を、それぞれ示す。便宜のため、以下、それぞれメモリセル領域、低電圧トランジスタ領域、高電圧トランジスタ領域と呼称する。また、図６乃至図２９の図面は、説明の便宜上図５と縦横比が異なる。
初めに、図６に半導体基板１００の状態を示す。メモリセル領域、低電圧トランジスタ領域、高電圧トランジスタ領域のいずれも半導体基板１００の高さは等しい。
そして、図７に示すように、半導体基板１００上に、図示しないマスクパターンを形成し、RIEにより、高電圧トランジスタ領域をエッチング加工する。このエッチング加工する深さをｄ１とする。
そして、図８に示すように、半導体基板１００上に、図示しないマスクパターンを形成し、RIEにより、エッチング加工する。このエッチング加工により、高電圧トランジスタ領域、低電圧トランジスタ領域が加工され、メモリセル領域において凹部１０５が形成される。このエッチング加工する深さをｄ２とする。
この後、図示しない犠牲酸化膜を形成し、不純物をインプランテーション法により注入することで、Ｐ型及びＮ型ウェル（図示せず）を形成する。
そして、図９に示すように、犠牲酸化膜１１０を剥離した後、第一ゲート絶縁膜１２０を形成する。第一ゲート絶縁膜１２０は、例えばシリコン酸化膜、シリコン酸窒化膜等を用いる。
そして、図１０に示すように、図示しないマスクパターンを形成した後、フッ酸などの薬液により、高電圧トランジスタ領域以外の第一ゲート絶縁膜１２０をエッチング加工する。
そして、図１１に示すように、半導体基板１００及び第一ゲート絶縁膜１２０上に、第二ゲート絶縁膜１３０を形成する。第二ゲート絶縁膜１３０は、例えばシリコン酸化膜、シリコン酸窒化膜等を用いる。
これにより、高電圧トランジスタ領域には、第一ゲート絶縁膜１２０と第二ゲート絶縁膜１３０が形成される。他方、低電圧トランジスタ領域及びメモリセル領域には、第二ゲート絶縁膜１３０が形成される。
なお、低電圧トランジスタ領域及び高電圧トランジスタ領域における第二ゲート絶縁膜１３０の上端の高さは、略同一である方が望ましい。この高さを揃えるのは、例えば、エッチングの深さであるｄ１と、第一ゲート絶縁膜１２０の厚さを調整することで実現される。
そして、図１２に示すように、第二ゲート絶縁膜１３０上に周辺ゲート電極膜１４０及び周辺カバー膜１５０を形成する。周辺ゲート電極膜１４０は、例えば多結晶シリコンを用いる。周辺カバー膜１５０は、例えばシリコン窒化膜を用いる。
そして、図１３に示すように、図示しないマスクパターンを形成し、RIEにより、低電圧及び高電圧トランジスタ領域の周辺カバー膜１５０、周辺ゲート電極膜１４０をエッチング加工する。この加工により、図１３（ａ）に示すように、メモリセル領域の周辺カバー膜１５０及び周辺ゲート電極膜１４０が除去される。なお、メモリセルMCが形成される領域の第二ゲート絶縁膜１３０はエッチングにより除去されても良い。
そして、図１４に示すように、第一メモリゲート絶縁膜１６０を形成する。第一メモリゲート絶縁膜１６０は、例えばシリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、ハフニウム酸化膜、ハフニウム窒化膜、ハフニウム酸窒化膜、アルミニウム酸化膜、アルミニウム窒化膜、アルミニウム酸窒化膜又はこれらの積層膜等を用いる。
そして、図１５に示すように、第一メモリゲート絶縁膜１６０上に電荷蓄積膜１７０、第二メモリゲート絶縁膜１８０、セルアレイカバー膜１９０を形成する。電荷蓄積膜１７０は、例えばシリコン膜、シリコン窒化膜等を用いる。
第二メモリゲート絶縁膜１８０は、例えばシリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、ハフニウム酸化膜、ハフニウム窒化膜、ハフニウム酸窒化膜、アルミニウム酸化膜、アルミニウム窒化膜、アルミニウム酸窒化膜又はこれらの積層膜等を用いる。また、第二メモリゲート絶縁膜１８０は、その他の金属元素を含んでも良い。セルアレイカバー膜１９０は、例えばシリコン窒化膜を用いる。
ここで、メモリセル領域の第二メモリゲート絶縁膜１８０の上端と、低電圧及び高電圧トランジスタ領域の周辺ゲート電極膜１４０の上端とが略同一の高さで形成される方が望ましい。この高さを揃えるのは、例えば、エッチングの深さであるｄ２と、周辺ゲート電極膜１４０の厚さを調整することで実現できる。
そして、図１６に示すように、所望のマスクパターンを形成し、ＲＩＥにより、メモリセル領域以外のセルアレイカバー膜１９０、第二メモリゲート絶縁膜１８０、電荷蓄積膜１７０、第一メモリゲート絶縁膜１６０をエッチング加工する。この加工により、低電圧及び高電圧トランジスタ領域のセルアレイカバー膜１９０、第二メモリゲート絶縁膜１８０、電荷蓄積膜１７０、第一メモリゲート絶縁膜１６０が除去される。
ここで、低電圧及び高電圧トランジスタ領域の周辺カバー膜１５０と、メモリセル領域のセルアレイカバー膜１９０の上端の高さが略同一であるのが望ましい。これは、例えば、上述のエッチング加工、周辺カバー膜１５０の膜厚、セルアレイカバー膜１９０の膜厚を調整することにより実現される。
そして、図１７に示すように、素子分離領域ＳＴＩを形成する。
周辺カバー膜１５０及びセルアレイカバー膜１９０上に、リソグラフィー法によりマスクパターンを形成する。そのマスクパターンをマスク材として、RIEにより、半導体基板１００を所定の深さまでエッチング加工する。その後、素子分離膜２００を成膜する。周辺カバー膜１５０及びセルアレイカバー膜１９０をストッパーとしたＣＭＰ(Chemical Mechanical Polishing)による平坦化により、余分な素子分離膜２００を除去し平坦化を行う。これにより、素子分離領域ＳＴＩが形成される。
この素子分離領域ＳＴＩは、メモリセル領域では図４に前述したカラム方向に平行なストライプ状に形成される。また、低電圧及び高電圧トランジスタ領域には、図１７に示すように、素子分離領域ＳＴＩが形成される。
そして、図１８に示すように、RIEによる選択エッチング加工により、素子分離膜２００を所定の深さまでエッチング加工する。なお、図１８に示したように、メモリセル領域に形成された凹部１０５内の素子分離膜２００は除去したほうが望ましい。
そして、図１９に示すように、周辺カバー膜１５０及びセルアレイカバー膜１９０を例えば熱リン酸を用いて除去する。その後に、導電膜２１０を成膜する。なお、必要な場合には、CMPによる平坦化を行っても良い。
導電膜２１０は、例えばシリコン、チタン、窒化チタン、タングステン、窒化タングステン、又はこれらの積層膜を用いる。
そして、図２０に示すように、導電膜２１０上にカバー膜２２０を形成する。カバー膜２２０は、例えばシリコン窒化膜である。
そして、トランジスタのゲート電極の加工を行う。ここでは、一例として、メモリセルＭＣ、選択トランジスタ、周辺回路トランジスタを別々に加工する方法で説明する。
まず、図２１に示すように、メモリセルＭＣの加工を行う。
カバー膜２２０上にリソグラフィー法等によりマスクパターンを形成する。このマスクパターンをマスクにして、ＲＩＥにより、エッチング加工する。この加工により、カバー膜２２０、導電膜２１０、第二メモリゲート絶縁膜１８０、電荷蓄積膜１７０、第一メモリゲート絶縁膜１６０がエッチング加工される。その後に、不純物元素をインプランテーション法により注入し、第一不純物拡散層２３０を形成する。
なお、上記のエッチング加工時に、第二ゲート絶縁膜１３０がエッチング加工されても良い。また、必要に応じて、カバー膜２２０上にマスク材料を形成し、マスク材料上にマスクパターンを形成しても良い。この場合は、マスク材料はエッチング加工時に無くなっても良いし、残っても構わない。
なお、不純物元素の注入時には、リソグラフィー法等によりマスクを予め形成し、不純物元素を領域毎に分けても良い。図２１では、区別せずに第一不純物拡散層２３０として図示する。
そして、図２２に示すように、カバー膜２２０上に、カバレッジの悪い絶縁膜２４０を形成し、ギャップ２４５を形成する。絶縁膜２４０は、例えば、スパッタ法やＰＥＣＶＤ(Plasma-Enhanced Chemical Vapor Deposition)法で、カバレッジが悪い成膜条件により、シリコン酸化膜やシリコン窒化膜を成膜する。なお、後述する周辺回路部のトランジスタ及び選択トランジスタの加工時のマスク材として絶縁膜２４０上にマスク材を成膜しても構わない。
そして、図２３に示すように、低電圧及び高電圧トランジスタの加工を行う。絶縁膜２４０上にリソグラフィー法を用いて、マスクパターンを形成する。このマスクパターンをマスクにして、絶縁膜２４０、カバー膜２２０、導電膜２１０、周辺ゲート電極膜１４０をＲＩＥにより、エッチング加工する。なお、第二ゲート絶縁膜１３０及び第一ゲート絶縁膜１２０が加工されても構わない。また、不純物元素をインプランテーション法により、注入しても良い。
そして、図２４に示すように、選択トランジスタの加工を行う。
リソグラフィー法を用いて、マスクパターンを形成する。このマスクパターンをマスクにして、絶縁膜２４０、カバー膜２２０、導電膜２１０、第二メモリゲート絶縁膜１８０、電荷蓄積膜１７０、第一メモリゲート絶縁膜１６０をＲＩＥにより、エッチング加工する。なお、第二ゲート絶縁膜１３０が加工されても構わない。また、加工後に、不純物元素をインプランテーション法により、注入しても良い。
この選択トランジスタの加工は、図２４に示される通り、ソース線側選択トランジスタＳＳ間の加工は、ビット線側選択トランジスタＳＢ間よりも深く加工される必要がある。このエッチング加工は、例えば、導電膜２１０と第二メモリゲート絶縁膜１８０の間に選択比が取れる条件によるエッチングをエッチング途中に行うことで実現できる。
つまり、ビット線側選択トランジスタＳＢ間のエッチング加工が第二メモリゲート絶縁膜１８０に到達した時点で、ビット線側選択トランジスタＳＢ間のエッチング速度が遅くなり、ソース線側選択トランジスタＳＳ間の加工のみを進めることができる。そして、ソース線側選択トランジスタＳＳ間のエッチング加工が第二メモリゲート絶縁膜１８０に到達した後に、第二メモリゲート絶縁膜１８０のエッチング速度が速い条件に切り替えればよい。
そして、図２５に示すように、スペーサー膜を成膜した後、ＲＩＥによりエッチバック加工し、スペーサー（サイドウォール）２７０を形成する。さらに、不純物元素をインプランテーション法により注入することで、第二不純物拡散層２６０を形成する。
なお、エッチバック加工により、図２５に示すように、ビット線側選択トランジスタＳＢ（１）のスペーサー２７０とビット線側選択トランジスタＳＢ（２）のスペーサー２７０との間の領域、ソース線側選択トランジスタＳＳ（１）のスペーサー２７０とソース線側選択トランジスタＳＳ（２）のスペーサー２７０との間の領域、及び低電圧トランジスタ領域では、半導体基板１００がエッチングされる。他方、高電圧トランジスタ領域では、第二ゲート絶縁膜１３０及び第一ゲート絶縁膜１２０がエッチングされる。このエッチング加工により、凹部１０５は、より深い領域（第一領域）と、第一領域より浅い第二領域を有する。
スペーサー膜は、例えば、シリコン酸化膜、シリコン窒化膜、またはこれらの積層膜を用いる。不純物元素の注入時には、リソグラフィー法等によりマスクを予め形成することで、不純物元素を領域毎に分けてもよい。図２５では、区別せずに第二不純物拡散層２６０として図示する。
そして、図２６に示すように、ストッパー膜２８０を形成する。ストッパー膜２８０は、例えばシリコン酸化膜、シリコン窒化膜、又はこれらの積層膜を用いる。
そして、図２７に示すように、第一層間絶縁膜２９０を成膜し、必要に応じてＣＭＰにより平坦化を行う。第一層間絶縁膜２９０には、例えばシリコン酸化膜を用いる。
そして、図２８に示すように、第一層間絶縁膜２９０上にリソグラフィー法により、レジストパターンを形成する。このレジストパターンをマスクにして、ストッパー膜２８０に到達するように、第一層間絶縁膜２９０をＲＩＥによりエッチング加工する。この加工により、ソース線コンタクト用トレンチ３００、ビット線コンタクト用ホール３１０が形成される。なお、同時に低電圧ト及び高電圧トランジスタのソース領域及びドレイン領域に対するコンタクトホール（図示せず）を形成しても良い。
ソース線コンタクト用トレンチは、図４で説明したように、ロウ方向にライン状に形成される。それに対し、ビット線コンタクトＣＢはビット線毎に、例えば楕円状に形成される。すなわち、ソース線コンタクト用トレンチ３００は、ビット線コンタクト用ホール３１０よりも、基板上から見た平面視において面積が大きい。
ここで、微細なホールやトレンチのパターンのＲＩＥにおいて、開口部の面積が広い領域は狭い領域よりもエッチング速度が速くなる。これは、例えば、面積が広い領域では、ＲＩＥにおけるエッチャントがホール又はトレンチの底まで到達しやすく、他方、狭い領域ではエッチャントがホール又はトレンチの底まで到達しにくいことで説明される。
したがって、ソース線コンタクト用トレンチ３００とビット線コンタクト用ホール３１０を同時にエッチング加工した場合、ソース線コンタクト用トレンチ３００のほうがエッチング速度が速くなる。 本実施形態では、ソース線側選択トランジスタＳＳ間の半導体基板１００には、凹部１０５による段差が形成される。すなわち、ソース線コンタクト用トレンチ３００が形成される領域の半導体基板１００は、ビット線コンタクト用ホール３１０が形成される領域の半導体基板１００よりも低く設けられる。つまり、ソース線コンタクト用トレンチ３００形成の被エッチング膜の方が、ビット線コンタクト用ホール３１０よりも厚くなる。
この凹部１０５の段差により、ソース線コンタクト用トレンチのエッチング速度が速いにも関わらず、ビット線コンタクト用ホール３１０及びソース線コンタクト用トレンチ３００のどちらも第一層間絶縁膜２９０を同じ程度（ストッパー膜２８０に到達する）まで加工することが可能となる。
仮に、凹部１０５が設けられていない場合は、ビット線コンタクト用ホール３１０がストッパー膜２８０に到達するようにエッチングすると、ソース線コンタクト用トレンチ３００はストッパー膜２８０を貫通し、半導体基板１００の第二不純物拡散層２６０を貫通する可能性がある。第二不純物拡散層２６０を貫通した場合には、ジャンクションリーク電流が増加し、リーク電流が増大する可能性がある。
なお、図２５のスペーサー２７０の形成で説明したように、ビット線側選択トランジスタＳＢ（１）のスペーサー２７０とビット線側選択トランジスタＳＢ（２）との間の半導体基板１００はエッチング加工されている。したがって、ビット線コンタクトＣＢは、セルトランジスタが形成される領域の半導体基板１００よりも低い位置に、底部が接して設けられる。
その後、図２９に示すように、第一層間絶縁膜２９０上にマスクパターンを形成し、ＲＩＥにより、第一層間絶縁膜２９０をエッチング加工する。この加工により、第一配線用トレンチ３２０と第一配線ホール３２５が形成される。
そして、図３０に示すように、下層コンタクト材料を成膜し、ＣＭＰにより平坦化しつつ、不要なコンタクト材料を除去する。これにより、ビット線コンタクトＣＢ及びソース線コンタクトＳＬＣ、第一配線３３５、第一配線コンタクト３３３が形成される。下層コンタクト材料は、例えば、金属膜とバリアメタル層を含む。金属膜はタングステン、銅、アルミニウムなどを用いる。バリアメタル層は、例えばチタン、タンタル、窒化チタン、窒化タンタル、又はこれらの積層を用いる。
そして、図３１に示すように、第二層間絶縁膜３４０を形成する。第二層間絶縁膜３４０上にマスクパターンを形成し、ＲＩＥによりエッチング加工し、上層コンタクトホールを形成する。そして、上層コンタクト材料を成膜し、ＣＭＰにより不要な上層コンタクト材料を除去し、上層コンタクト３５０を形成する。
以降は、一般的な製造方法を用いて、各種配線層や回路素子を形成する。このようにして、本実施形態の半導体記憶装置が製造される。
本実施形態の半導体記憶装置によれば、図５に示したように、ソース線側選択トランジスタＳＳ（１）及びＳＳ（２）が形成されている領域の一部、及びソース線側選択トランジスタＳＳ（１）とソース線側選択トランジスタＳＳ（２）の間の領域において、半導体基板１００には凹部１０５が設けられる。
半導体基板１００に凹部１０５が設けられることにより、ソース線側選択トランジスタＳＳは、ゲート電極、ゲート絶縁膜及びチャネル領域は屈曲して形成される。つまり、ゲート電極が平坦なトランジスタを形成する場合に比べ、チャネル長の長いトランジスタを形成することができる。すなわち、チャネル長が長く、より制御性が良い選択トランジスタを形成することが可能である。
また、製造方法で前述したように、ソース線コンタクトＳＬＣ及びビット線コンタクトＣＢを同時に不具合を抑制しつつ加工することがである。
図２８に図示されるように、半導体基板１００に凹部１０５が設けられているため、ソース線コンタクト用トレンチ３００下の半導体基板１００は、ビット線コンタクト用ホール３１０より低く設けられる。したがって、ソース線コンタクト用トレンチ３００のほうが、ビット線コンタクト用ホール３１０よりも面積が大きく、また、エッチング速度が速くても、ストッパー膜２８０でビット線コンタクト用ホール３１０とソース線コンタクト用トレンチ３００のどちらも加工を止めることが可能となる。
仮に、凹部１０５が設けられていない場合は、ソース線コンタクト用トレンチ３００のオーバーエッチングが生じ、ソース線コンタクトＳＬＣと第二不純物拡散層２６０との間でジャンクションリークが増大する懸念がある。
さらに、本実施形態によれば、新たな工程追加をすることなく、凹部１０５を形成可能である。
図８に示すように、低電圧及び高電圧トランジスタ領域の半導体基板１００は、エッチングにより、低くする方が望ましい。これは、例えば、図１７に示した素子分離領域ＳＴＩ形成時のＣＭＰにおいて、素子分離膜２００の残りが発生するなどの問題を回避するため、セルアレイカバー膜１９０及び周辺カバー膜１５０の半導体基板からの高さを揃えた方がよいためである。そのため、各領域に形成する膜厚に応じて、事前に低電圧及び高電圧トランジスタ領域の半導体基板１００を低く形成する必要がある。
この、低電圧及び高電圧トランジスタを形成する領域の半導体基板１００のエッチングと同時に、図８のように半導体基板１００をエッチングし、凹部１０５を形成することが可能である。これにより、新たな工程追加をすることなく凹部１０５の形成が可能である。なお、凹部１０５の形成を別工程として行ったとしても構わない。
以下、変形例を説明する。なお、図３２乃至図３４の図面において、図（ａ）は図４のA−A’ 線に沿う（カラム方向）断面、図（ｂ）は周辺回路部の低電圧トランジスタの断面、図（ｃ）は周辺回路部の高電圧トランジスタの断面を、それぞれ示す。また、図３２乃至図３４面は、説明の便宜上図５と縦横比が異なる。
一つ目の変形例として、図３２に示すように、凹部１０５を形成するエッチングと、図７の高電圧トランジスタ領域の半導体基板１００のエッチングを同時に行う場合を示す。
この場合は、凹部１０５に対して、メモリセル領域、低電圧及び高電圧トランジスタ領域の半導体基板１００を同時に加工するエッチング加工はしてもしなくても良い。エッチング加工しなかった場合を図３３に示し、エッチング加工した場合を図３４に示す。
エッチング加工した場合は、図３４に示すように、凹部１０５をより深く形成可能である。ソース線コンタクトトレンチのエッチング速度がビット線コンタクトホールより、より速い場合に有用である。又は、ソース線側選択トランジスタの制御性をさらに向上することも可能である。
二つ目の変形例を説明する。本実施形態は、周辺回路に低電圧トランジスタと高電圧トランジスタを備える場合を説明した。しかし、どちらか一種類のトランジスタを備える場合でも構わない。この場合は、メモリセル領域に対し、トランジスタを形成する領域の半導体基板１００を低くするエッチングと同時に、凹部１０５の形成を行えばよい。
三つ目の変形例を説明する。半導体基板１００に係る凹部１０５は、ソース線側選択トランジスタＳＳ間とソース線側選択トランジスタＳＳのゲート電極の下方の一部の領域に限られない。
ビット線コンタクト用ホールとソース線コンタクト用トレンチを同時に容易に形成可能なためには、凹部１０５がソース線コンタクト用トレンチの下側部において形成されていれば足りる。すなわち、ソース線側選択トランジスタＳＳ間、又はソース線コンタクト用トレンチと半導体基板１００の接触面のみに、凹部１０５が形成されていても構わない。
逆に、凹部１０５は広げることも可能である。この場合は、ダミーメモリセルトランジスタのゲート電極下の領域には重ならないほうが望ましい。セルトランジスタの特性がばらつく等の悪影響が懸念されるためである。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、そのほかの様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とのその均等の範囲に含まれる。
５ … 半導体記憶装置
７ … 周辺回路
１０ … メモリセルアレイ
１５ … ワード線ドライバ
２０ … センスアンプ回路
２５ … カラムデコーダ
３０ … 入出力制御回路
３５ … データ入出力バッファ
４０ … アドレスデコーダ
４５ … コントローラ
５０ … 制御電圧発生回路
５５ … パラメータ記憶部
１００ … 半導体基板
１０５ … 凹部
１１０ … 犠牲酸化膜
１２０ … 第一ゲート絶縁膜
１３０ … 第二ゲート絶縁膜
１４０ … 周辺ゲート電極膜
１５０ … 周辺カバー膜
１６０ … 第一メモリゲート絶縁膜
１７０ … 電荷蓄積膜
１８０ … 第二メモリゲート絶縁膜
１９０ … セルアレイカバー膜
２００ … 素子分離膜
２１０ … 導電膜
２２０ … カバー膜
２３０ … 第一不純物拡散層
２４０ … 絶縁膜
２６０ … 第二不純物拡散層
２７０ … スペーサー
２８０ … ストッパー膜
２９０ … 第一層間絶縁膜
３００ … ソース線コンタクト用トレンチ
３１０ … ビット線コンタクト用ホール
３２０ … 第一配線用トレンチ
３４０ … 第二層間絶縁膜
３５０ … 上層コンタクト

Claims (9)

  1. 周囲よりも低く表面上に凹んで形成された凹部領域を有する半導体基板と、
    前記半導体基板の上方に形成され、直列に接続した複数の第一セルトランジスタと、
    前記半導体基板の上方に形成され、直列に接続した複数の第二セルトランジスタと、
    前記半導体基板の上方に形成され、直列に接続した複数の第三セルトランジスタと、
    前記第一セルトランジスタと前記第二セルトランジスタの間に形成された２つのソース線側選択トランジスタと、
    前記第一セルトランジスタと前記第三セルトランジスタの間に形成された２つのビット線側選択トランジスタと、
    前記２つのソース線側選択トランジスタの間に形成され、前記凹部領域の前記半導体基板に、底部が接して設けられたソース線コンタクトと、
    前記２つのビット線側選択トランジスタの間に形成され、前記ソース線コンタクトの底部よりも高い位置の前記半導体基板に、底部が接して設けられたビット線コンタクトと、を有する半導体記憶装置。
  2. 前記凹部領域は、前記第一セルトランジスタと前記第二セルトランジスタとの間に設けられる、請求項１記載の半導体記憶装置。
  3. 前記凹部領域は、前記２つのソース線側選択トランジスタのゲート電極の下方の一部の領域と、前記２つのソース線側選択トランジスタの間の領域に一体として設けられる、請求項１記載の半導体記憶装置。
  4. 前記凹部領域は、第一領域と第二領域を有し、
    前記第一領域は前記第二領域より深く設けられ、
    前記ソース線コンタクトは、前記第一領域の前記半導体基板に、底部が接して設けられる、
    請求項１〜３何れか一項記載の半導体記憶装置。
  5. 前記２つのソース側選択トランジスタはそれぞれサイドウォールを備え、
    前記第一領域は、前記サイドウォールの間に設けられる、
    請求項４記載の半導体記憶装置。
  6. 前記ビット線コンタクトは、前記第一セルトランジスタが設けられた前記半導体基板よりも低い位置に、底部が接して設けられる請求項１〜５何れか一項記載の半導体記憶装置。
  7. 半導体基板の上方に周囲よりも低く表面上に凹んで形成された凹部領域を形成し、
    前記半導体基板の上方に、隣接した複数の第一セルトランジスタゲート電極と、隣接した複数の第二セルトランジスタゲート電極と、隣接した複数の第三セルトランジスタゲート電極を形成し、
    前記第一セルトランジスタゲート電極と前記第二セルトランジスタゲート電極の間に配置された２つのソース線側選択トランジスタゲート電極と、前記第一セルトランジスタゲート電極と前記第三セルトランジスタゲート電極の間に配置された２つのビット線側選択トランジスタゲート電極とを形成し、
    前記２つのソース線側選択トランジスタゲート電極の間に配置されたソース線コンタクト用トレンチと、前記２つのビット線側選択トランジスタゲート電極の間に配置されたビット線コンタクト用ホールを形成する、
    半導体記憶装置の製造方法であって、
    前記複数の第一セルトランジスタゲート電極と、前記複数の第二セルトランジスタゲート電極は、前記凹部領域を挟んで形成され、
    前記２つのソース線側選択トランジスタゲート電極は前記凹部領域を挟んで形成され、
    前記ソース線コンタクト用トレンチは、前記凹部領域上に形成され、
    前記ビット線コンタクト用ホールは、前記ソース線コンタクト用トレンチの底部よりも高い位置に形成される、
    半導体記憶装置の製造方法。
  8. 前記凹部領域の形成は、前記半導体記憶装置の周辺回路部において、周辺回路部のトランジスタが形成される領域の前記半導体基板に対する選択的なエッチング加工と同時に形成される、請求項７記載の半導体記憶装置の製造方法。
  9. 前記凹部領域の形成は、前記半導体記憶装置のゲート絶縁膜の膜厚が異なる少なくとも２種類の周辺トランジスタを含む周辺回路部において、一方の前記周辺トランジスタが形成される領域の前記半導体基板に対する選択的なエッチング加工と同時に形成される、請求項７記載の半導体記憶装置の製造方法。
JP2014202638A 2014-09-30 2014-09-30 半導体記憶装置及びその製造方法 Pending JP2016072537A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014202638A JP2016072537A (ja) 2014-09-30 2014-09-30 半導体記憶装置及びその製造方法
US14/626,314 US20160093633A1 (en) 2014-09-30 2015-02-19 Semiconductor memory device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014202638A JP2016072537A (ja) 2014-09-30 2014-09-30 半導体記憶装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2016072537A true JP2016072537A (ja) 2016-05-09

Family

ID=55585310

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014202638A Pending JP2016072537A (ja) 2014-09-30 2014-09-30 半導体記憶装置及びその製造方法

Country Status (2)

Country Link
US (1) US20160093633A1 (ja)
JP (1) JP2016072537A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180069175A (ko) * 2016-12-14 2018-06-25 삼성디스플레이 주식회사 디스플레이 장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9679807B1 (en) * 2015-11-20 2017-06-13 Globalfoundries Inc. Method, apparatus, and system for MOL interconnects without titanium liner
US10741569B2 (en) * 2017-06-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
DE102017125541B4 (de) * 2017-06-30 2020-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung mit Speicherzellenbereich und Schaltungsbereichen sowie Verfahren zu deren Herstellung
CN107816949B (zh) * 2017-11-01 2019-08-06 长江存储科技有限责任公司 一种用于3d nand存储器的存储层薄膜厚度测量方法
KR102167959B1 (ko) * 2017-11-14 2020-10-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 구조체 및 그 제조 방법
US11264396B2 (en) * 2019-05-31 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-type high voltage devices fabrication for embedded memory

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180069175A (ko) * 2016-12-14 2018-06-25 삼성디스플레이 주식회사 디스플레이 장치
CN108231837A (zh) * 2016-12-14 2018-06-29 三星显示有限公司 显示装置
CN108231837B (zh) * 2016-12-14 2023-07-11 三星显示有限公司 显示装置
KR102618350B1 (ko) * 2016-12-14 2023-12-28 삼성디스플레이 주식회사 디스플레이 장치

Also Published As

Publication number Publication date
US20160093633A1 (en) 2016-03-31

Similar Documents

Publication Publication Date Title
US10096616B2 (en) Three-dimensional semiconductor device with vertical and horizontal channels in stack structure having electrodes vertically stacked on the substrate
CN106601752B (zh) 三维半导体存储装置和竖直集成电路装置
US20190319038A1 (en) Semiconductor devices
US9397111B1 (en) Select gate transistor with single crystal silicon for three-dimensional memory
US8546239B2 (en) Methods of fabricating non-volatile memory with air gaps
JP2016072537A (ja) 半導体記憶装置及びその製造方法
TWI387059B (zh) 整合非揮發性記憶體及周邊電路之製造
JP2009099948A (ja) 不揮発性メモリ素子、その動作方法及びその製造方法
JP2008034825A (ja) 不揮発性メモリ素子、その動作方法及びその製造方法
KR20130078459A (ko) 수직 구조의 비휘발성 메모리 소자 및 그 제조방법
JP5389074B2 (ja) 不揮発性半導体記憶装置及びその製造方法
KR102443029B1 (ko) 절연성 캐핑 구조물을 포함하는 반도체 소자
JP2011138945A (ja) 不揮発性半導体記憶装置
JP2012069193A (ja) 不揮発性半導体記憶装置およびその制御方法
JP2007036173A (ja) フラッシュメモリ素子およびその製造方法
US20190013206A1 (en) Semiconductor device
US20130307044A1 (en) Selective Air Gap Isolation In Non-Volatile Memory
JP2008053651A (ja) 不揮発性半導体記憶装置
JP2009054941A (ja) 半導体装置及び半導体記憶装置
JP5801341B2 (ja) 半導体メモリ
US9735171B2 (en) Semiconductor memory device and method of manufacturing the same
JP2008135715A (ja) 不揮発性メモリ素子及びその製造方法
JP5269484B2 (ja) 半導体記憶装置
US7541243B2 (en) Methods of forming integrated circuit devices having gate electrodes formed on non-uniformly thick gate insulating layers
TWI622160B (zh) 具有單層浮動閘極的非揮發性記憶體裝置

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20170821