TWI622160B - 具有單層浮動閘極的非揮發性記憶體裝置 - Google Patents

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Abstract

非揮發性記憶體裝置包括複數個排列在基板上的雙單元。複數個雙單元中的每一者包括從基板的表面突出的汲極檯面。第一源極和第二源極被配置在基板中以及與汲極檯面分隔開。第一浮動閘極與汲極檯面的第一側壁表面重疊並且延伸到第一源極，以及第二浮動閘極與汲極檯面的第二側壁表面重疊並且延伸到第二源極。還提供了相關的方法。

Description

具有單層浮動閘極的非揮發性記憶體裝置
各種實施例涉及一種具有單層的浮動閘極的非揮發性記憶體裝置。
相關申請案的交叉參考
本申請案基於35 U.S.C 119(a)主張2014年3月21日於韓國知識產權局所提申的韓國申請案第10-2014-0033655號的優先權，其通過引用將其整體併入本文中。
電可擦除可編程唯讀記憶體(EEPROM)裝置是保留其存儲的數據甚至當其電源被中斷時的非揮發性記憶體裝置中的一種，並且EEPROM裝置的各種記憶體單元結構已經被提出來改善性能。EEPROM裝置的一般單位記憶體單元採用包括浮動閘極、控制閘極電極以及在浮動閘極和控制閘極電極之間的閘極間介電層的堆疊閘極結構。最近，採用單層的浮動閘極而未沒有控制閘極之嵌入式EEPROM裝置已使用廣泛應用於各種系統積體電路(IC)的互補金屬氧化物半導體(CMOS)技術來開發。即，採用單層的浮動閘極的嵌入式EEPROM裝置可以作為非揮發性記憶體裝置是非常有吸引力，其能夠被整合在使用CMOS技術製造的系統級晶片(SOC) 中。
各種實施例涉及具有單層的浮動閘極的非揮發性記憶體裝置。
根據一些實施例，一種非揮發性記憶體裝置包括：第一接面，其從基板的表面突出；第二接面，其設置在所述基板中並且與所述第一接面分隔開；以及浮動閘極，其與所述第一接面的側壁表面重疊並且延伸到所述第二接面。
根據進一步的實施例，一種非揮發性記憶體裝置包括汲極檯面，其從基板的表面突出。第一源極和第二源極配置在所述基板中並且與所述汲極檯面分隔開。所述第一源極相鄰於所述汲極檯面的第一側壁表面以及所述第二源極相鄰於與第一側壁表面相對的所述汲極檯面的第二側壁表面。第一浮動閘極與所述汲極檯面的所述第一側壁表面重疊並且延伸到所述第一源極。第二浮動閘極與所述汲極檯面的所述第二側壁表面重疊並且延伸到所述第二源極。
根據進一步的實施例，一種非揮發性記憶體裝置包括複數個雙單元，其排列成行和列並且設置在基板上方。所述雙單元中的各者包括：第一源極和第二源極，其設置在所述基板中；汲極檯面，其從在所述第一源極和所述第二源極之間的所述基板的表面突出；第一浮動閘極，其與所述汲極檯面的第一側壁表面重疊並且延伸到鄰近於所述汲極檯面的所述第一側壁表面的所述第一源極；以及第二浮動閘極，其與所述汲極檯面的第二側壁表面重疊並且延伸到鄰近於所述汲極檯面的所述第二側壁表面的所 述第二源極。第一源極線設置成平行於所述行，所述第一源極線中的每一條耦合到沿著各個行所排列的所述雙單元的所述第一源極。第二源極線設置成平行於所述行，所述第二源極線中的每一條耦合到沿著各個行所排列的所述雙單元的所述第二源極。第一位元線設置成平行於所述列，所述第一位元線中的每一條耦合到在各個列中排列為奇數的雙單元的所述汲極檯面。第二位元線設置成平行於所述列，所述第二位元線中的每一條耦合到在各個列中排列為偶數個的雙單元的所述汲極檯面。
根據進一步的實施例，一種非揮發性記憶體裝置包括排列在基板上方的複數個雙單元。所述雙單元中的各者包括：第一源極和第二源極，其設置在所述基板中；汲極檯面，其從在所述第一源極和所述第二源極之間的所述基板的表面突出；第一浮動閘極，其與所述汲極檯面的第一側壁表面重疊並且延伸到所述第一源極；以及第二浮動閘極，其與所述汲極檯面的第二側壁表面重疊並且延伸到鄰近於所述第二源極。所述第一浮動閘極和所述第二浮動閘極被排列成相對於所述汲極檯面而彼此相對。隔離層被設置在所述基板中並且將在複數個雙單元之中的第一雙單元的第一源極與在複數個雙單元之中的第二雙單元的第二源極分離。
根據進一步的實施例，一種非揮發性記憶體裝置包括汲極檯面，其從基板的表面突出；第一源極和第二源極，其分別配置在所述基板中並且與所述汲極檯面分別隔開；第一浮動閘極，其與所述汲極檯面的所述第一側壁表面重疊並且延伸到所述第一源極；第二浮動閘極，其與所述汲極檯面的所述第二側壁表面重疊並且延伸到所述第二源極；汲極電極，其配置成施加汲極電壓到汲極檯面；以及第一源極電極和第二源極電極， 其分別耦合到所述第一源極和第二源極，其中第一記憶體包括所述第一浮動閘極並且第二記憶體包括第二浮動閘極，其中所述第一和第二記憶體被個別地編程、擦除或讀出。
根據進一步的實施例，一種製造非揮發性記憶體裝置的方法包括：形成從基板的頂表面突出的汲極檯面，形成與汲極檯面的第一側壁表面重疊的第一浮動閘極和與汲極檯面的第二側壁表面重疊的第二浮動閘極，其中所述第一和第二浮動閘極排列成相對於汲極檯面而彼此相對，並且形成與第一浮動閘極隔開的在基板中的第一源極和與第二浮動閘極隔開的在基板中的第二源極。
根據進一步的實施例，一種製造非揮發性記憶體裝置的方法包括：形成藉由凹部所定義並且從基板的表面突出的汲極檯面；形成一對平行的溝槽，其設置在汲極檯面的兩側處，這對平行的溝槽比所述凹部還深；形成隔離層以填充這對平行的溝槽；形成與汲極檯面的第一側壁表面重疊的第一浮動閘極以及與汲極檯面的第二側壁表面重疊的第二浮動閘極，其中，所述第二側壁表面定位成相對於汲極檯面的第一側壁表面；以及在基板上形成第一源極，其中，第一源極與第一浮動閘極隔開；以及在基板上形成第二源極，其中，第二源極與第二浮動閘極隔開。
根據進一步的實施例，一種製造非揮發性記憶體裝置的方法包括：形成一對溝槽在基板中；形成隔離層以填充這對溝槽；選擇性蝕刻在所述隔離層之間的所述基板的部分，以形成定義汲極檯面的凹部，其中汲極檯面從凹部之間突出；形成與汲極檯面的第一側壁表面重疊的第一浮動閘極和與汲極檯面的第二側壁表面重疊的第二浮動閘極；以及在基板上 形成第一源極，以與第一浮動閘極隔開，以及在基板上形成第二源極，以與第二浮動閘極隔開。
根據進一步的實施例，非揮發性記憶體裝置包括：第一單位單元。第一單位單元包括：在第一級處提供的共同汲極、在比第一級還要低的第二級處提供的第一和第二源極、從共同汲極垂直延伸到第一源極之第一浮動閘極以及從共同汲極垂直延伸到第二源極的第二浮動閘極。
10‧‧‧單一位元單位單元/單位單元
11‧‧‧右單位單元/單位單元
12‧‧‧左單位單元/單位單元
13‧‧‧雙單元
14‧‧‧單位單元
15‧‧‧單位單元
16‧‧‧雙單元
17‧‧‧單位單元
18‧‧‧單位單元
19‧‧‧雙單元
100‧‧‧半導體基板
101‧‧‧阱區域
103‧‧‧通道區域
113‧‧‧第一通道區域
123‧‧‧第二通道區域
151‧‧‧底表面
152‧‧‧第一凹部
153‧‧‧溝槽
155‧‧‧凹部
200‧‧‧汲極檯面
201‧‧‧頂表面
203‧‧‧側壁表面
207‧‧‧中心部分
209‧‧‧第一雜質區域
250‧‧‧汲極電極
300‧‧‧源極
301‧‧‧邊緣
307‧‧‧部分
310‧‧‧源極/第一源極
320‧‧‧源極/第二源極
350‧‧‧源極電極
351‧‧‧第一源極電極
352‧‧‧第二源極電極
400‧‧‧浮動閘極
401‧‧‧浮動閘極層
410‧‧‧第一浮動閘極
420‧‧‧第二浮動閘極
500‧‧‧介電層
510‧‧‧第一介電層
520‧‧‧第二介電層
600‧‧‧隔離層
601‧‧‧第一列
602‧‧‧第二列
604‧‧‧絕緣層
610‧‧‧頂表面
2013‧‧‧第一雙單元
2015‧‧‧第二雙單元
2100‧‧‧半導體基板
2101‧‧‧阱區域
2201‧‧‧第一汲極檯面
2203‧‧‧第二汲極檯面
2251‧‧‧第一汲極電極
2253‧‧‧第二汲極電極
2301‧‧‧第一源極
2303‧‧‧第三源極
2305‧‧‧第二源極
2307‧‧‧第四源極
2351‧‧‧一源極電極
2353‧‧‧第三源極電極
2355‧‧‧第二源極電極
2357‧‧‧第四源極電極
2401‧‧‧第一浮動閘極
2403‧‧‧第三浮動閘極
2405‧‧‧第二浮動閘極
2407‧‧‧第四浮動閘極
2600‧‧‧離層
4100‧‧‧基板
4101‧‧‧阱區域
4151‧‧‧表面部分
4152‧‧‧底表面
4153‧‧‧溝槽
4155‧‧‧凹部
4200‧‧‧汲極檯面
4209‧‧‧第一雜質區域
4300‧‧‧源極
4400‧‧‧浮動閘極
4500‧‧‧閘極介電層
4604‧‧‧絕緣層
實施例將在所附圖式和伴隨的詳細描述中變得更加明顯，其中：圖1是說明根據一實施例的非揮發性記憶體裝置中的單一位元單位單元的橫截面視圖；圖2是說明圖1所示的單位單元之佈局圖；圖3是說明圖1所示的與電容構件耦合的單一位元單位單元的橫截面視圖；圖4是說明根據一實施例的非揮發性記憶體裝置中的雙單元的橫截面視圖；圖5是說明圖4所示的雙單元之佈局圖；圖6是說明包括圖4中所示的雙單元的非揮發性記憶體裝置的單元陣列的透視圖；圖7說明包括圖6中所示的單元陣列的等效電路圖的非揮發性記憶體裝置的配置；圖8是說明用於操作圖7中所示的單元陣列的偏置狀態的表； 圖9至29說明根據一實施例的製造非揮發性記憶體裝置的方法；圖30至37說明根據另一實施例的製造非揮發性記憶體裝置的方法；以及圖38說明根據一實施例的非揮發性記憶體裝置。
應當理解的是，儘管術語第一、第二、第三等等可以在本文中用來描述各種元件，但是這些元件不應該受這些術語所限制。這些術語僅用於將一個元件與另一個元件區分。因此，在一些實施例中的第一元件可以被稱為在其它實施例中的第二元件。
還應當理解的是，當一個元件被稱為在另一元件“上”、“上面”、“下面”、“下”或“旁”時，它可以直接在其它元件“上”、“上面“、”下面“、”下“或”旁“，或者也可以存在中間元件。因此，在本文中使用的諸如“上”、“上面”、“下面”、“下”或“旁”的術語僅用於描述特定實施例的目的並且不旨在限制。
還應當理解的是，當一個元件被稱為“連接”或“耦合”到另一元件時，它可以直接連接或耦合到另一元件，或者可以存在中間元件。相反地，當一個元件被稱為“直接連接”或“直接耦合”到另一元件時，則不存在中間元件。
參照圖1和2，根據一實施例的非揮發性記憶體裝置可以包括單一位元單位單元10。單一位元單位單元10可以被配置成包括：汲極檯面200，其從半導體基板100的表面突出且用作第一交接面；源極300，其設置 在半導體基板100中、與汲極檯面200分隔開且用作第二接面；浮動閘極400，其與汲極檯面200的頂表面201和側壁表面203重疊且延伸到源極300上；以及介電層500，其設置在浮動閘極400和汲極檯面200之間以及在浮動閘極400與半導體基板100之間。單位單元10可以作為EEPROM單元來運作。
汲極檯面200可以從諸如矽基板的半導體基板100的頂表面突出，以作為摻雜有第一導電類型的雜質的第一雜質區域。在一些實施例中，汲極檯面200的整個部分可以第一導電類型的雜質充分摻雜。在這樣的情況下，汲極檯面200的整個部分可以作為對應於第一接面的第一雜質區域。或者，只有汲極檯面200的上部分和側壁部分可以第一導電類型的雜質來摻雜。在這種情況下，對應於第一接面的第一雜質區域可以沿著汲極檯面200的頂表面201和側壁表面203來佈置。阱區域101可以被佈置在半導體基板100中。阱區域101可以與第一導電類型不同的第二導電類型的雜質進行摻雜，以及源極300可以第一導電類型的雜質進行摻雜以作為第二雜質區域。汲極檯面200可以被佈置在阱區域101上，並且源極300可以被佈置在阱區域101中。由於汲極檯面200和源極300被設置在阱區域101上或中，單位單元10的尺寸可以被減小。通道區域103可以定義在汲極檯面200和源極300之間的阱區域101的頂表面處。汲極電極250(圖1的“D”)可以佈置在汲極檯面200上，並且源極電極350(圖1中的“S”)可以設置在源極300上。
浮動閘極400可以是在用於嵌入式記憶體的單一多晶矽EEPROM單元結構中的閘極。浮動閘極400包括多晶矽層。浮動閘極400可以被佈置以與汲極檯面200重疊。當汲極電壓被施加到汲極檯面200時，電壓被感應在浮動閘極400處以執行編程操作或擦除操作。因此，浮動閘極400可以 與汲極檯面200的頂表面201和側壁表面203重疊並且延伸到通道區域103和源極300的邊緣301上，如上所述。因為汲極檯面200具有從半導體基板100的頂表面突出之升高的形狀，在浮動閘極400和汲極檯面200之間的重疊面積可以隨著汲極檯面200的高度而增加。也就是說，如果汲極檯面200的高度增加，浮動閘極400和汲極檯面200之間的重疊面積可以增加，甚至不增加單位單元10的平面面積。
在這種情況下，汲極檯面200的高度增加，在浮動閘極400與汲極檯面200之間的重疊面積可以增加，從而增加了在浮動閘極400和汲極檯面200之間的耦合電容值，即使不增加單位單元10所佔據的平面面積。結果，如果單位單元10被設計來增加汲極檯面200的高度時，單位單元10可以按比例縮小而不降低性能。
參照圖3，第一電容CA可以在浮動閘極400和汲極檯面200的頂表面201之間存在，並且第二電容CB可以在浮動閘極400和汲極檯面200的側壁表面203之間存在。另外，第三電容CC可以在源極300和浮動閘極400之間存在。如圖2所示，浮動閘極400可以具有矩形形狀的平面視圖。因此，浮動閘極400可以具有均勻的寬度。在這種情況下，第一電容CA可以與汲極檯面200的頂表面201重疊的浮動閘極400的第一長度L1成正比，第二電容CB可以與汲極檯面200的側壁表面203重疊的浮動閘極400的(對應於汲極檯面200的高度)第二長度L2成正比，以及第三電容CC可以與源極300重疊的浮動閘極400的第三長度L3成正比。單位單元10的耦合比CR可以藉由下述等式(1)來近似地表示。
CR=(CA+CB)/(CA+CB+CC) (1)
如果第一長度L1為100奈米，第二長度L2為150奈米，並且第三長度是20奈米，基於等式(1)的單位單元10的耦合比CR可以約為0.957。假如第二長度L2從150奈米增加至350奈米，單位單元10的耦合比CR可以從約0.926增加至約0.957。如果單位單元10的耦合比CR為接近“1”，感應在浮動閘極400處的電壓可以是接近施加到汲極檯面200的汲極電壓。
因此，如果汲極檯面200的高度增加，單位單元10的耦合比CR可以增加並且在一個給定的單元區域中的單位單元10的性能提高。
參照圖4和5，根據一實施例的非揮發性記憶體裝置的雙單元13可以包括彼此對稱的右單位單元11和左單位單元12以共享汲極檯面200。右單位單元11的和左單位單元12中的每個可以具有與圖1所示的單位單元10基本上相同的結構。因此，如果圖1的單位單元10可以存儲在其中的單一位元的數據，圖4的雙單元13可以使用兩個單獨的源極310和320而在其中存儲兩個位元數據。因為構成雙單元13的右單位單元11和左單位單元12共享共同汲極檯面200，所以雙單元13的尺寸可以減小。
雙單元13可以被配置成包括：共同汲極檯面200，其從半導體基板100的頂表面突出以作為第一接面；第一源極310，其佈置在半導體基板100中並且與共用汲極檯面200分隔開以作為第二接面；第二源極320，其設置在相對於第一源極310的半導體基板100中並且與共用汲極檯面200分隔開以作為另一第二接面；第一浮動閘極410，其與共同汲極檯面200的右頂表面和右側壁表面重疊並且延伸到第一源極310上；第二浮動閘極420，其與共同汲極檯面200的左頂表面和左側壁表面重疊並且延伸到第二源極320上；第一介電層510，其設置在第一浮動閘極410和共同汲極檯面200之間以及在第 一浮動閘極410與半導體基板100之間；以及第二介電層520，其設置在第二浮動閘極420和共同汲極檯面200之間以及在第二浮動閘極420與半導體基板100之間。構成雙單元13之右單位單元11和左單位單元12可以作為EEPROM單元來運作。
共同汲極檯面200可以從諸如矽基板的半導體基板100的頂表面突出，以作為具有第一導電類型的雜質來摻雜的第一雜質區域。在一些實施例中，共同汲極檯面200的整個部分可以第一導電類型的雜質來充分摻雜。在這種情況下，共同汲極檯面200的整個部分可以作為對應於第一接面的第一雜質區域。可選擇地，只有共同汲極檯面200的上部分和側壁部分可以第一導電類型的雜質來摻雜。在這種情況下，對應於第一接面的第一雜質區域可以沿著共同汲極檯面200的頂表面和側壁表面來設置。阱區域101可以被佈置在半導體基板100中。阱區域101可以不同於第一導電類型的第二導電類型的雜質來摻雜，並且第一和第二源極310和320可以與第一導電類型的雜質進行摻雜以作為第二雜質區域。共同汲極檯面200可以被佈置在阱區域101上，以及第一和第二源極310和320可以被佈置在阱區域101中。共同汲極檯面200、第一浮動閘極410、第一源極310和第一介電層510可以構成右單位單元11，並且共同汲極檯面200、第二浮動閘極420、第二源極320和第二介電層520可以構成左單位單元12。由於右單位單元11和左單位單元12共享阱區域101，所以雙單元13的尺寸可以減小。
第一通道區域113可以定義在共同汲極檯面200和第一源極310之間的阱區域101的頂表面處，以及第二通道區域123可以定義在共同汲極檯面200和第二源極320之間的阱區域101的頂表面處。共同汲極電極250 可以被佈置在共同汲極檯面200上，以及第一和第二源極電極351和352可以分別佈置在第一和第二源極310和320上。
第一和第二浮動閘極410和420可以使用單一層的導電材料來形成，例如單一多晶矽層。如果汲極電壓被施加到共同汲極檯面200，並且第一和第二源極電壓被施加到第一和第二源極310和320，一定的電壓可以藉由單元耦合比(參見等式1)在第一和第二浮動閘極400處來感應。在這樣的情況下，右單位單元11或左單元元件12可以根據分別施加到第一和第二源極310和320的第一和第二源極電壓而選擇性編程或讀出。
如上所述，第一浮動閘極410可以與共同汲極檯面200的右頂表面和右側壁表面重疊和延伸到第一通道區域113和第一源極310的邊緣上，並且第二浮動閘極420可以與共同汲極檯面200的左頂表面和左側壁表面重疊和延伸到第二通道區域123和第二源極320的邊緣上。即，第一和第二浮動閘極410和420可以設置成相對於共同汲極檯面200而對稱的，以及第一和第二源極310和320也可以設置成相對於共同汲極檯面200而對稱的。
因為共同汲極檯面200具有從半導體基板100的頂表面突出的升高的形狀，在浮動閘極410和420以及共同汲極檯面200之間的重疊面積可以隨著共同汲極檯面200的高度增加而增加。也就是說，如果共同汲極檯面200的高度增加，在浮動閘極410和420以及共同汲極檯面200之間的重疊面積可以增加，甚至不增加雙單元13的平面面積。
在汲極檯面200的高度增加的這情況下，在浮動閘極410和420以及共同汲極檯面200之間的重疊面積可以增加，從而增加了在浮動閘極410和420以及共用汲極檯面200之間耦合電容值，即使沒有增加雙單元13所 佔據的平面面積。結果，如果雙單元13被設計成增加共同汲極檯面200的高度時，雙單元13可以按比例縮小而沒有退化其性能。
參見圖6，根據一實施例的非揮發性記憶體裝置可以包括排列成行和列以具有矩陣形式的複數個雙單元(圖7的13、16和19)。即，根據一實施例的非揮發性記憶體裝置可以包括：汲極檯面200，其在基板100上排列成矩陣形式，以從基板100的表面突出；源極300，其佈置在排列於每個列中的汲極檯面200之間的基板100；以及浮動閘極400，其與每個列中的每個汲極檯面200的兩個側壁表面重疊並且延伸到相鄰的源極300上。在圖4和5中，每個雙單元可以具有對稱結構，其中一對源極(圖4的310和320)被佈置成相對於汲極檯面200而對稱的並且一對浮動閘極(圖4的410和420)被佈置成相對於汲極檯面200而對稱的。
參見圖7，在一列中彼此相鄰的一對雙單元(例如，13和16)可以共享源極300中的一個，如圖6所示。另外，排列在每列中的奇數雙單元的汲極檯面200可以電連接到位元線BL<0>、BL<2>、BL<4>、...或BL<X-1>，並且排列在每列中的偶數雙單元的汲極檯面200可以電連接至位元線BL<1>、BL<3>、BL<5>、...或BL<X>。位元線BL<0>、BL<1>、BL<2>、BL<3>、BL<4>、BL<5>、...、BL<X-1>和BL<X>可以設置成與列平行，並且可以連接到位元線(B/L)解碼器。雖然在每一列中的一對相鄰的雙單元(例如，13和16)共享源極300中的一個，但是在每一列中的一對相鄰的雙單元(例如，13和16)可以獨立地操作，因為在每一列中的一對相鄰的雙單元(例如，13和16)的汲極檯面200被分別連接到兩個不同的位元線(例如，BL<0>和BL<1>)。
排列在第一行中的雙單元(包括，雙單元13和19)的第一源極可以電連接到源極線SL<0>，和排列在第一行中的雙單元(包括，雙單元13和19)的第二源極可以電連接到源極線SL<1>。此外，排列在第二行中的雙單元(包括，雙單元16)的第一源極可以電連接到源極線SL<1>，並且排列在第二行中的雙單元(包括，雙單元16)的第二源極可以電連接到源極線SL<2>。此外，排列在第X行中的雙單元的第一源極可以電連接到源極線SL<X-1>，並且排列在第X行中的雙單元的第二源極可以電連接到源極線SL<X>。源極線SL<0>、SL<1>、SL<2>、...和SL<X>可以設置成與行平行，並且可以連接到源極線(S/L)解碼器。源極線(S/L)解碼器可以被佈置成連接到源極線SL<0>、SL<1>、SL<2>...和SL<X>，並且位元線解碼器可以被設置成連接到位元線BL<0>、BL<1>、BL<3>、BL<4>、BL<5>、...、BL<X-1>和BL<X>。位元線被佈置成垂直於源極線SL<0>、SL<1>、SL<2>、...和SL<X>。
再次參考圖6，排列在第一列601中的雙單元可以共享阱區域101，並且排列在第二列602中的雙單元可以共享藉由例如淺溝槽隔離(STI)層的隔離層600而與在第一列601中的阱區域101分隔的另一個阱區域101。排列在第一列601中的雙單元的源極300也可以藉由隔離層600而與排列在第二列602中的雙單元的源極300分隔。源極300可以電連接到源極線SL<0>、SL<1>、SL<2>、...和SL<X>，其連接到源極線(S/L)解碼器。在一些實施例中，在考慮施加到源極300的高電壓，隔離層600可以延伸以將雙單元彼此隔離。
隔離層600可以具有頂表面610，其與汲極檯面200的頂表面201基本上水平。隔離層600可以延伸到半導體基板100中至足夠的深度，以 將在第一列中的阱區域101和在第二列中的阱區域101彼此分離。
參照圖4和圖7，雙單元13可以包括：汲極電極250，汲極電壓通過汲極電極而施加到汲極檯面200；以及第一和第二源極電極351和352，用於將兩個不同的源極電壓施加至第一和第二源極310和320以選擇性地編程、讀取或擦除右和左單位單元11和12中的任一者。構成雙單元13、16和19的單位單元11、12、14、15、17和18可以藉由施加各種電壓到汲極電極250(例如，位元線BL<0>、BL<1>和BL<2>)以及第一和第二源極電極351和352(例如，源極線SL<0>、SL<1>和SL<2>)而選擇性操作，如在圖8的表中列出。
參照圖4、7和8，用於有選擇性編程雙單元13的左單位單元12的第一編程操作PGM1可以藉由以下步驟來執行：將正的編程電壓(例如，對應於位元線電壓VBL或汲極電壓的+Vpp)施加至連接到雙單元13的共同汲極檯面200的位元線BL<1>；將對應於第二源極線電壓VSL0的接地電壓施加到源極線SL<0>，其被連接到雙單元13的左單位單元12的第二源極320；將連接到雙單元13的右單位單元11的第一源極310的源極線SL<1>浮動；以及將對應於阱電壓Vwell的接地電壓施加至阱區域101。
在用於第一編程操作PGM1的上述偏壓條件下，雙單元13的左單位單元12可以藉由熱載子注入(HCI)機制而進行編程。特別地，接近正的編程電壓+Vpp的高電壓可以藉由左單位單元12的單元耦合比而在雙單元13的左單位單元12的第二浮動閘極420處感應，並且通道熱電子可以在左單位單元12的第二通道區域123中產生以及可以被注入到左單位單元12的第二浮動閘極420以選擇性編程左單位單元12。即，如果正的編程電壓+Vpp被 施加到雙單元13的共同汲極檯面200以及左單位單元12的第二源極320被接地，高電壓可以藉由左單位單元12的單元耦合比而在左單位單元12的第二浮動閘極420處感應，以形成在左單位單元12的第二通道區域123中的反轉通道，並且熱載子(例如，熱電子)可以藉由在共同汲極檯面200和第二源極320之間所產生的電場而在鄰近於共同汲極檯面200的阱區域101中生成，並且可以藉由在第二浮動閘極420和阱區域101之間所產生的電場而注入至左單位單元12的第二浮動閘極420中。
用於選擇性編程雙單元13的右單位單元11的第二編程操作PGM2可以藉由以下步驟來執行：將對應於位元線電壓VBL或汲極電壓的正的編程電壓+Vpp施加至位元線BL<1>，其連接到雙單元13的共同汲極檯面200；將連接到雙單元13的左單位單元12的第二源極320的源極線SL<0>浮動；將對應於第一源極線電壓VSL1的接地電壓施加到源極線SL<1>，其連接到雙單元13的右單位單元11的第一源極310；以及將對應於阱電壓Vwell的接地電壓施加到阱區域101。
用於擦除存儲在單位單元11和12中的數據的擦除操作可以利用福勒-諾德海姆(Fowler-Nordheim，FN)穿隧機制來獨立地執行。也就是說，如果高的源極電壓被施加到右和左單位單元11或12的所選擇的源極以及共同汲極檯面200被接地，熱電洞可以被注入到所選擇的單位單元的浮動閘極。例如，用於選擇性擦除雙單元13的左單位單元12的第一擦除操作ERS1可以藉由以下步驟來執行：將對應於位元線電壓VBL的接地電壓施加至位元線BL<1>，其連接到雙單元13的共同汲極檯面200；將對應於第二源極線電壓VSL0的正的擦除電壓Vpp施加到源極線SL<0>，其連接到雙單元13 的左單位單元12的第二源極320；將連接到雙單元13的右單位單元11的第一源極310的源極線SL<1>浮動；以及將對應於阱電壓Vwell的接地電壓施加到阱區域101。用於選擇性擦除雙單元13的右單位單元11的第二擦除操作ERS2可以藉由以下步驟來執行：將對應於位元線電壓VBL的接地電壓施加至位元線BL<1>，其連接到雙單元13的共同汲極檯面200；將連接到雙單元13的左單位單元12的第二源極320的源極線SL<0>浮動；將對應於第一源極線電壓VSL1的正的擦除電壓Vpp施加到源極線SL<1>，其連接到雙單元13的右單位單元11的第一源極310；以及將對應於阱電壓Vwell的接地電壓施加到阱區域101。
讀取操作可以藉由將讀取電壓Vread施加到所選擇的雙單元的汲極檯面200以及將電源電壓施加至所選擇的雙單元的第一和第二源極310和320中的任一者來執行。例如，用於選擇性讀取存儲在雙單元13的左單位單元12中的數據之第一讀取操作READ1可以藉由以下步驟來執行：將對應於位元線電壓VBL的讀取電壓Vread施加至連接到雙單元13的共同汲極檯面200的位元線BL<1>以在雙單元13的第二浮動閘極420處感應電壓；將連接到雙單元13的右單位單元11的第一源極310的源極線SL<1>浮動；將對應於第二源極線電壓VSL0的源極電壓Vss施加到連接到雙盒13的左單位單元12的第二源極320的源極線SL<0>；以及將對應於阱電壓Vwell的接地電壓施加到阱區域101。在這種情況下，如果左單位單元12是經編程的單元，無反轉通道形成在第二通道區域123中以關閉左單位單元12。因此，沒有電流流過左單位單元12。相反地，如果左單位單元12是經擦除的單元，反轉通道也可以形成在第二通道區域123中以打開左單位單元12。因此，電流可以流過左 單位單元12和位元線BL<1>。
用於選擇性讀取存儲在雙單元13的右單位單元11中的數據的第二讀取操作READ2可以藉由以下步驟來執行：將對應於位元線電壓VBL的讀取電壓Vread施加至連接到雙單元13的共同汲極檯面200的位元線BL<1>以在雙單元13的第一浮動閘極410處感應電壓；將對應於第一源極線電壓VSL1的源極電壓Vss施加到源極線SL<1>，其連接到雙單元13的右單位單元11的第一源極310；將連接到雙單元13的左單位單元12的第二源極320的源極線SL<0>浮動；以及將對應於阱電壓Vwell的接地電壓施加到阱區域101。在這種情況下，如果右單位單元11是經編程的單元，沒有反轉通道形成在第一通道區域113中以關閉右單位單元11。因此，沒有電流流過右單位單元11。與此相反，如果右單位單元11是經擦除的單元，反轉通道可以形成在第一通道區域113中以開啟右單位單元11。因此，電流可以流過右單位單元11和位元線BL<1>。
如上所述，構成單一雙單元(例如，雙單元13)的左和右單位單元的任何一者可以使用在圖8的表中列出的電壓偏置條件而被選擇性編程、擦除或讀取。此外，如圖7所示，排列成在列中彼此相鄰的第一雙單元13和第二雙單元16中的任何一者可以藉由選擇位元線BL<0>、BL<1>、BL<2>、BL<3>、BL<4>、BL<5>、...、BL<X-1>和BL<X>中的一條並且選擇源極線SL<0>、SL<1>、SL<2>、...和SL<X>中的一條來選擇。類似地，排列成在行中彼此相鄰的第一雙單元13和第三雙單元19中的任何一者可以藉由選擇位元線BL<0>、BL<1>、BL<2>、BL<3>、BL<4>、BL<5>、...、BL<X-1>和BL<X>中的一條並且選擇源極線SL<0>、SL<1>、SL<2>、...和SL<X>中的 一條來選擇。
再次參考圖4，根據一實施例的製造非揮發性記憶體裝置的方法可以包括：形成從基板100的表面突出的汲極檯面200；形成分別與汲極檯面200的兩個側壁表面重疊的第一和第二浮動閘極410和420；以及在基板100上形成鄰近第一和第二浮動閘極410和420的第一和第二源極310和320。第一和第二浮動閘極410和420可以形成為延伸到汲極檯面200的頂表面上。第一和第二浮動閘極410和420可以被形成以相對於汲極檯面200為對稱的，以及第一和第二源極310和320也可以被形成以相對於汲極檯面200為對稱的。
圖9是說明在基板100的阱區域101中的第一雜質區域209的平面視圖，諸如半導體基板，而圖10是沿著圖9的線X-X'所截取的橫截面視圖。參照圖9和圖10，阱區域101可以藉由將第二導電類型的雜質佈植進入基板100來形成，並且第一摻雜區域209可以藉由將第一導電類型的雜質佈植進入阱區域101來形成。第一雜質區域209可以對應於在隨後的製程中定義的汲極檯面。
圖11是說明了基板100上的汲極檯面200的平面視圖，而圖12是沿著圖11的線X-X'所截取的橫截面視圖。參照圖11和12，基板100可以凹陷以相對突出第一雜質區域209，其作為對應於第一接面的汲極檯面200。具體而言，基板100可以被選擇性蝕刻，以暴露汲極檯面200的側壁。也就是說，從基板100的表面突出的汲極檯面200可以藉由使用選擇性蝕刻製程來凹陷基板100而形成，以形成第一凹部152。然而，在一些實施例中，汲極檯面200可以藉由使用磊晶成長製程來生長基板的一部分而形成。
圖13是說明形成在基板100中的溝槽153的平面視圖，以及圖14是沿圖13的線X-X'所截取的橫截面視圖。此外，圖15是沿圖13的線Y1-Y1'的橫截面視圖，以及圖16是沿圖13的線Y2-Y2'的橫截面視圖。參照圖13，14、15和16，基板100，即，阱區域101可以被蝕刻，以在汲極檯面200的兩側形成一對平行的溝槽153。溝槽153可以被形成以具有足以暴露阱區域101下的基板100的深度。如圖6所示，溝槽101可以被形成以將單一阱區域101劃分成多個部分，其被排列在各列601和602中。溝槽153可以位於汲極檯面200的兩側處，並且通道區域和源極可以形成在後續製程中的溝槽153之間的第一凹部152的底表面151之下。如上所述，溝槽153可以在使用雙淺溝槽隔離(STI)技術的第一凹部152形成之後形成。然而，在一些實施例中，第一凹部152可以在使用雙STI技術的溝槽153形成之後形成。從汲極檯面200的頂表面的溝槽153的總深度可以是第一凹部152的厚度兩倍以上。
圖17是說明填充溝槽153與第一凹部152的絕緣層604的平面視圖。圖18是沿圖17的線X-X'所截取的橫截面視圖，以及圖19是沿圖17的線Y2-Y2'所截取的橫截面視圖。參照圖17、18和19，絕緣材料可以沉積或塗覆以填充溝槽153與第一凹部152並且覆蓋汲極檯面200。絕緣材料可以接著進行平坦化，以暴露汲極檯面200的頂表面。作為平坦化製程的結果，絕緣層604可以形成在溝槽153和第一凹部152中。
圖20是說明隔離層600的平面圖，以及圖21是沿圖20的線X-X'所截取的橫截面視圖。此外，圖22是沿圖20的線Y1-Y1'的橫截面視圖，以及圖23是沿圖20的線Y2-Y2'的橫截面視圖。參照圖20、21、22和23，在第一凹部152中的絕緣層604可以被選擇性地除去，留下在溝槽153中的隔離層 600。結果，在溝槽153之間的第一凹部152的底表面151可以在形成隔離層600之後被暴露。在第一凹部152中的絕緣層604可以使用蝕刻製程來選擇性地移除。如果在第一凹部152中的絕緣層604被選擇性地移除，相鄰的隔離層600之間的汲極檯面200的兩個側壁表面可以被暴露，如圖21所示。在一些實施例中，在圖10的阱區域101和第一雜質區域209形成之後，阱區域101可以被蝕刻以形成圖13、15和16的溝槽153，並且隔離層600然後可以形成在溝槽153中。隨後，在隔離層600之間的阱區域101的部分可以凹進，以形成暴露汲極檯面200的兩個側壁的凹部155，如圖21所示。
圖24是說明了浮動閘極層401的平面視圖，以及圖25是沿圖24的線X-X'所截取的橫截面視圖。參照圖24和25，浮動閘極層401(例如，諸如摻雜多晶矽層的一導電層)可以形成，以覆蓋汲極檯面200的暴露表面和凹部155的底表面。在浮動閘極層401形成之前，作為閘極介電層的介電層500可以形成在汲極檯面200的暴露表面以及凹部155的底表面上。
圖26是說明浮動閘極400的平面視圖，以及圖27是沿圖26的線X-X'所截取的橫截面視圖。參照圖26和27，浮動閘極層401和介電層500可以被圖案化，以形成一對分離的浮動閘極400。浮動閘極層401和介電層500可以被圖案化，以暴露汲極檯面200的中心部分207和阱區域101的部分307。汲極檯面200的中心部分207可以接觸形成在後續製程中的汲極電極，以及源極可以在後續製程中形成在阱區域101的部分307中。
圖28是說明源極300的平面視圖，以及圖29是沿圖28的線X-X'所截取的橫截面視圖。參照圖28和29，雜質離子可以被佈植到汲極檯面200的部分207以及阱區域101的部分307，從而在阱區域101中形成一對源極 300和在汲極檯面200中形成汲極。隨後，汲極電極250可以形成在汲極檯面200的部分207上，並且一對源極電極350可以在各自的源極300上形成。
圖30至37是說明根據另一本發明的概念的實施例的製造非揮發性記憶體裝置的方法之平面視圖和橫截面視圖。
圖30是說明阱區域4101、第一雜質區域4209和溝槽4153的平面視圖。圖31是沿圖30的線X-X'所截取的橫截面視圖，以及圖32是沿圖30的線Y-Y'所截取的橫截面視圖。參照圖30、31和32，以及阱區域4101可以通過佈植第二導電類型的雜質進入諸如半導體基板的基板4100來形成，並且第一雜質區域4209可以藉由佈植第一導電類型的雜質進入阱區域4101。第一雜質區域4209可以對應於在後續製程中所定義的汲極檯面。
包含阱區域4101的基板4100可以被蝕刻，以於第一雜質區域4209的兩側處形成一對平行的溝槽4153。一對平行的溝槽4153可以形成，使得阱區域4101的表面部分4151及第一雜質區域4209被佈置在平行的溝槽4153之間。溝槽4153可以被形成以具有足以暴露在阱區域4101下的基板4100的深度。因此，第一雜質區域4209的兩個側壁表面和保留在一對平行的溝槽4153之間的阱區域4101的兩個側壁表面可以藉由一對平行的溝槽4153所暴露。另外，保留在一對平行的溝槽4153之間的阱區域4101可以藉由一對平行的溝槽4153所分離。
圖33是說明填充溝槽4153的絕緣層4604的平面視圖，以及圖34是沿圖33的線Y-Y'所截取的橫截面視圖。參照圖33和34，絕緣材料可以沉積或塗覆以填充溝槽4153並且覆蓋第一雜質區域4209。絕緣材料可以接著進行平坦化，以暴露第一摻雜區域4209頂表面。作為平坦化製程的結果，絕緣 層4604可以形成在各自的溝槽4153中。平坦化製程可以使用化學機械拋光(CMP)製程或回蝕製程進行。絕緣層4604可以對應於隔離層。在一些實施例中，第一雜質區域4209可以在絕緣層4604(即，隔離層)形成之後而形成。
圖35是說明汲極檯面4200的平面視圖，以及圖36是沿圖35的線X-X'所截取的橫截面視圖。參照圖35和36，在隔離層4604之間的基板4100(即，阱區域4101)可以被選擇性地凹陷以將作為汲極檯面4200的第一雜質區域4209相對突出。特別地，遮罩(未示出)可形成在第一雜質區域4209上，並且基板4100(即，阱區域4101)可以使用遮罩和作為蝕刻遮罩的隔離層4604來進行選擇性地蝕刻，從而暴露汲極檯面4200的兩個側壁表面。換言之，基板4100可以被凹陷入以從基板4100的表面突出汲極檯面4200並且在汲極檯面4200的兩側處形成凹部4155。凹部4155可以被形成以具有比溝槽(圖32的4153)更淺的深度。通道區域和源極可以形成在後續製程中的凹部4155的底表面4152下的阱區域4101中。結果，第一雜質區域4209可以藉由形成溝槽4153和凹部4155而相對地突出，並可以作為汲極檯面4200。
圖37是說明浮動閘極4400的橫截面視圖。參考圖37，閘極介電層4500可以形成在汲極檯面4200的頂表面和側壁表面上以及在凹部4155的底表面4152上。浮動閘極層然後可以在閘極介電層4500上形成。浮動閘極層可以被圖案化，以形成一對分離的浮動閘極4400，其與汲極檯面4200的兩個側壁表面重疊並且延伸到阱區域4101。雜質離子可以使用浮動閘極4400作為佈值遮罩而佈值到汲極檯面4200和阱區域4101，由此在阱區域4101中形成一對源極4300和在汲極檯面4200中形成汲極。
圖38是說明根據一個實施例的非揮發性記憶體裝置的單元 陣列的一部分的橫截面視圖。參照圖38，根據實施例的非揮發性記憶體裝置的單元陣列可以包括排列在一列中的第一雙單元2013和第二雙單元2015以及設置在第一和第二雙單元2013和2015之間的隔離層2600。第一雙單元2013可以包括：第一汲極檯面2201，其從半導體基板2100的頂表面突出；第一源極2301，其設置在半導體基板2100中並且與第一汲極檯面2201分隔開；第二源極2305，其佈置在相對於第一源極2301的半導體基板2100中且從第一汲極檯面2201分隔開；第一浮動閘極2401，其與第一汲極檯面2201的左頂表面和左側壁表面重疊並且延伸到第一源極2301；第二浮動閘極2405，其與第一汲極檯面2201的右頂表面和右側壁表面重疊並且延伸到第二源極2305。第一雙單元2013可以進一步包括連接到第一汲極檯面2201的第一汲極電極2251、連接到第一源極2301的第一源極電極2351和連接到第二源極2305的第二源極電極2355。
第二雙單元2015可以包括：第二汲極檯面2203，其從半導體基板2100的頂表面突出；第三源極2303，其設置在半導體基板2100中並且與第二汲極檯面2203分隔開；第四源極2307，其佈置在相對於第三源極2303的半導體基板2100中並且與第二汲極檯面2203分隔開；第三浮動閘極2403，其與第二汲極檯面2203的右頂表面和右側壁表面重疊並且延伸到第三源極2303；第四浮動閘極2407，其與第二汲極檯面2203的左頂表面和左側壁表面重疊並且延伸到第四源極2307。第二雙單元2015進一步可以包括連接至第二汲極檯面2203的第二汲極電極2253、連接到第三源極2303的第三源極電極2353以及連接到第四源極2307的第四源極電極2357。
隔離層2600可以被設置成將第一和第二雙單元2013和2015 彼此分開。較特別地，隔離層2600可以被佈置在第一雙單元2013的第一源極2301和第二雙單元2015的第三源極2303之間。在這樣的情況，隔離層2600可以垂直地穿過第一和第二雙單元2013和2015被佈置於其上的阱區域2101。也就是說，隔離層2600可以將阱區域2101劃分為兩個獨立的阱區域。藉由隔離層2600所分開的第一源極2301和第三源極2303可獨立地偏置。因為第一源極2301和第三源極2303可以獨立地偏置，包括第一浮動閘極2401的單位單元和包括第三浮動閘極2403的單位單元可以獨立地執行編程操作、擦除操作和讀取操作，即使第一和第二汲極電極2251和2253電連接以具有相同的電壓水平。也就是說，即使相鄰的第一和第二雙單元2013和2015的第一和第二汲極電極2251及2253被電連接到相同的位元線，包括第一浮動閘極2401的單位單元和包括第三浮動閘極2403的單位單元可以獨立執行編程操作、擦除操作和讀取操作。
根據上述的實施例，包括汲極接面的汲極檯面可以設置以從基板的表面突出，並且浮動閘極可以被佈置以與汲極檯面的至少側壁表面重疊。每一個浮動閘極可以由單層的導電材料或多層的導電材料所形成。沒有控制閘極必需構成單一多晶矽EEPROM單元結構。因此，如果汲極檯面的高度增加，單元耦合比也可以增加以提高單位單元的編程效率和擦除操作效率。此外，兩個相鄰的單位單元可以構成共享單一汲極檯面的雙單元。因此，雙單元可以存儲兩個位元數據於其中，從而增加位元密度。此外，複數個雙單元可以被排列以共享單一阱區域。因此，擦除操作可以位元組為單位來執行。此外，由於雙單元可以不需要控制閘極，包括雙單元的非揮發性記憶體裝置可以使用一般的CMOS製造製程來製造。因此，根據上述 實施例的非揮發性記憶體裝置可以被容易地嵌入到系統積體電路裝置。此外，由於雙單元可以使用FN穿隧機制而擦除，所以擦除操作可以位元組為單位或以晶片為單位來執行。此外，如果汲極檯面的高度增加，單元耦合比可以增加，提高了單位單元的編程效率和擦除效率。因此，如果汲極檯面的高度增加，單位單元的平面面積可以減小，而不使單元性能退化。

Claims (18)

  1. 一種非揮發性記憶體裝置，包括：第一接面，其從基板的表面突出；第二接面，其設置在所述基板中並且與所述第一接面分隔開；以及浮動閘極，其與所述第一接面的側壁表面重疊並且延伸到所述第二接面，其中所述第一接面是用作汲極的汲極檯面並且所述第二接面是源極。
  2. 如申請專利範圍第1項的非揮發性記憶體裝置，其中所述浮動閘極延伸在所述汲極檯面的頂表面的一部分上方。
  3. 如申請專利範圍第1項的非揮發性記憶體裝置，進一步包括：汲極電極，其連接到所述汲極檯面的所述頂表面；以及源極電極，其耦合到所述源極。
  4. 一種非揮發性記憶體裝置，包括：汲極檯面，其從基板的表面突出；第一源極和第二源極，其配置在所述基板中並且與所述汲極檯面分隔開，所述第一源極相鄰於所述汲極檯面的第一側壁表面以及所述第二源極相鄰於與所述第一側壁表面相對的所述汲極檯面的第二側壁表面；第一浮動閘極，其與所述汲極檯面的所述第一側壁表面重疊並且延伸到所述第一源極；以及第二浮動閘極，其與所述汲極檯面的所述第二側壁表面重疊並且延伸到所述第二源極。
  5. 如申請專利範圍第4項的非揮發性記憶體裝置，其中所述第一浮動閘極和所述第二浮動閘極延伸在所述汲極檯面的頂表面上方。
  6. 如申請專利範圍第5項的非揮發性記憶體裝置，進一步包括：共同汲極電極，其耦合到在所述第一浮動閘極和所述第二浮動閘極之間的所述汲極檯面的所述頂表面；以及第一源極電極和第二源極電極，其分別耦合到所述第一源極和所述第二源極。
  7. 如申請專利範圍第4項的非揮發性記憶體裝置，其中所述第一浮動閘極和所述第二浮動閘極被相對於所述汲極檯面來對稱地配置；以及其中所述第一源極和所述第二源極被相對於所述汲極檯面來對稱地定位。
  8. 如申請專利範圍第4項的非揮發性記憶體裝置，其中所述汲極檯面包括從所述第一側壁表面延伸穿過頂表面到所述汲極檯面的所述第二側壁表面的第一雜質區域；以及其中所述第一源極和所述第二源極中的各者包括設置在所述基板中的第二雜質區域。
  9. 一種非揮發性記憶體裝置，包括：複數個雙單元，其排列成行和列並且設置在基板上方，其中所述雙單元中的各者包括：第一源極和第二源極，其設置在所述基板中，汲極檯面，其從在所述第一源極和所述第二源極之間的所述基板的表 面突出，第一浮動閘極，其與所述汲極檯面的第一側壁表面重疊並且延伸到鄰近於所述汲極檯面的所述第一側壁表面的所述第一源極；以及第二浮動閘極，其與所述汲極檯面的第二側壁表面重疊並且延伸到鄰近於所述汲極檯面的所述第二側壁表面的所述第二源極；第一源極線，其設置成平行於所述行，所述第一源極線中的每一條耦合到沿著各個行所排列的所述雙單元的所述第一源極；第二源極線，其設置成平行於所述行，所述第二源極線中的每一條耦合到沿著各個行所排列的所述雙單元的所述第二源極；第一位元線，其設置成平行於所述列，所述第一位元線中的每一條耦合到在各個列中排列為奇數的雙單元的所述汲極檯面；以及第二位元線，其設置成平行於所述列，所述第二位元線中的每一條耦合到在各個列中排列為偶數的雙單元的所述汲極檯面。
  10. 如申請專利範圍第9項的非揮發性記憶體裝置，其中排列在一給定的列中的兩個相鄰雙單元共享所述兩個相鄰雙單元中的一者的所述第一源極或者其他兩個相鄰雙單元的所述第二源極。
  11. 如申請專利範圍第10項的非揮發性記憶體裝置，其中共享在一給定列中排列的所述第一源極或所述第二源極之所述兩個相鄰雙單元被分別耦合到所述第一位元線中的一者和所述第二位元線中的一者。
  12. 如申請專利範圍第9項的非揮發性記憶體裝置，其中所述複數個雙單元共享設置在所述基板中的阱區域。
  13. 如申請專利範圍第12項的非揮發性記憶體裝置，進一步包括：隔離層， 其形成在所述列之間的所述基板中以將排列在第一列中的所述雙單元與排列在相鄰於所述第一行的第二列中的所述雙單元隔離。
  14. 如申請專利範圍第13項的非揮發性記憶體裝置，其中所述隔離層將所述阱區域分開成複數個部分，其中所述複數個部分被設置在各個列中。
  15. 如申請專利範圍第9項的非揮發性記憶體裝置，其中所述第一浮動閘極和所述第二浮動閘極延伸在所述汲極檯面的頂表面上方。
  16. 如申請專利範圍第15項的非揮發性記憶體裝置，進一步包括：共同汲極電極，其耦合至設置在所述雙單元的各者中的所述第一浮動閘極和所述第二浮動閘極之間的所述汲極檯面；第一源極電極，其分別地耦合到所述第一源極；以及第二源極電極，其分別地耦合到所述第一源極。
  17. 如申請專利範圍第9項的非揮發性記憶體裝置，其中所述雙單元的各者中的所述第一浮動閘極和所述第二浮動閘極被相對於所述汲極檯面來對稱地配置；以及其中所述雙單元的各者中的所述第一源極和所述第二源極被相對於所述汲極檯面來對稱地定位。
  18. 如申請專利範圍第9項的非揮發性記憶體裝置，其中所述汲極檯面中的各者包括沿著所述汲極檯面的頂表面和側壁表面設置的第一雜質區域；以及其中所述第一源極和所述第二源極中的各者包括設置在所述基板的頂表面中的第二雜質區域。
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