TW202002254A

TW202002254A - 反或型快閃記憶體及其製造方法

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Publication number: TW202002254A
Application number: TW107121489A
Authority: TW
Inventors: 白田理一郎
Original assignee: 華邦電子股份有限公司
Priority date: 2018-06-22
Filing date: 2018-06-22
Publication date: 2020-01-01
Also published as: TWI681552B

Abstract

提供含三維構造的記憶胞的反或型快閃記憶體。本發明之反或型快閃記憶體中，一個記憶胞包含一個記憶電晶體與一個選擇電晶體。在矽基板上形成共通源極並形成主動區，主動區在垂直方向延伸，而與共通源極電性連接。形成記憶電晶體的控制閘極與選擇電晶體的選擇閘極線而包圍主動區的側部，主動區的頂部與位元線電性連接。

Description

反或型快閃記憶體及其製造方法

本發明是關於反或(NOR)型快閃記憶體，且關於三維構造的快閃記憶體。

在反或型快閃記憶體，為了提升其集積度，會採用虛擬接地方式、多值方式等。在典型的虛擬接地方式，記憶胞的源極/汲極是與在行方向鄰接的記憶胞的源極/汲極共通，共通的源極及汲極電性連接於位元線。在進行讀取時，在被選擇的記憶胞的源極施加接地電位、汲極施加讀取電位，鄰接的記憶胞的源極/汲極則成為浮置狀態(專利文獻1、2)。

在多值方式，以控制電荷到達浮置閘極或捕捉電荷的電荷儲存區域，對記憶胞設定複數個閾值。專利文獻3揭露鏡向位元(mirror bits)形式的快閃記憶體而作為電荷捕捉式的多值記憶體。這種快閃記憶體是在矽基板表面與閘極電極之間，形成氧化膜-氮化膜-氧化膜的ONO，在氧化膜與氮化膜的界面捕獲電荷。取代對源極/汲極施加電壓的手法，將電荷分別保持在氮化膜(電荷儲存層)的源極側、汲極側，在一個記憶胞記憶二位元的資訊。又，亦有人提出，在閘極電極的兩端附近形成分離的ONO膜而物理性地將儲存電荷的區域分開的構成。

【先行技術文獻】【專利文獻】

【專利文獻1】日本特開2003-100092號公報

【專利文獻2】日本特開平11-110987號公報

【專利文獻3】日本特開2009-283740號公報

在反或型快閃記憶體中，也有一旦縮小閘極長度、閘極寬度等則發生擊穿、短通道效應等的問題，因此公認記憶胞的尺寸縮小已到了極限。

本發明之反或型快閃記憶體，包含：基板；導電區，形成於上述基板表面或上述基板上；複數個柱狀部，從上述基板的表面向垂直方向延伸，且包含主動區；以及記憶電晶體及選擇電晶體，形成為包圍各柱狀部的側部；其中在上述記憶電晶體的閘極連接控制閘極，在上述選擇電晶體的閘極連接選擇閘極；上述柱狀部的一個端部電性連接於位元線，上述柱狀部的另一個端部電性連接於上述導電區；以及一個記憶胞包含一個記憶電晶體與一個選擇電晶體。

本發明之反或型快閃記憶體的製造方法，包含下列步驟：在基板表面或基板上形成導電區；在上述導電區上，隔著第一絕緣層而形成第一導電層；在上述第一導電層上，隔著第二絕緣層而形成第二導電層；在上述第二導電層上，形成第三絕緣層；從上述第三絕緣層形成複數個到達上述導電區的開口；在各開口內，形成電荷儲存用的絕緣層與柱狀構造的主動區；以及對上述第二導電層進行蝕刻，在鄰接的上述柱狀構造間，使上述第二導電層分離；其中上述主動區的一個端部經由上述開口的導通孔而電性連接於上述導電區，上述主動區的另一個端部電性連接於位元線；以及上述第一導電層及上述第二導電層中的一個是記憶電晶體的閘極、另一個是選擇電晶體的閘極，一個記憶胞包含一個記憶電晶體與一個選擇電晶體。

本發明的目的在於解決上述的傳統的問題，提供包含三維構造的記憶胞的反或型快閃記憶體及其製造方法。根據本發明，藉由使記憶胞成為三維構造，就不受二維尺寸縮放的制約而可以形成記憶胞的主動區。藉此，可以同時實現記憶胞的集積化與高動作電流。

1、1-1、1-2、1-3、BL1‧‧‧位元線

2、2-1、2-2、2-3、2-4、2-j、SG1‧‧‧選擇閘極線

3‧‧‧主動區

4‧‧‧(共通)控制閘極

5‧‧‧(共通)源極

5-1、5-2、5-3、5-4‧‧‧源極

6、7、8、13、15、20、210‧‧‧絕緣層

9‧‧‧矽基板

10‧‧‧完成蝕刻的區域

11‧‧‧區域

12‧‧‧開口

14‧‧‧絕緣層(電荷儲存層)

16、18‧‧‧多晶矽層(通道區)

19‧‧‧間隔

100‧‧‧P型井區域或P型的矽基板

100-1、100-2、100-3、100-4‧‧‧P型井區域

101-1、101-2、101-3、101-4‧‧‧N型井

110、110-1、110-2‧‧‧行選擇驅動電路

120、120-1、120-2‧‧‧列選擇驅動電路

200‧‧‧矽基板

202‧‧‧周邊電路

220‧‧‧導電層

230‧‧‧記憶胞陣列

A、B、MC、MC_1‧‧‧記憶胞

BL、BL1、BL2‧‧‧位元線

CG‧‧‧控制閘極

MEM‧‧‧記憶電晶體

NWL‧‧‧非選擇字元線

SEL‧‧‧選擇電晶體

SG、SG1、SG2‧‧‧選擇閘極線

SL‧‧‧源極(線)

SWL‧‧‧選擇字元線

第1圖是一種反或型快閃記憶體的記憶胞的等效電路圖的圖。

第2圖是示於第1圖的記憶胞的剖面圖。

第3圖是本發明實施例之快閃記憶體的記憶胞構造的示意性的俯視圖。

第4A圖是示於第3圖的記憶胞構造的A-A線剖面圖。

第4B圖是一剖面圖，顯示示於第3圖的記憶胞構造的A-A線剖面的其他實施例。

第5圖是示於第3圖的記憶胞構造的B-B線剖面圖。

第6圖是示於第3圖的記憶胞構造的C-C線剖面圖。

第7圖是示於第3圖的記憶胞構造的D-D線剖面圖。

第8圖是本發明的實施例的記憶胞的等效電路圖。

第9A圖是本實施例的快閃記憶體的製造步驟的剖面圖。

第9B圖是本實施例的快閃記憶體的製造步驟的剖面圖。

第9C圖是本實施例的快閃記憶體的製造步驟的剖面圖。

第9D圖是本實施例的快閃記憶體的製造步驟的剖面圖。

第9E圖是本實施例的快閃記憶體的製造步驟的剖面圖。

第10A圖是本實施例的快閃記憶體的製造步驟的剖面圖。

第10B圖是本實施例的快閃記憶體的製造步驟的剖面圖。

第10C圖是本實施例的快閃記憶體的製造步驟的剖面圖。

第10D圖是本實施例的快閃記憶體的製造步驟的剖面圖。

第10E圖是本實施例的快閃記憶體的製造步驟的剖面圖。

第10F圖是本實施例的快閃記憶體的製造步驟的剖面圖。

第10G圖是本實施例的快閃記憶體的製造步驟的剖面圖。

第10H圖是本實施例的快閃記憶體的製造步驟的剖面圖。

第10I圖是本實施例的快閃記憶體的製造步驟的剖面圖。

第11圖是顯示本實施例的快閃記憶體的四個記憶胞的等效電路的圖。

第12圖是顯示本實施例的快閃記憶體的讀取動作、編程動作、抹除動作時的偏壓條件的表格。

第13圖是本發明的變形例的快閃記憶體的記憶胞的剖面圖。

第14圖是本發明的變形例的快閃記憶體的記憶胞的剖面圖。

第15A圖是本發明的變形例的解碼器與記憶胞陣列的關係的說明圖。

第15B圖是本發明的變形例的解碼器與記憶胞陣列的關係的說明圖。

第16A圖是本發明的變形例的快閃記憶體的記憶胞的剖面圖。

第16B圖是本發明的變形例的快閃記憶體的記憶胞的剖面圖。

第17圖是本發明的變形例的快閃記憶體的記憶胞的剖面圖。

【用以實施發明的形態】

第1圖是一種反或型快閃記憶體的記憶胞陣列的等效電路，第2圖是記憶胞的示意剖面圖。記憶胞A是被編程的記憶胞，在編程動作中，在記憶胞A，是對選擇字元線SWL施加約10V的電壓、對位元線BL施加約4~5V的電壓、對源極線SL供應GND，在記憶胞A的浮置閘極注入電子。記憶胞B是鄰接於記憶胞A且未被編程的記憶胞。記憶胞B的非選擇字元線NWL為浮置(幾乎與接地相同)，對位元線BL施加約4~5V的電壓、對源極線SL供應GND至接近GND的電壓(在第2圖，對SL供應的電壓為~0V)。記憶胞B的閘極長度，為了抑制從位元線BL到源極線SL的漏電流，有必要為100nm以上，閘極長度無法進一步縮小。閘極寬度也在讀取時為了獲得高讀取電流，無法進一步縮小。由於如此，變得難以提高反或型快閃記憶體的集積度、難以減低每位元的成本。

接下來，針對本發明的實施形態，參照圖式作詳細說明。在本實施形態，是例示三維構造的反或型快閃記憶體。另外，應留意的是，圖式是為了使發明的說明容易進行而繪製，示於圖式的各部分的尺寸比例，不一定會與實際的裝置的尺寸比例一致。

【實施例】

本發明的實施例的反或型快閃記憶體與傳統的記憶胞不同，一個記憶胞是由一個選擇電晶體與一個記憶電晶體構成。還有，選擇電晶體及記憶電晶體，具有與基板在大致垂直方向延伸的通道區。在第8圖，顯示本實施例的記憶胞陣列的等效電路。在此處，例示四行二列的記憶陣列。一個記憶胞MC是由一個選擇電晶體SEL與一個記憶電晶體MEM構成。各記憶胞的選擇電晶體SEL與記憶電晶體MEM是在位元線1-1與共通源極5之間串聯，各記憶胞的選擇電晶體SEL與記憶電晶體MEM是在位元線1-2與共通源極5之間串聯。選擇閘極線2-1、2-2、2-3、2-4是共通地電性連接於列方向的選擇電晶體SEL的閘極，共通控制閘極4是共通地電性連接於各記憶胞MC的記憶電晶體MEM的控制閘極。選擇電晶體SEL具有選擇記憶電晶體MEM的功能。另外，在後續的說明，在總稱位元線、選擇閘極線時，是設為位元線1、選擇閘極線2。

首先，針對本實施例的反或型快閃記憶體的記憶胞陣列構造的細節作說明。如第3圖所示，位元線1-1、1-2、1-3在X方向延伸，比位元線1還下層的選擇閘極線2-1~2-j在Y方向延伸。在各位元線1與各選擇閘極線2交叉的區域，形成在垂直方向延伸的主動區3。主動區3是提供選擇電晶體SEL及記憶電晶體MEM的通道區。

如第4A圖所示，在矽基板9上，形成共通源極5。共通源極5形成於形成記憶胞陣列的區域的全體，對於記憶胞陣列的全部的記憶胞為共通。共通源極5可以是將不純物以離子佈植在矽基板9內而成的不純物擴散區，或者亦可是形成在矽基板9的表面上的導電層(例如，摻雜有不純物的導電性的多晶矽層)。

請參閱第4B圖，在矽基板9上形成絕緣層20，在絕緣層20上形成共通源極5。在此實施例中，在比絕緣層20還下方的矽基板9上，可以形成互補式金屬-氧化物-半導體(CMOS)電晶體、電容器、電阻器、二極體等的電路。本發明可以使用第4A圖或第4B圖的任一實施例。後續的說明是使用示於第4A圖的實施例。

在共通源極5上，層積絕緣層6、控制閘極4、絕緣層7、選擇閘極線2、絕緣層8、位元線1。在位元線1與選擇閘極線2交叉的部分，形成主動區3。包含通道區的主動區3如第4A圖、第6圖所示，是形成在相對於矽基板9的垂直方向。主動區3的一個端部電性連接於共通源極5、另一個端部電性連接於位元線1。在共通源極5的全面形成絕緣層6，在絕緣層6的全面形成控制閘極4。控制閘極4是相對於記憶胞陣列的全部記憶胞為共通，也就是控制閘極4是全面地形成為一個面。

在控制閘極4的全面形成絕緣層7，在絕緣層7上形成在Y方向延伸的複數個選擇閘極線2-1、2-2、.....、2-j。在選擇閘極線2上形成絕緣層8，在絕緣層8上形成在X方向延伸的複數個位元線1-1、1-2。

如此，構成如第8圖所示的記憶胞陣列。一個記憶胞MC是由一個選擇電晶體SEL與一個記憶電晶體MEM構成。記憶電晶體MEM包含控制閘極4、浮置閘極(電荷儲存層)與主動區3，在浮置閘極內儲存電子。選擇電晶體SEL包含選擇閘極線2與主動區3，在選擇閘極線2施加某種正電壓時導通，使記憶電晶體MEM與位元線1電性連接成為可能。另外，雖然未繪示於第8圖，在記憶胞陣列，是將位元線1、選擇閘極線2、共通控制閘極4及共通源極5連接於用於選擇、驅動的解碼器，然後在讀取動作、編程動作、抹除動作時，經由解碼器，在位元線1、選擇閘極線2、共通控制閘極4及共通源極5的各節點施加適切的偏壓。

接下來，參照第9A圖至第10I圖，針對本實施例的反或型快閃記憶體的記憶胞陣列的製造方法作詳細說明。

如第9A圖所示，以離子佈植將砷(As)或磷(P)等的用於形成N型矽層的元素植入P型的矽基板9，在矽基板9的表面形成n+的高不純物濃度的共通源極5。共通源極5是形成在即將形成記憶胞陣列的全部區域。在包含共通源極5的矽基板9上，形成例如氧化矽膜等的絕緣層6，在絕緣層6上形成控制閘極4。控制閘極4例如為導電性的多晶矽層。在控制閘極4上形成絕緣層7之後，在絕緣層7上形成用於選擇閘極線2的例如導電性的多晶矽層。在用於選擇閘極線2的多晶矽層上，形成絕緣層8。

接下來，如第9B圖所示，形成在相對於矽基板9垂直的方向延伸的主動區3。針對主動區3的詳細的製造方法，則容後敘述。

接下來，藉由光微影步驟而同時蝕刻絕緣層8及用於選擇閘極線2的多晶矽層，則如第9C圖所示，形成在Y方向延伸的複數個選擇閘極線2，其被Y方向的完成蝕刻的區域10隔離。

接下來，在包含完成蝕刻的區域10的全面，沉積絕緣層20，則如第9D圖所示，僅在完成蝕刻的區域10的凹下處留下絕緣層20。在一些實施態樣，為了形成低電阻的選擇閘極線2，可以隔著完成蝕刻的區域10而形成選擇閘極線2的矽化物。

接下來，在絕緣層20形成用於使主動區3的端部曝露的接觸孔，其後全面沉積金屬材料，將金屬材料圖形化，則如第9E圖所示，形成連接於主動區3或柱狀構造的多晶矽的端部的位元線1。

接下來，請參照第10A~10I圖，針對用於形成以第9E圖的虛線圍繞的區域11的製造步驟作說明。在形成絕緣層8之後，則如第10A圖所示，形成從絕緣層8通至共通源極5的開口12。例如，在絕緣層8上，形成蝕刻用罩幕層，藉由微影步驟而在蝕刻用罩幕層形成圓形的開口，經由蝕刻用罩幕層進行異向性蝕刻，而形成從絕緣層8通至共通源極5的開口。

接下來，如第10B圖所示，在包含開口12的絕緣層8上，層積絕緣層13、14、15。例如，層積氧化膜作為絕緣層13、氮化膜作為絕緣層14、氧化膜作為絕緣層15。中央的絕緣層14由氮化矽膜構成，具有作為儲存電荷的層的功能，例如以寫入或抹除動作而在此氮化矽膜儲存不同的電荷量。

接下來，如第10C圖所示，在包含開口12的絕緣層15上，藉由化學氣相沉積(CVD)等，以一定的膜厚沉積多晶矽層16。接下來，如第10D圖所示，藉由蝕刻而移除開口12的底部的多晶矽層16及絕緣層13、14、15，曝露出共通源極5的表面。多晶矽層16保護包含構成電荷儲存層的絕緣層14之絕緣層13、14、15，免於蝕刻的傷害。

接下來，在包含開口12的多晶矽層16上，藉由化學氣相沉積等沉積第二個多晶矽層18，以多晶矽層18填充開口12。多晶矽層18被摻雜有例如硼等而具有P型。或者，將多晶矽層18設為不含硼等的不純物的多晶矽層。多晶矽層18是電性連接於曝露在開口12的底部的共通源極5。

接下來，如第10F圖所示，藉由化學機械研磨(CMP)對多晶矽層16、18進行平坦化處理或回蝕處理，直到曝露出絕緣層15，其結果，僅在開口12的內部留下多晶矽層16、18。

接下來，如第10G圖所示，對層積的絕緣層13、14、15、用於選擇閘極線2的多晶矽層進行蝕刻，形成圖形化的選擇閘極線2。鄰接的選擇閘極線2，是被藉由蝕刻形成的間隔19隔開。

接下來，如第10H圖所示，全面沉積絕緣層20。共通源極5是藉由如磷、砷等的N型的不純物而被高濃度摻雜，使N型的不純物擴散(例如：熱擴散)至通道區的底部，而在通道區的底部形成N型矽區。另一方面，以離子佈植將N型的不純物植入通道區的表面側，而在通道區的表面側形成N型矽區。

接下來，如第10I圖所示，對主動區3上的絕緣層20進行蝕刻，然後形成位元線1。位元線1是經由絕緣層20的開口而電性連接於主動區3，也就是電性連接於通道區16、18。

接下來，針對本實施例的反或型快閃記憶體的動作作說明。在示於第11圖的記憶胞陣列中，選擇記憶胞MC_1，其以外的記憶胞則設為非選擇。在第12圖顯示的表格，是顯示讀取動作時、編程動作時、抹除動作時的偏壓條件。另外，雖然在此未圖示，快閃記憶體包含用於控制讀取動作、編程動作、抹除動作的有限態機器(finite state machine)或微控制器，這些微控制器是基於從外部供應的位址、指令等控制各部分的動作。

在讀取動作時，是在位元線BL1，施加讀取電壓read1的偏壓。read1例如為1~2V。在選擇閘極線SG1，施加讀取電壓read2的偏壓。read2是高於選擇電晶體SEL的閾值的電壓，例如為1~3V。在控制閘極CG，施加讀取電壓read3的偏壓。read3例如為0~3V。上述以外的節點，則為GND。

記憶胞MC_1的記憶電晶體MEM的閾值Vt高於讀取電壓read3的偏壓時，記憶電晶體MEM成為非導通狀態，電流不會從位元線BL1流到源極SL，而辨識為數據「0」。記憶胞 MC_1的記憶電晶體MEM的閾值Vt低於讀取電壓read3的偏壓時，記憶電晶體MEM成為導通狀態，電流從位元線BL1流到源極SL，而辨識為數據「1」。

可許容數據「0」及「1」的閾值Vt的範圍，成為比讀取電壓read3高或低的範圍。相對於此，在不具備選擇電晶體的傳統的一個電晶體的記憶胞的情況，數據「1」的閾值Vt必須低於控制閘極CG的電壓，且必須高於0V。一旦數據「1」的閾值Vt低於0V，就會發生連接於相同的位元線的其他記憶胞的誤讀取。

接下來，針對編程動作作說明。在位元線BL1，施加編程電壓prog1的偏壓。prog1為0V至1V以下的電壓。在位元線BL2，施加編程電壓prog2的偏壓。prog2大於prog1，而阻斷從位元線BL2到源極SL的電流。在源極SL，施加編程電壓prog4的偏壓。prog4為4~6V。在記憶胞MC_1的控制閘極CG，則施加編程電壓prog3的偏壓。prog3為5~10V。對於選擇閘極線SG1，給予高於選擇閘極的閾值的電壓prog5；對於選擇閘極線SG2，則給予0至低於選擇閘極的閾值的電壓。

控制閘極CG及選擇閘極線SG1之間的矽表面的橫向電場變得十分地高，在控制閘極CG的正下方的電荷儲存層14注入熱電子，而在絕緣層14儲存電子，藉此使記憶胞MC_1的記憶電晶體MEM的閾值Vt變高。此一編程方法，由於在控制閘極CG與選擇閘極線SG之間的通道區產生熱電子，稱為「源極側熱電子注入」。源極側熱電子注入具有從位元線到源極線的較小的電流消耗。因此，可以一次對十位元組以上的多數的記憶胞進行編程，可以實行高速編程。由於對選擇閘極線SG2施加的偏壓是選擇閘極的閾值以下，連接於選擇閘極線SG2的選擇電晶體SEL為關閉(OFF)狀態，不會發生熱電子注入。因此，記憶胞MC_1以外的其他記憶胞，不會在記憶電晶體MEM發生閾值Vt的偏移。

接下來，針對抹除動作作說明。進行抹除的方法有二個。在抹除方法1，是使位元線BL1、位元線BL2、選擇閘極線SG1、選擇閘極線SG2成為浮置(FG)，即為大致0V。這樣說，是因為這些節點連接於0V的電位的PN接合的一側。在控制閘極CG，施加抹除電壓era1，era1為-3~-5V。在源極SL，施加抹除電壓era2，era2為4~7V。對控制閘極CG施加負的偏壓而加大源極SL的偏壓，藉此發生電洞從控制閘極CG的正下方的源極SL注入到記憶電晶體MEM的電荷儲存層14、或是從電荷儲存層14對源極SL釋出電子，使整個記憶胞的記憶電晶體MEM的閾值Vt減少，低於讀取電壓read3。

在抹除方法2，位元線BL1、位元線BL2、選擇閘極線SG1、選擇閘極線SG2的偏壓與抹除方法1相同。在控制閘極CG，施加抹除電壓era3，era3為大約~0V。在源極SL，施加抹除電壓era4，era4為7~10V。與抹除方法1的情況同樣，對源極SL施加高偏壓，使陣列內的記憶胞的記憶電晶體MEM的閾值Vt的減少，變得比讀取電壓read3還小。

為了對被選擇的記憶胞陣列的全部的記憶胞作抹除而進行上述抹除動作，使全部的記憶胞的記憶電晶體MEM成為數據「1」的狀態。由於沒有對於數據「1」的記憶胞的最小值的閾值Vt的限制，抹除的良率會變得比單一電晶體的記憶胞還高。

根據本實施例，使用在垂直方向具有通道區的電晶體，可以使記憶胞尺寸縮小。另外，本實施例的記憶胞，其共通源極是在通道區的底部直接連接通道區，因此不需要用於源極線接觸的區域。還有，本實施例的記憶胞，其位元線是在通道區的頂部直接連接通道區，因此不需要用於位元線接觸的區域。又，藉由在記憶胞陣列的下方形成電路，可以縮減用於此電路的區域，這也能夠對於晶片尺寸的縮小有所貢獻。

記憶胞僅由單一的記憶電晶體構成的情況，過度抹除(over erase)的問題會降低良率。在某個位元，在抹除動作後可能是負的閾值Vt，這會使連接於相同的位元線的其他記憶胞發生誤讀取。相對於此，本實施例的記憶胞不是只有記憶電晶體，還具備選擇電晶體。因此，不會發生過度抹除的問題。也就是，在讀取動作中，非選擇記憶胞的選擇閘極線，會將連接於同一位元線的其他記憶胞的讀取中的胞的電流阻斷。

在本實施例，在編程動作時使用源極側熱電子注入，可以提高電子注入效率。因此，可以一次對多數的記憶胞作編程，可達成高速編程。

接下來，針對本發明的實施例的變形例作說明。在上述實施例，是先形成控制閘極，之後形成選擇閘極線，但是這個僅為一例，使其位置關係相反亦可。此時，如第13圖所示，在絕緣層6上形成選擇閘極層，將選擇閘極層圖形化而形成在Y方向延伸的複數個閘極線2。其後，依序形成絕緣層7、控制閘極4、絕緣層8，以後則實施示於第10A圖至第10I圖的步驟。

另外，在上述實施例，是在記憶胞陣列的全面形成控制閘極4，而使控制閘極4對於全部的記憶胞為共通，但是這個僅為一例，亦可以將控制閘極分割成複數個。此時，如第14圖所示，形成用於控制閘極的層之後，將此層圖形化而形成複數個控制閘極4。從複數個控制閘極4之中，與選擇記憶胞有關的控制閘極會被選擇，對於被選擇的控制閘極，按照動作時的偏壓條件而施加偏壓。

接下來，針對本實施例的記憶胞陣列與解碼器的關係作說明。如第15A圖所示，形成用於構成記憶胞陣列的P型井區域100或P型的矽基板100。行選擇驅動電路110根據行位址而選擇出選擇閘極線SG，對於被選擇的選擇閘極線SG，按照動作時的偏壓條件而施加電壓。在控制閘極CG被形成為對記憶胞陣列的全部記憶胞為共通的情況，行選擇驅動電路110不選擇控制閘極4，而按照動作時的偏壓條件對控制閘極4施加電壓。在將控制閘極4分割成複數個的情況，行選擇驅動電路110則按照行地址選擇控制閘極4，按照動作時的偏壓條件對被選擇的控制閘極4施加電壓。

另外，列選擇驅動電路120根據列位址而選擇位元線BL，對選擇的位元線BL按照動作時的偏壓條件施加電壓。在P型井區域100或P型的矽基板100上的n+的源極5是被形成為對記憶胞陣列的全部的記憶胞為共通的情況，列選擇驅動電路120則按照動作時的偏壓條件對源極5施加電壓。另外，如第15B 圖所示，將源極5分割成複數個的情況(在圖中的例子中，分割成四個源極5-1、5-2、5-3、5-4)，列選擇驅動電路120則根據列位址選擇源極5，對於選擇的源極按照動作時的偏壓條件施加電壓。

在第16A圖，顯示本發明的其他變形例。如同圖所示，例如在N型的矽基板上，亦可形成複數個P型井區域100-1、100-2、100-3、100-4，而在各P型井區域上形成獨立的三維構造的記憶胞陣列。

另外，在第16B圖，顯示本發明的不同的變形例。如同圖所示，亦可在例如P型矽基板上，形成以複數個N型井101-1、101-2、101-3、101-4圍繞的P型井區域100-1、100-2、100-3、100-4，而在各P型井區域上形成獨立的三維構造的記憶胞陣列。在第16A圖至第16B圖的例子中，行選擇驅動電路110-1是對P型井區域100-1、100-3的記憶胞陣列為共通，行選擇驅動電路110-2是對P型井區域100-2、100-4的記憶胞陣列為共通，列選擇驅動電路120-1是對P型井區域100-1、100-2的記憶胞陣列為共通，列選擇驅動電路120-2是對P型井區域100-3、100-4的記憶胞陣列為共通。不過，並不限於此，亦可以在每個P型井區域分別形成行選擇驅動電路及列選擇驅動電路。在此情況，位元線、選擇閘極線、控制閘極、源極，在每個P型井區域的記憶胞陣列是各自獨立。

在第17圖，顯示本發明的其他變形例。這個變形例，是在矽基板200上配備三維構造的記憶胞陣列230的例子。在矽基板200上，形成解碼器、升壓電路、感測電路等的周邊電路202。在矽基板200上形成絕緣層210，在絕緣層210上形成導電層220，在導電層220上形成記憶胞陣列230。導電層220是提供記憶胞陣列230的共通的源極。導電層220例如為N型的多晶矽層或由金屬層與N型的多晶矽層的層積所構成。三維構造的記憶胞陣列230，是使用已在第4圖至第10圖說明的製造步驟而形成在導電層220上。如此在矽基板200形成周邊電路並在其上層積記憶胞陣列，可以縮小半導體晶片的二維的面積。

以上已針對本發明的較佳的實施形態作詳細敘述，但本發明不應受限於特定的實施形態，在已記載於申請專利範圍的本發明的意旨的範圍內，可以進行種種的變形、變更。

1‧‧‧位元線

2‧‧‧選擇閘極線

3‧‧‧主動區

4‧‧‧(共通)控制閘極

5‧‧‧(共通)源極

6、7、8、13、15、20‧‧‧絕緣層

9‧‧‧矽基板

14‧‧‧絕緣層(電荷儲存層)

Claims

一種反或型快閃記憶體，包含：基板；導電區，形成於上述基板上；複數個柱狀部，從上述基板的表面向垂直方向延伸，且包含主動區；以及記憶電晶體及選擇電晶體，包圍各柱狀部的側部；其中在上述記憶電晶體的閘極連接控制閘極，在上述選擇電晶體的閘極連接選擇閘極；上述柱狀部的一個端部電性連接於位元線，上述柱狀部的另一個端部電性連接於上述導電區；以及一個記憶胞包含一個記憶電晶體與一個選擇電晶體。
如申請專利範圍第1項所述之反或型快閃記憶體，其中在上述控制閘極與上述柱狀部之間形成複數個絕緣層，上述複數個絕緣層間具有電荷儲存層。
如申請專利範圍第1項所述之反或型快閃記憶體，其中上述柱狀部是由矽構成，以複數個絕緣層圍繞上述矽柱狀部與上述控制閘極之間，上述複數個絕緣層間具有氮化矽膜。
如申請專利範圍第1項所述之反或型快閃記憶體，其中上述柱狀部是由矽構成，以複數個絕緣層圍繞上述矽柱狀部與上述控制閘極之間及上述矽柱狀部與上述選擇閘極之間，上述複數個絕緣層間具有氮化矽膜。
如申請專利範圍第1至4項任一項所述之反或型快閃記憶體，其中上述控制閘極，對於記憶胞陣列的全部的記憶胞為共通。
如申請專利範圍第1至4項任一項所述之反或型快閃記憶體，其中上述導電區，對於記憶胞陣列的全部的記憶胞為共通。
如申請專利範圍第1至4項任一項所述之反或型快閃記憶體，其中上述快閃記憶體更包含控制裝置，上述控制裝置在編程動作時，對選擇記憶胞的控制閘極施加第一編程電壓、對上述導電區施加第二編程電壓，經由上述選擇閘極而使上述選擇電晶體成為導通狀態。
一種反或型快閃記憶體的製造方法，包含下列步驟：在基板上形成導電區；在上述導電區上，隔著第一絕緣層而形成第一導電層；在上述第一導電層上，隔著第二絕緣層而形成第二導電層；在上述第二導電層上，形成第三絕緣層；從上述第三絕緣層形成複數個到達上述導電區的開口；在各開口內，形成電荷儲存用的絕緣層與柱狀構造的主動區；以及對上述第二導電層進行蝕刻，在鄰接的上述柱狀構造間，使上述第二導電層分離；其中上述主動區的一個端部經由上述開口的導通孔而電性連接於上述導電區，上述主動區的另一個端部電性連接於位元線；以及上述第一導電層及上述第二導電層中的一個是記憶電晶體的閘極、另一個是選擇電晶體的閘極，一個記憶胞包含一個記憶電晶體與一個選擇電晶體。
如申請專利範圍第8項所述之反或型快閃記憶體的製造方法，更包含藉由對上述開口的底部的上述電荷儲存用的絕緣層進行蝕刻，形成使上述導電區曝露的接觸孔。
如申請專利範圍第8項所述之反或型快閃記憶體的製造方法，其中在對上述電荷儲存用的絕緣層進行蝕刻時，在上述電荷儲存用的絕緣層上形成有保護膜。