JP2005501403A - 不揮発性半導体メモリならびにその作動方法 - Google Patents
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Abstract
本発明は、不揮発性半導体メモリ装置とその操作方法を開示する。特に本発明は、表面内にアクティブ領域、及びフィールド領域を有する半導体基板と、前記アクティブ領域上に形成された蓄積手段、及び前記蓄積手段上に形成されたコントロールゲートを有し、ここで、前記コントロールゲートは、少なくとも二つの単位で一体に形成された少なくとも一つのコントロールプレート形態を有する少なくとも二つの不揮発性蓄積トランジスタと、前記各不揮発性蓄積トランジスタごとに少なくとも一つがマッチし、それぞれは該当不揮発性蓄積トランジスタの選択のために作動するように前記各該当不揮発性蓄積トランジスタに連結される、少なくとも二つの選択トランジスタと、を備える。
Description
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、特に不揮発性半導体メモリならびにその作動方法に関する。
【背景技術】
【０００２】
デジタルデータの電気的な読出や、ライトの可能な不揮発性半導体メモリには、セル単位で消去や記録の可能なＥＥＰＲＯＭと、数十または数百バイト以上のブロック単位でのみデータを消去し、バイト単位で記録できるフラッシュメモリとの二つの種類がある。
【０００３】
従来のＥＥＰＲＯＭは、小規模のデータ単位で再記録できるので便利に使える反面、メモリセルが二つのトランジスタで構成され、セルサイズが大きくて大容量を実現しにくく、製造コストが高いという短所がある。
【０００４】
従来のフラッシュメモリは、一つのトランジスタでセルを構成することで、セルサイズを減らす代わりに消去の単位を大きくした。しかし、従来のフラッシュメモリでは動作特性、及び信頼性において様々な不定的な現象があり、設計ルールが小さくなるほどこのような問題点はさらに深刻になるので、セルサイズの縮小に大きな制約となっている。
【０００５】
かかる不揮発性メモリは、主にそれぞれ異なる工程で製造され、単一のメモリ素子として使用されてきた。システムを構成する各種の機能のブロックを一つのチップに集積させるシステムチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）に内蔵されるためには、同一のプロセスでＥＥＰＲＯＭ、及びフラッシュメモリの製造が可能でなければならず、セルサイズも小さく、低電圧動作が可能とならなければならない。
【０００６】
以下、添付の図面を参考にして、従来技術の不揮発性メモリについて説明する。
【０００７】
図１ａは従来技術の単一のトランジスタ型フラッシュメモリセルの構造を示す断面図で、図１ｂは従来技術の単一のトランジスタ型フラッシュメモリのレイアウト図である。
【０００８】
まず、図１ａに示すように、前記セルは、Ｐ型半導体基板１の表面内に形成されたソース領域２と、ドレイン領域３とを含む。それらの間はチャンネル領域が生成される。基板１上のチャンネル領域上にはゲート酸化膜４、フローティングゲート５、コントロールゲート７が積層形成される。ここで、フローティングゲート５と、コントロール７との間には層間多結晶酸化膜６が形成される。
【０００９】
そして、フローティングゲート５は電荷を蓄えるための手段で、フローティングゲート５上のコントロールゲート７は、フローティングゲート５に電圧を誘起させるためのものである。
ここで、フローティングゲート５と、コントロールゲート７は、図１ａに示すように積層構造で形成され、前記積層構造を有するゲートの両側面に前記ソース領域２とドレイン領域３とが前記半導体基板１内に並列に形成され、単一トランジスタの単位ブロックが構成される。前記セルでは、セルのプログラミング時にはチャンネルホットキャリア注入方式が一般的に使用される。
【００１０】
特に、前記セルは、プログラミング時に前記ドレイン領域３には５Ｖ程度の電圧を印加し、前記ソース領域２は接地（０Ｖ）され、前記コントロールゲート７には８Ｖ程度が印加され、熱電子が前記フローティングゲートに注入される。
前記単位ブロックの消去時には、前記コントロールゲート７には０Ｖ、または負の高電圧が印加され、前記ソース領域２、または前記半導体基板１にはポジティブ高電圧が印加される。その結果前記ソース領域２、または前記半導体基板１の方向に電荷のトンネリングが起こる。
【００１１】
図１ｂは、図１ａに示される前記積層構造を有するフラッシュメモリセルのレイアウトを示す。
レイアウト構造は、図１ｂに示すように、それぞれの単位セル１１はフィールド絶縁領域１０によって分離される。各セルのコントロールゲート１５は、対応する一つのワード線１２に連結され、各ワード線１２は互いに分離されている。前記ワード線１２に垂直方向にビット線１３が構成され、各セルのドレイン領域１７は、ビット線コンタクト１４を介してビット線１３に連結される。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記の前記単一トランジスタの積層型セルは、セルサイズが小さい反面、幾つかの致命的な短所がある。
【００１３】
前記単一トランジスタ型の積層型セルは、データ消去時にしきい値電圧が０Ｖ以下に下がる過剰消去が許容されない。固定型セルの単一トランジスタ型不揮発性メモリにおいて、選択されたビット線上の何れかのセルが過剰消去される場合、同一ビット線内のセルの状態を読めなくなる。
一般に、製造プロセスの不均一性、またはプロセスに誘起されて前記フローティングゲートを囲む誘電膜に加えられるストレスによって前記過剰消去が起こる。設計的なテクニックによってこのような過剰消去現象を解消しうる。しかしながら、回路構成が複雑になる。
【００１４】
前記単一トランジスタの積層型セルの過剰消去は、総てのコストを削減する。
加えて過剰消去は、前記単一トランジスタの積層型セル内で許容されず、さらに数十キロバイト以上のブロック単位で消去が実施されるので、消去ブロックの統計的なしきい値電圧分布が非常に広くて、実際の許容しきい値電圧の範囲はさらに拡大する。それゆえにセルの許容しきい値電圧の実際の許容範囲は益々縮小する。
【００１５】
前記不揮発性メモリの電荷状態（すなわちしきい値電圧）は、メモリセルの論理状態に対応する。前記単一トランジスタ積層型セルのしきい値電圧の許容範囲は、ほぼ１Ｖ〜５Ｖの間となる。
３．３Ｖの読出電圧をコントロールゲートに印加すると、低いレベルのしきい値電圧が１Ｖの場合、３．３Ｖと１Ｖとの差に該当するセル電流は、しきい値電圧の低いレベルが１Vであれば流れる。５Ｖでプログラミングされたセルは、チャンネルが遮断され、電流の流れがない。
したがって、１と０の両レベルのロジック状態と対応する電流の流れや詰まり状態を読み込むことで、セル当たり１ビットのデジタルデータを蓄積できる。
【００１６】
一方、メモリのデータ読出速度は読出時のセル電流に比例し、セル電流が大きければ速度が速く、セル電流が小さければ速度は遅い。したがって、しきい値電圧のレベルが低いほどセル電流が大きく、読出速度が増加する。
【００１７】
しかし、従来技術の単一トランジスタセルは、しきい値電圧の低いレベルが０Ｖ以上に高いため、セル電流が少なく、読出速度を改善しにくい。一方、各メモリセルにしきい値電圧を四つのレベル以上で定義できれば、各セルに２ビット以上の論理データを蓄積できる（マルチビットメモリ）。このように多層レベルでプログラミングする場合には、許容しきい値電圧１Ｖと５Ｖの間に４つ以上のしきい値電圧レベルをプログラミングして読み込まなければならない。
【００１８】
この場合、しきい値電圧レベル間隔が狭まると、読出速度が遅くなるばかりでなく、各種の雑音の影響を受けやすくなる。所定の程度以下にしきい値電圧レベルの間隔を減らすことができない。したがって、全体の許容しきい値電圧の間隔が広いほどマルチビットメモリの実現が容易となり、メモリの速度も増加する。
したがって、前記単一トランジスタの積層型セルは、許容しきい値電圧の範囲が狭く、高速の低電圧での読出動作の実現ができない。従って、高速のマルチビットメモリを提供するのは困難である。
【００１９】
さらに、前記単一トランジスタの積層型セルは、設計ルールが微細となるほど（約０．１８ミクロン以下）、設計基準に比例したサイズの縮小がさらに難しく、セル特性及び信頼性の課題または不具合が生じている。
【００２０】
前記セルで構成されたメモリアレイでセルに相当するフローティングゲート蓄積トランジスタのドレインは、ビット線に直接連結され、ソースターミナルは共通接地線に連結される。
【００２１】
このようなメモリアレイでは、ドレイン電圧によるフローティングゲートへのカップリングのため、単位ブロックトランジスタの導通、またはパンチスルー、または高い漏洩電流が発生する。これにより、プログラミング時に選択されたビット線上の選択されていない単位ブロックによって過電流が発生する。チャンネル長が短いほどこのような効果が増幅するので、セルサイズを削減するのは困難である。
【００２２】
その上、このようなアレイでは、選択されたビット線で選択されていないセルに対する漏洩電流による熱電子注入と、電界ストレスによる電荷漏洩などの問題点もある。このような問題は、しきい値電圧のレベル間の間隔の狭いマルチビットセルではさらに深刻となる。
また、コンタクト及び配線を形成するプロセスが蓄積トランジスタのドレイン側で進められるので、プロセス中にセルのフローティングゲート周辺の酸化膜を劣化させる。
【００２３】
前述の課題または不具合によって前記フラッシュメモリセルは、単一トランジスタを備えるフラッシュメモリであるにも関らず、プロセスの微細化に従ってもセルサイズの縮小化が難しい。
このため、単一トランジスタ積層型セルは、ディープサブミクロンプロセス技術で単体の不揮発性メモリばかりでなく、特にロジックプロセスでシステムチップに組み込むのに適さない。
【００２４】
一般に、図１ａおよび図１ｂのような積層型セルは、コントロールゲートのカップリングレシオ値が小さいので、低電圧動作に不利である。したがって、携帯型機器のようにさらに低電圧駆動システムに効果的に対応するためには、不揮発性メモリセルのカップリングレシオの増大も切実に要求される事項である。
前記の単一トランジスタ積層型セルの問題は、図２ａの二素子トランジスタＥＥＰＲＯＭセルのように、フローティングゲートトランジスタ（I）と直列に選択トランジスタ（II）を追加することで解決できる。
【００２５】
図２ａは従来技術の二素子トランジスタ型ＥＥＰＲＯＭセル構造を示す断面図で、図２ｂは従来技術の二素子トランジスタ型ＥＥＰＲＯＭのレイアウト図である。そして、図２ｃ及び図２ｄは二素子トランジスタ型ＥＥＰＲＯＭの回路図である。
【００２６】
その構成は、まず、図２ａに示すように、Ｐ型の半導体基板２１の表面内に形成されたソース領域２２と、ドレイン領域２３とを含む。それらの間はチャンネル領域となり、チャンネル領域上にはゲート酸化膜２４、フローティングゲート２５、及びフローティングゲート２５を包む構造のコントロールゲート２７が形成される。
ここで、フローティングゲート２５と、コントロールゲート２７との間には誘電体層（層間酸化膜）２６が形成される。
【００２７】
そして、フローティングゲート２５は、電荷を蓄積するための手段であり、コントロールゲート２７は、フローティングゲート２５上に電圧を誘起させるためのものである。
選択トランジスタ（II)は、ソース領域としてフローティングゲートトランジスタ（I)のドレイン領域２３を使用する。選択トランジスタは他のチャネル領域から離れた他のドレイン領域２３ａを有しており、フローティングゲートトランジスタの一方に形成される。
【００２８】
選択トランジスタ（II)の前記チャンネル領域上にはフローティングゲートトランジスタのゲート酸化膜２４と厚さが同じか、または異なるゲート酸化膜２４ａが構成される。選択トランジスタ（II)のゲート２８はゲート酸化膜２４ａ上に形成される。
ここで、前記セルのレイアウト構造は図２ｂに示す通りである。
【００２９】
しかし、このような従来技術のＥＥＰＲＯＭは、同一の活性領域の隣接したセルのコントロールゲートはフォトリソグラフィプロセス、及び後続エッチングプロセスによってマージン「Ｂ」だけ互いに分離しなければならない。
公知のように、回路線幅の最小サイズは、フォトリソグラフィプロセスの解像度によって制限される。
【００３０】
また、図２ａ及び図２ｂに示すＥＥＰＲＯＭは、フローティングゲートとリソグラフィによってフローティングゲート上に境界が定められるコントロールゲートを有する。フローティングゲートの側面にプロセス誤差に相当する分のマージンＡが必要となる。したがって、従来技術のＥＥＰＲＯＭは、図２ａと図２ｂのマージンＡとマージンＢに相当するだけのセルサイズが不可避的に増加する。
【００３１】
さらに、従来のＥＥＰＲＯＭは、１５Ｖ以上の高電圧をセルのソース、またはドレイン接合に印加している。このため、各ターミナルのＰ−Ｎ接合部のサイズが非常に大きく、したがって、セルサイズが増加する。
このような従来技術のＥＥＰＲＯＭのアレイは、図２ｃおよび２ｄに示される。図２ｃでは選択トランジスタのドレインは、ビット線に連結される。一方、図２ｄでは、蓄積トランジスタ（フローティングゲートトランジスタ）のドレインは、ビット線に連結される。
【００３２】
このようなＥＥＰＲＯＭアレイ構造では、各コントロールゲート線は各列ごとに分離され、前記列にある各セルのコントロールゲートは、該当列のコントロールゲート線に連結される。
この場合、各列上に分けられたコントロールゲート線から構成されるアレイは、各線のデコーティングに複雑な電子回路を必要とする。
【発明の概要】
【００３３】
そこで、本発明の目的は、従来技術の制限や不具合による一つまたは複数の課題を実質的に除去する不揮発性半導体メモリ及び動作方法を提供することにある。
また、本発明の他の目的は、安定した動作や高い信頼性を維持できる不揮発性半導体メモリならびにその作動方法を提供することにある。
【００３４】
本発明の他の目的は、セルサイズが小さく、フォトリソグラフィプロセスの微細化によるセルサイズの削減とセルサイズの縮小の実現を可能にする不揮発性メモリ、及びその作動方法を提供することにある。
【００３５】
本発明のまた他の目的は、高速マルチビット動作の実現が可能な不揮発性メモリ、及びその作動方法を提供することにある。
【００３６】
本発明のさらなる特徴と優位性は、以下の記載において開示され、一部はその記載から明らかになり、また発明の実施によって知られうる。本発明の他の目的または優位性は、記載された明細書と特許請求の範囲、更に添付された図面で特に指摘された構造によって実現され達成される。
【００３７】
これらの優位性を達成するため並びに本発明の目的に従い、例示し概説されるように、本発明による不揮発性半導体メモリは、アクティブ領域及びフィールド領域を有する半導体基板と、前記アクティブ領域に蓄積手段を有する少なくとも二つの不揮発性蓄積トランジスタと、蓄積手段のコントロールゲートと有し、ここで、前記コントロールゲートはコントロールプレート内に包含され、各不揮発性蓄積トランジスタに一致する少なくとも２つの選択されたトランジスタと、形態を有する少なくとも二つの不揮発性蓄積トランジスタと、ここで各選択トランジスタは対応する不揮発性蓄積トランジスタを選択するために接合される対応する不揮発性トランジスタとを備える。
【００３８】
本発明はそれぞれ少なくとも二つ以上の互いに分離されたゲートを有する少なくとも二つの不揮発性メモリセルを備えた不揮発性メモリ装置において、列方向に配列されたコントロールゲート線と、垂直のカラム方向に隣り合った少なくとも二つのセルのコントロールゲートが一つのボディで形成されるコントロールプレートの形態を有する。
このように隣り合った少なくとも二つのセルのコントロールゲートが一つのボディで形成されることで、二重トランジスタ構造にも関らず、セルサイズを大きく減らせると共に、工程の単純化も図れる。同時に、二重トランジスタ構造のセルが有する動作の安定性や製品の信頼性、及び低電圧高速マルチビット不揮発性メモリの実現容易性などの多くの長所を活用できる。
【００３９】
本発明では各不揮発性メモリセルごとに少なくとも一つの選択トランジスタを備える。
【００４０】
前記コントロールプレートは、単一トランジスタセルでは実現が不可能である。何故なら、単一のトランジスタセルではコントロールゲートがセルを選択する選択トランジスタの役割も兼ねるので、隣りのセル同士にコントロールゲートが連結されると、セルアレイで隣り合ったワード線同士に連結されることになり、一つのワード線を独立的に選択できなくなる。
【００４１】
一方、本発明では、前記選択ゲートがコントロールプレートと分離されているので、例え隣接した少なくとも二つのセルのコントロールゲートが一つのボディで連結されても問題はない。何故なら、同一のビット線（例）上に同時に二つ以上の行（ワード線）に位置したセルの不揮発性蓄積トランジスタが選択されても、各セルの選択は各該当する選択トランジスタがコントロールするので、その各セルの選択性に影響を与えない。
【００４２】
したがって、本発明の不揮発性メモリセルは、各セルの不揮発性蓄積トランジスタにマッチし、少なくとも一つ以上の選択トランジスタが前記不揮発性蓄積トランジスタの何れか一方、または左右に直列連結されていれば良い。また、前記不揮発性蓄積トランジスタと、前記選択トランジスタは、ソースまたはドレインとなる接合部によって分離されるか、或いは一つの連続したチャンネル上にゲートのみ分離されたスプリットゲート構造でもありえる。また、本発明の不揮発性メモリの前記コントロールプレートは、隣り合った二つのセル、または二つ以上の任意の数だけブロック単位でカバーしたり、或いは前記不揮発性メモリ全体を一つのコントロールプレートでカバーすることもできる。
【００４３】
本発明のまた他の特徴として、本発明による不揮発性半導体メモリは、半導体基板内のソースを含む２つの不揮発性蓄積トランジスタを含み、半導体基板内のドレインと、アクティブ領域上の誘電体層の蓄積手段と、蓄積手段のコントロールゲートと、少なくとも２つのコントロールゲートは単一ボディ内の設けられるコントロールプレート内に含まれ、少なくとも二つの選択トランジスタは基板内のソースを含み、半導体内のドレインと、ソースとドレインの間に誘電体層上の選択ゲートは蓄積手段で分離され、ここで各選択トランジスタのソースは対応する不揮発性蓄積トランジスタのドレインであり、２つの選択トランジスタ各々は対応する不揮発性蓄積トランジスタを選択するための対応する不揮発性蓄積トランジスタと接続され、不揮発性半導体メモリの動作方法は各選択トランジスタのオンまたはオフとすることによって不揮発性蓄積トランジスタの一つを選択し、選択された不揮発性蓄積トランジスタのチャンネルからホットエレクトロンを生成するホットキャリア注入法を使用して選択された不揮発性蓄積トランジスタのプログラミングを行なう。
好適にはチャンネルホットキャリア注入方法は、選択された不揮発性蓄積トランジスタのソースと基板との間の予め定められたレベルを有する逆バイアスを印加する第１の方法と、低電圧から次第に選択された不揮発性蓄積トランジスタのコントロールプレートの電圧を増大させる第２の方法と、第１の方法と第２の方法とを結合させる第３の方法を結合させる第三の方法の一つである。
好適には、蓄積された電荷は、対応する不揮発性蓄積トランジスタとトンネリングに使用されるソースまたは基板との間の高電界を形成することによって消去操作のために放電される。
好適には読み出し操作のため、選択されたセルの選択されたトランジスタは動作状態であり、適切な正の電圧がコントロールプレートに要求される読出し電流に従って印加される。
先行する一般的な記述並びに以下の詳細な説明は代表例と説明であり、請求された発明のさらなる説明を提供を意図することは理解されよう。
【発明を実施するための最良の形態】
【００４４】
本発明の図示された実施例が詳細に参照を示し、図面と共に実施例が示される。可能な限り同一の参照符号は、同じ又は類似する部分を参照する図面中で使用される。
【００４５】
図３ａ及び図３ｂは、本発明の第１実施形態による不揮発性半導体メモリのブロック回路構成図、及びアレイ回路構成図である。
図３ａに参照される不揮発性メモリ装置は、二つの隣り合う不揮発性メモリセルを含む。各セル３２は、基本的に選択トランジスタ３１と、この選択トランジスタ３１に直列連結された不揮発性蓄積トランジスタ３０とを含む二重トランジスタの構造を有する。
第一の実施の形態である不揮発性メモリセルは、半導体基板、トンネル誘電体層、二つの不揮発性トランジスタ、及び二つの選択トランジスタを含む。
【００４６】
前記半導体基板は、それの表面内にアクティブ領域及びフィールド領域を有する。前記トンネル誘電体層は前記半導体基板上に形成される。
前記各不揮発性トランジスタは、前記半導体基板内に形成されたソース領域、前記基板内に形成されたドレイン領域、前記ソース領域と前記ドレイン領域の間で前記トンネル誘電体層上に形成された不揮発性蓄積手段、及び前記不揮発性蓄積手段上に形成されたコントロールゲートを有する。
【００４７】
ここで、前記二つのコントロールゲートは、前記アクティブ領域の長さ方向に一体に形成された一つのコントロールプレートの形態を有する。前記コントロールプレートの下側に位置した前記二つの不揮発性トランジスタのソースは、一つの共通ソースを形成する。
【００４８】
本発明の第一の実施形態では前記二つのセルを有する不揮発性メモリ装置を例示したものであり、前記コントロールプレートは少なくとも二つのコントロールゲートに相当し、前記不揮発性メモリ装置は少なくとも一つのコントロールプレートを有する。
【００４９】
前記各選択トランジスタは、前記基板内に形成されたソース領域、前記基板内に形成されたドレイン領域、及び前記ソース領域と前記ドレイン領域の間で前記トンネル誘電体又はトンネル誘電体層上に異なる厚さの誘電体層上に形成される選択ゲートを有し、前記不揮発性蓄積手段と隔離される。
【００５０】
前記該当する不揮発性蓄積トランジスタの前記ドレインである。前記各選択トランジスタは、前記該当する不揮発性蓄積トランジスタの選択のために作動するように前記該当不揮発性蓄積トランジスタに連結される。
ここで、前記各選択トランジスタの前記ソースは、前記該当する不揮発性蓄積トランジスタの蓄積ゲートと、前記トンネル誘電体層を介してプログラミング及び消去を行う。
【００５１】
前記各選択トランジスタのソースは、第１ソースと第２のソースを含む。前記第２のソースは、前記第１ソースとは同一のタイプの不純物を有する。しかしながら、第２ソースは異なる不純物濃度を有する。
【００５２】
前記第１ソースは前記該当する不揮発性蓄積トランジスタの前記蓄積ゲートと、前記トンネル誘電体層を介してプログラミングを行う。前記第２ソースは、前記蓄積ゲートと前記トンネル誘電体層を介して消去を行うが、これについては後で詳述する。
ここで、前記プログラミングはホットキャリア注入によって行われ、前記消去はトンネリングによって行われえる。
【００５３】
以下では、本発明の前記第１実施形態についてより詳細に説明する。
【００５４】
前記各不揮発性メモリセルの選択トランジスタ３１は、前記該当する不揮発性蓄積トランジスタ３０を選択、または遮断するための選択ゲート３６、ソース端子３４、及びドレイン端子３５で構成される。
【００５５】
前記不揮発性蓄積トランジスタ３０は、隣のセルと共通する一つのボディで構成されたコントロールプレート３８、共通ソース端子３３、及びドレイン端子３４で構成される。ここで、前記選択トランジスタ３１のソースと、前記該当不揮発性蓄積トランジスタ３０の前記ドレイン端子３４は一つの端子で形成される。ここで、隣接した二つのセルのソースは共通ソース端子である。
【００５６】
上述したように、前記隣り合った二つのセルの不揮発性蓄積トランジスタ３０は、一つのコントロールプレート３８通して互いに連結されている。一方、前記各セルは、前記コントロールプレート３８のうち該当する部分と、前記コントロールプレート３８のこの該当する部分の下側で前記基板内のチャンネルと、このチャンネルの両側にそれぞれ位置したソース領域及びドレイン領域と、そして、前記該当する部分の下側に位置し、前記チャンネルの伝導度を制御する不揮発性蓄積手段として該当部分の下に位置するフローティングゲート３７とが構成される。
勿論、前記不揮発性蓄積手段は、電荷を蓄積するフローティングゲートである。一方、それは前記電荷を蓄積する非導電体の誘電物質としてもありうる。さらに、前記不揮発性蓄積手段は、電界の形成としてデータが蓄積される強誘電体物質でもありえる。
【００５７】
前記不揮発性蓄積手段がＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）のように誘電物質である場合には、前記誘電物質上にフローティングゲートなしにコントロール板が形成され、このコントロールプレートを構成する導電物質と、選択ゲートを構成する導電物質（例えばポリシリコン）とは同一のものでありえる。したがって、この場合には単一のゲート物質でセルを形成しえる。
【００５８】
前記コントロールプレートのうち前記各不揮発性蓄積トランジスタに相当する部分は、前記チャンネル領域の一部に重なる。さらに、前記不揮発性蓄積手段は、前記チャンネル上の一部または全体、または周縁にのみ位置することもある。
前記コントロールプレートは、一つのボディで同一の工程で形成される。コントロールプレートは部分的に互いに異なる工程により進められた後、一つの電気的な導体ボディで連結されることもある。
【００５９】
前述の蓄積手段、及びコントロールプレートに関する事項は本発明の全ての実施形態に適用されうる。
本発明に係る第１実施形態は、Ｐ型半導体基板上にＮＭＯＳトランジスタ形成されることを仮定したものである。しかし、ＰＭＯＳトランジスタセルもまたＮ型基板上に形成されることもあり、これは前記ＮＭＯＳの極性と反対のものを使用することでよく実現されえる。
【００６０】
図３ｂは、本発明の第１実施形態による不揮発性半導体メモリアレイを示し、このアレイは、ユニットとして図３ａの不揮発性メモリ装置を基本単位にしたアレイである。
高集積のアレイを構成するために、図３ａの回路を基本単位にして示される不揮発性メモリ装置をマトリックス形態に配列し、任意のサイズの不揮発性メモリアレイを容易に構成することができる。
【００６１】
アレイ構成について具体的に説明すると、列方向に配列された複数個のビット線と、行方向に配列された複数個のワード線と、前記行方向に配列された複数個のソース線と、前記行方向に配列された複数個のコントロールプレート線と、前記線の間に形成された複数個の不揮発性メモリセルとを含む。
【００６２】
ここで、各セルは、図３ａの構成を基本として、該当チャンネル領域上に不揮発性蓄積手段を有し、前記ソース線に共通に連結される一つ以上の蓄積トランジスタと、前記蓄積トランジスタにそれぞれ対応して少なくとも一つ以上が直列連結に構成され、ゲートは前記ワード線に連結され、ドレインはビット線に連結される選択トランジスタを含み、前記一つ以上の蓄積トランジスタの不揮発性蓄積手段の上側に誘電体を隔てて一体型に構成され、前記コントロールプレート線に連結されるコントロールプレートを含む。
【００６３】
ここで、前記各選択トランジスタのソースは、前記該当する不揮発性蓄積トランジスタの前記ドレインであり、前記各選択トランジスタは、前記各該当する不揮発性蓄積トランジスタの選択のために作動するように前記該当不揮発性蓄積トランジスタに連結され、前記コントロールゲートは、少なくとも二つの単位で前記アクティブ領域の長さ方向に一体に形成された少なくとも一つのコントロールプレート形態を有し、前記各コントロールプレートの下側に位置した前記少なくとも一つのソースは、一つの共通ソースの形態を有し、前記各選択トランジスタのソースは、前記該当不揮発性蓄積トランジスタの不揮発性蓄積手段と、前記トンネル誘電体層を介してプログラミング、及び消去を行い、前記各選択トランジスタのドレインは、前記列方向の一つの該当するビット線に接続され、前記各セルの共通ソースは、前記行方向の一つの該当するソース線に連結され、前記各選択トランジスタの前記選択ゲートは、前記行方向の一つの該当するワード線に連結され、そして、前記少なくとも隣り合った二つのセルを共通する前記各コントロールプレートは、一つの該当するコントロールプレート線に連結される。
ここで、前記コントロールプレート線や前記ワード線は、それぞれ前記コントロールプレートと、前記選択ゲートと同一の伝導物質で同一の工程で形成されえる。
【００６４】
このような本発明の第１実施形態による半導体メモリのプログラミング、消去、読出動作をフラッシュメモリモードと、ＥＥＰＲＯＭモードとに分けて説明すると次の通りである。
【００６５】
図３ｃは本発明の第１実施形態による不揮発性半導体メモリがフラッシュメモリモードで作動するための条件テーブルであり、図３ｄは本発明の第１実施形態による不揮発性半導体メモリがＥＥＰＲＯＭモードで作動するための条件テーブルである。ここで、図３ｃは選択されたセルに相当する動作条件テーブルである。
前記動作条件は、主にフローティングゲート、または誘電体に電荷の形態でデータを書いたり消したりする場合に相当する。
【００６６】
図３ａで選択されたセルのプログラミング動作は、チャンネルホットキャリア注入メカニズムを用い、消去動作は、トンネリングメカニズムを用いる。
プログラミング時に不揮発性蓄積トランジスタに電流が通過されえるように、選択されたセルの選択ゲートには入力電圧Ｖｃｃと、高電圧回路で昇圧した１０Ｖの間の電圧を印加し、コントロール板には−７Ｖ〜１０Ｖの間の値を印加し、ドレインとソースの両端には不揮発性蓄積トランジスタのチャンネルに熱電子が発生しえる電界が形成されえるように電圧を印加する。
【００６７】
Ｖｃｃは５Ｖ、３．３Ｖ、１．８Ｖなどであり、１．８Ｖ以下にますます低くなる。
一般に、チャンネルホットキャリア注入を用いるプログラミング方式ではプログラミング速度が非常に速いが、各セル当たり数百μＡ以上の高電流が消耗されるという問題点がある。
【００６８】
特に、このようなプログラミング電流は、一般に電力効率の劣る昇圧回路で昇圧した高電圧で供給しなければならず、回路ブロックのサイズが大きくなったり、入力電圧が低い場合には電流高給回路の実現が容易ではない。
【００６９】
従来技術の二重トランジスタ構造のセルにこのようなプログラミング方式をそのまま適用する場合、数百μＡ以上の高電流を通過させるために、選択トランジスタの幅を非常に大きくするか、或いは選択ゲートにその分の電流を流せるように高電圧を印加しなければならないという問題点があるので、従来の二重トランジスタセルではチャンネル熱電子方式を使用せず、その代わりに速度は遅いが電流消耗の少ないファウラーノードハイムトンネリング、またはジャンクションエバランチメカニズムなどを用いていた。
【００７０】
本発明ではこのような問題点を解決するために、第一、セルのチャンネルが形成される基板と、ソースターミナルとの間に一定の水準の逆方向電圧を印加して、プログラム電流を大きく減らすばかりでなく、従来技術より数倍以上にプログラミング効率を増大させる。
例えば、基板電圧は０Ｖにおき、ソース電圧を０Ｖより大きく、かつドレインに印加した電圧よりは小さい値（０Ｖ〜２Ｖ）に印加できる。
【００７１】
他の例として、チャンネルが形成されるＰ型基板（トリプルウェル）構造では、Ｎ型ウェル中のＰ型ウェル（図４ｄ）に−５Ｖ〜０Ｖ間のネガティブ電圧を印加し、ドレインには１〜６Ｖ間の値を、ソースには０〜２Ｖ間の値を印加することもできる。
このようなバックバイアス効果によってプログラム効率を向上させえるばかりでなく、消耗電流も減らすことができ、これに対する物理的な現象は既に公知の事実である。
【００７２】
前記コントロールプレートの電圧を低電圧から順次に徐々に増加させながらプログラミングを実施したり、または前記二つの方法を共に混用することで、低電流の高速チャンネルホットキャリア注入プログラミングを実現できる。
【００７３】
前記コントロールプレートの電圧を徐々に増加させつつプログラミングを行うと、プログラミング時のセルの消耗電流を減らせる。前記コントロールプレートの電圧は線形的、または階段形に増加させえる。
このような電圧ランピング方法はよく知られている事実である。
【００７４】
図３ｃで前記コントロールプレートの電圧は、したがって、−７Ｖ〜１０Ｖの間のある固定値でプログラミングするか、或いは所定の値から出発してそれより高いある値に順次に上げつつプログラミングすることもできる。
前記セルのアレイでプログラミング、または読出時に選択されていないセルの選択ゲートは、０Ｖまたは接地させる。
【００７５】
前記プログラム方式において、選択されたセルばかりでなく、選択されたセルのワード線を共有する選択されていないセルの選択トランジスタもオンになるので、前記選択されていないセルのソースとドレインとの間には同一の電圧が印加されないと前記選択されていないセルを介した漏洩電流を防ぐことができない。したがって、前記選択されたセルにソース電圧を印加してプログラミングする場合には、選択されたワード線と交差する各ビット線に前記ソース電圧と同一電圧を印加して漏洩電流を防ぐこともできる。
【００７６】
また、前記プログラミング時に前記コントロールプレートに印加される電圧に対して前記セルのチャンネル電流をセンスアンプを用いてモニタリングし、モニタリング電流が定まった基準電流に到達する時に該当プログラムを終了させる方法を使用することもできる。この場合、前記プログラミングの終了はドレインとソース間の電圧差をゼロにしたり、または選択トランジスタをオフ、または蓄積トランジスタをオフにすることもできる。
【００７７】
勿論、本発明のセルにおいて必要な場合にはプログラミングを従来のトンネリング、またはジャンクションエバランチ方式で実施することもできる。
【００７８】
一方、前記消去においては、前記コントロールプレートに−１３Ｖ〜−５Ｖ間の電圧を印加し、ソース端子に０Ｖ〜８Ｖ間の電圧を印加し、フローティングゲートとソースの間に高電界がかかるようにしてトンネリングによって蓄積された電荷をソース端子で消去したり、或いはコントロールプレートには０Ｖを印加し、ソース端子にのみポジティブの高電圧を印加して、ポジティブ電圧のみを使用して消去することもある。
この際、選択ゲートは、フローティング、或いは０Ｖを印加するか、または前記コントロールプレートにネガティブ電圧を使用する場合には、少量のネガティブ電圧を印加することができ、ドレインターミナルは、フローティング、或いは０Ｖまたは任意の電圧を印加することもできる。
【００７９】
図３ｃはフラッシュメモリ動作モードであるので、前記消去はブロック単位からなる。
【００８０】
一方、Ｐ型基板上にＮ型ウェル（深層Nウェル）を形成させ、その中にＰ型ウェルを形成させ、前記Ｐ型ウェル内に本発明のメモリを形成させる場合には、図３ｃのトリプルウェルの場合のように、コントロールプレートに−１３Ｖ〜０Ｖの間の値を印加し、ＰウェルにＶｃｃ〜１３Ｖの間の値を印加して、フローティングゲートの電荷をＰウェルの方に消去することもできる。
この際、ソース及びドレイン端子は順方向にターンオンになるので、フローティング、或いはＰウェル電圧と同一電圧を印加することができ、前記Ｎウェルは、Ｐウェルと同じか高い電圧（Ｖｃｃ〜１３Ｖ）を印加して、ＰウェルとＮウェルの間がオンにならないようにする。
【００８１】
また、選択されたセル、または選択された消去ブロックの選択ゲートは、フローティング、或いは０ＶまたはＰウェル電圧と同一電圧を印加することができ、選択されていないセル、または消去ブロックの選択ゲートは、フローティング、或いはＰウェル電圧と同一電圧を印加できる。
【００８２】
本発明の不揮発性メモリが前記トリプルウェル上に形成されている場合には、消去時に選択されていないセルのコントロールプレートをフローティング、或いは０Ｖを印加することができ、Ｖｃｃ〜１３Ｖの間の電圧を印加して、選択されていないセル電荷の損失を防ぐこともできる。
【００８３】
読出動作時には、選択されたセルの選択ゲートに入力電圧Ｖｃｃ、または昇圧電圧を７Ｖ程度までセルの設計条件に従って印加して選択トランジスタをターンオンにし、コントロールプレートには単一のビット、またはマルチビット、または要求される読出電流の量によって０Ｖ〜約７Ｖの間の電圧を印加し、ドレインには０．５〜２Ｖ、ソースには動作条件に従って０〜１．５Ｖの電圧を印加して、不揮発性蓄積トランジスタの電流レベルをビット線に連結されたセンシング回路を介してセンシングする。
このようなセンシング動作は、トリプルウェル構造でも同様に行われることが当然である
【００８４】
図３ｄは、図３ａのセルを一つのセル単位で消去、及びプログラミングできるＥＥＰＲＯＭ動作モードの動作条件を一つの実施形態で示すものである。
このうち、トランジスタセルの選択ゲートは、選択されたセルにのみプログラミング、及び消去が可能となるようにするので、ＥＥＰＲＯＭが可能となる。
【００８５】
このようなＥＥＰＲＯＭ機能は単一のトランジスタセルでは実現不可能である。したがって、本発明による二重トランジスタ不揮発性メモリセルは、フラッシュメモリモード、またはＥＥＰＲＯＭモードが共に可能である。
即ち、どんな場合にもプログラミングは、各セル単位で選択的に実施可能である。但し、フラッシュメモリは、上述したように、消去時にブロック単位で消去するという点が異なる。
したがって、図３ｄに示すプログラミング条件は、図３ｃで示すフラッシュメモリモードの条件と同一である。
【００８６】
一方、消去時には選択されたセルのコントロールプレートには−１０Ｖ〜−３Ｖの間のネガティブ電圧が印加され、前記選択されたセルに属する選択トランジスタのドレインには、ビット線を介してＶｃｃ〜１０Ｖの間の電圧が印加され、前記選択されたセルに属する選択ゲートにはＶｃｃ〜１０Ｖの間のポジティブ電圧が印加される。
したがって、前記ドレインに印加された電圧が前記選択トランジスタを通過して、前記不揮発性蓄積トランジスタのドレイン（つまり、選択トランジスタのソース）に印加されるようにする。
【００８７】
この際、前記選択されたセルのソースターミナルは、フローティング、或いは接地させる。このようにして選択されたセルのフローティングゲート（または蓄積手段）と、不揮発性蓄積トランジスタのドレインとの間の強い電界によってフローティングゲートの電荷が不揮発性蓄積トランジスタのドレインターミナルに消去される。
選択されていないセルは、プログラミング時と同様に選択トランジスタのチャンネルを遮断し、ビット線電圧が不揮発性蓄積トランジスタのドレインに伝達されないようにすることで、選択されていないセルの消去を防止する。
【００８８】
または、コントロールプレートには０Ｖを印加し、ビット線を介してドレイン端子に７〜１３Ｖの間のポジティブ高電圧を印加し、ワード線を介して選択されたセルの選択ゲートに７〜１５Ｖの間の値を印加することで、ポジティブ電圧のみを使用して消去することもできる。
【００８９】
このような本発明の第１実施形態による不揮発性半導体メモリのレイアウト及び断面構造、そして製造工程について以下に説明する。
【００９０】
図４ａは本発明の第１実施形態による不揮発性半導体メモリのレイアウト構成図である。
図４ｂは図４ａのＡ−Ａ'線による構造断面図、図４ｃは図４ａのＢ−Ｂ'線による構造断面図である。
図４ｄはトリプルウェル構造で形成した場合の図４ａのＡ−Ａ'線による構造断面図である。
【００９１】
図４ａは電荷蓄積手段がフローティングゲートである場合を示すものである。
４つ以上のセルアレイを構成する時は、図４ａの構造を周期にして反復させ配置する。
図４ａ及び図４ｂで二つのセルが中央の共通ソース領域４１を中心に左右対称形状に配置されており、各セルの活性領域４２は、フィールド領域４３によって分離され、活性領域上にフローティングゲート４４と、選択ゲート４５とが直列に配置され、フローティングゲート４４と、選択ゲート４５の左右にそれぞれソース／ドレイン領域４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅが形成される。
【００９２】
両セルのドレインは、コンタクト接合部によってビット線に連結され、ソース領域は共通領域に形成され、ソース拡散領域によって前記ビット線と垂直の方向にソース線を形成する。
【００９３】
また、図４ｂで蓄積トランジスタドレイン領域の接合部のプロファイルは、（ａ）形状に形成するか、或いはプログラミング及び消去時に電荷がトンネル酸化膜を通過する地点を分離するために、（ａ）と（ｂ）、または（ａ）と（ｃ）の二重プロファイルを形成することもできる。この際、（ａ）領域は（ｂ）または（ｃ）領域に比べて拡散が深くない代わりに濃度は高い。
【００９４】
これを達成するために、拡散係数の異なるリン（Ｐ）と砒素（Ａｓ）の二重イオン注入を用いることができ、（ｃ）形状のプロファイルを達成するためには、蓄積トランジスタのドレイン領域の中間からフローティングゲートの中間領域までフォトリソグラフィで開放した後、イオン注入を実施できる。このような工程は公知のものである。
【００９５】
一方、このように二重接合構造を形成すると、チャンネル領域深く拡散した地点ではプログラミング時に熱電子が発生して、フローティングゲートに注入される。
反面、薄く拡散した地点では濃度が高いので、基板の表面の電荷ディプレーション幅が狭くて、フローティングゲートとの間にさらに強い電界がかかり、したがって、主にこの地点にトンネリングによって電荷が消去される。これにより、同一の接合部位でプログラミング、及び消去を実施しても酸化膜の劣化を減らし、かつ不揮発性メモリの寿命及び信頼性を改善させえる。
【００９６】
一方、本発明のセルのコントロールプレート４７は、隣り合った二つのセルのフローティングゲートをカバーしながら一つのパンで形成される。ここで、前記共通ソース領域は左右のフローティングゲートと、セルフ−ア線とで形成され、その上のコントロールプレートは、各セルごとに分離されず、一つの板で形成されるので、ソース領域の長さをフォトリソグラフィの限界まで最小化することができる。
【００９７】
また、前記コントロールプレートは、フローティングゲートと、選択ゲートの間で定義されるので、結果的に前記コントロールプレートの形成工程はフォトリソグラフィの許容差に関係なく実施されえる。
【００９８】
また、選択トランジスタのゲートをコントロールプレートより先に形成させる場合、コントロールプレートの周縁が選択トランジスタのゲート上に来るように形成することができ（Ｍ）、または選択ゲートを包むように定義することもできる（Ｎ）。
このようなコントロールプレートの形成方法は、本発明の全ての実施形態に同一に適用されえる。
仮に、選択ゲートとフローティングゲートを先に形成し、コントロールプレートをその後に形成し、コントロールプレートの周縁をフローティングゲートと、選択ゲートの間で定義すると、エンベデッド不揮発性メモリの応用に有利である。何故なら、この場合、コントロールプレートは、ロジック素子のゲート物質（例えば、ポリシリコン）と同一の物質を用いることができるばかりでなく、選択ゲートの上部とロジック素子、及びコントロールプレートの上部を同時に開放させ、同時に金属シリサイドを形成させえるからである。
【００９９】
シリサイドは、ソース／ドレインなどのシリコン、またはポリシリコンの表面をＴｉ（チタニウム）、またはＣｏ（コバルト）のような金属化合物で作り、接触抵抗や配線抵抗を減らす技術として、ロジック工程の基本技術に用いられている。
【０１００】
断面図４ｄは図４ｂとほぼ同一であるが、前記基板がトリプルウェル構造を有するという点で異なる。
図４ｄによれば、Ｐ型基板４８内にＮ型ウェル４９が形成され、前記Ｎ型ウェル４９内にＰ型ウェル５０が形成される。
【０１０１】
このＰ型ウェル５０内に不揮発性メモリが形成される。
【０１０２】
このような本発明の第１実施形態による不揮発性半導体メモリの製造方法は次のように進められえる。
【０１０３】
図５ａ及び図５ｂは、本発明の第１実施形態による不揮発性半導体メモリの製造のための工程断面図である。
まず、図５ａ（図４ａのＡ−Ａ'線、及びＢ−Ｂ'線による断面を共に図示）に示すように、半導体基板５１上にフィールド分離領域５２と、活性領域とを定義した後、活性領域上にトンネル酸化膜５３を形成する。
次いで、前記トンネル酸化膜５３上に一番目の導体、主にポリシリコンフィルムを塗布した後、フォトリソグラフィ、及び後続エッチング工程でフローティングゲート５４と、選択ゲート５５とを形成する。
【０１０４】
そして、前記フローティングゲート５４と、選択ゲート５５をマスクにして不純物イオンを注入して、ソース／ドレイン領域を形成する。
ここで、選択ゲート５５の下部のゲート酸化膜をフローティングゲート５４の下部のトンネル酸化膜と分離して、トンネル酸化膜より厚い高電圧酸化膜で形成することもできる。
【０１０５】
図５ｂに示すように、薄い誘電物質層５６を形成した後、その上に二番目のポリシリコンを形成する。この際、誘電物質は熱酸化、またはＣＶＤ工程などによって形成され、ＯＮＯ（Ｏｘｉｄｅ-Ｎｉｔｒｉｄｅ-Ｏｘｉｄｅ）などの複合物質でありえる。
【０１０６】
次いで、二番目の導体として、主にポリシリコンフィルムを蒸着される。コントロールプレート５７は、フォトリソグラフィ工程によって二番目の導体から形成される。
【０１０７】
上記のように本発明の不揮発性メモリはその工程が非常に単純であり、システムチップのためにロジック工程と安定かつ容易にエンベデッド化させえる。
【０１０８】
以下では本発明の第２実施形態による不揮発性半導体メモリについて説明する。
【０１０９】
図６ａおよび図６ｂは、本発明の第２実施形態による不揮発性半導体メモリのアレイ構成図、及び単位セル構成図である。
本発明の第２実施形態は、図３ａ乃至図３ｄ、図４ａ乃至図４ｄ、そして、図５ａ及び図５ｂに示す第１実施形態とそのセル構造は同一で、アレイ構造が異なるようにしたものである。
【０１１０】
図６ａに示すように、各セルのドレインはビット線に連結され、各ビット線はセルのチャンネル方向と垂直に構成される。
そして、各セルの選択ゲートは、ビット線と垂直方向のワード線に連結され、ワード線は、したがってセルのチャンネル方向と同一の方向に構成される。各セルのソースは、ビット線と同一方向のソース線に連結され、コントロールプレートは、コントロールプレート線に連結されてビット線と同一方向に構成される。
【０１１１】
図６ｂは前記セルのレイアウト構成を示すもので、これに限定されず、他の形態でレイアウトを構成できることは勿論である。
図６ｂでは各選択ゲートにコンタクトを形成してワード線と接続し、ビット線は拡散領域に形成したものである。この場合、ビット線の抵抗が大きいので、数個または数十個の行（ワード線）単位で小抵抗の金属配線をコンタクトさせ、平行に接続させえる。
【０１１２】
また、ポリシリコン及び拡散領域の抵抗を減らすために、一般に使用するタングステンまたはコバルトなどの金属をポリシリコンと結合させるポリサイドを使用することもできる。このような工程は公知の技術であり、本発明の全ての実施形態に適用されえる。
【０１１３】
かかる本発明の第２実施形態による不揮発性半導体メモリは、次の作動条件によってフラッシュモード、またはＥＥＰＲＯＭモードで作動しえる。
【０１１４】
図６ｃは、本発明の第２実施形態による不揮発性半導体メモリがフラッシュメモリモードで作動するための条件テーブルであり、図６ｄは、本発明の第２実施形態による不揮発性半導体メモリがＥＥＰＲＯＭモードで作動するための条件テーブルである。
【０１１５】
図６ｃを参照にしてセルアレイをフラッシュモードで作動させる場合を説明する。
プログラミング時には第１実施形態と同様に、チャンネルホットキャリア注入を用い、消去時にはトンネリングを用い、セルの動作条件は図３ａに示すセルの実施形態と同一である。
但し、読出またはプログラミング時に選択されたセルのソースに電圧Ｖｓを印加する場合、選択されたセルのワード線とソースを共有する向こう側セルのドレインに連結されたビット線にソース電圧と同一のＶｓを印加して、漏洩電流を防ぐという点に違いがある。
【０１１６】
ここで、ワード線は、ソースを共有する二つのセルの選択ゲートを同時にターンオンにし、また、コントロールプレートは、隣り合った前記二つのセルの蓄積トランジスタをターンオンにするので、前記選択されていない隣のセルはターンオン状態にあるので、共通ソース電圧と同一の電圧をドレインに印加しなければならない。
【０１１７】
ここで、ワード線によって隣り合った二つのセルがターンオンになるものの、ビット線が共に分離され、ワード線と垂直になるので、セルの選択的な作動には何らの問題はない。
同様に、図６ｄのＥＥＰＲＯＭ動作モードも図３ｄの実施形態と同一であり、上述したＶｓ効果のみ異なる。
【０１１８】
以下で本発明の第３実施形態による不揮発性半導体メモリについて説明する。
【０１１９】
図７ａ及び図７ｂは本発明の第３実施形態による不揮発性半導体メモリのセル構成図、及びアレイ構成図であり、図７ｃは本発明の第３実施形態による不揮発性半導体メモリがフラッシュメモリモードで作動するための条件テーブルである。
【０１２０】
本発明の第３実施形態は、第１実施形態で各セルのソースと、ドレインターミナルとがスイッチされた場合であり、コントロールプレートを含む残りの構造は同一である。したがって、セルのドレインは蓄積トランジスタのドレインとなり、セルのソースは選択トランジスタのソースとなる。
【０１２１】
基本的に各セル７２は、選択トランジスタ７１と、この選択トランジスタ７１に直列連結された不揮発性蓄積トランジスタ７０とを含む二重トランジスタの構造を有する。
前記各不揮発性メモリセルの選択トランジスタ７１は、前記該当する不揮発性蓄積トランジスタ７０を選択、または遮断するための選択ゲート７６、ソース７５ターミナル、及びドレイン７４ターミナルで構成される。
【０１２２】
前記不揮発性蓄積トランジスタ７０は、隣のセルと共通する一つのボディで構成されたコントロールプレート７８、共通ドレイン７３ターミナル、及びソース７４ターミナルで構成される。ここで、前記選択トランジスタ７１のドレイン７４と、前記該当する不揮発性蓄積トランジスタ７０の前記ソース７４ターミナルは一つのターミナルで形成される。
ここで、隣接した二つのセルのソースは共通ドレインターミナルである。
【０１２３】
上述したように、前記隣り合った二つのセルの不揮発性蓄積トランジスタ７０は、一つのコントロールプレート７８で連結されている。一方、前記各セルは、前記コントロールプレート７８のうち該当する部分と、この該当部分の下側の前記基板内に形成されたチャンネルと、このチャンネルの両側にそれぞれ位置したソース領域及びドレイン領域、そして、前記該当部分の下側に位置し、前記チャンネルの伝導度を制御する不揮発性蓄積手段７７とで構成されている。
【０１２４】
図７ｂのアレイは、本発明の第１実施形態を示す図３ｂのアレイとその基本構造は同一であるが、ここでは、蓄積トランジスタのドレインがビット線に接続するという点が異なる。
図７ｃは第３実施形態のセルのフラッシュモード動作の実施形態である。
【０１２５】
プログラミング作動条件は第２実施形態と基本的に同一であり、ただこの場合、選択ゲートがセルのソース側に位置するので、選択ゲートに印加されるワード線電圧は第１実施形態の場合より低いこともある。
【０１２６】
読出またはプログラミング時にソース線と選択されていないビット線には常に電圧Ｖｓ（０Ｖ〜２Ｖ）を印加し、選択されたセルのビット線にはプログラミング時に２Ｖ〜７Ｖ、読出時に０．５Ｖ〜２Ｖの電圧を印加する。
消去方式は、コントロールプレートに−１０〜−５Ｖの間の値を印加し、選択されたビット線に０Ｖ〜８Ｖの間の値を印加して、蓄積手段の電荷が放出されるようにするか、または選択されたビット線に８Ｖ〜１３Ｖの間の電圧を印加して、同一のビット線上のセルをトンネリングによって消去する。
【０１２７】
または、選択ゲートにＶｃｃ〜１０Ｖの間の電圧を印加して、選択トランジスタをターンオンにし、ソース線にＶｃｃ〜１０Ｖの間の電圧を印加し、コントロールプレートに−１０〜−３Ｖの間の電圧を印加して、選択されたワード線のセルのみ消去できる。
トリプルウェルの場合にも図７ｃのトリプルウェル条件で作動させえるし、読出作動は、第１実施形態の場合と同一に適用される。
【０１２８】
このような本発明の第３実施形態による不揮発性半導体メモリのレイアウト構成、及び断面構成は次の通りである。
【０１２９】
図７ｄは本発明の第３実施形態による不揮発性半導体メモリのレイアウト構成図である。
そして、図７ｅは図７ｄのビット線コンタクト領域におけるコントロールプレートの構成を示す平面構成図で、図７ｆは図７ｄのＣ−Ｃ'線による構造断面図である。
【０１３０】
図７ｄ乃至図７ｆに示すように、二つのセルが中央の共通ドレイン領域７３を中心に左右対称形状に配置されており、各セルの活性領域は、フィールド領域によって分離され、活性領域上に蓄積手段７７と、選択ゲート７６とが直列に配置され、蓄積手段７７と、選択ゲート７６の左右にそれぞれソース／ドレイン領域８０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅが形成される。
【０１３１】
二つのセルの共通ドレイン７３または８０ｃは、コンタクト接合部７９ａによってビット線に連結され、ソース領域８０ｂ、８０ｄは、ソース拡散領域によって前記ビット線と垂直の方向にソース線を形成する。
【０１３２】
一方、本発明のセルのコントロールプレート７８は、隣り合った二つのセルの蓄積手段７７をカバーしながら一つの板で形成され、図７ｅに示すように、セルのドレインコンタクト地点が蓄積手段７７と、それに隣り合ったセルの蓄積手段７７との間にあるので、コントロールプレート７８の真ん中の地点にコンタクト領域のためのホール７９ｂが形成される。
【０１３３】
以下では、本発明の第４実施形態による不揮発性半導体メモリについて説明する。
【０１３４】
図８ａ及び図８ｂは、本発明の第４実施形態による不揮発性半導体メモリのセル、及びアレイ構成図である。
本発明の第４実施形態は、二重トランジスタのまた他の実施形態として、ここでは、残りの部分は図７ａの第３実施形態と同一であり、ただ各セルのドレインを分離構成したものである。
【０１３５】
基本的に各セル８２は、選択トランジスタ８１と、この選択トランジスタ８１に直列連結された不揮発性蓄積トランジスタ８０とを含む二重トランジスタ構造を有する。
前記各不揮発性メモリセルの選択トランジスタ８１は、前記該当する不揮発性蓄積トランジスタ８０を選択、または遮断するための選択ゲート８６、ソース８５ターミナル、及びドレイン８４ターミナルで構成される。
【０１３６】
前記不揮発性蓄積トランジスタ８０は、隣のセルと共通する一つのボディで構成されたコントロールプレート８８、互いに分離されたドレイン８３ａ、８３ｂターミナル、及びソース８４ターミナルで構成される。ここで、前記選択トランジスタ８１のドレイン８４と、前記該当する不揮発性蓄積トランジスタ８０の前記ソース８４ターミナルは一つのターミナルで形成される。
【０１３７】
上述したように、前記隣り合った二つのセルの不揮発性蓄積トランジスタ８０は、一つのコントロールプレート８８で連結されている。一方、前記各セルは、前記コントロールプレート８８のうち該当する部分と、この該当部分の下側の基板内に形成されたチャンネルと、このチャンネルの両側にそれぞれ位置したソース領域及びドレイン領域、そして、前記該当する部分の下側に位置し、前記チャンネルの伝導度を制御する不揮発性蓄積手段８７で構成される。
【０１３８】
図８ｂは第４実施形態のアレイ構造を示すもので、第２実施形態のアレイでドレインが分離された構造である。したがって、動作条件は図６ｃ及び図６ｄと同一である。
【０１３９】
アレイの全体構成は、行方向に配列され、セルと隣り合うセルの中央に位置する複数個のコントロールプレート線と、前記何れかのコントロールプレート線に対応して、それを中央におき、行方向に配列された複数個のビット線と、列方向に配列された複数個のワード線と、対応する前記ビット線との間に少なくとも一つ以上の蓄積トランジスタと、蓄積トランジスタに対応する少なくとも一つ以上の選択トランジスタをおき、行方向に配列された複数個のソース線と、前記線の間に形成された複数個の不揮発性メモリ単位ブロックとで構成されている。
【０１４０】
ここで、各単位ブロックは、該当チャンネル領域上に不揮発性蓄積手段を有し、前記ビット線にそれぞれドレイン電極が連結される一つ以上の蓄積トランジスタと、前記蓄積トランジスタにそれぞれ対応して、少なくとも一つ以上が直列連結に構成され、ゲートは前記ワード線に連結され、各ソースが前記ソース線に連結される選択トランジスタとを含む。
【０１４１】
そして、前記一つ以上の蓄積トランジスタの不揮発性蓄積手段の上側に誘電体を隔てて一体型に形成され、中央にオープン領域を有して構成され、前記コントロールプレート線に連結されるコントロールプレートを含む。
【０１４２】
上述した第１乃至４実施形態は、全て選択トランジスタと、不揮発性蓄積トランジスタのチャンネルが接合部によって分離される場合、つまり、完全に独立的な二つのトランジスタを単純に直列連結した場合である。
【０１４３】
以下では、連続した一つのチャンネル上に選択ゲートと蓄積トランジスタのゲートとが配置されるスプリットゲート構造の本発明の第５実施形態による不揮発性半導体メモリに関して説明する。
【０１４４】
図９ａ及び図９ｂは、本発明の第５実施形態によるスプリットゲート構造の不揮発性半導体メモリのセル、及びアレイ構成図である。
図９ｃは、本発明の第５実施形態による不揮発性半導体メモリがフラッシュメモリモードで作動するための条件テーブルである。
【０１４５】
本発明の第５実施形態は、図９ａに示すように、二つの隣り合うセルが対称構造で連結されており、各セルはソース９１ターミナルと、ドレイン９２ターミナルとを有し、ドレイン９２ターミナルは隣り合う二つのセルが一つのドレインターミナルを共通している。
【０１４６】
また、各セルの不揮発性蓄積トランジスタは、フローティングゲート、または誘電体形態の電荷蓄積手段９３を有し、電荷蓄積トランジスタを制御するコントロールプレート９４が隣り合う二つのセルにかかって一つのボディで構成されている。
そして、各セルを選択するための選択トランジスタの選択ゲート９５が各セルの不揮発性蓄積トランジスタのチャンネル領域で連続するチャンネル領域上に電荷蓄積手段９３と並列に配置される。
ここで、電荷蓄積手段９３と、選択ゲート９５によって二分されるチャンネル領域の比率は可変的である。
【０１４７】
図９ｂは図９ａのアレイ構造を示すもので、各セルのソースはチャンネルと垂直方向のソース線に連結され、隣り合う二つのセルの共通ドレインは、チャンネル方向のビット線に連結され、各セルの選択ゲートは、ビット線と垂直のワード線に連結される。
そして、隣り合う二つのセルにかかっているコントロールプレートは、ワード線と平行したコントロールプレート線に連結されている。
【０１４８】
図９ｃは前記セルの作動条件の実施形態を示すもので、プログラミングは所謂ソースサイド注入方式を用いられる。
即ち、選択されたセルのドレインには−２Ｖ〜８Ｖの電圧を印加し、コントロールプレートには蓄積トランジスタの状態に応じて−５Ｖ〜１０Ｖの間の電圧を印加して、蓄積トランジスタがターンオンになるようにし、選択ゲートには選択トランジスタのしきい値電圧よりやや高い電圧を印加し、ソースにはドレイン電圧より低い０Ｖ〜２Ｖの間の電圧を印加して、ドレインとソース両端との電圧差による電界が蓄積トランジスタと、選択トランジスタの間のチャンネル領域で形成されるようにすれば、前記チャンネル領域で発生した熱電子がコントロールプレートにより形成された垂直電界によってフローティングゲートに注入される。
【０１４９】
消去時には選択されたセルの選択ゲートに０Ｖを印加し、コントロールプレートに−１０Ｖ〜−５Ｖの間のネガティブ電圧を印加し、共通ドレインに０Ｖ〜８Ｖの間のポジティブ電圧を印加して、蓄積手段とドレインの間に強い電界を形成させ、ドレイン端子でトンネリングによって消去させる。
【０１５０】
また他の消去方法として、選択されたセルの選択ゲートとコントロールプレートに０Ｖを印加し、ドレイン端子に７〜１３Ｖの電圧を印加して、ポジティブ電圧のみでドレイン端子に電荷を消去させることもできる。
ここで、前記二つの消去方式の場合は、蓄積トランジスタのゲート酸化膜をトンネル酸化膜で形成させた場合である。
【０１５１】
三番目のまた他の消去方式としては、選択ゲートとフローティングゲートの間にトンネリング領域を形成させ、ここを介してフローティングゲートの電荷を消去する方式である。この場合には選択ゲートにＶｃｃ〜２０Ｖの間の電圧を印加し、コントロールゲートには−８Ｖ〜０Ｖの間の電圧を印加して、前記トンネリング領域に電荷を消去させることもできる。
この際、前記二つのゲートの電圧を適切に配分調整して、ネガティブとポジティブ電圧を共に使用するか、或いはポジティブ電圧のみ使用することもできる。
【０１５２】
また、共通ドレインと、フローティングゲートの間のキャパシタンスカップリングレシオが大きくて、ドレインにポジティブ電圧を印加することが前記の消去動作に役に立つ場合、カップリングレシオによって適切なポジティブ電圧をドレイン端子に印加することもできる。
【０１５３】
以下、本発明の第５実施形態による不揮発性半導体メモリのレイアウト、断面構造について説明する。
【０１５４】
図９ｄは本発明の第５実施形態による不揮発性半導体メモリのレイアウト構成図である。
図９ｅは図９ｄのコントロールプレート構成を示す平面構成図で、図９ｆ乃至図９ｈは図９ｄのＤ−Ｄ'線、Ｅ−Ｅ'線、Ｆ−Ｆ'線による構造断面図である。
本発明に従う第５の実施例は二つの隣り合うセルが左右対称構造で配置された実施形態である。
【０１５５】
各セルのフローティングゲート（または電荷蓄積手段）９３が活性領域上に配置され、その上に誘電体９６を隔てて隣り合う二つのセルのフローティングゲート９３をカバーして、一つのボディでコントロールプレート９４が形成される。
【０１５６】
コントロールプレート９４の中央部でフローティングゲート９３の間の領域は、二つのセルを共通するドレイン領域９２であり、この共通ドレイン領域９２の上部のコントロールプレート９４は、その中央にビット線と、コンタクトのためのホール９７とで構成されている。
【０１５７】
図９ｅはこのようなコントロールプレート９４のレイアウト構成を示し、前記ホール９７は、共通ドレイン領域９２と、ビット線９８とを電気的に連結するための領域を確保するためのものである。
前記共通ドレイン領域９２と、ビット線９８とを連結するためのプラグ層９９ａ、９９ｂがホール９７を中心に構成される。
【０１５８】
また、本発明の第５実施形態では、フローティングゲート９３の隣に隣接して、蓄積トランジスタの活性領域と連続した隣接活性領域上に選択ゲート１００が配置されており、各選択ゲート１００に隣接してソース拡散領域９１が形成される。
【０１５９】
ここで、共通ドレイン領域９２上のホールの一部は、選択ゲート１００と同一の導電物質（例えばポリシリコン）９９ａが共通ドレイン領域９２と電気的に接触され、隣り合うフローティングゲート９３、及びコントロールプレート９４とは絶縁されるように満たされ、その上にビット線９８とのコンタクト層９９ｂが形成される。
これは、コンタクトとフローティングゲート９３、及びコントロールプレート９４との工程マージンを大きくし、かつセルサイズを減らせるようにするためである。
【０１６０】
前記セルで各ゲート、及び基板の間は誘電体によって電気的に絶縁されている。
このような本発明の第５実施形態によるスプリットゲート構造の不揮発性半導体メモリは他の構造で形成することもできる。
【０１６１】
図１０ａ及び図１０ｂは、本発明の第５実施形態による不揮発性半導体メモリの他の構造断面図である。
図１０ａは、図９ｆの構造でコントロールプレートの側面に形成されるスペーサーを除いた構造であり、他の構造は同一である。
【０１６２】
この場合にはスペーサー工程が省略され工程が簡単となるが、選択ゲートとコントロールプレートの間の酸化膜が相対的に薄くなり、消去時に選択ゲートに高電圧をかけての消去が容易でないこともある。
【０１６３】
図１０ｂは、前記図１０ａの実施形態でフローティングゲートの厚さを選択ゲートより厚くしたのが特徴であり、このようにすることで、フローティングゲートへの選択ゲート、及びドレインカップリングレシオを増加させることができ、コントロールゲートの電圧を減らせる。
【０１６４】
以上の実施形態では隣り合った二つのセルについてのみ記述したが、四つ以上のセルについてもコントロールプレートのみカバーするように適用すれば良いので、本発明の概念は四つ以上の隣り合うセル、またはそうでないセルに対しても同様に適用される。
【０１６５】
図１１ａ、１１ｂ、１１ｃは、図３ａの実施形態を四つ以上のセルにかけて一つのコントロールプレートを形成させる場合のアレイ、レイアウト、及び断面図である。
図１１ａは、四つのセルのコントロールゲートが一つのコントロールプレートになったことを示しているが、四つ以上の場合にも簡単に拡張できることは勿論である。
【０１６６】
また、図１１ａは、図３ｂのアレイがビット線方向に単純に２倍拡張したものであり、このような方式で不揮発性メモリのマトリックスが容易に実現されえる。また、このような四つ以上のセルに対するコントロールプレートの形成方式は、上述した他の実施形態でも同様に適用される。
また、かかるそれぞれの不揮発性メモリマトリックスにおける作動方法は、既述した該当実施形態における作動方法と同一である。
【０１６７】
図１１ｂ及び図１１ｃは、図４ａと図４ｂのレイアウトと断面図がビット線方向に拡張されたもので、コントロールプレートが四つのセルにかけて一つのボディで形成されている。したがって、このような方式によってさらに大きいサイズのマトリックスが容易に実現可能である。
【０１６８】
但し、前記マトリックスが実現される場合、コンタクトの必要な領域は前記コントロールプレートにホールを形成し、そのホールを介して該当する線とコンタクトさせる。
他の例示及び説明は、図４ａ、図４ｂ、及び図４ｃで例示及び説明したものと同一である。
【０１６９】
また、このような四つ以上のセルに対するコントロールプレートの形成方式は、上述した他の実施形態においても同様に適用されることは勿論である。
【０１７０】
以上の本発明による実施形態はＰ型基板上のＮＭＯＳトランジスタを中心に記述したが、本発明はトランジスタの極性と関係せず、ＰＭＯＳセルにも当然適用可能である。
【０１７１】
本発明の二重トランジスタセルのコントロールプレートは、隣り合う二つのセル、またはそれ以上のフローティングゲート、または電荷蓄積手段をカバーしながら一つの板で形成される。
したがって、隣り合う二つのセルの共通ソース領域は、左右のフローティングゲートを形成する時に定義され、その上のコントロールプレートを各セルごとに分離せず、一つの板で形成するので、ソース領域をフォトリソグラフィの限界まで最小化することができる。
【０１７２】
また、コントロールプレートは、フローティングゲートと選択ゲートの間、または選択ゲートの上部、または選択ゲートを包むように形成されるので、結果的にコントロールプレートの形成工程は、フォトリソグラフィの許容差に関係せず実施されえる。
したがって、本発明のセルは、二重トランジスタであるにも拘わらず、極小のセルサイズを実現できる。
【０１７３】
また、本発明の不揮発性メモリでは、多数個のコントロールゲート線が一つのコントロールプレート線に形成されるので、コントロール線の数が減少し、これにより、前記コントロール線をディコーディングする回路が簡単になり、前記回路の面積が縮小する。
【０１７４】
また、本発明の二重トランジスタセルは、単一トランジスタセルにおける同一のビット線上の選択されていないセルが有するドレイン電圧による導通、またはパンチスルー、または漏洩電流の問題、及び電荷蓄積手段に加えられる電界ストレスがないので、不揮発性蓄積トランジスタのフローティングゲート幅（チャンネル長さ）は、単一のトランジスタに比べて遥かに小さく実現できる。
したがって、本発明のセルは、二重トランジスタであるにも拘わらず、極小のセルサイズを実現できる。
【０１７５】
本発明におけるセルのこのような長所は、設計ルールが微細になるほどさらに大きくなる。何故なら、単一のトランジスタセルは、上記の問題点が設計ルールの微細化に伴いさらに深刻となるので、セルサイズの縮小率はさらに悪くなり、従来の二重トランジスタＥＥＰＲＯＭは、高電圧ドレイン接合と、コントロールゲート分離工程の問題のため、セルサイズは相対的に大きくなければならないからである。
【０１７６】
また、本発明のセルは、コントロールプレートがフローティングゲートの側面と上面とを共に包んでいるばかりでなく、フローティングゲートの高さを充分に高くすることでコントロールプレートと、フローティングゲートの間の面積を非常に大きくすることができるので、静電容量が非常に大きく、したがって、極大のコントロールゲートカップリングレシオを容易に確保しやすい。
【０１７７】
コントロールゲートカップリングレシオは、フローティングゲートに連結された全ての静電容量を合わせた値に対するフローティングゲートと、コントロールゲートの間の静電容量のレシオであり、コントロールゲートカップリングレシオが大きいほど、コントロールゲートに印加した電圧がフローティングゲートに多く伝達される。
【０１７８】
即ち、前記カップリングレシオが大きいほどプログラム、及び消去時の昇圧電圧のレベルを減らすことができ、読出時には低いＶｃｃ入力電圧に対してもその分多量のセル電流が得られるようになるので、本発明のセルは低電圧及び低電力動作にも有利である。
【０１７９】
本発明のセルはまた信頼性や生産性が向上する。本発明のセルには単一トランジスタフラッシュメモリで示すプログラム時のドレイン電圧によるディスターブ現象や、消去時の過剰消去現象がなく、トンネル酸化膜に対する工程時の損傷も除去されるばかりでなく、フローティングゲート、及びトンネル酸化膜をコントロールプレートが包んでいるので、後続金属配線工程時に現れえる悪い影響を避けられる。
【０１８０】
また、本発明のセルは、動作電圧が従来のＥＥＰＲＯＭに比べて低いので、高電圧による不定的な影響も減少する。したがって、本発明のセルは、従来のものに比べて高い安定性や信頼性、及び生産性を得られる。
【０１８１】
また、本発明のセルは、しきい値電圧を０Ｖ以下の領域まで拡大してディプリションモードでも動作させえるので、しきい値電圧の許容範囲が広く、読出時のセル電流が大きいので、低電圧Ｖｃｃでも高速の読出動作が可能である。
【０１８２】
また、広い可用しきい値電圧範囲や、高い信頼性で高速のマルチビットセルの実現にも非常に適合である。従来のセルでマルチビットを実現すると、メモリの読出及び書込速度が遅くなる。
これは、０Ｖ以上に制限された狭い可用しきい値電圧の範囲が主な原因であり、本発明のセルはしたがって従来のセルに比べて高速の実現が有利であり、マルチビットメモリでもシングルビットメモリ以上の高速を実現することもできる。
【０１８３】
一方、ＭＣＵ、ＤＳＰなどのロジックコアと、Ｍ／Ｓ、ＳＲＡＭ、ＤＲＡＭの揮発性メモリ、フラッシュメモリ、及びＥＥＰＲＯＭの不揮発性メモリなどの全部、または一部を一つの工程で一つのチップに統合するシステムチップは、それぞれ分離されたチップで実現されたシステムに比べて速度や消費電力、ＰＣＢの面積において優れた長所の多いことは公知の事実である。
【０１８４】
このようなシステムチップの実現において最も難しい問題のうち一つは、不揮発性メモリ（エンベデッド不揮発性メモリ）と、ロジック工程との統合である。
ロジック工程と同一の工程で製造されるエンベデッド不揮発性メモリは、特に、工程の単純性とロジックの設計ルール微細化によるセルサイズの同一または類似比率の縮小化が要求される。
【０１８５】
また、エンベデッド不揮発性メモリは、ロジック素子の低電圧化による内部昇圧動作電圧の低電圧化、及び低電圧Ｖｃｃによる読出、ロジック素子と競争力のあるフラッシュメモリとＥＥＰＲＯＭの一つの工程による実現、及び高い信頼性と生産性などが要求される。前記各項目で記述したように、本発明のセルはこのようなシステムチップの各項目の要求事項に非常によく符合していることが分かる。
したがって、本発明のセルは単品の不揮発性メモリばかりでなく、特に、次世代超微細集積回路システムチップのエンベデッド不揮発性メモリの実現に有利である。
本発明の精神と目的から外れない限り本発明の不揮発性半導体メモリとその操作方法を様々な修正をすることは当業者にとり明らかである。従って、添付の請求項と等価な目的の範囲内で達成可能な発明の修正は、本発明の範囲内である。
【図面の簡単な説明】
【０１８６】
【図１ａ】従来技術の単一のトランジスタ型フラッシュメモリ単位ブロックの構造を示す断面図である。
【図１ｂ】従来技術の単一のトランジスタ型フラッシュメモリのレイアウト図である。
【図２ａ】従来技術の二重トランジスタ型ＥＥＰＲＯＭセル構造を示す断面図である。
【図２ｂ】従来技術の二重トランジスタ型ＥＥＰＲＯＭのレイアウト図である。
【図２ｃ】二重トランジスタ型ＥＥＰＲＯＭのアレイ構成図である。
【図２ｄ】二重トランジスタ型ＥＥＰＲＯＭのアレイ構成図である。
【図３ａ】本発明の第１実施形態による不揮発性半導体メモリの単位ブロック構成図及びアレイ構成図である。
【図３ｂ】本発明の第１実施形態による不揮発性半導体メモリの単位ブロック構成図及びアレイ構成図である。
【図３ｃ】本発明の第１実施形態による不揮発性半導体メモリがフラッシュメモリモードで作動するための条件テーブルである。
【図３ｄ】本発明の第１実施形態による不揮発性半導体メモリがＥＥＰＲＯＭモードで作動するための条件テーブルである。
【図４ａ】本発明の第１実施形態による不揮発性半導体メモリのレイアウト構成図である。
【図４ｂ】図４ａのＡ−Ａ'線による構造断面図である。
【図４ｃ】図４ａのＢ−Ｂ'線による構造断面図である。
【図４ｄ】トリプルウェル構造で形成した場合の図４ａのＡ−Ａ'線による構造断面図である。
【図５ａ】本発明の第１実施形態による不揮発性半導体メモリの製造のための工程断面図である。
【図５ｂ】本発明の第１実施形態による不揮発性半導体メモリの製造のための工程断面図である。
【図６ａ】本発明の第２実施形態による不揮発性半導体メモリの単位ブロック構成図、及びアレイ構成図である。
【図６ｂ】本発明の第２実施形態による不揮発性半導体メモリの単位ブロック構成図、及びアレイ構成図である。
【図６ｃ】本発明の第２実施形態による不揮発性半導体メモリがフラッシュメモリモードで作動するための条件テーブルである。
【図６ｄ】本発明の第２実施形態による不揮発性半導体メモリがＥＥＰＲＯＭモードで作動するための条件テーブルである。
【図７ａ】本発明の第３実施形態による不揮発性半導体メモリの単位ブロック構成図、及びアレイ構成図である。
【図７ｂ】本発明の第３実施形態による不揮発性半導体メモリの単位ブロック構成図、及びアレイ構成図である。
【図７ｃ】本発明の第３実施形態による不揮発性半導体メモリがフラッシュメモリモードで作動するための条件テーブルである。
【図７ｄ】本発明の第３実施形態による不揮発性半導体メモリのレイアウト構成図である。
【図７ｅ】図７ｄのビット線コンタクト領域におけるコントロールプレートの構成を示す平面構成図である。
【図７ｆ】図７ｄのＣ−Ｃ'線による構造断面図である。
【図８ａ】本発明の第４実施形態による不揮発性半導体メモリの単位ブロック、及びアレイ構成図である。
【図８ｂ】本発明の第４実施形態による不揮発性半導体メモリの単位ブロック、及びアレイ構成図である。
【図９ａ】本発明の第５実施形態によるスプリットゲート構造の不揮発性半導体メモリの単位ブロック、及びアレイ構成図である。
【図９ｂ】本発明の第５実施形態によるスプリットゲート構造の不揮発性半導体メモリの単位ブロック、及びアレイ構成図である。
【図９ｃ】本発明の第５実施形態による不揮発性半導体メモリがフラッシュメモリモードで作動するための条件テーブルである。
【図９ｄ】本発明の第５実施形態による不揮発性半導体メモリのレイアウト構成図である。
【図９ｅ】図９ｄのコントロールプレートの構成を示す平面構成図である。
【図９ｆ】図９ｄのＤ−Ｄ'線による構造断面図である。
【図９ｇ】図９ｄのＥ−Ｅ'線による構造断面図である。
【図９ｈ】図９ｄのＦ−Ｆ'線による構造断面図である。
【図１０ａ】本発明の第５実施形態による不揮発性半導体メモリの他の構造断面図である。
【図１０ｂ】本発明の第５実施形態による不揮発性半導体メモリの他の構造断面図である。
【図１１ａ】四つ以上のセルをカバーするコントロールプレートセルの回路構成図である。
【図１１ｂ】四つ以上のセルをカバーするコントロールプレートセルのレイアウト構成図である。
【図１１ｃ】図１１ｂのＧ−Ｇ'線による構造断面図である。
【０００１】
本発明は、半導体デバイスに関し、特に不揮発性半導体メモリならびにその作動方法に関する。
【背景技術】
【０００２】
デジタルデータの電気的な読出や、ライトの可能な不揮発性半導体メモリには、セル単位で消去や記録の可能なＥＥＰＲＯＭと、数十または数百バイト以上のブロック単位でのみデータを消去し、バイト単位で記録できるフラッシュメモリとの二つの種類がある。
【０００３】
従来のＥＥＰＲＯＭは、小規模のデータ単位で再記録できるので便利に使える反面、メモリセルが二つのトランジスタで構成され、セルサイズが大きくて大容量を実現しにくく、製造コストが高いという短所がある。
【０００４】
従来のフラッシュメモリは、一つのトランジスタでセルを構成することで、セルサイズを減らす代わりに消去の単位を大きくした。しかし、従来のフラッシュメモリでは動作特性、及び信頼性において様々な不定的な現象があり、設計ルールが小さくなるほどこのような問題点はさらに深刻になるので、セルサイズの縮小に大きな制約となっている。
【０００５】
かかる不揮発性メモリは、主にそれぞれ異なる工程で製造され、単一のメモリ素子として使用されてきた。システムを構成する各種の機能のブロックを一つのチップに集積させるシステムチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）に内蔵されるためには、同一のプロセスでＥＥＰＲＯＭ、及びフラッシュメモリの製造が可能でなければならず、セルサイズも小さく、低電圧動作が可能とならなければならない。
【０００６】
以下、添付の図面を参考にして、従来技術の不揮発性メモリについて説明する。
【０００７】
図１ａは従来技術の単一のトランジスタ型フラッシュメモリセルの構造を示す断面図で、図１ｂは従来技術の単一のトランジスタ型フラッシュメモリのレイアウト図である。
【０００８】
まず、図１ａに示すように、前記セルは、Ｐ型半導体基板１の表面内に形成されたソース領域２と、ドレイン領域３とを含む。それらの間はチャンネル領域が生成される。基板１上のチャンネル領域上にはゲート酸化膜４、フローティングゲート５、コントロールゲート７が積層形成される。ここで、フローティングゲート５と、コントロール７との間には層間多結晶酸化膜６が形成される。
【０００９】
そして、フローティングゲート５は電荷を蓄えるための手段で、フローティングゲート５上のコントロールゲート７は、フローティングゲート５に電圧を誘起させるためのものである。
ここで、フローティングゲート５と、コントロールゲート７は、図１ａに示すように積層構造で形成され、前記積層構造を有するゲートの両側面に前記ソース領域２とドレイン領域３とが前記半導体基板１内に並列に形成され、単一トランジスタの単位ブロックが構成される。前記セルでは、セルのプログラミング時にはチャンネルホットキャリア注入方式が一般的に使用される。
【００１０】
特に、前記セルは、プログラミング時に前記ドレイン領域３には５Ｖ程度の電圧を印加し、前記ソース領域２は接地（０Ｖ）され、前記コントロールゲート７には８Ｖ程度が印加され、熱電子が前記フローティングゲートに注入される。
前記単位ブロックの消去時には、前記コントロールゲート７には０Ｖ、または負の高電圧が印加され、前記ソース領域２、または前記半導体基板１にはポジティブ高電圧が印加される。その結果前記ソース領域２、または前記半導体基板１の方向に電荷のトンネリングが起こる。
【００１１】
図１ｂは、図１ａに示される前記積層構造を有するフラッシュメモリセルのレイアウトを示す。
レイアウト構造は、図１ｂに示すように、それぞれの単位セル１１はフィールド絶縁領域１０によって分離される。各セルのコントロールゲート１５は、対応する一つのワード線１２に連結され、各ワード線１２は互いに分離されている。前記ワード線１２に垂直方向にビット線１３が構成され、各セルのドレイン領域１７は、ビット線コンタクト１４を介してビット線１３に連結される。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記の前記単一トランジスタの積層型セルは、セルサイズが小さい反面、幾つかの致命的な短所がある。
【００１３】
前記単一トランジスタ型の積層型セルは、データ消去時にしきい値電圧が０Ｖ以下に下がる過剰消去が許容されない。固定型セルの単一トランジスタ型不揮発性メモリにおいて、選択されたビット線上の何れかのセルが過剰消去される場合、同一ビット線内のセルの状態を読めなくなる。
一般に、製造プロセスの不均一性、またはプロセスに誘起されて前記フローティングゲートを囲む誘電膜に加えられるストレスによって前記過剰消去が起こる。設計的なテクニックによってこのような過剰消去現象を解消しうる。しかしながら、回路構成が複雑になる。
【００１４】
前記単一トランジスタの積層型セルの過剰消去は、総てのコストを削減する。
加えて過剰消去は、前記単一トランジスタの積層型セル内で許容されず、さらに数十キロバイト以上のブロック単位で消去が実施されるので、消去ブロックの統計的なしきい値電圧分布が非常に広くて、実際の許容しきい値電圧の範囲はさらに拡大する。それゆえにセルの許容しきい値電圧の実際の許容範囲は益々縮小する。
【００１５】
前記不揮発性メモリの電荷状態（すなわちしきい値電圧）は、メモリセルの論理状態に対応する。前記単一トランジスタ積層型セルのしきい値電圧の許容範囲は、ほぼ１Ｖ〜５Ｖの間となる。
３．３Ｖの読出電圧をコントロールゲートに印加すると、低いレベルのしきい値電圧が１Ｖの場合、３．３Ｖと１Ｖとの差に該当するセル電流は、しきい値電圧の低いレベルが１Vであれば流れる。５Ｖでプログラミングされたセルは、チャンネルが遮断され、電流の流れがない。
したがって、１と０の両レベルのロジック状態と対応する電流の流れや詰まり状態を読み込むことで、セル当たり１ビットのデジタルデータを蓄積できる。
【００１６】
一方、メモリのデータ読出速度は読出時のセル電流に比例し、セル電流が大きければ速度が速く、セル電流が小さければ速度は遅い。したがって、しきい値電圧のレベルが低いほどセル電流が大きく、読出速度が増加する。
【００１７】
しかし、従来技術の単一トランジスタセルは、しきい値電圧の低いレベルが０Ｖ以上に高いため、セル電流が少なく、読出速度を改善しにくい。一方、各メモリセルにしきい値電圧を四つのレベル以上で定義できれば、各セルに２ビット以上の論理データを蓄積できる（マルチビットメモリ）。このように多層レベルでプログラミングする場合には、許容しきい値電圧１Ｖと５Ｖの間に４つ以上のしきい値電圧レベルをプログラミングして読み込まなければならない。
【００１８】
この場合、しきい値電圧レベル間隔が狭まると、読出速度が遅くなるばかりでなく、各種の雑音の影響を受けやすくなる。所定の程度以下にしきい値電圧レベルの間隔を減らすことができない。したがって、全体の許容しきい値電圧の間隔が広いほどマルチビットメモリの実現が容易となり、メモリの速度も増加する。
したがって、前記単一トランジスタの積層型セルは、許容しきい値電圧の範囲が狭く、高速の低電圧での読出動作の実現ができない。従って、高速のマルチビットメモリを提供するのは困難である。
【００１９】
さらに、前記単一トランジスタの積層型セルは、設計ルールが微細となるほど（約０．１８ミクロン以下）、設計基準に比例したサイズの縮小がさらに難しく、セル特性及び信頼性の課題または不具合が生じている。
【００２０】
前記セルで構成されたメモリアレイでセルに相当するフローティングゲート蓄積トランジスタのドレインは、ビット線に直接連結され、ソースターミナルは共通接地線に連結される。
【００２１】
このようなメモリアレイでは、ドレイン電圧によるフローティングゲートへのカップリングのため、単位ブロックトランジスタの導通、またはパンチスルー、または高い漏洩電流が発生する。これにより、プログラミング時に選択されたビット線上の選択されていない単位ブロックによって過電流が発生する。チャンネル長が短いほどこのような効果が増幅するので、セルサイズを削減するのは困難である。
【００２２】
その上、このようなアレイでは、選択されたビット線で選択されていないセルに対する漏洩電流による熱電子注入と、電界ストレスによる電荷漏洩などの問題点もある。このような問題は、しきい値電圧のレベル間の間隔の狭いマルチビットセルではさらに深刻となる。
また、コンタクト及び配線を形成するプロセスが蓄積トランジスタのドレイン側で進められるので、プロセス中にセルのフローティングゲート周辺の酸化膜を劣化させる。
【００２３】
前述の課題または不具合によって前記フラッシュメモリセルは、単一トランジスタを備えるフラッシュメモリであるにも関らず、プロセスの微細化に従ってもセルサイズの縮小化が難しい。
このため、単一トランジスタ積層型セルは、ディープサブミクロンプロセス技術で単体の不揮発性メモリばかりでなく、特にロジックプロセスでシステムチップに組み込むのに適さない。
【００２４】
一般に、図１ａおよび図１ｂのような積層型セルは、コントロールゲートのカップリングレシオ値が小さいので、低電圧動作に不利である。したがって、携帯型機器のようにさらに低電圧駆動システムに効果的に対応するためには、不揮発性メモリセルのカップリングレシオの増大も切実に要求される事項である。
前記の単一トランジスタ積層型セルの問題は、図２ａの二素子トランジスタＥＥＰＲＯＭセルのように、フローティングゲートトランジスタ（I）と直列に選択トランジスタ（II）を追加することで解決できる。
【００２５】
図２ａは従来技術の二素子トランジスタ型ＥＥＰＲＯＭセル構造を示す断面図で、図２ｂは従来技術の二素子トランジスタ型ＥＥＰＲＯＭのレイアウト図である。そして、図２ｃ及び図２ｄは二素子トランジスタ型ＥＥＰＲＯＭの回路図である。
【００２６】
その構成は、まず、図２ａに示すように、Ｐ型の半導体基板２１の表面内に形成されたソース領域２２と、ドレイン領域２３とを含む。それらの間はチャンネル領域となり、チャンネル領域上にはゲート酸化膜２４、フローティングゲート２５、及びフローティングゲート２５を包む構造のコントロールゲート２７が形成される。
ここで、フローティングゲート２５と、コントロールゲート２７との間には誘電体層（層間酸化膜）２６が形成される。
【００２７】
そして、フローティングゲート２５は、電荷を蓄積するための手段であり、コントロールゲート２７は、フローティングゲート２５上に電圧を誘起させるためのものである。
選択トランジスタ（II)は、ソース領域としてフローティングゲートトランジスタ（I)のドレイン領域２３を使用する。選択トランジスタは他のチャネル領域から離れた他のドレイン領域２３ａを有しており、フローティングゲートトランジスタの一方に形成される。
【００２８】
選択トランジスタ（II)の前記チャンネル領域上にはフローティングゲートトランジスタのゲート酸化膜２４と厚さが同じか、または異なるゲート酸化膜２４ａが構成される。選択トランジスタ（II)のゲート２８はゲート酸化膜２４ａ上に形成される。
ここで、前記セルのレイアウト構造は図２ｂに示す通りである。
【００２９】
しかし、このような従来技術のＥＥＰＲＯＭは、同一の活性領域の隣接したセルのコントロールゲートはフォトリソグラフィプロセス、及び後続エッチングプロセスによってマージン「Ｂ」だけ互いに分離しなければならない。
公知のように、回路線幅の最小サイズは、フォトリソグラフィプロセスの解像度によって制限される。
【００３０】
また、図２ａ及び図２ｂに示すＥＥＰＲＯＭは、フローティングゲートとリソグラフィによってフローティングゲート上に境界が定められるコントロールゲートを有する。フローティングゲートの側面にプロセス誤差に相当する分のマージンＡが必要となる。したがって、従来技術のＥＥＰＲＯＭは、図２ａと図２ｂのマージンＡとマージンＢに相当するだけのセルサイズが不可避的に増加する。
【００３１】
さらに、従来のＥＥＰＲＯＭは、１５Ｖ以上の高電圧をセルのソース、またはドレイン接合に印加している。このため、各ターミナルのＰ−Ｎ接合部のサイズが非常に大きく、したがって、セルサイズが増加する。
このような従来技術のＥＥＰＲＯＭのアレイは、図２ｃおよび２ｄに示される。図２ｃでは選択トランジスタのドレインは、ビット線に連結される。一方、図２ｄでは、蓄積トランジスタ（フローティングゲートトランジスタ）のドレインは、ビット線に連結される。
【００３２】
このようなＥＥＰＲＯＭアレイ構造では、各コントロールゲート線は各列ごとに分離され、前記列にある各セルのコントロールゲートは、該当列のコントロールゲート線に連結される。
この場合、各列上に分けられたコントロールゲート線から構成されるアレイは、各線のデコーティングに複雑な電子回路を必要とする。
【発明の概要】
【００３３】
そこで、本発明の目的は、従来技術の制限や不具合による一つまたは複数の課題を実質的に除去する不揮発性半導体メモリ及び動作方法を提供することにある。
また、本発明の他の目的は、安定した動作や高い信頼性を維持できる不揮発性半導体メモリならびにその作動方法を提供することにある。
【００３４】
本発明の他の目的は、セルサイズが小さく、フォトリソグラフィプロセスの微細化によるセルサイズの削減とセルサイズの縮小の実現を可能にする不揮発性メモリ、及びその作動方法を提供することにある。
【００３５】
本発明のまた他の目的は、高速マルチビット動作の実現が可能な不揮発性メモリ、及びその作動方法を提供することにある。
【００３６】
本発明のさらなる特徴と優位性は、以下の記載において開示され、一部はその記載から明らかになり、また発明の実施によって知られうる。本発明の他の目的または優位性は、記載された明細書と特許請求の範囲、更に添付された図面で特に指摘された構造によって実現され達成される。
【００３７】
これらの優位性を達成するため並びに本発明の目的に従い、例示し概説されるように、本発明による不揮発性半導体メモリは、アクティブ領域及びフィールド領域を有する半導体基板と、前記アクティブ領域に蓄積手段を有する少なくとも二つの不揮発性蓄積トランジスタと、蓄積手段のコントロールゲートと有し、ここで、前記コントロールゲートはコントロールプレート内に包含され、各不揮発性蓄積トランジスタに一致する少なくとも２つの選択されたトランジスタと、形態を有する少なくとも二つの不揮発性蓄積トランジスタと、ここで各選択トランジスタは対応する不揮発性蓄積トランジスタを選択するために接合される対応する不揮発性トランジスタとを備える。
【００３８】
本発明はそれぞれ少なくとも二つ以上の互いに分離されたゲートを有する少なくとも二つの不揮発性メモリセルを備えた不揮発性メモリ装置において、列方向に配列されたコントロールゲート線と、垂直のカラム方向に隣り合った少なくとも二つのセルのコントロールゲートが一つのボディで形成されるコントロールプレートの形態を有する。
このように隣り合った少なくとも二つのセルのコントロールゲートが一つのボディで形成されることで、二重トランジスタ構造にも関らず、セルサイズを大きく減らせると共に、工程の単純化も図れる。同時に、二重トランジスタ構造のセルが有する動作の安定性や製品の信頼性、及び低電圧高速マルチビット不揮発性メモリの実現容易性などの多くの長所を活用できる。
【００３９】
本発明では各不揮発性メモリセルごとに少なくとも一つの選択トランジスタを備える。
【００４０】
前記コントロールプレートは、単一トランジスタセルでは実現が不可能である。何故なら、単一のトランジスタセルではコントロールゲートがセルを選択する選択トランジスタの役割も兼ねるので、隣りのセル同士にコントロールゲートが連結されると、セルアレイで隣り合ったワード線同士に連結されることになり、一つのワード線を独立的に選択できなくなる。
【００４１】
一方、本発明では、前記選択ゲートがコントロールプレートと分離されているので、例え隣接した少なくとも二つのセルのコントロールゲートが一つのボディで連結されても問題はない。何故なら、同一のビット線（例）上に同時に二つ以上の行（ワード線）に位置したセルの不揮発性蓄積トランジスタが選択されても、各セルの選択は各該当する選択トランジスタがコントロールするので、その各セルの選択性に影響を与えない。
【００４２】
したがって、本発明の不揮発性メモリセルは、各セルの不揮発性蓄積トランジスタにマッチし、少なくとも一つ以上の選択トランジスタが前記不揮発性蓄積トランジスタの何れか一方、または左右に直列連結されていれば良い。また、前記不揮発性蓄積トランジスタと、前記選択トランジスタは、ソースまたはドレインとなる接合部によって分離されるか、或いは一つの連続したチャンネル上にゲートのみ分離されたスプリットゲート構造でもありえる。また、本発明の不揮発性メモリの前記コントロールプレートは、隣り合った二つのセル、または二つ以上の任意の数だけブロック単位でカバーしたり、或いは前記不揮発性メモリ全体を一つのコントロールプレートでカバーすることもできる。
【００４３】
本発明のまた他の特徴として、本発明による不揮発性半導体メモリは、半導体基板内のソースを含む２つの不揮発性蓄積トランジスタを含み、半導体基板内のドレインと、アクティブ領域上の誘電体層の蓄積手段と、蓄積手段のコントロールゲートと、少なくとも２つのコントロールゲートは単一ボディ内の設けられるコントロールプレート内に含まれ、少なくとも二つの選択トランジスタは基板内のソースを含み、半導体内のドレインと、ソースとドレインの間に誘電体層上の選択ゲートは蓄積手段で分離され、ここで各選択トランジスタのソースは対応する不揮発性蓄積トランジスタのドレインであり、２つの選択トランジスタ各々は対応する不揮発性蓄積トランジスタを選択するための対応する不揮発性蓄積トランジスタと接続され、不揮発性半導体メモリの動作方法は各選択トランジスタのオンまたはオフとすることによって不揮発性蓄積トランジスタの一つを選択し、選択された不揮発性蓄積トランジスタのチャンネルからホットエレクトロンを生成するホットキャリア注入法を使用して選択された不揮発性蓄積トランジスタのプログラミングを行なう。
好適にはチャンネルホットキャリア注入方法は、選択された不揮発性蓄積トランジスタのソースと基板との間の予め定められたレベルを有する逆バイアスを印加する第１の方法と、低電圧から次第に選択された不揮発性蓄積トランジスタのコントロールプレートの電圧を増大させる第２の方法と、第１の方法と第２の方法とを結合させる第３の方法を結合させる第三の方法の一つである。
好適には、蓄積された電荷は、対応する不揮発性蓄積トランジスタとトンネリングに使用されるソースまたは基板との間の高電界を形成することによって消去操作のために放電される。
好適には読み出し操作のため、選択されたセルの選択されたトランジスタは動作状態であり、適切な正の電圧がコントロールプレートに要求される読出し電流に従って印加される。
先行する一般的な記述並びに以下の詳細な説明は代表例と説明であり、請求された発明のさらなる説明を提供を意図することは理解されよう。
【発明を実施するための最良の形態】
【００４４】
本発明の図示された実施例が詳細に参照を示し、図面と共に実施例が示される。可能な限り同一の参照符号は、同じ又は類似する部分を参照する図面中で使用される。
【００４５】
図３ａ及び図３ｂは、本発明の第１実施形態による不揮発性半導体メモリのブロック回路構成図、及びアレイ回路構成図である。
図３ａに参照される不揮発性メモリ装置は、二つの隣り合う不揮発性メモリセルを含む。各セル３２は、基本的に選択トランジスタ３１と、この選択トランジスタ３１に直列連結された不揮発性蓄積トランジスタ３０とを含む二重トランジスタの構造を有する。
第一の実施の形態である不揮発性メモリセルは、半導体基板、トンネル誘電体層、二つの不揮発性トランジスタ、及び二つの選択トランジスタを含む。
【００４６】
前記半導体基板は、それの表面内にアクティブ領域及びフィールド領域を有する。前記トンネル誘電体層は前記半導体基板上に形成される。
前記各不揮発性トランジスタは、前記半導体基板内に形成されたソース領域、前記基板内に形成されたドレイン領域、前記ソース領域と前記ドレイン領域の間で前記トンネル誘電体層上に形成された不揮発性蓄積手段、及び前記不揮発性蓄積手段上に形成されたコントロールゲートを有する。
【００４７】
ここで、前記二つのコントロールゲートは、前記アクティブ領域の長さ方向に一体に形成された一つのコントロールプレートの形態を有する。前記コントロールプレートの下側に位置した前記二つの不揮発性トランジスタのソースは、一つの共通ソースを形成する。
【００４８】
本発明の第一の実施形態では前記二つのセルを有する不揮発性メモリ装置を例示したものであり、前記コントロールプレートは少なくとも二つのコントロールゲートに相当し、前記不揮発性メモリ装置は少なくとも一つのコントロールプレートを有する。
【００４９】
前記各選択トランジスタは、前記基板内に形成されたソース領域、前記基板内に形成されたドレイン領域、及び前記ソース領域と前記ドレイン領域の間で前記トンネル誘電体又はトンネル誘電体層上に異なる厚さの誘電体層上に形成される選択ゲートを有し、前記不揮発性蓄積手段と隔離される。
【００５０】
前記該当する不揮発性蓄積トランジスタの前記ドレインである。前記各選択トランジスタは、前記該当する不揮発性蓄積トランジスタの選択のために作動するように前記該当不揮発性蓄積トランジスタに連結される。
ここで、前記各選択トランジスタの前記ソースは、前記該当する不揮発性蓄積トランジスタの蓄積ゲートと、前記トンネル誘電体層を介してプログラミング及び消去を行う。
【００５１】
前記各選択トランジスタのソースは、第１ソースと第２のソースを含む。前記第２のソースは、前記第１ソースとは同一のタイプの不純物を有する。しかしながら、第２ソースは異なる不純物濃度を有する。
【００５２】
前記第１ソースは前記該当する不揮発性蓄積トランジスタの前記蓄積ゲートと、前記トンネル誘電体層を介してプログラミングを行う。前記第２ソースは、前記蓄積ゲートと前記トンネル誘電体層を介して消去を行うが、これについては後で詳述する。
ここで、前記プログラミングはホットキャリア注入によって行われ、前記消去はトンネリングによって行われえる。
【００５３】
以下では、本発明の前記第１実施形態についてより詳細に説明する。
【００５４】
前記各不揮発性メモリセルの選択トランジスタ３１は、前記該当する不揮発性蓄積トランジスタ３０を選択、または遮断するための選択ゲート３６、ソース端子３４、及びドレイン端子３５で構成される。
【００５５】
前記不揮発性蓄積トランジスタ３０は、隣のセルと共通する一つのボディで構成されたコントロールプレート３８、共通ソース端子３３、及びドレイン端子３４で構成される。ここで、前記選択トランジスタ３１のソースと、前記該当不揮発性蓄積トランジスタ３０の前記ドレイン端子３４は一つの端子で形成される。ここで、隣接した二つのセルのソースは共通ソース端子である。
【００５６】
上述したように、前記隣り合った二つのセルの不揮発性蓄積トランジスタ３０は、一つのコントロールプレート３８通して互いに連結されている。一方、前記各セルは、前記コントロールプレート３８のうち該当する部分と、前記コントロールプレート３８のこの該当する部分の下側で前記基板内のチャンネルと、このチャンネルの両側にそれぞれ位置したソース領域及びドレイン領域と、そして、前記該当する部分の下側に位置し、前記チャンネルの伝導度を制御する不揮発性蓄積手段として該当部分の下に位置するフローティングゲート３７とが構成される。
勿論、前記不揮発性蓄積手段は、電荷を蓄積するフローティングゲートである。一方、それは前記電荷を蓄積する非導電体の誘電物質としてもありうる。さらに、前記不揮発性蓄積手段は、電界の形成としてデータが蓄積される強誘電体物質でもありえる。
【００５７】
前記不揮発性蓄積手段がＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）のように誘電物質である場合には、前記誘電物質上にフローティングゲートなしにコントロール板が形成され、このコントロールプレートを構成する導電物質と、選択ゲートを構成する導電物質（例えばポリシリコン）とは同一のものでありえる。したがって、この場合には単一のゲート物質でセルを形成しえる。
【００５８】
前記コントロールプレートのうち前記各不揮発性蓄積トランジスタに相当する部分は、前記チャンネル領域の一部に重なる。さらに、前記不揮発性蓄積手段は、前記チャンネル上の一部または全体、または周縁にのみ位置することもある。
前記コントロールプレートは、一つのボディで同一の工程で形成される。コントロールプレートは部分的に互いに異なる工程により進められた後、一つの電気的な導体ボディで連結されることもある。
【００５９】
前述の蓄積手段、及びコントロールプレートに関する事項は本発明の全ての実施形態に適用されうる。
本発明に係る第１実施形態は、Ｐ型半導体基板上にＮＭＯＳトランジスタ形成されることを仮定したものである。しかし、ＰＭＯＳトランジスタセルもまたＮ型基板上に形成されることもあり、これは前記ＮＭＯＳの極性と反対のものを使用することでよく実現されえる。
【００６０】
図３ｂは、本発明の第１実施形態による不揮発性半導体メモリアレイを示し、このアレイは、ユニットとして図３ａの不揮発性メモリ装置を基本単位にしたアレイである。
高集積のアレイを構成するために、図３ａの回路を基本単位にして示される不揮発性メモリ装置をマトリックス形態に配列し、任意のサイズの不揮発性メモリアレイを容易に構成することができる。
【００６１】
アレイ構成について具体的に説明すると、列方向に配列された複数個のビット線と、行方向に配列された複数個のワード線と、前記行方向に配列された複数個のソース線と、前記行方向に配列された複数個のコントロールプレート線と、前記線の間に形成された複数個の不揮発性メモリセルとを含む。
【００６２】
ここで、各セルは、図３ａの構成を基本として、該当チャンネル領域上に不揮発性蓄積手段を有し、前記ソース線に共通に連結される一つ以上の蓄積トランジスタと、前記蓄積トランジスタにそれぞれ対応して少なくとも一つ以上が直列連結に構成され、ゲートは前記ワード線に連結され、ドレインはビット線に連結される選択トランジスタを含み、前記一つ以上の蓄積トランジスタの不揮発性蓄積手段の上側に誘電体を隔てて一体型に構成され、前記コントロールプレート線に連結されるコントロールプレートを含む。
【００６３】
ここで、前記各選択トランジスタのソースは、前記該当する不揮発性蓄積トランジスタの前記ドレインであり、前記各選択トランジスタは、前記各該当する不揮発性蓄積トランジスタの選択のために作動するように前記該当不揮発性蓄積トランジスタに連結され、前記コントロールゲートは、少なくとも二つの単位で前記アクティブ領域の長さ方向に一体に形成された少なくとも一つのコントロールプレート形態を有し、前記各コントロールプレートの下側に位置した前記少なくとも一つのソースは、一つの共通ソースの形態を有し、前記各選択トランジスタのソースは、前記該当不揮発性蓄積トランジスタの不揮発性蓄積手段と、前記トンネル誘電体層を介してプログラミング、及び消去を行い、前記各選択トランジスタのドレインは、前記列方向の一つの該当するビット線に接続され、前記各セルの共通ソースは、前記行方向の一つの該当するソース線に連結され、前記各選択トランジスタの前記選択ゲートは、前記行方向の一つの該当するワード線に連結され、そして、前記少なくとも隣り合った二つのセルを共通する前記各コントロールプレートは、一つの該当するコントロールプレート線に連結される。
ここで、前記コントロールプレート線や前記ワード線は、それぞれ前記コントロールプレートと、前記選択ゲートと同一の伝導物質で同一の工程で形成されえる。
【００６４】
このような本発明の第１実施形態による半導体メモリのプログラミング、消去、読出動作をフラッシュメモリモードと、ＥＥＰＲＯＭモードとに分けて説明すると次の通りである。
【００６５】
図３ｃは本発明の第１実施形態による不揮発性半導体メモリがフラッシュメモリモードで作動するための条件テーブルであり、図３ｄは本発明の第１実施形態による不揮発性半導体メモリがＥＥＰＲＯＭモードで作動するための条件テーブルである。ここで、図３ｃは選択されたセルに相当する動作条件テーブルである。
前記動作条件は、主にフローティングゲート、または誘電体に電荷の形態でデータを書いたり消したりする場合に相当する。
【００６６】
図３ａで選択されたセルのプログラミング動作は、チャンネルホットキャリア注入メカニズムを用い、消去動作は、トンネリングメカニズムを用いる。
プログラミング時に不揮発性蓄積トランジスタに電流が通過されえるように、選択されたセルの選択ゲートには入力電圧Ｖｃｃと、高電圧回路で昇圧した１０Ｖの間の電圧を印加し、コントロール板には−７Ｖ〜１０Ｖの間の値を印加し、ドレインとソースの両端には不揮発性蓄積トランジスタのチャンネルに熱電子が発生しえる電界が形成されえるように電圧を印加する。
【００６７】
Ｖｃｃは５Ｖ、３．３Ｖ、１．８Ｖなどであり、１．８Ｖ以下にますます低くなる。
一般に、チャンネルホットキャリア注入を用いるプログラミング方式ではプログラミング速度が非常に速いが、各セル当たり数百μＡ以上の高電流が消耗されるという問題点がある。
【００６８】
特に、このようなプログラミング電流は、一般に電力効率の劣る昇圧回路で昇圧した高電圧で供給しなければならず、回路ブロックのサイズが大きくなったり、入力電圧が低い場合には電流高給回路の実現が容易ではない。
【００６９】
従来技術の二重トランジスタ構造のセルにこのようなプログラミング方式をそのまま適用する場合、数百μＡ以上の高電流を通過させるために、選択トランジスタの幅を非常に大きくするか、或いは選択ゲートにその分の電流を流せるように高電圧を印加しなければならないという問題点があるので、従来の二重トランジスタセルではチャンネル熱電子方式を使用せず、その代わりに速度は遅いが電流消耗の少ないファウラーノードハイムトンネリング、またはジャンクションエバランチメカニズムなどを用いていた。
【００７０】
本発明ではこのような問題点を解決するために、第一、セルのチャンネルが形成される基板と、ソースターミナルとの間に一定の水準の逆方向電圧を印加して、プログラム電流を大きく減らすばかりでなく、従来技術より数倍以上にプログラミング効率を増大させる。
例えば、基板電圧は０Ｖにおき、ソース電圧を０Ｖより大きく、かつドレインに印加した電圧よりは小さい値（０Ｖ〜２Ｖ）に印加できる。
【００７１】
他の例として、チャンネルが形成されるＰ型基板（トリプルウェル）構造では、Ｎ型ウェル中のＰ型ウェル（図４ｄ）に−５Ｖ〜０Ｖ間のネガティブ電圧を印加し、ドレインには１〜６Ｖ間の値を、ソースには０〜２Ｖ間の値を印加することもできる。
このようなバックバイアス効果によってプログラム効率を向上させえるばかりでなく、消耗電流も減らすことができ、これに対する物理的な現象は既に公知の事実である。
【００７２】
前記コントロールプレートの電圧を低電圧から順次に徐々に増加させながらプログラミングを実施したり、または前記二つの方法を共に混用することで、低電流の高速チャンネルホットキャリア注入プログラミングを実現できる。
【００７３】
前記コントロールプレートの電圧を徐々に増加させつつプログラミングを行うと、プログラミング時のセルの消耗電流を減らせる。前記コントロールプレートの電圧は線形的、または階段形に増加させえる。
このような電圧ランピング方法はよく知られている事実である。
【００７４】
図３ｃで前記コントロールプレートの電圧は、したがって、−７Ｖ〜１０Ｖの間のある固定値でプログラミングするか、或いは所定の値から出発してそれより高いある値に順次に上げつつプログラミングすることもできる。
前記セルのアレイでプログラミング、または読出時に選択されていないセルの選択ゲートは、０Ｖまたは接地させる。
【００７５】
前記プログラム方式において、選択されたセルばかりでなく、選択されたセルのワード線を共有する選択されていないセルの選択トランジスタもオンになるので、前記選択されていないセルのソースとドレインとの間には同一の電圧が印加されないと前記選択されていないセルを介した漏洩電流を防ぐことができない。したがって、前記選択されたセルにソース電圧を印加してプログラミングする場合には、選択されたワード線と交差する各ビット線に前記ソース電圧と同一電圧を印加して漏洩電流を防ぐこともできる。
【００７６】
また、前記プログラミング時に前記コントロールプレートに印加される電圧に対して前記セルのチャンネル電流をセンスアンプを用いてモニタリングし、モニタリング電流が定まった基準電流に到達する時に該当プログラムを終了させる方法を使用することもできる。この場合、前記プログラミングの終了はドレインとソース間の電圧差をゼロにしたり、または選択トランジスタをオフ、または蓄積トランジスタをオフにすることもできる。
【００７７】
勿論、本発明のセルにおいて必要な場合にはプログラミングを従来のトンネリング、またはジャンクションエバランチ方式で実施することもできる。
【００７８】
一方、前記消去においては、前記コントロールプレートに−１３Ｖ〜−５Ｖ間の電圧を印加し、ソース端子に０Ｖ〜８Ｖ間の電圧を印加し、フローティングゲートとソースの間に高電界がかかるようにしてトンネリングによって蓄積された電荷をソース端子で消去したり、或いはコントロールプレートには０Ｖを印加し、ソース端子にのみポジティブの高電圧を印加して、ポジティブ電圧のみを使用して消去することもある。
この際、選択ゲートは、フローティング、或いは０Ｖを印加するか、または前記コントロールプレートにネガティブ電圧を使用する場合には、少量のネガティブ電圧を印加することができ、ドレインターミナルは、フローティング、或いは０Ｖまたは任意の電圧を印加することもできる。
【００７９】
図３ｃはフラッシュメモリ動作モードであるので、前記消去はブロック単位からなる。
【００８０】
一方、Ｐ型基板上にＮ型ウェル（深層Nウェル）を形成させ、その中にＰ型ウェルを形成させ、前記Ｐ型ウェル内に本発明のメモリを形成させる場合には、図３ｃのトリプルウェルの場合のように、コントロールプレートに−１３Ｖ〜０Ｖの間の値を印加し、ＰウェルにＶｃｃ〜１３Ｖの間の値を印加して、フローティングゲートの電荷をＰウェルの方に消去することもできる。
この際、ソース及びドレイン端子は順方向にターンオンになるので、フローティング、或いはＰウェル電圧と同一電圧を印加することができ、前記Ｎウェルは、Ｐウェルと同じか高い電圧（Ｖｃｃ〜１３Ｖ）を印加して、ＰウェルとＮウェルの間がオンにならないようにする。
【００８１】
また、選択されたセル、または選択された消去ブロックの選択ゲートは、フローティング、或いは０ＶまたはＰウェル電圧と同一電圧を印加することができ、選択されていないセル、または消去ブロックの選択ゲートは、フローティング、或いはＰウェル電圧と同一電圧を印加できる。
【００８２】
本発明の不揮発性メモリが前記トリプルウェル上に形成されている場合には、消去時に選択されていないセルのコントロールプレートをフローティング、或いは０Ｖを印加することができ、Ｖｃｃ〜１３Ｖの間の電圧を印加して、選択されていないセル電荷の損失を防ぐこともできる。
【００８３】
読出動作時には、選択されたセルの選択ゲートに入力電圧Ｖｃｃ、または昇圧電圧を７Ｖ程度までセルの設計条件に従って印加して選択トランジスタをターンオンにし、コントロールプレートには単一のビット、またはマルチビット、または要求される読出電流の量によって０Ｖ〜約７Ｖの間の電圧を印加し、ドレインには０．５〜２Ｖ、ソースには動作条件に従って０〜１．５Ｖの電圧を印加して、不揮発性蓄積トランジスタの電流レベルをビット線に連結されたセンシング回路を介してセンシングする。
このようなセンシング動作は、トリプルウェル構造でも同様に行われることが当然である
【００８４】
図３ｄは、図３ａのセルを一つのセル単位で消去、及びプログラミングできるＥＥＰＲＯＭ動作モードの動作条件を一つの実施形態で示すものである。
このうち、トランジスタセルの選択ゲートは、選択されたセルにのみプログラミング、及び消去が可能となるようにするので、ＥＥＰＲＯＭが可能となる。
【００８５】
このようなＥＥＰＲＯＭ機能は単一のトランジスタセルでは実現不可能である。したがって、本発明による二重トランジスタ不揮発性メモリセルは、フラッシュメモリモード、またはＥＥＰＲＯＭモードが共に可能である。
即ち、どんな場合にもプログラミングは、各セル単位で選択的に実施可能である。但し、フラッシュメモリは、上述したように、消去時にブロック単位で消去するという点が異なる。
したがって、図３ｄに示すプログラミング条件は、図３ｃで示すフラッシュメモリモードの条件と同一である。
【００８６】
一方、消去時には選択されたセルのコントロールプレートには−１０Ｖ〜−３Ｖの間のネガティブ電圧が印加され、前記選択されたセルに属する選択トランジスタのドレインには、ビット線を介してＶｃｃ〜１０Ｖの間の電圧が印加され、前記選択されたセルに属する選択ゲートにはＶｃｃ〜１０Ｖの間のポジティブ電圧が印加される。
したがって、前記ドレインに印加された電圧が前記選択トランジスタを通過して、前記不揮発性蓄積トランジスタのドレイン（つまり、選択トランジスタのソース）に印加されるようにする。
【００８７】
この際、前記選択されたセルのソースターミナルは、フローティング、或いは接地させる。このようにして選択されたセルのフローティングゲート（または蓄積手段）と、不揮発性蓄積トランジスタのドレインとの間の強い電界によってフローティングゲートの電荷が不揮発性蓄積トランジスタのドレインターミナルに消去される。
選択されていないセルは、プログラミング時と同様に選択トランジスタのチャンネルを遮断し、ビット線電圧が不揮発性蓄積トランジスタのドレインに伝達されないようにすることで、選択されていないセルの消去を防止する。
【００８８】
または、コントロールプレートには０Ｖを印加し、ビット線を介してドレイン端子に７〜１３Ｖの間のポジティブ高電圧を印加し、ワード線を介して選択されたセルの選択ゲートに７〜１５Ｖの間の値を印加することで、ポジティブ電圧のみを使用して消去することもできる。
【００８９】
このような本発明の第１実施形態による不揮発性半導体メモリのレイアウト及び断面構造、そして製造工程について以下に説明する。
【００９０】
図４ａは本発明の第１実施形態による不揮発性半導体メモリのレイアウト構成図である。
図４ｂは図４ａのＡ−Ａ'線による構造断面図、図４ｃは図４ａのＢ−Ｂ'線による構造断面図である。
図４ｄはトリプルウェル構造で形成した場合の図４ａのＡ−Ａ'線による構造断面図である。
【００９１】
図４ａは電荷蓄積手段がフローティングゲートである場合を示すものである。
４つ以上のセルアレイを構成する時は、図４ａの構造を周期にして反復させ配置する。
図４ａ及び図４ｂで二つのセルが中央の共通ソース領域４１を中心に左右対称形状に配置されており、各セルの活性領域４２は、フィールド領域４３によって分離され、活性領域上にフローティングゲート４４と、選択ゲート４５とが直列に配置され、フローティングゲート４４と、選択ゲート４５の左右にそれぞれソース／ドレイン領域４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅが形成される。
【００９２】
両セルのドレインは、コンタクト接合部によってビット線に連結され、ソース領域は共通領域に形成され、ソース拡散領域によって前記ビット線と垂直の方向にソース線を形成する。
【００９３】
また、図４ｂで蓄積トランジスタドレイン領域の接合部のプロファイルは、（ａ）形状に形成するか、或いはプログラミング及び消去時に電荷がトンネル酸化膜を通過する地点を分離するために、（ａ）と（ｂ）、または（ａ）と（ｃ）の二重プロファイルを形成することもできる。この際、（ａ）領域は（ｂ）または（ｃ）領域に比べて拡散が深くない代わりに濃度は高い。
【００９４】
これを達成するために、拡散係数の異なるリン（Ｐ）と砒素（Ａｓ）の二重イオン注入を用いることができ、（ｃ）形状のプロファイルを達成するためには、蓄積トランジスタのドレイン領域の中間からフローティングゲートの中間領域までフォトリソグラフィで開放した後、イオン注入を実施できる。このような工程は公知のものである。
【００９５】
一方、このように二重接合構造を形成すると、チャンネル領域深く拡散した地点ではプログラミング時に熱電子が発生して、フローティングゲートに注入される。
反面、薄く拡散した地点では濃度が高いので、基板の表面の電荷ディプレーション幅が狭くて、フローティングゲートとの間にさらに強い電界がかかり、したがって、主にこの地点にトンネリングによって電荷が消去される。これにより、同一の接合部位でプログラミング、及び消去を実施しても酸化膜の劣化を減らし、かつ不揮発性メモリの寿命及び信頼性を改善させえる。
【００９６】
一方、本発明のセルのコントロールプレート４７は、隣り合った二つのセルのフローティングゲートをカバーしながら一つのパンで形成される。ここで、前記共通ソース領域は左右のフローティングゲートと、セルフ−ア線とで形成され、その上のコントロールプレートは、各セルごとに分離されず、一つの板で形成されるので、ソース領域の長さをフォトリソグラフィの限界まで最小化することができる。
【００９７】
また、前記コントロールプレートは、フローティングゲートと、選択ゲートの間で定義されるので、結果的に前記コントロールプレートの形成工程はフォトリソグラフィの許容差に関係なく実施されえる。
【００９８】
また、選択トランジスタのゲートをコントロールプレートより先に形成させる場合、コントロールプレートの周縁が選択トランジスタのゲート上に来るように形成することができ（Ｍ）、または選択ゲートを包むように定義することもできる（Ｎ）。
このようなコントロールプレートの形成方法は、本発明の全ての実施形態に同一に適用されえる。
仮に、選択ゲートとフローティングゲートを先に形成し、コントロールプレートをその後に形成し、コントロールプレートの周縁をフローティングゲートと、選択ゲートの間で定義すると、エンベデッド不揮発性メモリの応用に有利である。何故なら、この場合、コントロールプレートは、ロジック素子のゲート物質（例えば、ポリシリコン）と同一の物質を用いることができるばかりでなく、選択ゲートの上部とロジック素子、及びコントロールプレートの上部を同時に開放させ、同時に金属シリサイドを形成させえるからである。
【００９９】
シリサイドは、ソース／ドレインなどのシリコン、またはポリシリコンの表面をＴｉ（チタニウム）、またはＣｏ（コバルト）のような金属化合物で作り、接触抵抗や配線抵抗を減らす技術として、ロジック工程の基本技術に用いられている。
【０１００】
断面図４ｄは図４ｂとほぼ同一であるが、前記基板がトリプルウェル構造を有するという点で異なる。
図４ｄによれば、Ｐ型基板４８内にＮ型ウェル４９が形成され、前記Ｎ型ウェル４９内にＰ型ウェル５０が形成される。
【０１０１】
このＰ型ウェル５０内に不揮発性メモリが形成される。
【０１０２】
このような本発明の第１実施形態による不揮発性半導体メモリの製造方法は次のように進められえる。
【０１０３】
図５ａ及び図５ｂは、本発明の第１実施形態による不揮発性半導体メモリの製造のための工程断面図である。
まず、図５ａ（図４ａのＡ−Ａ'線、及びＢ−Ｂ'線による断面を共に図示）に示すように、半導体基板５１上にフィールド分離領域５２と、活性領域とを定義した後、活性領域上にトンネル酸化膜５３を形成する。
次いで、前記トンネル酸化膜５３上に一番目の導体、主にポリシリコンフィルムを塗布した後、フォトリソグラフィ、及び後続エッチング工程でフローティングゲート５４と、選択ゲート５５とを形成する。
【０１０４】
そして、前記フローティングゲート５４と、選択ゲート５５をマスクにして不純物イオンを注入して、ソース／ドレイン領域を形成する。
ここで、選択ゲート５５の下部のゲート酸化膜をフローティングゲート５４の下部のトンネル酸化膜と分離して、トンネル酸化膜より厚い高電圧酸化膜で形成することもできる。
【０１０５】
図５ｂに示すように、薄い誘電物質層５６を形成した後、その上に二番目のポリシリコンを形成する。この際、誘電物質は熱酸化、またはＣＶＤ工程などによって形成され、ＯＮＯ（Ｏｘｉｄｅ-Ｎｉｔｒｉｄｅ-Ｏｘｉｄｅ）などの複合物質でありえる。
【０１０６】
次いで、二番目の導体として、主にポリシリコンフィルムを蒸着される。コントロールプレート５７は、フォトリソグラフィ工程によって二番目の導体から形成される。
【０１０７】
上記のように本発明の不揮発性メモリはその工程が非常に単純であり、システムチップのためにロジック工程と安定かつ容易にエンベデッド化させえる。
【０１０８】
以下では本発明の第２実施形態による不揮発性半導体メモリについて説明する。
【０１０９】
図６ａおよび図６ｂは、本発明の第２実施形態による不揮発性半導体メモリのアレイ構成図、及び単位セル構成図である。
本発明の第２実施形態は、図３ａ乃至図３ｄ、図４ａ乃至図４ｄ、そして、図５ａ及び図５ｂに示す第１実施形態とそのセル構造は同一で、アレイ構造が異なるようにしたものである。
【０１１０】
図６ａに示すように、各セルのドレインはビット線に連結され、各ビット線はセルのチャンネル方向と垂直に構成される。
そして、各セルの選択ゲートは、ビット線と垂直方向のワード線に連結され、ワード線は、したがってセルのチャンネル方向と同一の方向に構成される。各セルのソースは、ビット線と同一方向のソース線に連結され、コントロールプレートは、コントロールプレート線に連結されてビット線と同一方向に構成される。
【０１１１】
図６ｂは前記セルのレイアウト構成を示すもので、これに限定されず、他の形態でレイアウトを構成できることは勿論である。
図６ｂでは各選択ゲートにコンタクトを形成してワード線と接続し、ビット線は拡散領域に形成したものである。この場合、ビット線の抵抗が大きいので、数個または数十個の行（ワード線）単位で小抵抗の金属配線をコンタクトさせ、平行に接続させえる。
【０１１２】
また、ポリシリコン及び拡散領域の抵抗を減らすために、一般に使用するタングステンまたはコバルトなどの金属をポリシリコンと結合させるポリサイドを使用することもできる。このような工程は公知の技術であり、本発明の全ての実施形態に適用されえる。
【０１１３】
かかる本発明の第２実施形態による不揮発性半導体メモリは、次の作動条件によってフラッシュモード、またはＥＥＰＲＯＭモードで作動しえる。
【０１１４】
図６ｃは、本発明の第２実施形態による不揮発性半導体メモリがフラッシュメモリモードで作動するための条件テーブルであり、図６ｄは、本発明の第２実施形態による不揮発性半導体メモリがＥＥＰＲＯＭモードで作動するための条件テーブルである。
【０１１５】
図６ｃを参照にしてセルアレイをフラッシュモードで作動させる場合を説明する。
プログラミング時には第１実施形態と同様に、チャンネルホットキャリア注入を用い、消去時にはトンネリングを用い、セルの動作条件は図３ａに示すセルの実施形態と同一である。
但し、読出またはプログラミング時に選択されたセルのソースに電圧Ｖｓを印加する場合、選択されたセルのワード線とソースを共有する向こう側セルのドレインに連結されたビット線にソース電圧と同一のＶｓを印加して、漏洩電流を防ぐという点に違いがある。
【０１１６】
ここで、ワード線は、ソースを共有する二つのセルの選択ゲートを同時にターンオンにし、また、コントロールプレートは、隣り合った前記二つのセルの蓄積トランジスタをターンオンにするので、前記選択されていない隣のセルはターンオン状態にあるので、共通ソース電圧と同一の電圧をドレインに印加しなければならない。
【０１１７】
ここで、ワード線によって隣り合った二つのセルがターンオンになるものの、ビット線が共に分離され、ワード線と垂直になるので、セルの選択的な作動には何らの問題はない。
同様に、図６ｄのＥＥＰＲＯＭ動作モードも図３ｄの実施形態と同一であり、上述したＶｓ効果のみ異なる。
【０１１８】
以下で本発明の第３実施形態による不揮発性半導体メモリについて説明する。
【０１１９】
図７ａ及び図７ｂは本発明の第３実施形態による不揮発性半導体メモリのセル構成図、及びアレイ構成図であり、図７ｃは本発明の第３実施形態による不揮発性半導体メモリがフラッシュメモリモードで作動するための条件テーブルである。
【０１２０】
本発明の第３実施形態は、第１実施形態で各セルのソースと、ドレインターミナルとがスイッチされた場合であり、コントロールプレートを含む残りの構造は同一である。したがって、セルのドレインは蓄積トランジスタのドレインとなり、セルのソースは選択トランジスタのソースとなる。
【０１２１】
基本的に各セル７２は、選択トランジスタ７１と、この選択トランジスタ７１に直列連結された不揮発性蓄積トランジスタ７０とを含む二重トランジスタの構造を有する。
前記各不揮発性メモリセルの選択トランジスタ７１は、前記該当する不揮発性蓄積トランジスタ７０を選択、または遮断するための選択ゲート７６、ソース７５ターミナル、及びドレイン７４ターミナルで構成される。
【０１２２】
前記不揮発性蓄積トランジスタ７０は、隣のセルと共通する一つのボディで構成されたコントロールプレート７８、共通ドレイン７３ターミナル、及びソース７４ターミナルで構成される。ここで、前記選択トランジスタ７１のドレイン７４と、前記該当する不揮発性蓄積トランジスタ７０の前記ソース７４ターミナルは一つのターミナルで形成される。
ここで、隣接した二つのセルのソースは共通ドレインターミナルである。
【０１２３】
上述したように、前記隣り合った二つのセルの不揮発性蓄積トランジスタ７０は、一つのコントロールプレート７８で連結されている。一方、前記各セルは、前記コントロールプレート７８のうち該当する部分と、この該当部分の下側の前記基板内に形成されたチャンネルと、このチャンネルの両側にそれぞれ位置したソース領域及びドレイン領域、そして、前記該当部分の下側に位置し、前記チャンネルの伝導度を制御する不揮発性蓄積手段７７とで構成されている。
【０１２４】
図７ｂのアレイは、本発明の第１実施形態を示す図３ｂのアレイとその基本構造は同一であるが、ここでは、蓄積トランジスタのドレインがビット線に接続するという点が異なる。
図７ｃは第３実施形態のセルのフラッシュモード動作の実施形態である。
【０１２５】
プログラミング作動条件は第２実施形態と基本的に同一であり、ただこの場合、選択ゲートがセルのソース側に位置するので、選択ゲートに印加されるワード線電圧は第１実施形態の場合より低いこともある。
【０１２６】
読出またはプログラミング時にソース線と選択されていないビット線には常に電圧Ｖｓ（０Ｖ〜２Ｖ）を印加し、選択されたセルのビット線にはプログラミング時に２Ｖ〜７Ｖ、読出時に０．５Ｖ〜２Ｖの電圧を印加する。
消去方式は、コントロールプレートに−１０〜−５Ｖの間の値を印加し、選択されたビット線に０Ｖ〜８Ｖの間の値を印加して、蓄積手段の電荷が放出されるようにするか、または選択されたビット線に８Ｖ〜１３Ｖの間の電圧を印加して、同一のビット線上のセルをトンネリングによって消去する。
【０１２７】
または、選択ゲートにＶｃｃ〜１０Ｖの間の電圧を印加して、選択トランジスタをターンオンにし、ソース線にＶｃｃ〜１０Ｖの間の電圧を印加し、コントロールプレートに−１０〜−３Ｖの間の電圧を印加して、選択されたワード線のセルのみ消去できる。
トリプルウェルの場合にも図７ｃのトリプルウェル条件で作動させえるし、読出作動は、第１実施形態の場合と同一に適用される。
【０１２８】
このような本発明の第３実施形態による不揮発性半導体メモリのレイアウト構成、及び断面構成は次の通りである。
【０１２９】
図７ｄは本発明の第３実施形態による不揮発性半導体メモリのレイアウト構成図である。
そして、図７ｅは図７ｄのビット線コンタクト領域におけるコントロールプレートの構成を示す平面構成図で、図７ｆは図７ｄのＣ−Ｃ'線による構造断面図である。
【０１３０】
図７ｄ乃至図７ｆに示すように、二つのセルが中央の共通ドレイン領域７３を中心に左右対称形状に配置されており、各セルの活性領域は、フィールド領域によって分離され、活性領域上に蓄積手段７７と、選択ゲート７６とが直列に配置され、蓄積手段７７と、選択ゲート７６の左右にそれぞれソース／ドレイン領域８０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅが形成される。
【０１３１】
二つのセルの共通ドレイン７３または８０ｃは、コンタクト接合部７９ａによってビット線に連結され、ソース領域８０ｂ、８０ｄは、ソース拡散領域によって前記ビット線と垂直の方向にソース線を形成する。
【０１３２】
一方、本発明のセルのコントロールプレート７８は、隣り合った二つのセルの蓄積手段７７をカバーしながら一つの板で形成され、図７ｅに示すように、セルのドレインコンタクト地点が蓄積手段７７と、それに隣り合ったセルの蓄積手段７７との間にあるので、コントロールプレート７８の真ん中の地点にコンタクト領域のためのホール７９ｂが形成される。
【０１３３】
以下では、本発明の第４実施形態による不揮発性半導体メモリについて説明する。
【０１３４】
図８ａ及び図８ｂは、本発明の第４実施形態による不揮発性半導体メモリのセル、及びアレイ構成図である。
本発明の第４実施形態は、二重トランジスタのまた他の実施形態として、ここでは、残りの部分は図７ａの第３実施形態と同一であり、ただ各セルのドレインを分離構成したものである。
【０１３５】
基本的に各セル８２は、選択トランジスタ８１と、この選択トランジスタ８１に直列連結された不揮発性蓄積トランジスタ８０とを含む二重トランジスタ構造を有する。
前記各不揮発性メモリセルの選択トランジスタ８１は、前記該当する不揮発性蓄積トランジスタ８０を選択、または遮断するための選択ゲート８６、ソース８５ターミナル、及びドレイン８４ターミナルで構成される。
【０１３６】
前記不揮発性蓄積トランジスタ８０は、隣のセルと共通する一つのボディで構成されたコントロールプレート８８、互いに分離されたドレイン８３ａ、８３ｂターミナル、及びソース８４ターミナルで構成される。ここで、前記選択トランジスタ８１のドレイン８４と、前記該当する不揮発性蓄積トランジスタ８０の前記ソース８４ターミナルは一つのターミナルで形成される。
【０１３７】
上述したように、前記隣り合った二つのセルの不揮発性蓄積トランジスタ８０は、一つのコントロールプレート８８で連結されている。一方、前記各セルは、前記コントロールプレート８８のうち該当する部分と、この該当部分の下側の基板内に形成されたチャンネルと、このチャンネルの両側にそれぞれ位置したソース領域及びドレイン領域、そして、前記該当する部分の下側に位置し、前記チャンネルの伝導度を制御する不揮発性蓄積手段８７で構成される。
【０１３８】
図８ｂは第４実施形態のアレイ構造を示すもので、第２実施形態のアレイでドレインが分離された構造である。したがって、動作条件は図６ｃ及び図６ｄと同一である。
【０１３９】
アレイの全体構成は、行方向に配列され、セルと隣り合うセルの中央に位置する複数個のコントロールプレート線と、前記何れかのコントロールプレート線に対応して、それを中央におき、行方向に配列された複数個のビット線と、列方向に配列された複数個のワード線と、対応する前記ビット線との間に少なくとも一つ以上の蓄積トランジスタと、蓄積トランジスタに対応する少なくとも一つ以上の選択トランジスタをおき、行方向に配列された複数個のソース線と、前記線の間に形成された複数個の不揮発性メモリ単位ブロックとで構成されている。
【０１４０】
ここで、各単位ブロックは、該当チャンネル領域上に不揮発性蓄積手段を有し、前記ビット線にそれぞれドレイン電極が連結される一つ以上の蓄積トランジスタと、前記蓄積トランジスタにそれぞれ対応して、少なくとも一つ以上が直列連結に構成され、ゲートは前記ワード線に連結され、各ソースが前記ソース線に連結される選択トランジスタとを含む。
【０１４１】
そして、前記一つ以上の蓄積トランジスタの不揮発性蓄積手段の上側に誘電体を隔てて一体型に形成され、中央にオープン領域を有して構成され、前記コントロールプレート線に連結されるコントロールプレートを含む。
【０１４２】
上述した第１乃至４実施形態は、全て選択トランジスタと、不揮発性蓄積トランジスタのチャンネルが接合部によって分離される場合、つまり、完全に独立的な二つのトランジスタを単純に直列連結した場合である。
【０１４３】
以下では、連続した一つのチャンネル上に選択ゲートと蓄積トランジスタのゲートとが配置されるスプリットゲート構造の本発明の第５実施形態による不揮発性半導体メモリに関して説明する。
【０１４４】
図９ａ及び図９ｂは、本発明の第５実施形態によるスプリットゲート構造の不揮発性半導体メモリのセル、及びアレイ構成図である。
図９ｃは、本発明の第５実施形態による不揮発性半導体メモリがフラッシュメモリモードで作動するための条件テーブルである。
【０１４５】
本発明の第５実施形態は、図９ａに示すように、二つの隣り合うセルが対称構造で連結されており、各セルはソース９１ターミナルと、ドレイン９２ターミナルとを有し、ドレイン９２ターミナルは隣り合う二つのセルが一つのドレインターミナルを共通している。
【０１４６】
また、各セルの不揮発性蓄積トランジスタは、フローティングゲート、または誘電体形態の電荷蓄積手段９３を有し、電荷蓄積トランジスタを制御するコントロールプレート９４が隣り合う二つのセルにかかって一つのボディで構成されている。
そして、各セルを選択するための選択トランジスタの選択ゲート９５が各セルの不揮発性蓄積トランジスタのチャンネル領域で連続するチャンネル領域上に電荷蓄積手段９３と並列に配置される。
ここで、電荷蓄積手段９３と、選択ゲート９５によって二分されるチャンネル領域の比率は可変的である。
【０１４７】
図９ｂは図９ａのアレイ構造を示すもので、各セルのソースはチャンネルと垂直方向のソース線に連結され、隣り合う二つのセルの共通ドレインは、チャンネル方向のビット線に連結され、各セルの選択ゲートは、ビット線と垂直のワード線に連結される。
そして、隣り合う二つのセルにかかっているコントロールプレートは、ワード線と平行したコントロールプレート線に連結されている。
【０１４８】
図９ｃは前記セルの作動条件の実施形態を示すもので、プログラミングは所謂ソースサイド注入方式を用いられる。
即ち、選択されたセルのドレインには−２Ｖ〜８Ｖの電圧を印加し、コントロールプレートには蓄積トランジスタの状態に応じて−５Ｖ〜１０Ｖの間の電圧を印加して、蓄積トランジスタがターンオンになるようにし、選択ゲートには選択トランジスタのしきい値電圧よりやや高い電圧を印加し、ソースにはドレイン電圧より低い０Ｖ〜２Ｖの間の電圧を印加して、ドレインとソース両端との電圧差による電界が蓄積トランジスタと、選択トランジスタの間のチャンネル領域で形成されるようにすれば、前記チャンネル領域で発生した熱電子がコントロールプレートにより形成された垂直電界によってフローティングゲートに注入される。
【０１４９】
消去時には選択されたセルの選択ゲートに０Ｖを印加し、コントロールプレートに−１０Ｖ〜−５Ｖの間のネガティブ電圧を印加し、共通ドレインに０Ｖ〜８Ｖの間のポジティブ電圧を印加して、蓄積手段とドレインの間に強い電界を形成させ、ドレイン端子でトンネリングによって消去させる。
【０１５０】
また他の消去方法として、選択されたセルの選択ゲートとコントロールプレートに０Ｖを印加し、ドレイン端子に７〜１３Ｖの電圧を印加して、ポジティブ電圧のみでドレイン端子に電荷を消去させることもできる。
ここで、前記二つの消去方式の場合は、蓄積トランジスタのゲート酸化膜をトンネル酸化膜で形成させた場合である。
【０１５１】
三番目のまた他の消去方式としては、選択ゲートとフローティングゲートの間にトンネリング領域を形成させ、ここを介してフローティングゲートの電荷を消去する方式である。この場合には選択ゲートにＶｃｃ〜２０Ｖの間の電圧を印加し、コントロールゲートには−８Ｖ〜０Ｖの間の電圧を印加して、前記トンネリング領域に電荷を消去させることもできる。
この際、前記二つのゲートの電圧を適切に配分調整して、ネガティブとポジティブ電圧を共に使用するか、或いはポジティブ電圧のみ使用することもできる。
【０１５２】
また、共通ドレインと、フローティングゲートの間のキャパシタンスカップリングレシオが大きくて、ドレインにポジティブ電圧を印加することが前記の消去動作に役に立つ場合、カップリングレシオによって適切なポジティブ電圧をドレイン端子に印加することもできる。
【０１５３】
以下、本発明の第５実施形態による不揮発性半導体メモリのレイアウト、断面構造について説明する。
【０１５４】
図９ｄは本発明の第５実施形態による不揮発性半導体メモリのレイアウト構成図である。
図９ｅは図９ｄのコントロールプレート構成を示す平面構成図で、図９ｆ乃至図９ｈは図９ｄのＤ−Ｄ'線、Ｅ−Ｅ'線、Ｆ−Ｆ'線による構造断面図である。
本発明に従う第５の実施例は二つの隣り合うセルが左右対称構造で配置された実施形態である。
【０１５５】
各セルのフローティングゲート（または電荷蓄積手段）９３が活性領域上に配置され、その上に誘電体９６を隔てて隣り合う二つのセルのフローティングゲート９３をカバーして、一つのボディでコントロールプレート９４が形成される。
【０１５６】
コントロールプレート９４の中央部でフローティングゲート９３の間の領域は、二つのセルを共通するドレイン領域９２であり、この共通ドレイン領域９２の上部のコントロールプレート９４は、その中央にビット線と、コンタクトのためのホール９７とで構成されている。
【０１５７】
図９ｅはこのようなコントロールプレート９４のレイアウト構成を示し、前記ホール９７は、共通ドレイン領域９２と、ビット線９８とを電気的に連結するための領域を確保するためのものである。
前記共通ドレイン領域９２と、ビット線９８とを連結するためのプラグ層９９ａ、９９ｂがホール９７を中心に構成される。
【０１５８】
また、本発明の第５実施形態では、フローティングゲート９３の隣に隣接して、蓄積トランジスタの活性領域と連続した隣接活性領域上に選択ゲート１００が配置されており、各選択ゲート１００に隣接してソース拡散領域９１が形成される。
【０１５９】
ここで、共通ドレイン領域９２上のホールの一部は、選択ゲート１００と同一の導電物質（例えばポリシリコン）９９ａが共通ドレイン領域９２と電気的に接触され、隣り合うフローティングゲート９３、及びコントロールプレート９４とは絶縁されるように満たされ、その上にビット線９８とのコンタクト層９９ｂが形成される。
これは、コンタクトとフローティングゲート９３、及びコントロールプレート９４との工程マージンを大きくし、かつセルサイズを減らせるようにするためである。
【０１６０】
前記セルで各ゲート、及び基板の間は誘電体によって電気的に絶縁されている。
このような本発明の第５実施形態によるスプリットゲート構造の不揮発性半導体メモリは他の構造で形成することもできる。
【０１６１】
図１０ａ及び図１０ｂは、本発明の第５実施形態による不揮発性半導体メモリの他の構造断面図である。
図１０ａは、図９ｆの構造でコントロールプレートの側面に形成されるスペーサーを除いた構造であり、他の構造は同一である。
【０１６２】
この場合にはスペーサー工程が省略され工程が簡単となるが、選択ゲートとコントロールプレートの間の酸化膜が相対的に薄くなり、消去時に選択ゲートに高電圧をかけての消去が容易でないこともある。
【０１６３】
図１０ｂは、前記図１０ａの実施形態でフローティングゲートの厚さを選択ゲートより厚くしたのが特徴であり、このようにすることで、フローティングゲートへの選択ゲート、及びドレインカップリングレシオを増加させることができ、コントロールゲートの電圧を減らせる。
【０１６４】
以上の実施形態では隣り合った二つのセルについてのみ記述したが、四つ以上のセルについてもコントロールプレートのみカバーするように適用すれば良いので、本発明の概念は四つ以上の隣り合うセル、またはそうでないセルに対しても同様に適用される。
【０１６５】
図１１ａ、１１ｂ、１１ｃは、図３ａの実施形態を四つ以上のセルにかけて一つのコントロールプレートを形成させる場合のアレイ、レイアウト、及び断面図である。
図１１ａは、四つのセルのコントロールゲートが一つのコントロールプレートになったことを示しているが、四つ以上の場合にも簡単に拡張できることは勿論である。
【０１６６】
また、図１１ａは、図３ｂのアレイがビット線方向に単純に２倍拡張したものであり、このような方式で不揮発性メモリのマトリックスが容易に実現されえる。また、このような四つ以上のセルに対するコントロールプレートの形成方式は、上述した他の実施形態でも同様に適用される。
また、かかるそれぞれの不揮発性メモリマトリックスにおける作動方法は、既述した該当実施形態における作動方法と同一である。
【０１６７】
図１１ｂ及び図１１ｃは、図４ａと図４ｂのレイアウトと断面図がビット線方向に拡張されたもので、コントロールプレートが四つのセルにかけて一つのボディで形成されている。したがって、このような方式によってさらに大きいサイズのマトリックスが容易に実現可能である。
【０１６８】
但し、前記マトリックスが実現される場合、コンタクトの必要な領域は前記コントロールプレートにホールを形成し、そのホールを介して該当する線とコンタクトさせる。
他の例示及び説明は、図４ａ、図４ｂ、及び図４ｃで例示及び説明したものと同一である。
【０１６９】
また、このような四つ以上のセルに対するコントロールプレートの形成方式は、上述した他の実施形態においても同様に適用されることは勿論である。
【０１７０】
以上の本発明による実施形態はＰ型基板上のＮＭＯＳトランジスタを中心に記述したが、本発明はトランジスタの極性と関係せず、ＰＭＯＳセルにも当然適用可能である。
【０１７１】
本発明の二重トランジスタセルのコントロールプレートは、隣り合う二つのセル、またはそれ以上のフローティングゲート、または電荷蓄積手段をカバーしながら一つの板で形成される。
したがって、隣り合う二つのセルの共通ソース領域は、左右のフローティングゲートを形成する時に定義され、その上のコントロールプレートを各セルごとに分離せず、一つの板で形成するので、ソース領域をフォトリソグラフィの限界まで最小化することができる。
【０１７２】
また、コントロールプレートは、フローティングゲートと選択ゲートの間、または選択ゲートの上部、または選択ゲートを包むように形成されるので、結果的にコントロールプレートの形成工程は、フォトリソグラフィの許容差に関係せず実施されえる。
したがって、本発明のセルは、二重トランジスタであるにも拘わらず、極小のセルサイズを実現できる。
【０１７３】
また、本発明の不揮発性メモリでは、多数個のコントロールゲート線が一つのコントロールプレート線に形成されるので、コントロール線の数が減少し、これにより、前記コントロール線をディコーディングする回路が簡単になり、前記回路の面積が縮小する。
【０１７４】
また、本発明の二重トランジスタセルは、単一トランジスタセルにおける同一のビット線上の選択されていないセルが有するドレイン電圧による導通、またはパンチスルー、または漏洩電流の問題、及び電荷蓄積手段に加えられる電界ストレスがないので、不揮発性蓄積トランジスタのフローティングゲート幅（チャンネル長さ）は、単一のトランジスタに比べて遥かに小さく実現できる。
したがって、本発明のセルは、二重トランジスタであるにも拘わらず、極小のセルサイズを実現できる。
【０１７５】
本発明におけるセルのこのような長所は、設計ルールが微細になるほどさらに大きくなる。何故なら、単一のトランジスタセルは、上記の問題点が設計ルールの微細化に伴いさらに深刻となるので、セルサイズの縮小率はさらに悪くなり、従来の二重トランジスタＥＥＰＲＯＭは、高電圧ドレイン接合と、コントロールゲート分離工程の問題のため、セルサイズは相対的に大きくなければならないからである。
【０１７６】
また、本発明のセルは、コントロールプレートがフローティングゲートの側面と上面とを共に包んでいるばかりでなく、フローティングゲートの高さを充分に高くすることでコントロールプレートと、フローティングゲートの間の面積を非常に大きくすることができるので、静電容量が非常に大きく、したがって、極大のコントロールゲートカップリングレシオを容易に確保しやすい。
【０１７７】
コントロールゲートカップリングレシオは、フローティングゲートに連結された全ての静電容量を合わせた値に対するフローティングゲートと、コントロールゲートの間の静電容量のレシオであり、コントロールゲートカップリングレシオが大きいほど、コントロールゲートに印加した電圧がフローティングゲートに多く伝達される。
【０１７８】
即ち、前記カップリングレシオが大きいほどプログラム、及び消去時の昇圧電圧のレベルを減らすことができ、読出時には低いＶｃｃ入力電圧に対してもその分多量のセル電流が得られるようになるので、本発明のセルは低電圧及び低電力動作にも有利である。
【０１７９】
本発明のセルはまた信頼性や生産性が向上する。本発明のセルには単一トランジスタフラッシュメモリで示すプログラム時のドレイン電圧によるディスターブ現象や、消去時の過剰消去現象がなく、トンネル酸化膜に対する工程時の損傷も除去されるばかりでなく、フローティングゲート、及びトンネル酸化膜をコントロールプレートが包んでいるので、後続金属配線工程時に現れえる悪い影響を避けられる。
【０１８０】
また、本発明のセルは、動作電圧が従来のＥＥＰＲＯＭに比べて低いので、高電圧による不定的な影響も減少する。したがって、本発明のセルは、従来のものに比べて高い安定性や信頼性、及び生産性を得られる。
【０１８１】
また、本発明のセルは、しきい値電圧を０Ｖ以下の領域まで拡大してディプリションモードでも動作させえるので、しきい値電圧の許容範囲が広く、読出時のセル電流が大きいので、低電圧Ｖｃｃでも高速の読出動作が可能である。
【０１８２】
また、広い可用しきい値電圧範囲や、高い信頼性で高速のマルチビットセルの実現にも非常に適合である。従来のセルでマルチビットを実現すると、メモリの読出及び書込速度が遅くなる。
これは、０Ｖ以上に制限された狭い可用しきい値電圧の範囲が主な原因であり、本発明のセルはしたがって従来のセルに比べて高速の実現が有利であり、マルチビットメモリでもシングルビットメモリ以上の高速を実現することもできる。
【０１８３】
一方、ＭＣＵ、ＤＳＰなどのロジックコアと、Ｍ／Ｓ、ＳＲＡＭ、ＤＲＡＭの揮発性メモリ、フラッシュメモリ、及びＥＥＰＲＯＭの不揮発性メモリなどの全部、または一部を一つの工程で一つのチップに統合するシステムチップは、それぞれ分離されたチップで実現されたシステムに比べて速度や消費電力、ＰＣＢの面積において優れた長所の多いことは公知の事実である。
【０１８４】
このようなシステムチップの実現において最も難しい問題のうち一つは、不揮発性メモリ（エンベデッド不揮発性メモリ）と、ロジック工程との統合である。
ロジック工程と同一の工程で製造されるエンベデッド不揮発性メモリは、特に、工程の単純性とロジックの設計ルール微細化によるセルサイズの同一または類似比率の縮小化が要求される。
【０１８５】
また、エンベデッド不揮発性メモリは、ロジック素子の低電圧化による内部昇圧動作電圧の低電圧化、及び低電圧Ｖｃｃによる読出、ロジック素子と競争力のあるフラッシュメモリとＥＥＰＲＯＭの一つの工程による実現、及び高い信頼性と生産性などが要求される。前記各項目で記述したように、本発明のセルはこのようなシステムチップの各項目の要求事項に非常によく符合していることが分かる。
したがって、本発明のセルは単品の不揮発性メモリばかりでなく、特に、次世代超微細集積回路システムチップのエンベデッド不揮発性メモリの実現に有利である。
本発明の精神と目的から外れない限り本発明の不揮発性半導体メモリとその操作方法を様々な修正をすることは当業者にとり明らかである。従って、添付の請求項と等価な目的の範囲内で達成可能な発明の修正は、本発明の範囲内である。
【図面の簡単な説明】
【０１８６】
【図１ａ】従来技術の単一のトランジスタ型フラッシュメモリ単位ブロックの構造を示す断面図である。
【図１ｂ】従来技術の単一のトランジスタ型フラッシュメモリのレイアウト図である。
【図２ａ】従来技術の二重トランジスタ型ＥＥＰＲＯＭセル構造を示す断面図である。
【図２ｂ】従来技術の二重トランジスタ型ＥＥＰＲＯＭのレイアウト図である。
【図２ｃ】二重トランジスタ型ＥＥＰＲＯＭのアレイ構成図である。
【図２ｄ】二重トランジスタ型ＥＥＰＲＯＭのアレイ構成図である。
【図３ａ】本発明の第１実施形態による不揮発性半導体メモリの単位ブロック構成図及びアレイ構成図である。
【図３ｂ】本発明の第１実施形態による不揮発性半導体メモリの単位ブロック構成図及びアレイ構成図である。
【図３ｃ】本発明の第１実施形態による不揮発性半導体メモリがフラッシュメモリモードで作動するための条件テーブルである。
【図３ｄ】本発明の第１実施形態による不揮発性半導体メモリがＥＥＰＲＯＭモードで作動するための条件テーブルである。
【図４ａ】本発明の第１実施形態による不揮発性半導体メモリのレイアウト構成図である。
【図４ｂ】図４ａのＡ−Ａ'線による構造断面図である。
【図４ｃ】図４ａのＢ−Ｂ'線による構造断面図である。
【図４ｄ】トリプルウェル構造で形成した場合の図４ａのＡ−Ａ'線による構造断面図である。
【図５ａ】本発明の第１実施形態による不揮発性半導体メモリの製造のための工程断面図である。
【図５ｂ】本発明の第１実施形態による不揮発性半導体メモリの製造のための工程断面図である。
【図６ａ】本発明の第２実施形態による不揮発性半導体メモリの単位ブロック構成図、及びアレイ構成図である。
【図６ｂ】本発明の第２実施形態による不揮発性半導体メモリの単位ブロック構成図、及びアレイ構成図である。
【図６ｃ】本発明の第２実施形態による不揮発性半導体メモリがフラッシュメモリモードで作動するための条件テーブルである。
【図６ｄ】本発明の第２実施形態による不揮発性半導体メモリがＥＥＰＲＯＭモードで作動するための条件テーブルである。
【図７ａ】本発明の第３実施形態による不揮発性半導体メモリの単位ブロック構成図、及びアレイ構成図である。
【図７ｂ】本発明の第３実施形態による不揮発性半導体メモリの単位ブロック構成図、及びアレイ構成図である。
【図７ｃ】本発明の第３実施形態による不揮発性半導体メモリがフラッシュメモリモードで作動するための条件テーブルである。
【図７ｄ】本発明の第３実施形態による不揮発性半導体メモリのレイアウト構成図である。
【図７ｅ】図７ｄのビット線コンタクト領域におけるコントロールプレートの構成を示す平面構成図である。
【図７ｆ】図７ｄのＣ−Ｃ'線による構造断面図である。
【図８ａ】本発明の第４実施形態による不揮発性半導体メモリの単位ブロック、及びアレイ構成図である。
【図８ｂ】本発明の第４実施形態による不揮発性半導体メモリの単位ブロック、及びアレイ構成図である。
【図９ａ】本発明の第５実施形態によるスプリットゲート構造の不揮発性半導体メモリの単位ブロック、及びアレイ構成図である。
【図９ｂ】本発明の第５実施形態によるスプリットゲート構造の不揮発性半導体メモリの単位ブロック、及びアレイ構成図である。
【図９ｃ】本発明の第５実施形態による不揮発性半導体メモリがフラッシュメモリモードで作動するための条件テーブルである。
【図９ｄ】本発明の第５実施形態による不揮発性半導体メモリのレイアウト構成図である。
【図９ｅ】図９ｄのコントロールプレートの構成を示す平面構成図である。
【図９ｆ】図９ｄのＤ−Ｄ'線による構造断面図である。
【図９ｇ】図９ｄのＥ−Ｅ'線による構造断面図である。
【図９ｈ】図９ｄのＦ−Ｆ'線による構造断面図である。
【図１０ａ】本発明の第５実施形態による不揮発性半導体メモリの他の構造断面図である。
【図１０ｂ】本発明の第５実施形態による不揮発性半導体メモリの他の構造断面図である。
【図１１ａ】四つ以上のセルをカバーするコントロールプレートセルの回路構成図である。
【図１１ｂ】四つ以上のセルをカバーするコントロールプレートセルのレイアウト構成図である。
【図１１ｃ】図１１ｂのＧ−Ｇ'線による構造断面図である。
Claims (76)
- 表面内にアクティブ領域、及びフィールド領域を有する半導体基板と、
それぞれ前記アクティブ領域に形成された蓄積手段、及び前記蓄積手段に形成されたコントロールゲートを有し、ここで、前記コントロールゲートは少なくとも単体のコントロールプレートを有する、少なくとも二つの不揮発性蓄積トランジスタと、
前記各不揮発性蓄積トランジスタごとに少なくとも一つはマッチし、それぞれは該当不揮発性蓄積トランジスタの選択のために作動するように前記各該当不揮発性蓄積トランジスタに連結される、少なくとも二つの選択トランジスタと、を備えることを特徴とする不揮発性半導体メモリ。 - 前記基板は、Ｐ型基板上にＮ型ウェルが形成され、前記Ｎ型ウェル内にＰ型ウェルが形成されたトリプルウェル形態であり、前記アクティブ領域は前記Ｐ型ウェル内に形成される請求項１記載の不揮発性半導体メモリ。
- 前記選択トランジスタは、前記選択トランジスタと前記不揮発性蓄積トランジスタとが共有するＰＮ−ジャンクションを介して、直列に連結される請求項１記載の不揮発性半導体メモリ。
- 前記選択トランジスタは、前記不揮発性蓄積トランジスタと連続した共通のチャンネル上に直列に連結される請求項１記載の不揮発性半導体メモリ。
- 前記不揮発性蓄積トランジスタ領域における複数の誘電体層と、が互いに異なる厚さや物質で構成される前記選択トランジスタ領域とを更に含む請求項１記載の不揮発性半導体メモリ。
- 前記蓄積手段は、導電体フローティングゲートである請求項１記載の不揮発性半導体メモリ。
- 前記不揮発性蓄積トランジスタにある前記誘電体は、トンネル酸化膜から形成される請求項５記載の不揮発性半導体メモリ。
- 前記蓄積手段と前記基板との間に形成される第１誘電体層と、
前記基板と前記選択ゲートとの間に形成される第２誘電体層とをさらに備える請求項１記載の不揮発性半導体メモリ。 - 前記各蓄積手段は導電体である請求項１記載の不揮発性半導体メモリ。
- 前記各蓄積手段は、窒化膜或いは窒化膜と酸化膜層である請求項１記載の不揮発性半導体メモリ。
- 各蓄積手段は、前記不揮発性蓄積トランジスタ上にのみ形成される請求項１０記載の不揮発性半導体メモリ。
- 前記蓄積手段は強誘電体物質から形成される請求項１記載の不揮発性半導体メモリ。
- 前記一つのコントロールプレートが共通する、前記少なくとも二つの不揮発性蓄積トランジスタは、前記半導体基板内でソースまたはドレインとして使用されるための少なくとも一つの共通不純物領域を前記基板内に有する請求項１記載の不揮発性半導体メモリ。
- 表面内にアクティブ領域及びフィールド領域を有する半導体基板と、
前記半導体基板上の誘電体層と、
不揮発性蓄積トランジスタはそれぞれ前記基板内に形成されたソース並びにドレインと、前記アクティブ領域の上の蓄積手段のコントロールゲートとを含み、ここで各コントロールゲートは単一のコントロールパネルに組み込まれ、前記ソースは共通のソースとして隣接する不揮発性蓄積トランジスタによって分割される不揮発性蓄積トランジスタと、
基板上の少なくとも二つの選択トランジスタであって、各選択トランジスタはそれぞれ前記基板内に形成されたソース並びにドレインと、前記ソースと前記ドレインの間にある前記誘電体層上の選択ゲートとを有し、ここで各選択トランジスタの前記ソースは、前記該当不揮発性蓄積トランジスタの前記ドレインとして動作し、前記各２つの選択トランジスタは前記該当不揮発性蓄積トランジスタを選択するために前記該当不揮発性蓄積トランジスタと連結される不揮発性半導体メモリ。 - 前記各選択トランジスタのソースは、第１ソースと２ソースとを含み、前記第２ソースは前記第１ソース内に形成され、プログラミング操作は第前記第１ソースと、前記該当する不揮発性蓄積トランジスタの前記蓄積手段と、前記誘電体層とを介して実行され、消去操作は、前記第２ソースと、前記蓄積手段と、前記誘電体層を介して実行される請求項１４記載の不揮発性半導体メモリ。
- 前記プログラミング操作は、ホットキャリア注入によって実行される請求項１５記載の不揮発性半導体メモリ。
- 前記誘電体層は前記蓄積手段と前記半導体基板との間で第１厚さを有する第１領域と、前記選択ゲートと前記半導体基板との間で前記第１厚さと異なる第２厚さを有する第２領域と、を備える請求項１４記載の不揮発性半導体メモリ。
- 列方向に配列された複数個のビット線と、
行方向に配列された複数個のワード線と、
前記行方向に配列された複数個のソース線と、
前記行方向に配列された複数個のコントロールプレート線と、
前記線の間に形成された複数個の不揮発性メモリセルと、
ここで少なくとも二つの不揮発性蓄積トランジスタであって、前記不揮発性蓄積トランジスタはそれぞれ基板内に形成されたソース及びドレインと、前記基板内に形成されるドレインと、アクティブ領域上の蓄積手段と、前記蓄積手段に形成されたコントロールゲートとを有し、ここで前記各コントロールゲートは単一体に設けられるコントロールプレート内に組込まれ、前記ソースは共通ソースとして隣接する不揮発性蓄積トランジスタによって割り当てられる前記不揮発性蓄積トランジスタと、
少なくとも二つの選択トランジスタであって、前記選択トランジスタは基板内のソースとドレインと、前記蓄積手段から隔離するために前記ソースと前記ドレインの間で形成された誘電体層上の選択ゲートとを有し、ここで各選択トランジスタの前記ソースは前記該当不揮発性蓄積トランジスタの前記ドレインであり、２個の選択トランジスタそれぞれは前記該当不揮発性蓄積トランジスタの選択のための前記該当不揮発性蓄積トランジスタに連結され、前記単位セルの共通ソースは前記行方向に延長される前記該当ソース線に連結され、前記各コントロールプレートは前記行方向に前記該当コントロールプレート線に連結され、前記セルの選択トランジスタのドレインは前記該当ビット線に連結される選択トランジスタとを備える不揮発性半導体メモリアレイ。 - 前記コントロールプレート線と前記ワード線とは前記コントロールプレート及び前記選択ゲートとそれぞれ同一の伝導物質で形成される請求項１８記載の不揮発性半導体メモリアレイ。
- 前記アレイはフラッシュメモリモードで作動する請求項１８記載の不揮発性半導体メモリアレイ。
- 前記アレイにおいて選択されていない不揮発性蓄積トランジスタ用選択ゲートには接地されまたは浮いている０Ｖ電圧が印加され、選択された不揮発性蓄積トランジスタ用選択ゲートには、プログラミング動作用にＶＣＣ〜１０Ｖが印加され、選択された不揮発性蓄積トランジスタ用選択ゲートには、読出動作用にＶＣＣ〜７Ｖが印加され、前記選択された不揮発性蓄積トランジスタのコントロールプレートにはプログラミング動作に−７Ｖ〜１０Ｖ、消去動作には−１３Ｖ〜０Ｖ、読出動作には０〜７Ｖが印加され、前記選択された揮発性蓄積トランジスタ用前記選択トランジスタの前記ドレインにはプログラミング時に１Ｖ〜６Ｖ、読出動作には０．５〜２Ｖが印加され、前記選択された不揮発性蓄積トランジスタの前記共通ソースにはプログラミング時に０Ｖ〜２Ｖ、消去時は０Ｖ〜１３Ｖ、読出時には０〜１．５Ｖが印加され、前記基板はＰ型基板である請求項２０記載の不揮発性半導体メモリアレイ。
- 前記アレイのうち選択されていない不揮発性蓄積トランジスタ用選択ゲートは常に接地されまたは浮いている０Ｖ電圧を印加し、選択された不揮発性蓄積トランジスタ用選択ゲートには、プログラミング動作にＶＣＣ〜１０Ｖが、読出動作にはＶＣＣ〜７Ｖが、消去動作には０Ｖ〜１３Ｖを印加し、或いは浮いており、前記選択された不揮発性蓄積トランジスタのコントロールプレートはプログラミング動作に−７Ｖ〜１０Ｖ、消去動作に−１３〜０Ｖ、読出動作には０〜７Ｖが印加され、前記選択された不揮発性蓄積トランジスタ用前記選択トランジスタの前記ドレインはプログラミング時に１Ｖ〜６Ｖ、読出時には０．５〜２Ｖが印加され、前記選択された不揮発性蓄積トランジスタの前記共通ソースはプログラミング時に０Ｖ〜２Ｖ、消去動作にＶＣＣ〜１３Ｖ、読出時には０〜１．５Ｖが印加され、前記基板はＰ型基板、Ｐ型基板内に形成されたＮ型ウェル、Ｎ型ウェル内のＰ型ウェルを有するもので、基板には常に０Ｖが印加され、Ｐ型ウェルにはプログラミング時に−５〜０Ｖ、消去時にＶＣＣ〜１３Ｖが印加され、Ｎ型ウェルにはプログラミング時と読出時に０Ｖ、消去時にＶＣＣ〜１３Ｖが印加される請求項２０記載の不揮発性半導体メモリアレイ。
- 前記アレイは、セル単位のＥＥＰＲＯＭモードで作動することを特徴とする請求項１８記載の不揮発性半導体メモリアレイ。
- 前記アレイのうち選択されていないセルの選択ゲートには、プログラミング時に０Ｖ、消去時には０〜ＶＣＣ、読出時には０Ｖが印加され、前記選択されていないセルに属する選択トランジスタのドレインには、消去時には０Ｖが印加され、選択されたセルの選択ゲートには、プログラミング時にＶＣＣ〜１０Ｖ、消去時にはＶＣＣ〜１０Ｖ、または７Ｖ〜１５Ｖが、読出時にはＶＣＣ〜７Ｖが印加され、前記選択されたセルに属する選択トランジスタのドレインには、プログラミング時に２〜７Ｖが、消去時にはＶＣＣ〜１０Ｖ、または７Ｖ〜１３Ｖが、読出時には０．５〜２Ｖが印加され、前記選択されたセルのコントロールプレートには、プログラミング時に−７Ｖ〜１０Ｖ、消去時には−１０〜−３Ｖ、または０Ｖが、読出時には０〜７Ｖが印加され、前記選択されたセルに属する前記共通ソースには、プログラミング時に０〜２Ｖ、消去時には０Ｖ、読出時には０〜１．５Ｖが印加され、前記基板はＰ型基板である請求項２３記載の不揮発性半導体メモリアレイ。
- 前記アレイのうち選択されていないセルの選択ゲートには、プログラミング時に０Ｖが印加され、選択されたセルの選択ゲートにはプログラミング時にＶＣＣ〜１０Ｖが印加され、前記選択されたセルのコントロールプレートにはプログラミング時に−７Ｖ〜１０Ｖが印加され、前記選択されたセルに属する前記選択トランジスタの前記ドレインにはプログラミング時に１Ｖ〜６Ｖが印加され、前記選択されたセルの前記共通ソースにはプログラミング時に０Ｖ〜２Ｖが印加され、前記基板はＰ型基板、Ｐ型基板内に形成されたＮ型ウェル、Ｎ型ウェル内のＰ型ウェルを有するもので、基板には常に０Ｖが印加され、Ｐ型ウェルにはプログラミング時に−５〜０Ｖが印加され、Ｎ型ウェルにはプログラミング時に０Ｖが印加される請求項２３記載の不揮発性半導体メモリアレイ。
- それぞれ基板の表面内に形成されたソース、ドレイン、前記基板上に形成された蓄積手段、及び前記蓄積手段上に形成されたコントロールゲートを有し、ここで、前記コントロールゲートは、少なくとも二つの単位で一体に形成された少なくとも一つのコントロールプレート形態を有する少なくとも二つの不揮発性蓄積トランジスタと、それぞれ前記基板内に形成されたソース、ドレイン、及び前記ソースと前記ドレインの間で前記蓄積手段と隔離され、前記基板上に形成された選択ゲートを有し、そして、それぞれは前記該当不揮発性蓄積トランジスタの選択のために作動するように前記該当不揮発性蓄積トランジスタに連結される少なくとも二つの選択トランジスタを備えた不揮発性半導体メモリにおいて、
前記各選択トランジスタをオン、またはオフにすることによって不揮発性蓄積トランジスタを選択するステップと、
前記選択された不揮発性蓄積トランジスタのチャンネルに熱電子を発生させるチャンネルホットキャリア注入方式で、前記選択された不揮発性トランジスタをプログラミングするステップと、を備える不揮発性半導体メモリの作動方法。 - 前記チャンネルホットキャリア注入方式は、前記選択された不揮発性蓄積トランジスタのソースと、前記基板との間に一定の水準の逆方向電圧を印加する第１方式と、前記選択された不揮発性トランジスタのコントロールプレートの電圧を低電圧から順次に増加させる第２方式と、前記第１方式と、前記第２方式とを混用した第３方式のうち何れかの方式である請求項２６記載の不揮発性半導体メモリの作動方法。
- 前記選択された不揮発性トランジスタのコントロールプレートに印加される電圧に対して、前記選択された不揮発性トランジスタのチャンネル電流をモニタリングするステップと、
前記チャンネル電流が前記電圧に対して定まった基準電流に到達した時、前記コントロールプレートに印加される電圧に対するプログラミングを終了させるステップと、をさらに備える請求項２６記載の不揮発性半導体メモリの作動方法。 - 前記選択された不揮発性トランジスタのコントロールプレートに順次に印加される各電圧に対して、前記選択された不揮発性トランジスタのチャンネル電流をモニタリングするステップと、
前記チャンネル電流が前記コントロールプレートに印加される全ての電圧に対して定まった一つの基準電流に到達した時に、前記コントロールプレートの各電圧に対するプログラミングを終了させるステップとをさらに備える請求項２６記載の不揮発性半導体メモリの作動方法。 - 前記選択された不揮発性トランジスタのコントロールプレートに順次に印加される各電圧に対して、前記選択された不揮発性トランジスタのチャンネル電流をモニタリングするステップと、
前記チャンネル電流が前記各電圧に対してそれぞれ定まった一つの基準電流に到達した時に、前記コントロールプレートの各電圧に対するプログラミングを終了させるステップと、をさらに備える請求項２６記載の不揮発性半導体メモリの作動方法。 - 読出動作のために前記該当選択トランジスタをターンオンにすることによって、一つの不揮発性トランジスタを選択するステップと、
前記選択された不揮発性トランジスタのコントロールプレートに一定の電圧を印加、または可変電圧を印加するステップと、をさらに備える請求項２６記載の不揮発性半導体メモリの作動方法。 - 消去動作のために選択されていない不揮発性蓄積トランジスタ用選択ゲートには、０Ｖ、またはＶＣＣ〜１３Ｖの間の電圧が印加、またはフロートされる請求項２６記載の不揮発性半導体メモリの作動方法。
- 選択されたセルのワード線を共有する選択されてないセルがオンになって発生する漏洩電流を抑制するために、選択されていないセルのソースとドレインに同一の電圧が印加されるように、選択されたセルにソース電圧を印加して、読出またはプログラミングする場合に選択されたワード線と交差する各ビット線に前記ソース電圧と同一の電圧を印加する請求項２６記載の不揮発性半導体メモリの作動方法。
- 行方向に配列された複数個のビット線と、列方向に配列された複数個のワード線と、
前記行方向に配列された複数個のソース線と、前記行方向に配列された複数個のコントロールプレート線と、前記線の間に形成された複数個の不揮発性メモリセルと、
ここで、各不揮発性メモリセルは、それぞれソース、ドレイン、蓄積手段、及び前記蓄積手段上に形成されたコントロールゲートを有し、ここで、前記コントロールゲートは、少なくとも二つの単位で一体に形成された少なくとも一つのコントロールプレート形態を有する少なくとも二つの不揮発性蓄積トランジスタ（ここで、前記隣接する不揮発性蓄積トランジスタのソースは一つの共通ソース形態を有する）と、
それぞれソース、ドレイン、及び前記ソースと前記ドレインの間で前記蓄積手段と隔離され形成された選択ゲートを有し、ここで、前記ソースは前記該当不揮発性蓄積トランジスタの前記ドレインで、それぞれは前記該当不揮発性蓄積トランジスタの選択のために作動するように前記該当不揮発性蓄積トランジスタに連結される少なくとも二つの選択トランジスタを備え、ここで、前記各セルの選択ゲートは前記列方向に前記該当する一つのワード線に共に接続され、前記セルの共通ソースは前記行方向に延長する前記該当ソース線に接続され、前記各コントロールプレートは前記行方向に前記該当コントロールプレート線に接続され、そして、前記セルの選択トランジスタのドレインは、前記行方向に前記互いに異なるビット線に接続される請求項３４記載の不揮発性半導体メモリアレイ。 - 読出、またはプログラミング時に選択された不揮発性蓄積トランジスタのソースにソース電圧を印加し、前記ソースを共通する隣り合う不揮発性蓄積トランジスタ用選択トランジスタのドレインに連結されたビット線に前記ソース電圧と同一の電圧を印加する請求項３４記載の不揮発性半導体メモリアレイ。
- 表面内にアクティブ領域、及びフィールド領域を有する半導体基板と、
前記半導体基板上に形成された誘電体層と、
それぞれ前記基板内に形成されたソース、前記基板内に形成されたドレイン、前記アクティブ領域の上側で前記誘電体層上に形成された蓄積手段、及び前記蓄積手段上に形成されたコントロールゲートを有し、ここで、前記コントロールゲートは、少なくとも二つの単位で一体に形成された、少なくとも一つのコントロールプレートの形態を有する少なくとも二つの不揮発性蓄積トランジスタ（ここで、前記隣接する不揮発性蓄積トランジスタのドレインは一つの共通ドレイン形態を有する。）と、
それぞれ前記基板内に形成されたソース、前記基板内に形成されたドレイン、及び前記ソースと、前記ドレインの間で前記誘電体層上に前記蓄積手段と隔離され形成された選択ゲートを有し、ここで、前記ドレインは、前記該当する不揮発性蓄積トランジスタの前記ソースであり、それぞれは前記該当する不揮発性蓄積トランジスタの選択のために作動するように、前記該当する不揮発性蓄積トランジスタに連結される、少なくとも二つの選択トランジスタと、を備える不揮発性半導体メモリ。 - 前記各選択トランジスタのドレインは、第１ドレインと、前記第１ドレイン内に形成される第２ドレインとを含み、前記第１ドレイン、前記該当不揮発性蓄積トランジスタの前記蓄積手段、及び前記誘電体層を介してプログラミングが行われ、そして、前記第２ドレイン、前記蓄積ゲート、及び前記誘電体層を介して消去が行われる請求項３６記載の不揮発性半導体メモリ。
- 前記プログラミングは、ホットキャリア注入によって行われる請求項３６記載の不揮発性半導体メモリ。
- 前記コントロールプレートは、その中央部分に前記共通ドレインをビット線にコンタクトさせるためのオープン領域を有する請求項３６記載の不揮発性半導体メモリ。
- 前記誘電体層は、前記蓄積手段と前記半導体基板の間で第１厚さを有する第１領域と、前記選択ゲートと前記半導体基板の間で前記第１厚さと異なる第２厚さを有する第２領域と、を備える請求項３６記載の不揮発性半導体メモリ。
- 列方向に配列された複数個のビット線と、
行方向に配列された複数個のワード線と、
前記行方向に配列された複数個のソース線と、
前記行方向に配列された複数個のコントロールプレート線と、
前記線の間に形成された複数個の不揮発性メモリセルであって不揮発性メモリセルを有し、
少なくとも二つの前記不揮発性蓄積トランジスタであってそれぞれ基板内に形成されたソースと前記基板内に形成されたドレインと前記基板上に形成された蓄積手段及び前記蓄積手段上に形成されたコントロールゲートを有して、前記コントロールゲートは少なくとも二つの単位で一体に形成された少なくとも一つのコントロールプレート形態を有して前記隣接する不揮発性蓄積トランジスタのドレインは一つの共通ドレイン形態を有する不揮発性メモリセルと、
それぞれソース、ドレイン、及び前記ソースと前記ドレインの間で前記蓄積手段と隔離され形成された選択ゲートを有し、ここで、前記ドレインは、前記該当不揮発性蓄積トランジスタの前記ソースで、それぞれは前記該当不揮発性蓄積トランジスタの選択のために作動するように、前記該当する不揮発性蓄積トランジスタに連結される少なくとも二つの選択トランジスタを備え、ここで、前記各セルの選択ゲートは、前記行方向に前記互いに異なるワード線に接続され、前記単位ブロックの共通ドレインは、前記列方向に延長する前記該当ビット線に接続され、前記各コントロールプレートは、前記行方向に前記該当コントロールプレート線に接続され、前記セルの選択トランジスタのソースは、前記互いに異なるソース線に接続される不揮発性半導体メモリアレイ。 - 前記コントロールプレート線や前記ワード線は、前記コントロールプレート及び前記選択ゲートとそれぞれ同一の伝導物質で形成される請求項４１記載の不揮発性半導体メモリアレイ。
- 前記アレイのうち選択されていない不揮発性蓄積トランジスタ用選択ゲートには、０Ｖ電圧が印加、或いはフロートされ、選択された不揮発性蓄積トランジスタ用選択ゲートにはプログラミング時にＶＣＣ〜１０Ｖが、読出時にはＶＣＣ〜７Ｖが印加され、前記選択されたセルのコントロールプレートには、プログラミング時に−７Ｖ〜−１０Ｖが印加され、消去時には−１０Ｖ〜−５Ｖ、０Ｖ、そして、−１０〜−３Ｖのうち何れかが印加され、読出時には０〜７Ｖが印加され、前記選択された不揮発性蓄積トランジスタの前記共通ドレインには、プログラミング時に２Ｖ〜７Ｖ、読出時には０．５〜２Ｖが印加され、前記選択された不揮発性蓄積トランジスタ用選択トランジスタのソースにはプログラミング時にＶＳ（０Ｖ〜２Ｖ）、消去時にはＶＣＣ〜１０Ｖ、読出時にはＶＳが印加され、前記基板はＰ型基板である請求項４１記載の不揮発性半導体メモリアレイ。
- 選択された不揮発性蓄積トランジスタ用選択ゲートには、プログラミング時にＶＣＣ〜１０Ｖが、読出時にはＶＣＣ〜７Ｖが印加され、消去時には０Ｖ〜ＶＰＰ（ＶＣＣ〜１３Ｖ）が印加、或いはフロートされ、前記選択された不揮発性蓄積トランジスタのコントロールプレートには、プログラミング時に−７Ｖ〜１０Ｖ、消去時には−１３〜０Ｖ、読出時には０〜７Ｖが印加され、前記選択された不揮発性蓄積トランジスタの共通ドレインには、プログラミング時に１Ｖ〜６Ｖ、読出時には０．５〜２Ｖが印加され、前記選択された不揮発性蓄積トランジスタ用選択トランジスタのソースには、プログラミング時にＶＳ（０Ｖ〜２Ｖ）が、消去時にはＶＰＰが、読出時にはＶＳが印加され、前記基板は、Ｐ型基板、前記Ｐ型基板内に形成されたＮ型ウェル、前記Ｎ型ウェル内に形成されたＰ型ウェルを有するもので、前記Ｐ型基板には常に０Ｖが印加され、前記Ｐ型ウェルにはプログラミング時に−５〜０Ｖ、消去時にＶＰＰが印加され、前記Ｎ型ウェルにはプログラミング時には０Ｖ、消去時にはＶＰＰが印加される請求項４１記載の不揮発性半導体メモリアレイ。
- 表面内にアクティブ領域、及びフィールド領域を有する半導体基板と、
前記半導体基板上に形成された誘電体層と、
それぞれ前記基板内に形成されたソース、前記基板内に形成されたドレイン、前記アクティブ領域の上側で前記誘電体層上に形成された蓄積手段、及び前記蓄積手段上に形成されたコントロールゲートを有し、ここで、前記コントロールゲートは、少なくとも二つの単位で一体に形成された、少なくとも一つのコントロールプレート形態を有する少なくとも二つの不揮発性蓄積トランジスタと、
それぞれ前記基板内に形成されたソース、前記基板内に形成されたドレイン、及び前記ソースと前記ドレインとの間で前記誘電体層上に前記蓄積手段と隔離され形成された選択ゲートを有し、ここで、前記ドレインは、前記該当不揮発性蓄積トランジスタの前記ソースで、それぞれは前記該当不揮発性蓄積トランジスタの選択のために作動するように前記該当不揮発性蓄積トランジスタに連結される、少なくとも二つの選択トランジスタを備える不揮発性半導体メモリ。 - 前記誘電体層は、前記蓄積手段と前記半導体基板との間で第１厚さを有する第１領域と、前記選択ゲートと前記半導体基板との間で前記第１厚さと異なる第２厚さを有する第２領域と、を備える請求項４５記載の不揮発性半導体メモリ。
- 行方向に配列された複数個のビット線と、
列方向に配列された複数個のワード線と、
前記行方向に配列された複数個のソース線と、
前記行方向に配列された複数個のコントロールプレート線と、
前記線の間に形成された複数個の不揮発性メモリセルと、
ここで、各不揮発性メモリセルは、それぞれ基板内に形成されたソース、前記基板内に形成されたドレイン、前記基板上に形成された蓄積手段、及び前記蓄積手段上に形成されたコントロールゲートを有し、ここで、前記コントロールゲートは、少なくとも二つの単位で一体に形成された少なくとも一つのコントロールプレート形態を有する少なくとも二つの不揮発性蓄積トランジスタと、
それぞれソース、ドレイン、及び前記ソースと前記ドレインとの間で前記蓄積手段と隔離され形成された選択ゲートを有し、ここで、前記ドレインは、前記該当不揮発性蓄積トランジスタの前記ソースで、それぞれは前記該当不揮発性蓄積トランジスタの選択のために作動するように、前記該当不揮発性蓄積トランジスタに連結される少なくとも二つの選択トランジスタとを備え、ここで、前記各セルの選択ゲートは、前記該当する一つのワード線に共に接続され、前記セルのドレインは、前記互いに異なるビット線に接続され、前記各コントロールプレートは前記該当コントロールプレート線に接続され、前記セルの選択トランジスタのソースは、前記互いに異なるソース線に接続される不揮発性半導体メモリアレイ。 - 表面内にアクティブ領域及びフィールド領域を有する半導体基板と、
前記半導体基板上に形成された誘電体層と、
前記アクティブ内に形成された第１ソースと、
前記アクティブ領域内に前記第１ソースとの間に第１チャンネルを置いて形成された共通ドレインと、
前記アクティブ領域内に前記共通ドレインとの間に第２チャンネルを置いて形成された第２ソースと、
前記第１チャンネルの上側で前記誘電体層上に並んで形成された第１選択ゲート及び第１蓄積手段と、
前記第２チャンネルの上側で前記誘電体層上に並んで形成された第２蓄積手段及び第２選択ゲートと、
前記第１蓄積手段及び第２蓄積手段上に一体に形成されたコントロールプレートと、を備える不揮発性半導体メモリ。 - 前記コントロールプレートは、それの中央部分に前記共通ドレインをビット線にコンタクトさせるためのオープン領域を有する請求項４８記載の不揮発性半導体メモリ。
- 列方向に配列された複数個のビット線と、
行方向に配列された複数個のワード線と、
前記行方向に配列された複数個のソース線と、
前記行方向に配列された複数個のコントロールプレート線と、
前記線の間に形成された複数個の不揮発性メモリセルと、
ここで、各不揮発性メモリセルは、表面内にアクティブ領域及びフィールド領域を有する半導体基板と、
前記半導体基板上に形成された誘電体層と、
前記基板内に形成された第１ソースと、
前記アクティブ領域内に前記第１ソースとの間に第１チャンネルを置いて形成された共通ドレインと、
前記アクティブ領域内に前記共通ドレインとの間に第２チャンネルを置いて形成された第２ソースと、
前記第１チャンネルの上側で前記誘電体層上に並んで形成された第１選択ゲート及び第１蓄積手段と、
前記第２チャンネルの上側で前記誘電体層上に並んで形成された第２蓄積手段及び第２選択ゲートと、
前記第１蓄積手段及び第２蓄積手段上に一体に形成されたコントロールプレートとで構成され、
ここで、第１蓄積手段、前記共通ドレイン、及び前記コントロールプレートは、第１不揮発性蓄積トランジスタを構成し、前記第１ソース及び前記第１選択ゲートは、前記第１不揮発性蓄積トランジスタ用第１選択トランジスタを構成し、前記第２蓄積手段、前記共通ドレイン、及び前記コントロールプレートは第２不揮発性蓄積トランジスタを構成し、前記第２ソース及び前記第２選択ゲートは、前記第２不揮発性蓄積トランジスタ用第２選択トランジスタを構成し、
ここで、前記セルの選択ゲートは、互いに異なる該当ワード線に接続され、前記セルの共通ドレインは該当ビット線に接続され、前記コントロールプレートは、前記該当コントロールプレート線に接続され、前記セルの選択トランジスタのソースは、前記互いに異なるソース線に接続される不揮発性半導体メモリアレイ。 - プログラミング時に選択された共通ドレインには２〜８Ｖの電圧が印加され、選択された不揮発性トランジスタのコントロールプレートには−５〜１０Ｖの間の電圧が印加され、選択された選択トランジスタの選択ゲートには前記選択トランジスタのしきい値電圧（Ｖｔｈ）よりやや高い電圧が印加され、前記選択された選択トランジスタのソースには前記共通ドレイン電圧より低い０〜２Ｖの間の電圧が印加される請求項５０記載の不揮発性半導体メモリアレイ。
- 消去時には選択された選択トランジスタの選択ゲートに０Ｖが印加され、選択された不揮発性蓄積トランジスタのコントロールプレートには−１０〜−５Ｖ、または０Ｖが印加され、前記共通ドレインには０〜８Ｖまたは８〜−１３Ｖが印加される請求項５０記載の不揮発性半導体メモリアレイ。
- 消去時には選択された選択トランジスタの選択ゲートにはＶｃｃ〜２０Ｖの間の電圧が印加され、選択された不揮発性蓄積トランジスタのコントロールプレートには−８〜０Ｖの間の電圧が印加される請求項５０記載の不揮発性半導体メモリアレイ。
- 表面内にアクティブ領域及びフィールド領域を有する第１導電型半導体基板と、
前記アクティブ領域内に形成された前記第１導電型と、反対の第２導電型とを有する第１領域と、
前記第１領域と第１チャンネルとを隔てて形成された前記第２導電型を有する第２領域と、
前記第２領域と第２チャンネルとを隔てて形成された前記第２導電型を有する第３領域と、
前記第１チャンネル上で前記第２領域と少なくとも一部が重なるように形成された第１不揮発性蓄積手段と、
前記基板と前記第１不揮発性蓄積手段との間に形成された第１誘電体と、
前記第２チャンネル上で前記第２領域と少なくとも一部が重なるように形成された第２不揮発性蓄積手段と、
前記基板と前記第２不揮発性蓄積手段との間に形成された第２誘電体と、
前記第１チャンネル上で前記第１領域と少なくとも一部が重なるように形成された第１選択ゲートと、
前記第１選択ゲートと、前記基板との間に形成された第３誘電体と、
前記第１不揮発性蓄積手段と、前記第１選択ゲートとの間に形成された第４誘電体と、
前記第２チャンネル上で前記第３領域と少なくとも一部が重なるように形成された第２選択ゲートと、
前記第２選択ゲートと、前記基板との間に形成された第５誘電体と、
前記第２不揮発性蓄積手段と、前記第２選択ゲートとの間に形成された第６誘電体と、
前記第１不揮発性蓄積手段と、前記第２不揮発性蓄積手段との上に一体に形成されたコントロールプレートと、
前記コントロールプレートと、前記不揮発性蓄積手段との間に形成された第７誘電体と、を備える不揮発性半導体メモリ。 - 第１誘電体乃至第７誘電体のうち少なくとも二つは、互いに同一の物質及び厚さを有して形成されるか、或いは第１誘電体乃至第７誘電体のうち少なくとも二つは互いに異なる物質、及び厚さを有して形成される請求項５４記載の不揮発性半導体メモリ。
- 前記不揮発性蓄積手段はフローティングゲートである請求項５４記載の不揮発性半導体メモリ。
- 前記不揮発性蓄積手段は、窒化膜、または窒化膜と酸化膜との積層構造である請求項５４記載の不揮発性半導体メモリ。
- 前記第１導電型はＰ型であり、前記第１導電型と反対の前記第２導電型はＮ型である請求項５４記載の不揮発性半導体メモリ。
- 前記第１領域と前記第３領域はそれぞれソースであり、第２領域は共通ドレインである請求項５４記載の不揮発性半導体メモリ。
- 前記選択ゲートはポリシリコンで形成され、異方性食刻によるスペーサー形態を有する請求項５４記載の不揮発性半導体メモリ。
- 前記コントロールプレートは、ビット線と前記第２領域とのコンタクトのためのオープン領域を有する請求項５４記載の不揮発性半導体メモリ。
- 前記第１及び第２不揮発性蓄積手段の間に形成され、前記選択ゲートと同一の物質で形成され、前記第２領域と前記オープン領域を介して電気的にコンタクトし、前記不揮発性蓄積手段、及び前記コントロールプレートと電気的に絶縁されるプラグがさらに備えられる請求項６１記載の不揮発性半導体メモリ。
- 前記選択ゲートと前記プラグは、異方性食刻によって形成される請求項６２記載の不揮発性半導体メモリ。
- 前記コントロールプレートの側面に形成された絶縁スペーサーがさらに備えられる請求項５４記載の不揮発性半導体メモリ。
- 前記第１及び第２不揮発性蓄積手段の厚さは前記選択ゲートのそれよりさらに厚い請求項５４記載の不揮発性半導体メモリ。
- 前記選択ゲートの厚さは、前記各不揮発性蓄積手段のそれと、前記コントロールプレートのそれとの和よりさらに厚い請求項５４記載の不揮発性半導体メモリ。
- メモリセルアレイを形成するために、メモリセルの読出、消去、及びプログラミングのうち一つのための少なくとも一つの動作モードを有するメモリセルを第１及び第２方向に複数個備え、
前記各メモリセルは、コントロールゲートと蓄積ゲートを有する第１トランジスタと、選択ゲートを有する第２トランジスタを備え、隣接した一対のメモリセルは、前記第１トランジスタのコントロールゲートとしてプレート線を共有する不揮発性半導体メモリ素子。 - 前記蓄積ゲートは、ポリシリコン、メタル、シリサイド、強誘電体膜、及び誘電体のうち少なくとも一つを備える請求項６７記載の不揮発性半導体メモリ素子。
- 前記各メモリセルの第１トランジスタは、第１、第２電極をさらに備え、前記各メモリセルの第２トランジスタは、第１、第２電極を備え、前記第１トランジスタの第２電極は、第２トランジスタの第１電極に連結される請求項６７記載の不揮発性半導体メモリ素子。
- 前記選択ゲートに連結されたワード線、前記プレート線に連結されたコントロールプレート線、及び第１トランジスタの第１電極に連結された第１電極線が第１方向にさらに形成され、前記第２トランジスタの第２電極に連結されたビット線が第２方向にさらに形成される請求項６９記載の不揮発性半導体メモリ素子。
- 前記第２トランジスタの第２電極に連結されたビット線、前記プレート線に連結されたコントロールプレート線、及び前記第１トランジスタの第１電極に連結された第１電極線が第１方向にさらに形成され、前記選択ゲートに連結されたワード線が第２方向にさらに形成される請求項６９記載の不揮発性半導体メモリ素子。
- 前記選択ゲートに連結されたワード線、前記プレート線に連結されたコントロールプレート線、及び前記第２トランジスタの第２電極に連結された第１電極線が第１方向にさらに形成され、前記第１トランジスタの第１電極に連結されたビット線が第２方向にさらに形成される請求項６９記載の不揮発性半導体メモリ素子。
- 前記各メモリセルの第１トランジスタは第１、第２電極をさらに備え、前記各メモリセルの第２トランジスタは第１、第２電極を備え、前記第１トランジスタの第２電極は第２トランジスタの第１電極に連結され、一対の隣接したメモリセルで第１トランジスタの第１電極は互いに連結される請求項６７記載の不揮発性半導体メモリ素子。
- 前記コントロールゲートと、蓄積ゲートは、分割ゲート構造で形成される請求項６７記載の不揮発性半導体メモリ素子。
- 前記第２トランジスタは第１電極を備え、前記第１トランジスタは第２電極を備え、前記第１電極に連結されたソース線、前記選択ゲートに連結されたワード線、前記プレート線に連結されたコントロールプレート線が第１方向にさらに形成され、前記第１トランジスタの第２電極に連結されたビット線が第２方向にさらに形成される請求項７４記載の不揮発性半導体メモリ素子。
- 一対の隣接したメモリセル内の第１トランジスタの第２電極は互いに連結される請求項７５記載の不揮発性半導体メモリ素子。
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