JP5164053B2 - 複数層のドーピング層を有する電荷トラップメモリセルとこれを利用したメモリアレイ及びその動作方法 - Google Patents

Description

本発明は、フラッシュメモリセルの構造、より詳しくは、アクティブ領域に複数層のドーピング層を有する電荷トラップメモリセルの構造及びその製造方法と動作方法、並びに前記メモリセルを利用したメモリアレイ及びその動作方法に関する。

フラッシュメモリは、数十又は数百バイト以上のブロック単位でデータを消去し、バイト又はページ単位で記録できる半導体不揮発性メモリの一種であり、セル単位で消去と記録が可能なＥＥＰＲＯＭと区別される。

一方、半導体不揮発性メモリは、携帯電荷、ＰＤＡ、ＭＰ３プレーヤー、ＵＳＢドライブ等、現代モバイル及びマルチメディアコンピューティング環境の拡張と、より多くの情報の携帯を可能にする保存装置の必要性により、その重要性が益々大きくなっている。従って、フラッシュメモリに対する需要は急増しつつあり、それに伴うセルサイズの縮小化と低電力、高速動作等が引き続き要求されている。

商用されているフラッシュメモリは、単位セルの配列（ａｒｒａｙ）形態によってＮＯＲ型とＮＡＮＤ型に分類されている。即ち、フラッシュメモリには、ビットライン（ｂｉｔｌｉｎｅ）とソースライン（ｓｏｕｒｃｅ ｌｉｎｅ）にセルが並列に連結されたＮＯＲ型と直列に連結されたＮＡＮＤ型がある。ＮＯＲ型フラッシュメモリは、マイクロプロセッサやマイクロコントローラを実行させるためのプログラムやオペレーティングシステム（ｏｐｅｒａｔｉｎｇｓｙｓｔｅｍ）を保存するためのコード保存（ｃｏｄｅ ｓｔｏｒａｇｅ）用として主に用いられ、ＮＡＮＤ型フラッシュメモリは、イメージ、音楽、その他の音声資料ファイルを保存するためのデータ保存（ｄａｔａｓｔｏｒａｇｅ）用として主に用いられる。

高容量、低電力及び高速フラッシュメモリを具現するためには、核心となるメモリセルの開発が必須的に要求されてきた。

しかし、図１のような従来のフローティングゲート形態のフラッシュメモリセル（ＦＬＯＴＯＸ：Ｆｌｏａｔｉｎｇ−Ｇａｔｅ−Ｔｕｎｎｅｌｉｎｇ−Ｏｘｉｄｅ）は、構造上の限界によりナノメートルの領域になるにつれて素子の縮小化に困難を強いられている。これは、セル間の間隔が縮まるにつれてフローティングゲートのカップリングによる相互間の干渉現象が深化されることによる結果である。

従って、最近では製造工程を単純化させてカップリングの影響をほぼ受けない構造として、図２のようなＭＯＳＦＥＴ構造でゲート酸化膜内に電荷トラップ層（ｃｈａｒｇｅｔｒａｐ ｌａｙｅｒ）の役割をする多重誘電層を挿入した形態の電荷トラップメモリ素子が次世代フラッシュメモリセルとして浮上している。代表的なものとしてＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ―Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ―Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）、ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ―Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）等があるが、これはいずれも多重誘電層の窒化膜内に存在する多量のディップレベルトラップ（ｄｅｅｐｌｅｖｅｌ ｔｒａｐ）を利用している。

ところが、従来の電荷トラップメモリ素子は、前記フローティングゲートメモリセル（ＦＬＯＴＯＸセル）と同様に、一般的にＮＭＯＳ形態で製作されてきた。したがって、プログラムのために多重誘電層の窒化膜内に電子を注入させる手段として、チャンネルのホットエレクトロン注入方式（ＣＨＥ：ＣｈａｎｎｅｌＨｏｔ−Ｅｌｅｃｔｒｏｎ注入方式）やＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング方式が利用された。

前記ＣＨＥ注入方式でプログラムする場合、窒化膜層の隔離されたトラップ特性により、注入された電子が窒化膜内で水平的に殆ど移動せず、電子が注入されたドレイン又はソースの上段付近に集中的に分布されてその状態を維持するようになるが、この特性を利用して一つのセル内に二つのビットを保存する手段としても利用された。このような例としてＮＯＲフラッシュメモリとして分類されるＮＲＯＭ^ＴＭ又はＭｉｒｒｏｒＢｉｔ^ＴＭという名前のバーチャル・グラウンド・アレイ（ＶｉｒｔｕａｌＧｒｏｕｎｄ Ａｒｒａｙ）で成功的に用いられたことがある。

しかし、前記ＣＨＥ注入方式は、プログラムのためにチャンネルに大きい値の水平的電界を必要とするので、ソースとドレインにそれぞれ異なる電圧を自由に印加できなければならず（非特許文献１：ＩＥＥＥＥｌｅｃ． Ｄｅｖ． Ｌｅｔｔ．， ｖｏｌ． ２１， ｐｐ． ５４３−５４５， ２０００）、チャンネルスケールダウン時にトラップされた電子間の干渉と電子らの隣接トラップ領域への移動等でスケーリングダウンに一定の限界があり、またインジェクション効率が劣り、電力消耗が大きいという問題点等が提起されてきた（非特許文献２：Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖ．， ｖｏｌ． ４９， ｎｏ． １１， ｐｐ． １９３９−１９４６， ２００２）。

そして、従来の電荷トラップメモリセルは、フローティングゲートが必要なく、ＭＯＳＦＥＴ構造において、誘電膜の構成のみを変えればよい構造的な単純さにより製造工程上の大きな利点があるが、プログラム動作を通じて注入された電子を消去するには大きな困難を伴うという決定的な短所が存在する。即ち、窒化膜内に存在する深いトラップは、一旦注入された電子が抜け出さないように防ぐ役割をすることによって、電荷保有（ｒｅｔｅｎｔｉｏｎ）特性は改善される効果をもたらすが、イレースにおいては動作電圧を大きく上昇させる結果をもたらす。

ところが、大きなネガティブバイアスの条件がゲートに掛かる場合、窒化膜の深いトラップ内の電子は、うまく放出されないことにより、チャンネルでホールがＦ−Ｎトンネリングを通じて注入され、既にプログラムされた電子と再結合することによって、イレース動作が行われるというメカニズムが一般的に受け止められている。しかし、同一の条件でホールのＦ−Ｎトンネリングの電流は、電子に比べてその値が極めて小さい。そして、誘電体を電荷保存所として利用する電荷トラップメモリは、導体概念のフローティングゲートを用いるＦＬＯＴＯＸセルに比べてカップリング比率（ｃｏｕｐｌｉｎｇｒａｔｉｏ）が非常に小さいので、印加されたゲート電圧をトンネリング酸化膜に集中させるのに根本的な限界がある。従って、このような二つの要因（低いホールトンネリングの電流とカップリング比率）のため、厳しいネガティブゲート電圧においては、むしろゲートから図３のように、電子がトンネリングされて渡ってくるバック−トンネリング（Ｂａｃｋ−ｔｕｎｎｅｌｉｎｇ）効果が発生するようになり、イレース速度は大きく低下され、閾値電圧の原状態への復旧は、一定の水準に留まる結果をもたらす問題点があった。

結局、電荷トラップメモリの真の商業化のためには、前記のような不安定なイレース問題を必ず克服しなければならない。

現在、その方法の一つとして、前記セル当たり２ビットの保存方式であるＮＲＯＭ^ＴＭ電荷トラップメモリにおいては、ホットホール（ｈｏｔｈｏｌｅ）注入方式を通じてイレース問題を解決している。この方法は、図４のように、ＮＭＯＳ構造でソース又はドレインとボディーとの間に逆バイアスで大きな負電圧を印加した場合、ゲートの下のソース又はドレインのＮ^＋領域は、表面で反転（ｉｎｖｅｒｓｉｏｎ）されてホールが誘導される効果をもたらす。このとき、部分的に形成されたＮ^＋−Ｐ^＋接合領域には大きな電界が掛かるようになり、これによりバンド間トンネリング（ｂａｎｄ−ｔｏ−ｂａｎｄｔｕｎｎｅｌｉｎｇ）現象が起こる。その後、チャンネル側に抜け出すホールは、ソース又はドレインとボディーとの間に掛かった電圧により更に加速され、このうち十分な運動量を持つホットホールは、ゲート電圧の助けを受けて窒化膜層により容易に注入するようになる。このような方式のホットホールは、Ｆ−Ｎトンネリングされたホールより極めて大きいエネルギーを持つようになり、ホールの重い重量と高いトンネリング障壁にも拘わらず、効果的に窒化膜に注入が可能になる。

しかし、前記のようなホットホール注入方式でイレース動作を起こすためには、ゲート、ボディー電圧だけでなく、ソースとドレインバイアスも一定の値に保つようにしなければならない。ところが、ＮＡＮＤ方式のアレイにおいては、このような方法を適用することができないという決定的な問題点がある。何故ならば、従来のＮＭＯＳ形態のメモリセルに、前記のようにホットホール注入方式でイレース動作をするために、ゲートに強い負電圧を掛ける場合、チャンネルはアキュミュレーションモード（ａｃｃｕｍｕｌａｔｉｏｎｍｏｄｅ）で消されるようになり、通常的なナンドアレイのビットライン（Ｂｉｔ ｌｉｎｅ）から供給される電圧を直列に連結された各セルのソース及びドレインに効果的に伝達できないためである。

従って、プログラムとイレースをいずれもＦ−Ｎトンネリング方式で行わざるをえないＮＡＮＤ型フラッシュメモリにおいては、決定的に前記のようなバック−トンネリング効果によるイレース速度の問題が発生し、電荷トラップメモリの商業化が遅延される一番大きな原因であった。

一方、ホットホール注入方式でないＦ−Ｎトンネリング方式を利用し、前記イレース速度の問題を改善するために、今まで多様な試みがあった。

その１つとして、電荷トラップメモリセルのゲートをＮ^＋でないＰ^＋をドーピングしたポリシリコンを用いることによって、ゲートと窒化膜の間のトンネリング障壁を高め、バック−トンネリング効果を減らそうとするライジンガー（Ｒｅｉｓｉｎｇｅｒ）等による試みがあったが（非特許文献３：Ｄｉｇ．Ｓｙｍｐ． ＶＬＳＩ Ｔｅｃｈ．， １９９７， ｐｐ． １１３−１１４）、ゲート（ワードライン）に厳しいネガティブ（ｎｅｇａｔｉｖｅ）電圧が印加される場合には、結局ゲートのバレンスバンド（ｖａｌｅｎｃｅｂａｎｄ）電子がトンネリングされ、窒化膜に渡ってくるようになり、イレース速度の改善には一定の限界があった。

また他の方法として、図２のブロッキング酸化膜（ＢｌｏｃｋｉｎｇＯｘｉｄｅ）を高誘電率の物質（例えば、Ａｌ_２Ｏ_３）で代替し、ブロッキング層の静電容量を増加させることによって、電界がトンネル酸化膜に集中するようにする方法（非特許文献４：Ｅｘｔ．Ａｂｓｔ． Ｉｎｔ’ｌ Ｃｏｎｆ．Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖ． Ｍａｔｅｒｉａｌｓ， ２００２，ｐｐ． １６２−１６３）、ゲートをポリシリコンの代わりにＴａＮ金属を用いて構成し（ＴＡＮＯＳ構造）、ゲートのトンネリング障壁を高めることによって、バック−トンネリングを抑制し、イレース速度を更に改善する方法（非特許文献５：Ｔｅｃｈ．Ｄｉｇ． Ｉｎｔ’ｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖ． Ｍｅｅｔ．， ２００３， ｐｐ． ６１３−６１６）がある。しかし、高誘電率の物質や金属ゲートは、通常のシリコンＣＭＯＳ工程技術に比べて安定性が大きく劣るだけでなく、ＴＡＮＯＳ構造で一定の厚さ以上のトンネル酸化膜を適用するのは難しいため、電荷保有（ｒｅｔｅｎｔｉｏｎ）特性の脆弱さを克服するのが難しいという問題点があった。
ＩＥＥＥＥｌｅｃ． Ｄｅｖ． Ｌｅｔｔ．， ｖｏｌ． ２１， ｐｐ． ５４３−５４５， ２０００ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖ．， ｖｏｌ． ４９， ｎｏ． １１， ｐｐ． １９３９−１９４６， ２００２ Ｄｉｇ．Ｓｙｍｐ． ＶＬＳＩ Ｔｅｃｈ．， １９９７， ｐｐ． １１３−１１４ Ｅｘｔ．Ａｂｓｔ． Ｉｎｔ’ｌ Ｃｏｎｆ．Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖ． Ｍａｔｅｒｉａｌｓ， ２００２，ｐｐ． １６２−１６３ Ｔｅｃｈ．Ｄｉｇ． Ｉｎｔ’ｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖ． Ｍｅｅｔ．， ２００３， ｐｐ． ６１３−６１６

従って、本発明は、前記のような従来技術の問題点を解決すべく、新たな構造のＰＭＯＳ型電荷トラップメモリセルを提案し、前記新たな構造の電荷トラップメモリセルを製造する方法と共に、セルを駆動する新規のメカニズム（ｍｅｃｈａｎｉｓｍ）を提供することにその目的がある。

また、前記新規の構造の電荷トラップメモリセルを利用したＮＡＮＤ型フラッシュメモリアレイ及びその動作方法を提供することにその目的がある。

更に、前記新たな構造の電荷トラップメモリセルを利用したＮＯＲ型フラッシュメモリアレイ及びその動作方法を提供することにその目的がある。

前記目的を達成するために、本発明に係る電荷トラップメモリセルの構造は、アクティブ領域とフィールド領域を有する半導体基板と、前記アクティブ領域の上部に形成されたゲートと、前記ゲートに隣接し、互いに離隔されて前記アクティブ領域に形成されたソース領域及びドレイン領域と、前記ゲートと基板のアクティブ領域との間に電荷トラップ層を含む多重誘電層とを備えた電荷トラップメモリセルにおいて、前記ソース領域及びドレイン領域は、Ｐ型不純物がドーピングされており、前記アクティブ領域は、前記ソース／ドレイン領域とＰＮ接合を成すように、Ｎ型不純物でドーピングされて形成されたトンネリング発生誘導層を含む複数層のドーピング層から形成され、前記トンネリング誘導層は、半導体基板に形成されたＮ型ウェル（ｗｅｌｌ）の内部にあり、前記アクティブ領域は、半導体基板に形成されたＮ型ウェル（ｗｅｌｌ）の内部の前記トンネリング発生誘導層の下段にＮ型不純物で前記ソース／ドレイン領域の下に深く且つ広くドーピングされて形成されたアバランシュ発生誘導層を更に含んでいることを特徴とする。

また、本発明に係る電荷トラップメモリセルの製造方法は、半導体基板にＮ型ウェル（ｗｅｌｌ）を形成するステップと、前記Ｎ型ウェルの内部に複数層のドーピング層を形成するステップと、前記半導体基板に電荷トラップ層を有する多重誘電層を形成するステップと、前記多重誘電層上にゲート電極を形成するステップと、前記ゲート電極の両側に隣接した前記半導体基板にＰ型のソース／ドレインを形成するステップとを含み、前記Ｎ型ウェル（ｗｅｌｌ）を形成するステップでは、前記基板にＰ ^＋ 又はＡｓ ^＋ でイオン注入し、
前記複数層のドーピング層を形成するステップは、前記基板にＡｓ ^＋ 又はＳｂ ^＋ をイオン注入し、前記Ｎ型ウェル（ｗｅｌｌ）の内部にトンネリング発生誘導層を形成するステップと、前記基板にＢＦ ^２＋ 又はＩｎ ^＋ をイオン注入し、前記トンネリング発生誘導層の上部の基板表面に閾値電圧調節層を形成するステップとを含み、前記複数層のドーピング層を形成するステップは、前記トンネリング発生誘導層を形成するステップ以前に、前記基板にＰ ^＋ 又はＡｓ ^＋ をイオン注入してアバランシュ発生誘導層を形成するステップを更に含むことを特徴とする。

そして、本発明に係る電荷トラップメモリセルの動作方法は、Ｐ型不純物でドーピングされたソース／ドレイン領域と、前記ソース／ドレイン領域とＰＮ接合を成すように、半導体基板のＮ型ウェル（ｗｅｌｌ）の内部にＮ型不純物でドーピングされて形成されたトンネリング発生誘導層を含んでいるアクティブ領域と、前記アクティブ領域の上部に形成されたゲートと、前記ゲートと基板のアクティブ領域との間に電荷トラップ層を含む多重誘電層を備える電荷トラップメモリセルについて、前記ソース領域、ドレイン領域、ゲート及び基板のアクティブ領域のそれぞれに所定のバイアス（ｂｉａｓ）電圧を印加することによって、前記トンネリング発生誘導層からバンド−ツー−バンド（ｂａｎｄ−ｔｏ−ｂａｎｄ）でトンネリングされた電子を前記Ｎ型ウェル（ｗｅｌｌ）の深い空乏（ｄｅｅｐｄｅｐｌｅｔｉｏｎ）領域で加速してアバランシュ現象を発生させ、前記アバランシュ現象で生成されたホール（ｈｏｌｅ）を更に前記Ｎ型ウェル（ｗｅｌｌ）の深い空乏領域から基板表面の方向へ加速させてホットホール（ｈｏｔｈｏｌｅ）とし、ゲート電界の助けを受け（ｇａｔｅ ｆｉｅｌｄ ｅｎｈａｎｃｅｄ）、前記多重誘電層にホットホールを注入させる方式でプログラムすることを特徴とする。

そして、本発明に係るナンドフラッシュメモリアレイは、一つ以上のビットライン（ｂｉｔｌｉｎｅ）を有し、前記各ビットラインに第１の選択トランジスタ、複数の電荷トラップメモリセル及び第２の選択トランジスタが、互いにソース／ドレインが連結されるように直列連結され、前記第２の選択トランジスタのソースが、前記ビットラインと垂直配列された共通ソースラインに電気的に連結され、前記第１の選択トランジスタのゲート及び第２の選択トランジスタのゲートが、前記ビットラインと交差するように配列された第１の選択ゲートライン及び第２の選択ゲートラインにそれぞれ電気的に連結され、前記複数の電荷トラップメモリセルのゲートが、前記ビットラインと交差するように配列された複数のワードライン（ｗｏｒｄｌｉｎｅ）にそれぞれ電気的に連結されたナンド（ＮＡＮＤ）型フラッシュメモリアレイにおいて、前記電荷トラップメモリセルは、半導体基板と、前記基板にＮ型のトンネリング発生誘導層を含む複数層のドーピング層から形成されたアクティブ領域と、前記アクティブ領域の上部に形成されたゲートと、前記ゲートに隣接して一定の距離で離隔され、前記アクティブ領域にＰ型不純物がドーピングされて形成されたソース領域及びドレイン領域と、前記ゲートと基板のアクティブ領域の間に電荷トラップ層を含む多重誘電層を備えた電荷トラップメモリセルであり、前記電荷トラップメモリセルのトンネリング誘導層は、半導体基板に形成されたＮ型ウェル（ｗｅｌｌ）の内部にあり、前記電荷トラップメモリセルのアクティブ領域は、半導体基板に形成されたＮ型ウェル（ｗｅｌｌ）の内部の前記トンネリング発生誘導層の下段にＮ型不純物で前記ソース／ドレイン領域の下に深く且つ広くドーピングされて形成されたアバランシュ発生誘導層を更に含んでいることを特徴とする。

そして、本発明に係るナンド型フラッシュメモリアレイを動作させる方法は、図１７のように、前記各ビットラインＢＬ１、ＢＬ２、複数のワードラインＷＬ１、ＷＬ２、共通ソースラインＳＬ、第１の選択ゲートラインＳＧ１、第２の選択ゲートラインＳＧ２、及び複数の電荷トラップメモリセル（セルＡ、セルＢ、セルＣ等）のアクティブ領域（図示せず）のそれぞれに所定のバイアス（ｂｉａｓ）電圧を印加することによって、前記複数の電荷トラップメモリセルのうち、特定のセル（セルＢ）のみ選択し、前記選択された特定の電荷トラップメモリセル（セルＢ）のトンネリング発生誘導層からバンド−ツー−バンド（ｂａｎｄ−ｔｏ−ｂａｎｄ）でトンネリングされた電子をＮ型ウェル（ｗｅｌｌ）の深い空乏（ｄｅｅｐｄｅｐｌｅｔｉｏｎ）領域で加速してアバランシュ現象を発生させ、前記アバランシュ現象で生成されたホール（ｈｏｌｅ）を更に前記Ｎ型ウェル（ｗｅｌｌ）の深い空乏領域から基板表面の方向へ加速させてホットホール（ｈｏｔｈｏｌｅ）とし、ゲート電界の助けを受け（ｇａｔｅ ｆｉｅｌｄ ｅｎｈａｎｃｅｄ）、前記特定の電荷トラップメモリセル（セルＢ）の多重誘電層にホットホールを注入させる方式でプログラムし、前記バイアス（ｂｉａｓ）電圧の条件を変えて、ファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍｔｕｎｎｅｌｉｎｇ）で前記アクティブ領域のチャンネルから電子を前記多重誘電層に注入させる方式で特定のブロックの電荷トラップメモリセルらを一度にイレースすることを特徴とする。

そして、本発明に係るノア型フラッシュメモリアレイは、一つ以上のビットライン（ｂｉｔｌｉｎｅ）を有し、前記各ビットラインに複数の電荷トラップメモリセルのドレインが電気的に連結され、前記複数の電荷トラップメモリセルのゲートが、前記ビットラインと交差するように配列された複数のワードライン（ｗｏｒｄｌｉｎｅ）にそれぞれ電気的に連結され、前記複数の電荷トラップメモリセルのソースが、前記ビットラインと交差するように配列された複数のソースラインにそれぞれ電気的に連結されたノア（ＮＯＲ）型フラッシュメモリアレイにおいて、前記電荷トラップメモリセルは、半導体基板と、前記基板にＮ型のトンネリング発生誘導層を含む複数層のドーピング層から形成されたアクティブ領域と、前記アクティブ領域の上部に形成されたゲートと、前記ゲートに隣接して一定の距離で離隔され、前記アクティブ領域にＰ型不純物がドーピングされて形成されたソース領域及びドレイン領域と、前記ゲートと基板のアクティブ領域との間に電荷トラップ層を含む多重誘電層を備えた電荷トラップメモリセルであり、前記電荷トラップメモリセルのトンネリング誘導層は、半導体基板に形成されたＮ型ウェル（ｗｅｌｌ）の内部にあり、前記電荷トラップメモリセルのアクティブ領域は、半導体基板に形成されたＮ型ウェル（ｗｅｌｌ）の内部の前記トンネリング発生誘導層の下段にＮ型不純物で前記ソース／ドレイン領域の下に深く且つ広くドーピングされて形成されたアバランシュ発生誘導層を更に含んでいることを特徴とする。

そして、本発明に係るノア型フラッシュメモリアレイを動作させる方法は、図１８のように、前記各ビットラインＢＬ１、ＢＬ２、複数のワードラインＷＬ１、ＷＬ２、複数のソースラインＳＬ１、ＳＬ２、及び複数の電荷トラップメモリセル（セル１、セル２、セル３等）のアクティブ領域（図示せず）のそれぞれに所定のバイアス（ｂｉａｓ）電圧を印加することによって、前記複数の電荷トラップメモリセルのうち、特定のセル（セル２）のみ選択し、前記選択された特定の電荷トラップメモリセル（セル２）のトンネリング発生誘導層からバンド−ツー−バンド（ｂａｎｄ−ｔｏ−ｂａｎｄ）でトンネリングされた電子を前記Ｎ型ウェル（ｗｅｌｌ）の深い空乏（ｄｅｅｐｄｅｐｌｅｔｉｏｎ）領域で加速してアバランシュ現象を発生させ、前記アバランシュ現象で生成されたホール（ｈｏｌｅ）を更に前記Ｎ型ウェル（ｗｅｌｌ）の深い空乏領域から基板表面の方向へ加速させてホットホール（ｈｏｔｈｏｌｅ）とし、ゲート電界の助けを受け（ｇａｔｅ ｆｉｅｌｄ ｅｎｈａｎｃｅｄ）、前記特定の電荷トラップメモリセル（セル２）の多重誘電層にホットホールを注入させる方式でプログラムし、前記バイアス（ｂｉａｓ）電圧の条件を変えて、ファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍｔｕｎｎｅｌｉｎｇ）で前記アクティブ領域のチャンネルから電子を前記多重誘電層に注入させる方式で特定のブロックの電荷トラップメモリセルらを一度にイレースすることを特徴とする。

以上のように、本発明に係るメモリセルは、従来のＰ^＋のソース／ドレインの形成時に主に用いるホウ素（Ｂ）の拡散による素子の縮小化の困難、ボディードーピングを高めた場合に発生するソース／ドレインとボディー接合部分における大きな漏れ電流が発生する問題等があって敬遠してきたＰＭＯＳＦＥＴ構造を利用し、前記ホウ素拡散の問題は、基板に高濃度のＮ型トンネリング発生誘導層を形成して解消し、前記高濃度のトンネリング発生誘導層に起因してソース／ドレインとボディー接合部分で発生する大きな漏れ電流については逆にこれを利用して、アバランシュ現象を起こすソースとして活用した点に大きな特徴がある。

また、チャンネルの下に高濃度のＮ型トンネリング発生誘導層を配置し、前記ソース／ドレインのドーパント（ｄｏｐａｎｔ）拡散を防ぐだけでなく、チャンネルの電気的パンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）及び短チャンネル効果（ｓｈｏｒｔｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を防ぎ、ＰＭＯＳＦＥＴ構造ではあるが、希望する大きさまでセルを縮小して形成することができる卓越した効果がある（本発明の実施例においては、ゲート長が５０ｎｍである場合にもセルの正常動作を確認した）。

そして、ホットホールのインジェクション方式でプログラムすることによって、インジェクション効率を高め、セル駆動時の電力消耗を画期的に低め、イレース時にはチャンネルにある電子をＦ−Ｎトンネリングで窒素物層に注入する方式を採択し、従来のイレース速度の問題を根本的に解決した。

ひいては、ナンド型フラッシュメモリアレイに用いることができる従来の電荷トラップメモリセルは、プログラム（電子注入）とイレース（ホール注入）において、いずれもＦ−Ｎトンネリング方式を利用することに比べて、本発明に用いられるセルは、プログラム時はホットホール注入方式を利用し、イレース時にはＦ−Ｎトンネリング方式を利用して電子を注入することによって、プログラムとイレースの両方とも飛躍的な速度改善の効果がある。

従って、本発明により、結局イレース速度の問題とセル駆動時の電力消耗の問題を解決し、セルの縮小化が幾らでも可能となり、高集積で大容量を有する高速ＮＡＮＤ型フラッシュメモリ及びＮＯＲ型フラッシュメモリを具現することができるようになった。

更に、本発明は、通常のＣＭＯＳ工程をそのまま利用することができるので、前記メモリアレイだけでなく、ロジック等のシステムを構成する様々な機能ブロックを一つのチップに集積させてなるシステムオンチップ（Ｓｙｓｔｅｍｏｎ Ｃｈｉｐ：ＳｏＣ）を具現することにも大きく寄与することができる。

以下、添付の図面を参照とし、本発明の好ましい実施形態について詳細に説明する。ここで説明する実施形態は、本発明の技術的思想をより理解しやすいようにしたものに過ぎず、これにより特許請求の範囲を限定的に解釈することは不当である。

先ず、本発明に係る電荷トラップメモリセルの構造に関する実施形態を詳細に説明すれば、次のとおりである。

［メモリセルの構造に関する第１の実施形態］
本発明の電荷トラップメモリセルの構造は、図５のように、従来の電荷トラップメモリセルの構造において、半導体基板１０としてＮ型基板を用いて、前記基板１０に３層のドーピング層２０を形成してアクティブ領域とし、ソース／ドレイン領域３０をＰ型不純物のドーピングにより形成したＰＭＯＳ構造である。

ここで、３層のドーピング層２０は、基板の上部から閾値電圧調節層２２、トンネリング発生誘導層２４及びアバランシュ発生誘導層２６から構成される。閾値電圧調節層２２は、Ｐ型不純物で基板の上段に薄くドーピングして形成される層であり、本発明を具現するのに必須的になければならないものではないものの、他の２層、即ちトンネリング発生誘導層２４とアバランシュ発生誘導層２６の形成において、チャンネルが形成される部分に高い濃度のＮ型不純物が注入されてセルの閾値電圧を高める結果をもたらし、セルの駆動（プログラム、イレース及びリード）時に問題を発生させる可能性があるため、これを防止して適切な初期閾値電圧を維持するために、補充的に形成するドーピング層である。

そして、アバランシュ発生誘導層２６は、Ｎ型不純物で前記ソース／ドレイン領域３０の下に深く且つ広くドーピングして形成される層であり、図５のように、所定の逆バイアスが印加される場合、深い空乏（ｄｅｅｐｄｅｐｌｅｔｉｏｎ）を形成し、ソース／ドレイン領域３０とトンネリング発生誘導層２４の接合、即ちＰＮ接合部分でバンド−ツー−バンド（ｂａｎｄ−ｔｏ−ｂａｎｄ）トンネリングされた電子を加速させてアバランシュ現象を発生させ、アバランシュ現象で生成されたホールを更に反対方向に加速させる層であるので、本発明を具現するのに必須的になければならないドーピング層である。ここで、前記のようにアバランシュ現象を発生させてホールを適切に加速させるために、前記Ｎ型不純物のピークドーピング濃度を調節しなければならないが、これを５×１０^１７／ｃｍ^３以上とすることが好ましい。アバランシュ発生誘導層２６のＮ型不純物の濃度が一定の水準に満たなかった場合（図７）と、Ｎ型不純物の濃度が一定の水準以上となった場合（図８）は、セルのプログラムの駆動時に決定的に影響を与える。

そして、トンネリング発生誘導層２４は、前記閾値電圧調節層２２とアバランシュ発生誘導層２６の間に形成されているドーピング層であり、前記アバランシュ発生誘導層２６の不純物と同じか又はより重いＮ型不純物で前記ソース／ドレイン領域３０とＰＮ接合を成すようにドーピングされて形成された層である。このトンネリング発生誘導層２４もまた、前記ＰＮ接合部分で電子をバンド−ツー−バンド（ｂａｎｄ−ｔｏ−ｂａｎｄ）トンネリングさせるための層であるので、本発明を具現するのに必須的になければならないドーピング層である。ここでも、前記のようなバンド−ツー−バンドトンネリングが起こるようにするためには、前記Ｎ型不純物のピークドーピング濃度は、１×１０^１８／ｃｍ^３以上とすることが好ましい。

前記３層のドーピング層２０を具現するに当たって、閾値電圧調節層２２のＰ型不純物は、ホウ素（Ｂ）又はインジウム（Ｉｎ）とし、アバランシュ発生誘導層２６のＮ型不純物は、リン（Ｐ）又はヒ素（Ａｓ）とし、トンネリング発生誘導層２４のＮ型不純物は、前記アバランシュ発生誘導層の不純物がリン（Ｐ）である場合には、ヒ素（Ａｓ）又はアンチモン（Ｓｂ）とし、前記アバランシュ発生誘導層の不純物がヒ素（Ａｓ）である場合には、アンチモン（Ｓｂ）とすることができる。

より具体的に、閾値電圧調節層２２のＰ型不純物はホウ素（Ｂ）とし、アバランシュ発生誘導層２６のＮ型不純物はヒ素（Ａｓ）とし、トンネリング発生誘導層２４のＮ型不純物はアンチモン（Ｓｂ）とし、前記３層のドーピング層２０を具現した後、ＳＩＭＳ分析した結果は図９のとおりである。

そして、前記ゲートは、ＴａＮ等の金属から形成することもできるが、通常のＣＭＯＳ工程をそのまま従うためには、不純物がドーピングされたポリシリコンとすることが好ましい。特に、メモリセルの製造工程を顧慮すれば、ソース／ドレイン領域３０の形成とゲートの不純物のドーピングが同時に行われるようにすることが工程単価を安くすることになるので、ポリシリコンからなるゲートにドーピングされる不純物はＰ型とすることがより好ましい。

［メモリセルの構造に関する第２の実施形態］
本発明の電荷トラップメモリセルの構造に関する他の実施形態として、図１０のように、従来の電荷トラップメモリセルの構造において、半導体基板１０にＮ型ウェル（ｗｅｌｌ）１２を形成し、前記Ｎ型ウェル（ｗｅｌｌ）１２の内部に３層のドーピング層２０を形成してアクティブ領域とし、ソース／ドレイン領域３０は、Ｐ型不純物をドーピングしたＰＭＯＳ構造とすることができる。

ここでも、３層のドーピング層２０は、基板の上部から閾値電圧調節層２２、トンネリング発生誘導層２４及びアバランシュ発生誘導層２６から構成され、各層に関する説明及びゲートに関する説明は、前記セル構造に関する第１の実施形態と同様である。

そして、前記半導体基板１０は、Ｐ型基板が用いられたが、これに限定されない。

［メモリセルの構造に関する第３の実施形態］
本発明の電荷トラップメモリセルの構造に関するまた他の実施形態として、図１１のように、従来の電荷トラップメモリセルの構造で、半導体基板１０にＮ型ウェル（ｗｅｌｌ）１２を形成し、前記Ｎ型ウェル（ｗｅｌｌ）１２の内部に２層のドーピング層２０を形成してアクティブ領域とし、ソース／ドレイン領域３０は、Ｐ型不純物をドーピングしたＰＭＯＳ構造とすることができる。

ここで、２層のドーピング層２０は、基板の上部から閾値電圧調節層２２、トンネリング発生誘導層２４から構成され、各層に関する説明及びゲートに関する説明は、前記セル構造に関する第１の実施形態と同様である。

前記Ｎ型ウェル（ｗｅｌｌ）１２に所定の逆バイアスが印加される場合にも、前記セルの構造に関する第１、２の実施形態と同様に、図６のように、深い空乏（ｄｅｅｐｄｅｐｌｅｔｉｏｎ）が形成され、本実施形態においては、結局Ｎ型ウェル（ｗｅｌｌ）が前記の各実施形態におけるアバランシュ発生誘導層の機能をすることになる。

従って、Ｎ型ウェル（ｗｅｌｌ）不純物のピークドーピング濃度は、アバランシュ発生誘導層の機能をするように、５×１０^１７／ｃｍ^３以上とすることが好ましい。

そして、前記半導体基板１０も、Ｐ型基板が用いられたが、これに限定されない。

次は、本発明の電荷トラップメモリセルを製造する方法に関する実施形態を詳細に説明する。

［メモリセルの製造方法に関する第１の実施形態］
本発明の第１の実施形態の製造方法は、従来の電荷トラップメモリセルの製造方法とは異なり、アクティブ領域を形成するステップで、複数層のドーピング層を形成する以前に、前記基板にＮ型ウェル（ｗｅｌｌ）を形成するステップを更に行い、前記Ｎ型ウェル（ｗｅｌｌ）の内部に３層のドーピング層を形成するステップを行うことを特徴とする電荷トラップメモリセルの製造方法である。

ここで、Ｎ型ウェル（ｗｅｌｌ）を形成するステップでは、先ず前記基板にＰ^＋又はＡｓ^＋でイオン注入する。

３層のドーピング層を形成するステップは、前記基板に更にＰ^＋又はＡｓ^＋をイオン注入してアバランシュ発生誘導層を形成するステップと、前記基板にＰ^＋でイオン注入してアバランシュ発生誘導層を形成した場合にはＡｓ^＋又はＳｂ^＋をイオン注入し、前記基板にＡｓ^＋でイオン注入してアバランシュ発生誘導層を形成した場合にはＳｂ^＋をイオン注入して前記アバランシュ発生誘導層の上部にトンネリング発生誘導層を形成するステップと、前記基板にＢＦ^２＋又はＩｎ^＋をイオン注入して前記トンネリング発生誘導層の上部の基板表面に閾値電圧調節層を形成するステップとから構成され得る。

前記アバランシュ発生誘導層を形成するステップは、Ｐ^＋又はＡｓ^＋のイオンを５×１０^１２／ｃｍ^２乃至５×１０^１３／ｃｍ^２のドーズ量で、４０乃至８０ｋｅＶのエネルギーでイオン注入するステップと、前記と同一のイオンを同一のドーズ量で、１００乃至１５０ｋｅＶのエネルギーでイオン注入する２ステップで実施し、アバランシュ発生誘導層が後にソース／ドレイン領域の下に深く且つ広くドーピング層を形成するようにすることが好ましい。しかし、イオン注入エネルギーを異にして３回以上のステップに分けて実施することもできる。

また、前記トンネリング発生誘導層を形成するステップにおいては、前記基板にＰ^＋でイオン注入してアバランシュ発生誘導層を形成した場合には、前記基板にＡｓ^＋又はＳｂ^＋のイオンを５×１０^１２／ｃｍ^２乃至５×１０^１３／ｃｍ^２のドーズ量で、１５乃至４０ｋｅＶのエネルギーでイオン注入し、前記基板にＡｓ^＋でイオン注入してアバランシュ発生誘導層を形成した場合には、前記基板にＳｂ^＋のイオンを５×１０^１２／ｃｍ^２乃至５×１０^１３／ｃｍ^２のドーズ量で、１５乃至４０ｋｅＶのエネルギーでイオン注入してアバランシュ発生誘導層の上部にトンネリング発生誘導層を形成し、前記閾値電圧調節層を形成するステップにおいては、前記基板にＢＦ^２＋又はＩｎ^＋のイオンを５×１０^１２／ｃｍ^２乃至７×１０^１３／ｃｍ^２のドーズ量で、１乃至１５ｋｅＶのエネルギーでイオン注入することが好ましい。

［メモリセルの製造方法に関する第２の実施形態］
本発明のメモリセルの製造方法に関する他の実施形態は、前記アクティブ領域を形成するステップにおいて、複数層のドーピング層を形成する以前に、前記基板にＮ型ウェル（ｗｅｌｌ）を形成するステップを更に行い、前記Ｎ型ウェル（ｗｅｌｌ）の内部に２層のドーピング層を形成するステップを行うことを特徴とする電荷トラップメモリセルの製造方法である。

ここでも、Ｎ型ウェル（ｗｅｌｌ）を形成するステップは、先ず前記基板にＰ^＋又はＡｓ^＋でイオン注入する。

２層のドーピング層を形成するステップは、前記基板にＰ^＋でイオン注入してＮ型ウェル（ｗｅｌｌ）を形成した場合にはＡｓ^＋又はＳｂ^＋をイオン注入し、前記基板にＡｓ^＋でイオン注入してＮ型ウェル（ｗｅｌｌ）を形成した場合にはＳｂ^＋をイオン注入して前記Ｎ型ウェル（ｗｅｌｌ）の内部にトンネリング発生誘導層を形成するステップと、前記基板にＢＦ^２＋又はＩｎ^＋をイオン注入して前記トンネリング発生誘導層の上部の基板表面に閾値電圧調節層を形成するステップとから構成され得る。

前記Ｎ型ウェル（ｗｅｌｌ）を形成するステップは、Ｐ^＋又はＡｓ^＋のイオンを５×１０^１２／ｃｍ^２乃至５×１０^１３／ｃｍ^２のドーズ量で、４０乃至８０ｋｅＶのエネルギーでイオン注入するステップと、前記と同一のイオンを同一のドーズ量で、１００乃至１５０ｋｅＶのエネルギーでイオン注入する２ステップで実施し、Ｎ型ウェル（ｗｅｌｌ）が深く且つ広く形成されるようにすることが好ましい。しかし、イオン注入エネルギーを異にして３回以上のステップに分けて実施することもできる。

また、前記トンネリング発生誘導層を形成するステップは、前記基板にＰ^＋でイオン注入してＮ型ウェル（ｗｅｌｌ）を形成した場合には、前記基板にＡｓ^＋又はＳｂ^＋のイオンを５×１０^１２／ｃｍ^２乃至５×１０^１３／ｃｍ^２のドーズ量で、１５乃至４０ｋｅＶのエネルギーでイオン注入し、前記基板にＡｓ^＋でイオン注入してＮ型ウェル（ｗｅｌｌ）を形成した場合には、前記基板にＳｂ^＋のイオンを５×１０^１２／ｃｍ^２乃至５×１０^１３／ｃｍ^２のドーズ量で、１５乃至４０ｋｅＶのエネルギーでイオン注入してＮ型ウェル（ｗｅｌｌ）の内部にトンネリング発生誘導層を形成し、前記閾値電圧調節層を形成するステップにおいては、前記基板にＢＦ^２＋又はＩｎ^＋のイオンを５×１０^１２／ｃｍ^２乃至７×１０^１３／ｃｍ^２のドーズ量で、１乃至１５ｋｅＶのエネルギーでイオン注入することが好ましい。

次は、本発明の電荷トラップメモリセルを動作する方法に関する実施形態を詳細に説明する。

［メモリセルのプログラム方法に関する第１の実施形態］
本発明により電荷トラップメモリセルに形成されたコンタクト端子に所定のバイアス（ｂｉａｓ）電圧を印加することによって、トンネリング発生誘導層からバンド−ツー−バンド（ｂａｎｄ−ｔｏ−ｂａｎｄ）でトンネリングされた電子をＮ型ウェル（ｗｅｌｌ）やアバランシュ発生誘導層の深い空乏（ｄｅｅｐｄｅｐｌｅｔｉｏｎ）領域で加速してアバランシュ現象を発生させ、前記アバランシュ現象で生成されたホール（ｈｏｌｅ）を更に前記Ｎ型ウェル（ｗｅｌｌ）やアバランシュ発生誘導層の深い空乏領域から基板表面の方向へ加速させてホットホール（ｈｏｔｈｏｌｅ）とし、ゲート電界の助けを受け（ｇａｔｅ ｆｉｅｌｄ ｅｎｈａｎｃｅｄ）、多重誘電層にホットホールを注入させる方式でプログラムするために、
前記ソース領域のコンタクト端子とドレイン領域のコンタクト端子の全てには、一定の電圧Ｖ_Ｓを印加し、前記ゲートのコンタクト端子には、前記Ｖ_Ｓより小さい電圧Ｖ_Ｇを印加し、前記アクティブ領域のコンタクト端子には、前記Ｖ_Ｓより大きい電圧Ｖ_Ｂを印加してプログラムすることができる。

より具体的に、前記Ｖ_Ｓは０Ｖ（接地）であり、前記Ｖ_Ｇは−５乃至−１８Ｖであり、前記Ｖ_Ｂは２乃至１０Ｖとしてプログラムすることができる。

前記実施形態の中で、前記Ｖ_Ｓが０Ｖ（接地）であり、前記Ｖ_Ｇが−６乃至−１４Ｖであり、前記Ｖ_Ｂが４Ｖである場合のプログラムの結果は図１２のとおりであり、前記Ｖ_Ｓが０Ｖ（接地）であり、前記Ｖ_Ｇが−６乃至−１４Ｖであり、前記Ｖ_Ｂが５Ｖである場合のプログラムの結果は図１３のとおりである。

前記図１３を検討すると、３μｓｅｃ以内に閾値電圧を５Ｖ以上の差に変えることができることを確認できる。そして、閾値電圧が一定の電圧（図１３では−５．８Ｖ）以上増加しないことも確認されたが、これより窒化物層４４内にトラップ（ｔｒａｐ）された電荷により酸化物層（ＴｕｎｎｅｌＯｘｉｄｅ）４６に掛かる電気場が弱くなっても、アバランシュ発生誘導層２６から加速されたホットホール（ｈｏｔ ｈｏｌｅ）は、大きな運動エネルギーを有するようになり、容易に前記窒化物層４４内に一定の飽和状態（窒化物層のｎｉｔｒｉｄｅｔｒａｐ ｄｅｎｓｉｔｙにより決定される）に至るまで引き続きトラップ（ｔｒａｐ）されることが分かった。

前記実施形態は、先ずソース領域のコンタクト端子及びドレイン領域のコンタクト端子とアクティブボディー（ｂｏｄｙ）領域のコンタクト端子に逆バイアスを掛け、トンネリング発生誘導層とソース／ドレイン領域とのＰＮ接合部分で、電子をバンド−ツー−バンド（ｂａｎｄ−ｔｏ−ｂａｎｄ）でトンネリングされるように誘導し、トンネリングされた電子が加速されてアバランシュ現象を起こし、アバランシュ現象で生成されたホール（ｈｏｌｅ）を加速させてホットホール（ｈｏｔｈｏｌｅ）状態で多重誘電層に注入され得るようにアクティブボディー（ｂｏｄｙ）領域のコンタクト端子に逆バイアス電圧とゲート電圧を印加すればよいので、前記実施形態の具体的な数値が限定されないのは勿論である。

前記セルのプログラム方法に関する第１の実施形態は、特に本発明の一形態である前記電荷トラップメモリセルを利用したＮＡＮＤ型フラッシュメモリアレイでプログラム方式として活用され得る。

［メモリセルのプログラム方法に関する第２の実施形態］
本発明により電荷トラップメモリセルに形成されたコンタクト端子に所定のバイアス（ｂｉａｓ）電圧を印加することによって、トンネリング発生誘導層からバンド−ツー−バンド（ｂａｎｄ−ｔｏ−ｂａｎｄ）でトンネリングされた電子をＮ型ウェル（ｗｅｌｌ）やアバランシュ発生誘導層の深い空乏（ｄｅｅｐｄｅｐｌｅｔｉｏｎ）領域で加速してアバランシュ現象を発生させ、前記アバランシュ現象で生成されたホール（ｈｏｌｅ）を更に前記Ｎ型ウェル（ｗｅｌｌ）やアバランシュ発生誘導層の深い空乏領域から基板表面の方向へ加速させてホットホール（ｈｏｔｈｏｌｅ）とし、ゲート電界の助けを受け（ｇａｔｅ ｆｉｅｌｄ ｅｎｈａｎｃｅｄ）、多重誘電層にホットホールを注入させる方式でプログラムする他の方法は、前記ソース領域のコンタクト端子とドレイン領域のコンタクト端子のいずれか一つのみに、一定の電圧Ｖ_Ｓを印加し、残りはフローティング（ｆｌｏａｔｉｎｇ）させ、前記ゲートのコンタクト端子には、前記Ｖ_Ｓより小さい電圧Ｖ_Ｇを印加し、前記アクティブ領域のコンタクト端子には、前記Ｖ_Ｓより大きい電圧Ｖ_Ｂを印加してプログラムする方法である。

具体的な例を挙げると、前記Ｖ_Ｓは０Ｖ（接地）とし、前記Ｖ_Ｇは−５乃至−１８Ｖとし、前記Ｖ_Ｂは２乃至１０Ｖとしてプログラムすることができる。

そして、前記実施形態は、先ずソース領域のコンタクト端子又はドレイン領域のコンタクト端子とアクティブボディー（ｂｏｄｙ）領域のコンタクト端子に逆バイアスを掛け、トンネリング発生誘導層とソース／ドレイン領域とのＰＮ接合部分で、電子をバンド−ツー−バンド（ｂａｎｄ−ｔｏ−ｂａｎｄ）でトンネリングされるように誘導し、トンネリングされた電子が加速されてアバランシュ現象を起こし、アバランシュ現象で生成されたホール（ｈｏｌｅ）を加速させてホットホール（ｈｏｔｈｏｌｅ）状態で多重誘電層に注入され得るようにアクティブボディー（ｂｏｄｙ）領域のコンタクト端子に逆バイアス電圧とゲート電圧を印加すればよいので、前記実施形態の具体的な数値が限定されないのは勿論である。

前記セルのプログラム方法に関する第２の実施形態は、特に本発明の一形態である前記電荷トラップメモリセルを利用したＮＯＲ型フラッシュメモリアレイでプログラム方式として活用され得る。

［メモリセルのイレース方法に関する第１の実施形態］
本発明により電荷トラップメモリセルに形成されたコンタクト端子に所定のバイアス（ｂｉａｓ）電圧を印加することによって、ファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍｔｕｎｎｅｌｉｎｇ）で前記アクティブ領域のチャンネルから電子を前記多重誘電層に注入させる方式でイレースするために、前記アクティブボディー領域のコンタクト端子に、一定の電圧Ｖ_Ｂを印加し、前記ゲートのコンタクト端子には、前記Ｖ_Ｂより大きい電圧Ｖ_Ｇを印加し、前記ソース領域のコンタクト端子とドレイン領域のコンタクト端子はいずれもフローティング（ｆｌｏａｔｉｎｇ）させてイレースすることができる。

より具体的には、前記Ｖ_Ｂは−１０乃至−２０Ｖとし、前記Ｖ_Ｇは０Ｖ（接地）としてイレースすることができる。

前記実施形態は、前記アクティブ領域のチャンネルにある電子をＦ−Ｎトンネリングで前記多重誘電層に注入させればよいので、前記実施形態の具体的な数値が限定されないのは勿論である。

前記セルのイレース方法に関する第１の実施形態は、特に本発明の一形態である前記電荷トラップメモリセルを利用したＮＡＮＤ型フラッシュメモリアレイでイレース方式として活用され得る。

［メモリセルのイレース方法に関する第２の実施形態］
本発明により電荷トラップメモリセルに形成されたコンタクト端子に所定のバイアス（ｂｉａｓ）電圧を印加することによって、ファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍｔｕｎｎｅｌｉｎｇ）で前記アクティブ領域のチャンネルから電子を前記多重誘電層に注入させる方式でイレースする他の方法は、前記アクティブ領域のコンタクト端子に、一定の電圧Ｖ_Ｂを印加し、前記ゲートのコンタクト端子には、前記Ｖ_Ｂより大きい電圧Ｖ_Ｇを印加し、前記ソース領域のコンタクト端子とドレイン領域のコンタクト端子はいずれか一つのみをフローティングさせ、残りは前記Ｖ_Ｂと同一の電圧Ｖ_Ｓを印加してイレースする方法である。

具体的な例を挙げると、前記Ｖ_Ｂは−１０乃至−２０Ｖとし、前記Ｖ_Ｇは０Ｖ（接地）としてイレースすることができる。

そして、前記実施形態でも、前記アクティブ領域のチャンネルにある電子をＦ−Ｎトンネリングで前記多重誘電層に注入させればよいので、前記実施形態の具体的な数値が限定されないのは勿論である。

前記セルのイレース方法に関する第２の実施形態は、特に本発明の一形態である前記電荷トラップメモリセルを利用したＮＯＲ型フラッシュメモリアレイでイレース方式として活用され得る。

［メモリセルのイレース方法に関する第３の実施形態］
本発明により電荷トラップメモリセルに形成されたコンタクト端子に所定のバイアス（ｂｉａｓ）電圧を印加することによって、ファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍｔｕｎｎｅｌｉｎｇ）で前記アクティブ領域のチャンネルから電子を前記多重誘電層に注入させる方式でイレースするまた他の方法は、前記アクティブ領域のコンタクト端子に、一定の電圧Ｖ_Ｂを印加し、前記ゲートのコンタクト端子には、前記Ｖ_Ｂより大きい電圧Ｖ_Ｇを印加し、前記ソース領域のコンタクト端子とドレイン領域のコンタクト端子はいずれも前記Ｖ_Ｂと同一の電圧Ｖ_Ｓを印加してイレースする方法である。

ここでも具体的な例を挙げると、前記Ｖ_Ｂは−１０乃至−２０Ｖであり、前記Ｖ_Ｇは０Ｖ（接地）としてイレースすることができる。

また、前記Ｖ_Ｂは０Ｖ（接地）であり、前記Ｖ_Ｇは１０乃至２０Ｖとしてイレースすることもできる。この場合のイレース特性図は、図１４のとおりである。図１４から分かるように、Ｖ_Ｇが１８Ｖであるとき、約１００μｓｅｃ以内に４Ｖ程度の閾値電圧を変化させることができる。これより、従来の技術より相当改善されたイレース速度を具現することができることを確認できた。

そして、前記実施形態でも、前記アクティブ領域のチャンネルにある電子をＦ−Ｎトンネリングで前記多重誘電層に注入させればよいので、前記実施形態の具体的な数値が限定されないのは勿論である。

前記セルのイレース方法に関する第３の実施敬愛は、特に本発明の一形態である前記電荷トラップメモリセルを利用したＮＡＮＤ型フラッシュメモリアレイでイレース方式として活用され得る。

本発明に係る電荷トラップメモリセルの耐久性（ＥｎｄｕｒａｎｃｅＣｈａｒａｃｔｅｒｉｓｔｉｃｓ）は、アバランシュ発生誘導層２６を前記Ａｓ^＋のイオンを１．６×１０^１３／ｃｍ^２のドーズ量で、６０ｋｅＶのエネルギーでイオン注入するステップと、前記と同一のイオンを同一のドーズ量で、１２０ｋｅＶのエネルギーでイオン注入するステップと、前記と同一のイオンを同一のドーズ量で、１８０ｋｅＶのエネルギーでイオン注入するステップとから形成させ、その上部にＳｂ^＋のイオンを１．５×１０^１３／ｃｍ^２のドーズ量で、２０ｋｅＶのエネルギーでイオン注入してトンネリング発生誘導層２４を形成させた後、トンネリング発生誘導層２４の上部にＢＦ^２＋のイオンを２．５×１０^１３／ｃｍ^２のドーズ量で、５ｋｅＶのエネルギーでイオン注入して閾値電圧調節層２２を形成して具現した電荷トラップメモリセルについて、プログラムの条件は、Ｖ_Ｇ＝−１０Ｖ、Ｖ_Ｂ＝４Ｖ、Ｖ_Ｓ＝Ｖ_Ｄ＝０Ｖ（このとき、プログラムされる時間Ｔ_ＰＧＭ＝１００μｓｅｃ）とし、イレースの条件は、Ｖ_Ｇ＝１８Ｖ、Ｖ_Ｂ＝Ｖ_Ｓ＝Ｖ_Ｄ＝０Ｖ（このとき、イレースされる時間Ｔ_ＥＲＳ＝１ｍｓｅｃ）として１０、０００回余りプログラムとイレースを繰り返したとき、図１５のように、わずか２Ｖ以下の閾値電圧の変化のみをもたらす優れた耐久性を示した。

また、本発明に係る電荷トラップメモリセルの駆動時の電力消耗の程度を調べるために、前記耐久性の調査時に用いられた同一のセルについて、Ｖ_Ｓ＝Ｖ_Ｄ＝０Ｖの状態でＶ_Ｇを０乃至−６Ｖに分類し、Ｖ_Ｂの印加によるキャリアインジェクション効率（ＣａｒｒｉｅｒＩｎｊｅｃｔｉｏｎ Ｅｆｆｉｃｉｅｎｃｙ）を調査した結果は、図１６のとおりである。

キャリアインジェクション効率γは、次のようにプログラム時のアクティブボディー領域の電流Ｉ_Ｂに対する窒化物層に注入されるホットホールによるゲート電流Ｉ_Ｇの比で定義されるものであり、プログラムの効率、ひいてはメモリセルの電力消耗を調べることができる物理量である。

γ＝｜Ｉ_Ｇ｜／｜Ｉ_Ｂ｜＝｜Ｉ_Ｇ｜／｜Ｉ_Ｓ＋Ｉ_Ｄ｜
図１６を検討すると、ゲート電圧の絶対値が大きくなるほどインジェクション効率が高くなることが分かるが、Ｖ_Ｇが−６Ｖである場合のインジェクション効率は１０^−４乃至１０^−３となり、従来のＣＨＥの場合（１０^−６程度）より極めて高いということを確認できる。

次は、本発明のメモリセルを利用したナンド型フラッシュメモリアレイの構造に関する実施形態を説明する。

［ナンド型メモリアレイの構造に関する実施形態］
本発明に係るナンド型フラッシュメモリアレイは、図１７のとおりである。但し、図１７は、ナンド型フラッシュメモリアレイを簡略に示したものに過ぎず、実際は各ビットラインの第１の選択ゲートラインＳＧ１と第２の選択ゲートラインＳＧ２の間に１６個又は３２個のワードラインが通ることができる。

即ち、一つ以上のビットライン（ｂｉｔｌｉｎｅ）と、前記各ビットラインに第１の選択トランジスタ、複数の電荷トラップメモリセル及び第２の選択トランジスタが、互いにソース／ドレインが噛み合って直列連結され、前記第２の選択トランジスタのソースは、前記ビットラインと垂直配列された共通ソースラインに電気的に連結され、前記第１の選択トランジスタのゲート及び第２の選択トランジスタのゲートは、前記ビットラインと交差するように配列された第１の選択ゲートライン及び第２の選択ゲートラインにそれぞれ電気的に連結され、前記複数の電荷トラップメモリセルのゲートは、前記ビットラインと交差するように配列された複数のワードライン（ｗｏｒｄｌｉｎｅ）にそれぞれ電気的に連結されたフラッシュメモリアレイにおいて、前記電荷トラップメモリセルは、半導体基板と、前記基板に複数層のドーピング層から形成されたアクティブ領域と、前記アクティブ領域の上部に形成されたゲートと、前記ゲートに隣接して一定の距離で離隔され、前記アクティブ領域に形成されたソース領域及びドレイン領域と、前記ゲートと基板のアクティブ領域との間に電荷トラップ層を含む多重誘電層を備えるものであり、本発明の電荷トラップメモリセルを利用することにその特徴がある。

従って、前記本発明の電荷トラップメモリセルの構造に関する実施形態１、２、３と同一の実施形態を、ここのナンド型フラッシュメモリアレイの構造でも実施することできるので、これに関する説明は省略する。

次は、本発明のメモリセルを利用したナンド型フラッシュメモリアレイを動作する方法に関する実施形態を説明する。

［ナンド型メモリアレイのプログラム方法に関する実施形態］
本発明によりナンド型フラッシュメモリアレイに形成された各コンタクト端子に所定のバイアス（ｂｉａｓ）電圧を印加することによって、図１７のように、前記選択された特定の電荷トラップメモリセル（セルＢ）にトンネリング発生誘導層からバンド−ツー−バンド（ｂａｎｄ−ｔｏ−ｂａｎｄ）でトンネリングされた電子をＮ型ウェル（ｗｅｌｌ）やアバランシュ発生誘導層の深い空乏（ｄｅｅｐｄｅｐｌｅｔｉｏｎ）領域で加速してアバランシュ現象を発生させ、前記アバランシュ現象で生成されたホール（ｈｏｌｅ）を更に前記Ｎ型ウェル（ｗｅｌｌ）やアバランシュ発生誘導層の深い空乏領域から基板表面の方向へ加速させてホットホール（ｈｏｔｈｏｌｅ）とし、ゲート電界の助けを受け（ｇａｔｅ ｆｉｅｌｄ ｅｎｈａｎｃｅｄ）、多重誘電層にホットホールを注入させる方式でプログラムするために、前記選択された特定の電荷トラップメモリセル（セルＢ）が含まれたブロックのアクティブ領域のコンタクト端子には、一定の電圧Ｖ_Ｂを印加し、前記選択された特定の電荷トラップメモリセル（セルＢ）のソース／ドレインが他のセル（セルＡ）と直列に電気的に連結されたビットラインＢＬ１には、バンド−ツー−バンドトンネリングとアバランシュ現象が起こるように、Ｖ_Ｂより小さい電圧Ｖ_ＳＥＬを印加し、その他のビットラインＢＬ２には、バンド−ツー−バンドトンネリングとアバランシュ現象が起こらないように、Ｖ_ＳＥＬよりは大きく、前記Ｖ_Ｂよりは小さいか又は同じ電圧Ｖ_ＵＮＳを印加し、前記選択された特定の電荷トラップメモリセル（セルＢ）のゲートが電気的に連結されたワードラインＷＬ２には、アクティブ領域で生成されたホットホールを多重誘電層に十分注入させるために、前記Ｖ_ＳＥＬより小さい電圧Ｖ_ＰＧＭを印加し、その他のワードラインＷＬ１は連結されたセル（セルＡ）のチャンネルは付けられるが、ホットホールの注入は起こらないように、前記Ｖ_ＰＧＭよりは大きく、前記Ｖ_ＳＥＬよりは小さい電圧Ｖ_ＰＡＳＳを印加し、前記第１の選択ゲートラインＳＧ１は、第１の選択トランジスタが付けられるように、前記Ｖ_ＳＥＬよりは小さい電圧Ｖ_ＳＧ１を印加し、前記第２の選択ゲートラインＳＧ２は、第２の選択トランジスタが消されるように、前記Ｖ_ＳＥＬよりは大きい電圧Ｖ_ＳＧ２を印加し、前記共通ソースラインＳＬには、前記Ｖ_ＳＥＬよりは大きく、前記Ｖ_Ｂよりは小さい電圧Ｖ_Ｓを印加する。

より具体的に、前記Ｖ_Ｂは２乃至１０Ｖとし、前記Ｖ_ＳＥＬは０Ｖ（接地）とし、前記Ｖ_ＵＮＳは前記Ｖ_Ｂと同一の値とし、前記Ｖ_ＰＡＳＳは−２乃至−１０Ｖとし、前記Ｖ_ＰＧＭは−１１乃至−１８Ｖとし、前記Ｖ_ＳＧ１は−５乃至−１０Ｖとし、前記Ｖ_ＳＧ２は１乃至５Ｖとし、前記Ｖ_Ｓは０Ｖ（接地）とし、前記選択された特定の電荷トラップメモリセル（セルＢ）をプログラムすることができる。
［ナンド型メモリアレイのイレース方法に関する実施形態］
本発明によりナンド型フラッシュメモリアレイに形成されたコンタクト端子に所定のバイアス（ｂｉａｓ）電圧を印加することによって、図１７のように、前記特定のブロックの電荷トラップメモリセル群を一度にファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍｔｕｎｎｅｌｉｎｇ）で前記アクティブ領域のチャンネルから電子を前記各セルの多重誘電層に注入させる方式でイレースするために、前記特定の電荷トラップメモリセル（セルＢ）が含まれたブロックのアクティブ領域のコンタクト端子には、一定の電圧Ｖ_Ｂを印加し、前記ブロックの全てのワードラインＷＬ１、ＷＬ２には電気的に連結されている電荷トラップメモリセルらに前記ファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍｔｕｎｎｅｌｉｎｇ）が起こるように、前記Ｖ_Ｂより大きい電圧Ｖ_ＥＲＳを印加する。

より具体的に、前記各ビットラインＢＬ１、ＢＬ２はいずれもフローティング（ｆｌｏａｔｉｎｇ）させ、前記Ｖ_ＳＧ１とＶ_ＳＧ２は、前記Ｖ_Ｂと同一の電圧を印加し、前記共通ソースラインＳＬはフローティング（ｆｌｏａｔｉｎｇ）させ、前記Ｖ_ＥＲＳは、前記Ｖ_Ｂより１６乃至２１Ｖ更に大きいものとし、特定のブロックの電荷トラップメモリセルらを一度にイレースすることができる。

次は、本発明のメモリセルを利用したノア型フラッシュメモリアレイの構造に関する実施形態を説明する。

［ノア型メモリアレイの構造に関する実施形態］
本発明に係るノア型フラッシュメモリアレイは、図１８のとおりである。但し、図１８は、ノア型フラッシュメモリアレイを簡略に示したものに過ぎず、実際は各ビットラインに１６個又は３２個のワードラインが通ることができる。

即ち、一つ以上のビットライン（ｂｉｔｌｉｎｅ）と、前記各ビットラインに複数の電荷トラップメモリセルのドレインが電気的に連結され、前記複数の電荷トラップメモリセルのゲートは、前記ビットラインと交差するように配列された複数のワードライン（ｗｏｒｄｌｉｎｅ）にそれぞれ電気的に連結され、前記複数の電荷トラップメモリセルのソースは、前記ビットラインと交差するように配列された複数のソースラインにそれぞれ電気的に連結されたフラッシュメモリアレイであって、前記電荷トラップメモリセルは、半導体基板と、前記基板に複数層のドーピング層から形成されたアクティブ領域と、前記アクティブ領域の上部に形成されたゲートと、前記ゲートに隣接して一定の距離で離隔され、前記アクティブ領域に形成されたソース領域及びドレイン領域と、前記ゲートと基板のアクティブ領域の間に電荷トラップ層を含む多重誘電層を備えるものであり、本発明の電荷トラップメモリセルを利用することにその特徴がある。

従って、前記本発明の電荷トラップメモリセルの構造に関する実施形態１、２、３と同一の実施形態を、ここのノア型フラッシュメモリアレイの構造でも実施することできるので、これに関する説明は省略する。

次は、本発明のメモリセルを利用したノア型フラッシュメモリアレイを動作する方法に関する実施例を説明する。

［ノア型メモリアレイのプログラム方法に関する実施形態］
本発明によりノア型フラッシュメモリアレイに形成された各コンタクト端子に所定のバイアス（ｂｉａｓ）電圧を印加することによって、図１８のように、前記選択された特定の電荷トラップメモリセル（セル２）にトンネリング発生誘導層からバンド−ツー−バンド（ｂａｎｄ−ｔｏ−ｂａｎｄ）でトンネリングされた電子をＮ型ウェル（ｗｅｌｌ）やアバランシュ発生誘導層の深い空乏（ｄｅｅｐｄｅｐｌｅｔｉｏｎ）領域で加速してアバランシュ現象を発生させ、前記アバランシュ現象で生成されたホール（ｈｏｌｅ）を更に前記Ｎ型ウェル（ｗｅｌｌ）やアバランシュ発生誘導層の深い空乏領域から基板表面の方向へ加速させてホットホール（ｈｏｔｈｏｌｅ）とし、ゲート電界の助けを受け（ｇａｔｅ ｆｉｅｌｄ ｅｎｈａｎｃｅｄ）、多重誘電層にホットホールを注入させる方式でプログラムするために、
前記選択された特定の電荷トラップメモリセル（セル２）が含まれたブロックのアクティブ領域のコンタクト端子には、一定の電圧Ｖ_Ｂを印加し、前記選択された特定の電荷トラップメモリセル（セル２）のドレインが電気的に連結されたビットラインＢＬ１には、バンド−ツー−バンドトンネリングとアバランシュ現象が起こるように、Ｖ_Ｂより小さい電圧Ｖ_ＳＥＬを印加し、その他のビットラインＢＬ２には、バンド−ツー−バンドトンネリングとアバランシュ現象が起こらないように、Ｖ_ＳＥＬよりは大きく、前記Ｖ_Ｂよりは小さいか又は同じ電圧Ｖ_ＵＮＳを印加し、前記選択された特定の電荷トラップメモリセル（セル２）のゲートが電気的に連結されたワードラインＷＬ２には、アクティブ領域で生成されたホットホールを多重誘電層に十分注入させるために、前記Ｖ_ＳＥＬより小さい電圧Ｖ_ＰＧＭを印加し、その他のワードラインＷＬ１は連結されたセル（セル１）にホットホールの注入が起こらないように、前記Ｖ_ＰＧＭよりは大きく、前記Ｖ_ＳＥＬよりは小さい電圧Ｖ_ＰＡＳＳを印加し、前記選択された特定の電荷トラップメモリセル（セル２）のソースが電気的に連結されたソースラインＳＬ２はフローティング（ｆｌｏａｔｉｎｇ）させる。

より具体的に、前記Ｖ_Ｂは２乃至１０Ｖとし、前記Ｖ_ＳＥＬは０Ｖ（接地）とし、前記Ｖ_ＵＮＳは前記Ｖ_Ｂと同一の値とし、前記Ｖ_ＰＡＳＳは−２乃至−１０Ｖとし、前記Ｖ_ＰＧＭは−１１乃至−１８Ｖとし、前記選択された特定の電荷トラップメモリセル（セル２）をプログラムすることができる。

［ノア型メモリアレイのイレース方法に関する実施形態］
本発明によりノア型フラッシュメモリアレイに形成されたコンタクト端子に所定のバイアス（ｂｉａｓ）電圧を印加することによって、図１８のように、前記特定のブロックの電荷トラップメモリセルらを一度にファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍｔｕｎｎｅｌｉｎｇ）で前記アクティブ領域のチャンネルから電子を前記各セルの多重誘電層に注入させる方式でイレースするために、前記特定の電荷トラップメモリセルが含まれたブロックのアクティブ領域のコンタクト端子には、一定の電圧Ｖ_Ｂを印加し、前記ブロックの全てのワードラインには、電気的に連結されている電荷トラップメモリセルらに前記ファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍｔｕｎｎｅｌｉｎｇ）が起こるように、前記Ｖ_Ｂより大きい電圧Ｖ_ＥＲＳを印加する。

より具体的には、前記各ビットライン及びソースラインは、いずれも前記Ｖ_Ｂと同一の電圧を印加するか又はフローティング（ｆｌｏａｔｉｎｇ）させ、前記Ｖ_ＥＲＳは、前記Ｖ_Ｂより１６乃至２１Ｖ更に大きいものとし、前記ブロックの電荷トラップメモリセルらを一度にイレースすることができる。

従来のフローティングゲート形態のフラッシュメモリセル（ＦＬＯＴＯＸ）の構造を示す断面図である。 従来の電荷トラップフラッシュメモリセルの構造の一例を示す断面図である。 従来の電荷トラップメモリセルのイレース時にゲートで電子がトンネリングされ、窒化膜側に渡ってくるバック−トンネリング（Ｂａｃｋ−ｔｕｎｎｅｌｉｎｇ）効果を説明するエネルギーバンド図である。 従来の電荷トラップメモリセルの構造で、ゲートにより誘導されたホットホール（ｈｏｔｈｏｌｅ）が注入されるメカニズム（ｍｅｃｈａｎｉｓｍ）を示す説明図である。 本発明の一実施形態を示す図であり、３層のドーピング層を有する電荷トラップメモリセルの構造を示す断面図である。 本発明の電荷トラップメモリセルで、所定の逆バイアスが印加される場合、深い空乏（ｄｅｅｐｄｅｐｌｅｔｉｏｎ）が形成され、その中でトンネリングされた電子によりアバランシュ現象を起こし、このときに生成されたホールが窒化物層に注入されることを示す説明図である。 本発明のアバランシュ発生誘導層のＮ型不純物濃度が一定の水準に満たず、アバランシュ現象が起こらない場合のプログラム状態を示す電気的特性図である。 本発明のアバランシュ発生誘導層のＮ型不純物濃度が一定の水準以上になり、アバランシュ現象が起こる場合のプログラム状態を示す電気的特性図である。 本発明に係る３層のドーピング層を具現した後、ＳＩＭＳ分析した結果図である。 本発明の他の実施形態を示す図であり、Ｎ型ウェル（ｗｅｌｌ）の内部に３層のドーピング層を有する電荷トラップメモリセルの構造を示す断面図である。 本発明の更に他の実施形態を示す図であり、Ｎ型ウェル（ｗｅｌｌ）の内部に２層のドーピング層を有する電荷トラップメモリセルの構造を示す断面図である。 本発明のメモリセルをプログラムする一実施形態の結果を示す電気的特性図である。 本発明のメモリセルをプログラムする他の実施形態の結果を示す電気的特性図である。 本発明のメモリセルをイレースする一実施形態の結果を示す電気的特性図である。 本発明に係るメモリセルの耐久性（ＥｎｄｕｒａｎｃｅＣｈａｒａｃｔｅｒｉｓｔｉｃｓ）を示す電気的特性図である。 本発明に係るメモリセルのインジェクション効率（ＩｎｊｅｃｔｉｏｎＥｆｆｉｃｉｅｎｃｙ）を示す電気的特性図である。 本発明のＮＡＮＤフラッシュメモリアレイを簡略に描いた構造図（ｓｃｈｅｍａｔｉｃｄｉａｇｒａｍ）である。 本発明のＮＯＲフラッシュメモリアレイを簡略に描いた構造図（ｓｃｈｅｍａｔｉｃｄｉａｇｒａｍ）である。

符号の説明

１０ 半導体基板
１２ Ｎ型ウェル
２０ ドーピング層
２２ 値電圧調節層
２４ トンネリング発生誘導層
２６ アバランシュ発生誘導層
３０ ソース／ドレイン領域
４４ 窒化物層
４６ 酸化物層
ＳＧ１ 第１の選択ゲートライン
ＳＧ２ 第２の選択ゲートライン
ＢＬ１、ＢＬ２ ビットライン
ＷＬ１、ＷＬ２ ワードライン

Claims (41)

1. アクティブ領域とフィールド領域を有する半導体基板と、前記アクティブ領域の上部に形成されたゲートと、前記ゲートに隣接し、互いに離隔されて前記アクティブ領域に形成されたソース領域及びドレイン領域と、前記ゲートと基板のアクティブ領域との間に電荷トラップ層を含む多重誘電層とを備えた電荷トラップメモリセルにおいて、
   前記ソース領域及びドレイン領域は、Ｐ型不純物がドーピングされており、
   前記アクティブ領域は、前記ソース／ドレイン領域とＰＮ接合を成すように、Ｎ型不純物でドーピングされて形成されたトンネリング発生誘導層を含む複数層のドーピング層から形成され、
   前記トンネリング誘導層は、半導体基板に形成されたＮ型ウェル（ｗｅｌｌ）の内部にあり、
   前記アクティブ領域は、半導体基板に形成されたＮ型ウェル（ｗｅｌｌ）の内部の前記トンネリング発生誘導層の下段にＮ型不純物で前記ソース／ドレイン領域の下に深く且つ広くドーピングされて形成されたアバランシュ発生誘導層を更に含んでいることを特徴とする電荷トラップメモリセル。
2. 前記アクティブ領域は、半導体基板に形成されたＮ型ウェル（ｗｅｌｌ）の内部の前記トンネリング発生誘導層の上段にＰ型不純物でドーピングされて形成された閾値電圧調節層を更に含んでいることを特徴とする請求項１に記載の電荷トラップメモリセル。
3. 前記アバランシュ発生誘導層のＮ型不純物はリン（Ｐ）又はヒ素（Ａｓ）であり、
   前記トンネリング発生誘導層のＮ型不純物はヒ素（Ａｓ）又はアンチモン（Ｓｂ）であることを特徴とする請求項１に記載の電荷トラップメモリセル。
4. 前記Ｎ型ウェル（ｗｅｌｌ）不純物のピークドーピング濃度は５×１０^１７／ｃｍ^３以
   上であり、
   前記トンネリング発生誘導層のＮ型不純物のピークドーピング濃度は１×１０^１８／ｃｍ^３以上であることを特徴とする請求項１に記載の電荷トラップメモリセル。
5. 前記アバランシュ発生誘導層のＮ型不純物のピークドーピング濃度は５×１０^１７／ｃｍ^３以上であり、
   前記トンネリング発生誘導層のＮ型不純物のピークドーピング濃度は１×１０^１８／ｃｍ^３以上であることを特徴とする請求項１に記載の電荷トラップメモリセル。
6. 半導体基板にＮ型ウェル（ｗｅｌｌ）を形成するステップと、
   前記Ｎ型ウェルの内部に複数層のドーピング層を形成するステップと、
   前記半導体基板に電荷トラップ層を有する多重誘電層を形成するステップと、
   前記多重誘電層上にゲート電極を形成するステップと、
   前記ゲート電極の両側に隣接した前記半導体基板にＰ型のソース／ドレインを形成するステップとを含み、
   前記Ｎ型ウェル（ｗｅｌｌ）を形成するステップでは、
   前記基板にＰ ^＋ 又はＡｓ ^＋ でイオン注入し、
   前記複数層のドーピング層を形成するステップは、
   前記基板にＡｓ ^＋ 又はＳｂ ^＋ をイオン注入し、前記Ｎ型ウェル（ｗｅｌｌ）の内部にトンネリング発生誘導層を形成するステップと、
   前記基板にＢＦ ^２＋ 又はＩｎ ^＋ をイオン注入し、前記トンネリング発生誘導層の上部の基板表面に閾値電圧調節層を形成するステップとを含み、
   前記複数層のドーピング層を形成するステップは、
   前記トンネリング発生誘導層を形成するステップ以前に、前記基板にＰ ^＋ 又はＡｓ ^＋ をイオン注入してアバランシュ発生誘導層を形成するステップを更に含むことを特徴とする電荷トラップメモリセルの製造方法。
7. 前記トンネリング発生誘導層を形成するステップでは、
   前記Ａｓ^＋又はＳｂ^＋のイオンを５×１０^１２／ｃｍ^２乃至５×１０^１３／ｃｍ^２のドーズ量で、１５乃至４０ｋｅＶのエネルギーでイオン注入し、
   前記閾値電圧調節層を形成するステップでは、
   前記ＢＦ^２＋又はＩｎ^＋のイオンを５×１０^１２／ｃｍ^２乃至７×１０^１３／ｃｍ^２の
   ドーズ量で、１乃至１５ｋｅＶのエネルギーでイオン注入することを特徴とする請求項６に記載の電荷トラップメモリセルの製造方法。
8. 前記アバランシュ発生誘導層を形成するステップは、
   前記Ｐ^＋又はＡｓ^＋のイオンを５×１０^１２／ｃｍ^２乃至５×１０^１３／ｃｍ^２のドーズ量で、４０乃至８０ｋｅＶのエネルギーでイオン注入するステップと、
   前記と同一のイオンを同一のドーズ量で、１００乃至１５０ｋｅＶのエネルギーでイオン注入するステップとを含み、
   前記トンネリング発生誘導層を形成するステップでは、
   前記Ａｓ^＋又はＳｂ^＋のイオンを５×１０^１２／ｃｍ^２乃至５×１０^１３／ｃｍ^２のドーズ量で、１５乃至４０ｋｅＶのエネルギーでイオン注入し、
   前記閾値電圧調節層を形成するステップでは、
   前記ＢＦ^２＋又はＩｎ^＋のイオンを５×１０^１２／ｃｍ^２乃至７×１０^１３／ｃｍ^２のドーズ量で、１乃至１５ｋｅＶのエネルギーでイオン注入することを特徴とする請求項６に記載の電荷トラップメモリセルの製造方法。
9. Ｐ型不純物でドーピングされたソース／ドレイン領域と、前記ソース／ドレイン領域とＰＮ接合を成すように、半導体基板のＮ型ウェル（ｗｅｌｌ）の内部にＮ型不純物でドーピングされて形成されたトンネリング発生誘導層を含んでいるアクティブ領域と、前記アクティブ領域の上部に形成されたゲートと、前記ゲートと基板のアクティブ領域との間に電荷トラップ層を含む多重誘電層を備えた電荷トラップメモリセルの動作方法において、
   前記ソース領域、ドレイン領域、ゲート及び基板のアクティブ領域のそれぞれに所定のバイアス（ｂｉａｓ）電圧を印加することによって、
   前記トンネリング発生誘導層からバンド−ツー−バンド（ｂａｎｄ−ｔｏ−ｂａｎｄ）でトンネリングされた電子を前記Ｎ型ウェル（ｗｅｌｌ）の深い空乏（ｄｅｅｐｄｅｐｌｅｔｉｏｎ）領域で加速してアバランシュ現象を発生させ、
   前記アバランシュ現象で生成されたホール（ｈｏｌｅ）を更に前記Ｎ型ウェル（ｗｅｌｌ）の深い空乏領域から基板表面の方向へ加速させてホットホール（ｈｏｔｈｏｌｅ）とし、
   ゲート電界の助けを受け（ｇａｔｅｆｉｅｌｄ ｅｎｈａｎｃｅｄ）、前記多重誘電層にホットホールを注入させる方式でプログラムすることを特徴とする電荷トラップメモリセルの動作方法。
10. 前記電荷トラップメモリセルは、前記トンネリング発生誘導層の下段にＮ型不純物でドーピングされ、前記ソース／ドレイン領域の下に深く且つ広く形成されたアバランシュ発生誘導層を前記Ｎ型ウェル内に更に含み、
    前記Ｎ型ウェル（ｗｅｌｌ）の深い空乏領域は、前記アバランシュ発生誘導層の深い空
    乏（ｄｅｅｐｄｅｐｌｅｔｉｏｎ）領域であることを特徴とする請求項９に記載の電荷トラップメモリセルの動作方法。
11. 前記バイアス（ｂｉａｓ）電圧の条件を変えて、ファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍｔｕｎｎｅｌｉｎｇ）で前記アクティブ領域のチャンネルから電子を前記多重誘電層に注入させる方式でイレースすることを特徴とする請求項１０に記載の電荷トラップメモリセルの動作方法。
12. 前記ソース領域とドレイン領域に、一定の電圧Ｖ_Ｓを印加するか、又はいずれか一つのみに、一定の電圧Ｖ_Ｓを印加し、残りはフローティング（ｆｌｏａｔｉｎｇ）させ、
    前記ゲートには、前記Ｖ_Ｓより小さい電圧Ｖ_Ｇを印加し、
    前記アクティブ領域には、Ｖ_Ｓより大きい電圧Ｖ_Ｂを印加してプログラムすることを特徴とする請求項１０に記載の電荷トラップメモリセルの動作方法。
13. 前記Ｖ_Ｓを０Ｖ（接地）とし、
    前記Ｖ_Ｇを−５乃至−１８Ｖとし、
    前記Ｖ_Ｂを２乃至１０Ｖとしてプログラムすることを特徴とする請求項１２に記載の電荷トラップメモリセルの動作方法。
14. 前記アクティブ領域に、一定の電圧Ｖ_Ｂを印加し、
    前記ゲートには、前記Ｖ_Ｂより大きい電圧Ｖ_Ｇを印加し、
    前記ソース領域とドレイン領域は、いずれもフローティング（ｆｌｏａｔｉｎｇ）させるか、又はいずれか一つのみフローティングさせ、残りは前記Ｖ_Ｂと同一の電圧Ｖ_Ｓを印加するか、又はいずれも前記Ｖ_Ｂと同一の電圧Ｖ_Ｓを印加してイレースすることを特徴とする請求項１１に記載の電荷トラップメモリセルの動作方法。
15. 前記Ｖ_Ｂを−１０乃至−２０Ｖとし、
    前記Ｖ_Ｇを０Ｖ（接地）とし、
    前記ソース領域とドレイン領域をいずれもフローティング（ｆｌｏａｔｉｎｇ）させてイレースすることを特徴とする請求項１４に記載の電荷トラップメモリセルの動作方法。
16. 一つ以上のビットライン（ｂｉｔｌｉｎｅ）を有し、前記各ビットラインに第１の選択トランジスタ、複数の電荷トラップメモリセル及び第２の選択トランジスタが、互いにソース／ドレインが連結されるように直列連結され、前記第２の選択トランジスタのソースが、前記ビットラインと垂直配列された共通ソースラインに電気的に連結され、前記第１の選択トランジスタのゲート及び第２の選択トランジスタのゲートが、前記ビットラインと交差するように配列された第１の選択ゲートライン及び第２の選択ゲートラインにそれぞれ電気的に連結され、前記複数の電荷トラップメモリセルのゲートが、前記ビットラインと交差するように配列された複数のワードライン（ｗｏｒｄｌｉｎｅ）にそれぞれ電気的に連結されたナンド（ＮＡＮＤ）型フラッシュメモリアレイにおいて、
    前記電荷トラップメモリセルは、
    半導体基板と、
    前記基板にＮ型のトンネリング発生誘導層を含む複数層のドーピング層から形成されたアクティブ領域と、
    前記アクティブ領域の上部に形成されたゲートと、
    前記ゲートに隣接して一定の距離で離隔され、前記アクティブ領域にＰ型不純物がドーピングされて形成されたソース領域及びドレイン領域と、
    前記ゲートと基板のアクティブ領域の間に電荷トラップ層を含む多重誘電層を備えた電荷トラップメモリセルであり、
    前記電荷トラップメモリセルのトンネリング誘導層は、半導体基板に形成されたＮ型ウェル（ｗｅｌｌ）の内部にあり、
    前記電荷トラップメモリセルのアクティブ領域は、半導体基板に形成されたＮ型ウェル（ｗｅｌｌ）の内部の前記トンネリング発生誘導層の下段にＮ型不純物で前記ソース／ドレイン領域の下に深く且つ広くドーピングされて形成されたアバランシュ発生誘導層を更に含んでいることを特徴とするナンド（ＮＡＮＤ）型フラッシュメモリアレイ。
17. 前記電荷トラップメモリセルのアクティブ領域は、半導体基板に形成されたＮ型ウェル（ｗｅｌｌ）の内部の前記トンネリング発生誘導層の上段にＰ型不純物でドーピングされて形成された閾値電圧調節層を更に含んでいることを特徴とする請求項１６に記載のナンド（ＮＡＮＤ）型フラッシュメモリアレイ。
18. 前記電荷トラップメモリセルのアバランシュ発生誘導層のＮ型不純物はリン（Ｐ）又はヒ素（Ａｓ）であり、
    前記電荷トラップメモリセルのトンネリング発生誘導層のＮ型不純物はヒ素（Ａｓ）又はアンチモン（Ｓｂ）であることを特徴とする請求項１６に記載のナンド（ＮＡＮＤ）型フラッシュメモリアレイ。
19. 前記電荷トラップメモリセルのＮ型ウェル（ｗｅｌｌ）不純物のピークドーピング濃度は５×１０^１７／ｃｍ^３以上であり、
    前記電荷トラップメモリセルのトンネリング発生誘導層のＮ型不純物のピークドーピング濃度は１×１０^１８／ｃｍ^３以上であることを特徴とする請求項１６に記載のナンド（ＮＡＮＤ）型フラッシュメモリアレイ。
20. 前記電荷トラップメモリセルのアバランシュ発生誘導層のＮ型不純物のピークドーピング濃度は５×１０^１７／ｃｍ^３以上であり、
    前記電荷トラップメモリセルのトンネリング発生誘導層のＮ型不純物のピークドーピング濃度は１×１０^１８／ｃｍ^３以上であることを特徴とする請求項１６に記載のナンド（ＮＡＮＤ）型フラッシュメモリアレイ。
21. 一つ以上のビットライン（ｂｉｔｌｉｎｅ）を有し、前記各ビットラインに第１の選択トランジスタ、複数の電荷トラップメモリセル及び第２の選択トランジスタが、互いにソース／ドレインが連結されるように直列連結され、前記第２の選択トランジスタのソースが、前記ビットラインと垂直配列された共通ソースラインに電気的に連結され、前記第１の選択トランジスタのゲート及び第２の選択トランジスタのゲートが、前記ビットラインと交差するように配列された第１の選択ゲートライン及び第２の選択ゲートラインにそれぞれ電気的に連結され、前記複数の電荷トラップメモリセルのゲートが、前記ビットラインと交差するように配列された複数のワードライン（ｗｏｒｄｌｉｎｅ）にそれぞれ電気的に連結されたナンド（ＮＡＮＤ）型フラッシュメモリアレイの動作方法において、
    前記電荷トラップメモリセルは、
    Ｐ型不純物でドーピングされたソース／ドレイン領域と、前記ソース／ドレイン領域とＰＮ接合を成すように、半導体基板のＮ型ウェル（ｗｅｌｌ）の内部にＮ型不純物でドーピングされて形成されたトンネリング発生誘導層を含んでいるアクティブ領域と、前記アクティブ領域の上部に形成されたゲートと、前記ゲートと基板のアクティブ領域の間に電荷トラップ層を含む多重誘電層を備えた電荷トラップメモリセルであり、
    前記動作方法は、前記各ビットライン、複数のワードライン、第１、２の選択ゲートライン、共通ソースライン、及び複数の電荷トラップメモリセルのアクティブ領域のそれぞれに所定のバイアス（ｂｉａｓ）電圧を印加することによって、
    前記複数の電荷トラップメモリセルのうち、特定のセルのみ選択し、
    前記選択された特定の電荷トラップメモリセルのトンネリング発生誘導層からバンド−ツー−バンド（ｂａｎｄ−ｔｏ−ｂａｎｄ）でトンネリングされた電子を前記Ｎ型ウェル（ｗｅｌｌ）の深い空乏（ｄｅｅｐｄｅｐｌｅｔｉｏｎ）領域で加速してアバランシュ現象を発生させ、
    前記アバランシュ現象で生成されたホール（ｈｏｌｅ）を更に前記Ｎ型ウェル（ｗｅｌｌ）の深い空乏領域から基板表面の方向へ加速させてホットホール（ｈｏｔｈｏｌｅ）とし、
    ゲート電界の助けを受け（ｇａｔｅｆｉｅｌｄ ｅｎｈａｎｃｅｄ）、前記多重誘電層にホットホールを注入させる方式でプログラムすることを特徴とするナンド（ＮＡＮＤ）型フラッシュメモリアレイの動作方法。
22. 前記電荷トラップメモリセルは、前記トンネリング発生誘導層の下段にＮ型不純物でドーピングされ、前記ソース／ドレイン領域の下に深く且つ広く形成されたアバランシュ発生誘導層を前記Ｎ型ウェル内に更に含み、
    前記Ｎ型ウェル（ｗｅｌｌ）の深い空乏領域は、前記アバランシュ発生誘導層の深い空乏（ｄｅｅｐｄｅｐｌｅｔｉｏｎ）領域であることを特徴とする請求項２１に記載のナンド（ＮＡＮＤ）型フラッシュメモリアレイの動作方法。
23. 前記バイアス（ｂｉａｓ）電圧の条件を変えて、ファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍｔｕｎｎｅｌｉｎｇ）で前記アクティブ領域のチャンネルから電子を前記多重誘電層に注入させる方式でイレースすることを特徴とする請求項２２に記載のナンド（ＮＡＮＤ）型フラッシュメモリアレイの動作方法。
24. 前記選択された特定の電荷トラップメモリセルが含まれたブロックのアクティブ領域には、一定の電圧Ｖ_Ｂを印加し、
    前記選択された特定の電荷トラップメモリセルのソース／ドレインが他のセルと直列に電気的に連結されたビットラインには、バンド−ツー−バンドトンネリングとアバランシュ現象が起こるように、Ｖ_Ｂより小さい電圧Ｖ_ＳＥＬを印加し、その他のビットラインには、バンド−ツー−バンドトンネリングとアバランシュ現象が起こらないように、前記Ｖ_ＳＥＬよりは大きく、前記Ｖ_Ｂよりは小さいか又は同じ電圧Ｖ_ＵＮＳを印加し、
    前記選択された特定の電荷トラップメモリセルのゲートが電気的に連結されたワードラインには、アクティブ領域で生成されたホットホールを多重誘電層に十分注入させるために、前記Ｖ_ＳＥＬより小さい電圧Ｖ_ＰＧＭを印加し、その他のワードラインは連結された
    セルのチャンネルは付けられるが、ホットホールの注入は起こらないように、前記Ｖ_ＰＧＭよりは大きく、前記Ｖ_ＳＥＬよりは小さい電圧Ｖ_ＰＡＳＳを印加し、
    前記第１の選択ゲートラインは、第１の選択トランジスタがオンされるように、前記Ｖ_ＳＥＬよりは小さい電圧Ｖ_ＳＧ１を印加し、
    前記第２の選択ゲートラインは、第２の選択トランジスタがオフされるように、前記Ｖ_ＳＥＬよりは大きい電圧Ｖ_ＳＧ２を印加し、
    前記共通ソースラインには、前記Ｖ_ＳＥＬよりは大きく、前記Ｖ_Ｂよりは小さい電圧Ｖ_Ｓを印加し、
    前記選択された特定の電荷トラップメモリセルをプログラムすることを特徴とする請求項２２に記載のナンド（ＮＡＮＤ）型フラッシュメモリアレイの動作方法。
25. 前記Ｖ_Ｂを２乃至１０Ｖとし、
    前記Ｖ_ＳＥＬを０Ｖ（接地）とし、前記Ｖ_ＵＮＳを前記Ｖ_Ｂと同一の値とし、
    前記Ｖ_ＰＡＳＳを−２乃至−１０Ｖとし、前記Ｖ_ＰＧＭを−１１乃至−１８Ｖとし、
    前記Ｖ_ＳＧ１を−５乃至−１０Ｖとし、前記Ｖ_ＳＧ２を１乃至５Ｖとし、
    前記Ｖ_Ｓを０Ｖ（接地）とし、
    前記選択された特定の電荷トラップメモリセルをプログラムすることを特徴とする請求項２４に記載のナンド（ＮＡＮＤ）型フラッシュメモリアレイの動作方法。
26. 前記特定の電荷トラップメモリセルが含まれたブロックのアクティブ領域には、一定の電圧Ｖ_Ｂを印加し、
    前記ブロックの全てのワードラインには、電気的に連結されている電荷トラップメモリセル群に前記ファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍｔｕｎｎｅｌｉｎｇ）が起こるように、前記Ｖ_Ｂより大きい電圧Ｖ_ＥＲＳを印加し、
    前記ブロックの電荷トラップメモリセル群を一度にイレースすることを特徴とする請求項２３に記載のナンド（ＮＡＮＤ）型フラッシュメモリアレイの動作方法。
27. 前記各ビットラインをいずれもフローティング（ｆｌｏａｔｉｎｇ）状態にし、
    前記Ｖ_ＳＧ１とＶ_ＳＧ２を前記Ｖ_Ｂと同一の電圧を印加し、
    前記共通ソースラインをフローティング（ｆｌｏａｔｉｎｇ）状態にし、
    前記ブロックの電荷トラップメモリセル群を一度にイレースすることを特徴とする請求項２６に記載のナンド（ＮＡＮＤ）型フラッシュメモリアレイの動作方法。
28. 前記Ｖ_ＥＲＳを前記Ｖ_Ｂよりも１６乃至２１Ｖ大きいものとし、
    前記ブロックの電荷トラップメモリセル群を一度にイレースすることを特徴とする請求項２６に記載のナンド（ＮＡＮＤ）型フラッシュメモリアレイの動作方法。
29. 一つ以上のビットライン（ｂｉｔｌｉｎｅ）を有し、前記各ビットラインに複数の電荷トラップメモリセルのドレインが電気的に連結され、前記複数の電荷トラップメモリセルのゲートが、前記ビットラインと交差するように配列された複数のワードライン（ｗｏｒｄｌｉｎｅ）にそれぞれ電気的に連結され、前記複数の電荷トラップメモリセルのソースが、前記ビットラインと交差するように配列された複数のソースラインにそれぞれ電気的に連結されたノア（ＮＯＲ）型フラッシュメモリアレイにおいて、
    前記電荷トラップメモリセルは、
    半導体基板と、
    前記基板にＮ型のトンネリング発生誘導層を含む複数層のドーピング層から形成されたアクティブ領域と、
    前記アクティブ領域の上部に形成されたゲートと、
    前記ゲートに隣接して一定の距離で離隔され、前記アクティブ領域にＰ型不純物がドーピングされて形成されたソース領域及びドレイン領域と、
    前記ゲートと基板のアクティブ領域との間に電荷トラップ層を含む多重誘電層を備えた電荷トラップメモリセルであり、
    前記電荷トラップメモリセルのトンネリング誘導層は、半導体基板に形成されたＮ型ウェル（ｗｅｌｌ）の内部にあり、
    前記電荷トラップメモリセルのアクティブ領域は、半導体基板に形成されたＮ型ウェル（ｗｅｌｌ）の内部の前記トンネリング発生誘導層の下段にＮ型不純物で前記ソース／ドレイン領域の下に深く且つ広くドーピングされて形成されたアバランシュ発生誘導層を更に含んでいることを特徴とするノア（ＮＯＲ）型フラッシュメモリアレイ。
30. 前記電荷トラップメモリセルのアクティブ領域は、半導体基板に形成されたＮ型ウェル（ｗｅｌｌ）の内部の前記トンネリング発生誘導層の上段にＰ型不純物で基板の上段に薄くドーピングされて形成された閾値電圧調節層を更に含んでいることを特徴とする請求項２９に記載のノア（ＮＯＲ）型フラッシュメモリアレイ。
31. 前記電荷トラップメモリセルのアバランシュ発生誘導層のＮ型不純物はリン（Ｐ）又はヒ素（Ａｓ）とし、
    前記電荷トラップメモリセルのトンネリング発生誘導層のＮ型不純物はヒ素（Ａｓ）又はアンチモン（Ｓｂ）とすることを特徴とする請求項２９に記載のノア（ＮＯＲ）型フラ
    ッシュメモリアレイ。
32. 前記電荷トラップメモリセルのＮ型ウェル（ｗｅｌｌ）不純物のピークドーピング濃度
    は５×１０^１７／ｃｍ^３以上であり、
    前記電荷トラップメモリセルのトンネリング発生誘導層のＮ型不純物のピークドーピング濃度は１×１０^１８／ｃｍ^３以上であることを特徴とする請求項２９に記載のノア（ＮＯＲ）型フラッシュメモリアレイ。
33. 前記電荷トラップメモリセルのアバランシュ発生誘導層のＮ型不純物のピークドーピング濃度は５×１０^１７／ｃｍ^３以上であり、
    前記電荷トラップメモリセルのトンネリング発生誘導層のＮ型不純物のピークドーピング濃度は１×１０^１８／ｃｍ^３以上であることを特徴とする請求項２９に記載のノア（ＮＯＲ）型フラッシュメモリアレイ。
34. 一つ以上のビットライン（ｂｉｔｌｉｎｅ）を有し、前記各ビットラインに複数の電荷トラップメモリセルのドレインが電気的に連結され、前記複数の電荷トラップメモリセルのゲートが、前記ビットラインと交差するように配列された複数のワードライン（ｗｏｒｄｌｉｎｅ）にそれぞれ電気的に連結され、前記複数の電荷トラップメモリセルのソースが、前記ビットラインと交差するように配列された複数のソースラインにそれぞれ電気的に連結されたノア（ＮＯＲ）型フラッシュメモリアレイの動作方法において、
    前記電荷トラップメモリセルは、
    Ｐ型不純物でドーピングされたソース／ドレイン領域と、前記ソース／ドレイン領域とＰＮ接合を成すように、半導体基板のＮ型ウェル（ｗｅｌｌ）の内部にＮ型不純物でドーピングされて形成されたトンネリング発生誘導層を含んでいるアクティブ領域と、前記アクティブ領域の上部に形成されたゲートと、前記ゲートと基板のアクティブ領域との間に電荷トラップ層を含む多重誘電層を備えた電荷トラップメモリセルであり、
    前記動作方法は、
    前記各ビットライン、複数のワードライン、複数のソースライン、及び複数の電荷トラップメモリセルのアクティブ領域のそれぞれに所定のバイアス（ｂｉａｓ）電圧を印加することによって、
    前記複数の電荷トラップメモリセルのうち、特定のセルのみ選択し、
    前記選択された特定の電荷トラップメモリセルのトンネリング発生誘導層からバンド−ツー−バンド（ｂａｎｄ−ｔｏ−ｂａｎｄ）でトンネリングされた電子を前記Ｎ型ウェル（ｗｅｌｌ）の深い空乏（ｄｅｅｐｄｅｐｌｅｔｉｏｎ）領域で加速してアバランシュ現象を発生させ、
    前記アバランシュ現象で生成されたホール（ｈｏｌｅ）を更に前記Ｎ型ウェル（ｗｅｌｌ）の深い空乏領域から基板表面の方向へ加速させてホットホール（ｈｏｔｈｏｌｅ）とし、
    ゲート電界の助けを受け（ｇａｔｅｆｉｅｌｄ ｅｎｈａｎｃｅｄ）、前記多重誘電層にホットホールを注入させる方式でプログラムすることを特徴とするノア（ＮＯＲ）型フラッシュメモリアレイの動作方法。
35. 前記電荷トラップメモリセルは、前記トンネリング発生誘導層の下段にＮ型不純物でドーピングされ、前記ソース／ドレイン領域の下に深く且つ広く形成されたアバランシュ発生誘導層を前記Ｎ型ウェル内に更に含み、
    前記Ｎ型ウェル（ｗｅｌｌ）の深い空乏領域は、前記アバランシュ発生誘導層の深い空乏（ｄｅｅｐｄｅｐｌｅｔｉｏｎ）領域であることを特徴とする請求項３４に記載のノア
    （ＮＯＲ）型フラッシュメモリアレイの動作方法。
36. 前記バイアス（ｂｉａｓ）電圧の条件を変えて、ファウラー−ノルドハイムトンネリ
    グ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍｔｕｎｎｅｌｉｎｇ）で前記アクティブ領域のチャンネルから電子を前記多重誘電層に注入させる方式でイレースすることを特徴とする請求項３５に記載のノア（ＮＯＲ）型フラッシュメモリアレイの動作方法。
37. 前記選択された特定の電荷トラップメモリセルが含まれたブロックのアクティブ領域には、一定の電圧Ｖ_Ｂを印加し、
    前記選択された特定の電荷トラップメモリセルのドレインが電気的に連結されたビットラインには、バンド−ツー−バンドトンネリングとアバランシュ現象が起こるように、前記Ｖ_Ｂより小さい電圧Ｖ_ＳＥＬを印加し、その他のビットラインには、バンド−ツー−バンドトンネリングとアバランシュ現象が起こらないように、前記Ｖ_ＳＥＬよりは大きく、
    前記Ｖ_Ｂよりは小さいか又は同じ電圧Ｖ_ＵＮＳを印加し、
    前記選択された特定の電荷トラップメモリセルのゲートが電気的に連結されたワードラインには、アクティブ領域で生成されたホットホールを多重誘電層に十分注入させるために、前記Ｖ_ＳＥＬより小さい電圧Ｖ_ＰＧＭを印加し、その他のワードラインは連結されたセルにホットホールの注入が起こらないように、前記Ｖ_ＰＧＭよりは大きく、前記Ｖ_ＳＥＬよりは小さい電圧Ｖ_ＰＡＳＳを印加し、
    前記選択された特定の電荷トラップメモリセルのソースが電気的に連結されたソースラインは、フローティング（ｆｌｏａｔｉｎｇ）状態にし、
    前記選択された特定の電荷トラップメモリセルをプログラムすることを特徴とする請求項３５に記載のノア（ＮＯＲ）型フラッシュメモリアレイの動作方法。
38. 前記Ｖ_Ｂを２乃至１０Ｖとし、
    前記Ｖ_ＳＥＬを０Ｖ（接地）とし、前記Ｖ_ＵＮＳを前記Ｖ_Ｂと同一の値とし、
    前記Ｖ_ＰＡＳＳを−２乃至−１０Ｖとし、前記Ｖ_ＰＧＭを−１１乃至−１８Ｖとし、
    前記選択された特定の電荷トラップメモリセルをプログラムすることを特徴とする請求項３７に記載のノア（ＮＯＲ）型フラッシュメモリアレイの動作方法。
39. 前記特定の電荷トラップメモリセルが含まれたブロックのアクティブ領域には、一定の電圧Ｖ_Ｂを印加し、
    前記ブロックの全てのワードラインには、電気的に連結されている電荷トラップメモリセル群に前記ファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ
    ｔｕｎｎｅｌｉｎｇ）が起こるように、前記Ｖ_Ｂより大きい電圧Ｖ_ＥＲＳを印加し、
    前記ブロックの電荷トラップメモリセル群を一度にイレースすることを特徴とする請求項３６に記載のノア（ＮＯＲ）型フラッシュメモリアレイの動作方法。
40. 前記各ビットライン及びソースラインは、いずれも前記Ｖ_Ｂと同一の電圧を印加するか又はフローティング（ｆｌｏａｔｉｎｇ）状態にし、
    前記ブロックの電荷トラップメモリセル群を一度にイレースすることを特徴とする請求項３９に記載のノア（ＮＯＲ）型フラッシュメモリアレイの動作方法。
41. 前記Ｖ_ＥＲＳは、前記Ｖ_Ｂより１６乃至２１Ｖ更に大きいものとし、
    前記ブロックの電荷トラップメモリセル群を一度にイレースすることを特徴とする請求項３９に記載のノア（ＮＯＲ）型フラッシュメモリアレイの動作方法。