KR20090020129A - 전하 트랩층을 가지는 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

전하 트랩층을 가지는 비휘발성 메모리 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20090020129A
KR20090020129A KR1020070084600A KR20070084600A KR20090020129A KR 20090020129 A KR20090020129 A KR 20090020129A KR 1020070084600 A KR1020070084600 A KR 1020070084600A KR 20070084600 A KR20070084600 A KR 20070084600A KR 20090020129 A KR20090020129 A KR 20090020129A
Authority
KR
South Korea
Prior art keywords
charge trap
trap layer
crystalline
memory device
layer
Prior art date
Application number
KR1020070084600A
Other languages
English (en)
Inventor
최상무
설광수
박상진
성정헌
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070084600A priority Critical patent/KR20090020129A/ko
Priority to US12/071,351 priority patent/US20090050954A1/en
Priority to JP2008213116A priority patent/JP2009049418A/ja
Publication of KR20090020129A publication Critical patent/KR20090020129A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

전하 트랩층을 가지는 비휘발성 메모리 소자 및 그 제조 방법이 개시되어 있다.
개시된 비휘발성 메모리 소자는 결정질 물질을 포함하도록 형성된 전하 트랩층을 구비한다.
개시된 비휘발성 메모리 소자 제조 방법은, 기판 상에 터널링 절연막을 형성하는 단계와; 상기 터널링 절연막 상에 결정질 전하 트랩층을 형성하는 단계;를 포함한한다.

Description

전하 트랩층을 가지는 비휘발성 메모리 소자 및 그 제조 방법{Non-volatile memory device having charge trap layer and method for manufacturing the same}
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 전하 트랩층을 가지는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치 중 비휘발성 메모리 장치는 전원 공급이 차단되더라도 저장된 데이터가 소멸되지 않고 보존되는 저장장치로 대표적으로 플래시 메모리 장치가 있다.
현재 널리 사용되고 있는 고용량 비휘발성 메모리 장치로서, NAND(not and)형 플래시 메모리 장치의 경우, 메모리 셀로서 전하(charge)가 저장되는 플로팅 게이트(floating gate)와 이를 제어하는 컨트롤 게이트(control gate)가 순차적으로 적층된 구조의 플로팅 게이트형 플래시 메모리 소자를 갖는다.
이러한 플래시 메모리 장치에 있어서, 해마다 증가하고 있는 메모리 용량의 확대 요구를 충족시키기 위해서, 메모리 셀 크기는 급속도로 축소되고 있다. 또한, 셀 크기의 축소에 맞추어, 플로팅 게이트의 수직방향의 높이를 효과적으로 줄여 나 가는 것이 요구되고 있다.
메모리 셀의 수직방향의 높이를 효과적으로 줄이는 동시에, 메모리 셀이 가지는 메모리 특성, 예를 들어, 누설전류에 의해 저장된 데이터를 장시간 온전하게 유지하는 특성인 리텐션(retention) 특성을 유지하기 위하여, 전하를 저장하는 수단으로서, 플로팅 게이트가 아닌 실리콘 질화막(Si3N4)을 사용하여 구성된 SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor) 구조를 갖는 전하트랩형 메모리 소자를 메모리 셀로 적용하는 반도체 메모리 장치가 제안되었다.
SONOS형 메모리 소자의 기본 구조는 다음과 같다. 소오스 및 드레인 영역 사이의 반도체 기판 상에, 즉 채널 영역상에 양단이 소오스 및 드레인 영역과 접촉되도록 터널 절연막으로서 제1실리콘 산화막(SiO2)이 형성되어 있다. 제1실리콘 산화막은 전하의 터널링을 위한 막이다. 제1실리콘 산화막상에 전합 트랩층으로서 실리콘 질화막(Si3N4)이 형성되어 있다. 실리콘 질화막은 실질적으로 데이터가 저장되는 물질막으로써, 제1실리콘 산화막을 터널링한 전하가 트랩된다. 이러한 실리콘 질화막상에 상기 전하가 실리콘 질화막을 통과하여 위쪽으로 이동되는 것을 차단하기 위한 블록킹 절연막으로서 제2실리콘 산화막이 형성되어 있다. 제2실리콘 산화막상에는 게이트 전극이 형성되어 있다.
플로팅 게이트 대신에 전하 트랩에 의해 정보를 저장하는 전하 트랩층을 구비하는 전하 트랩형 메모리 소자의 기본 구조는, 게이트 전극, 블록킹 산화막, 전하 트랩층, 터널링 산화막 및 실리콘 기판으로 이루어져 있다. 이때, 전하 트랩층 에는 HfO2, ZrO2, Al2O3같은 고유전율 절연막과 실리콘 및 금속 나노닷 등이 적용될 수 있으며, 대표적인 것은 실리콘 질화막이다. 이러한 전하 트랩층에 적용되는 물질들은 일반적으로 비정질이다.
비정질 실리콘 질화막을 전하 트랩층으로 갖고 있는 전하 트랩형 메모리 소자는 비정질 실리콘 질화막의 밴드 테일(band tail) 확장으로 인해 신뢰성이 나빠지는 특성을 갖고 있다. 이는 결함(defect) 준위에 트랩된 전하가 쉽게 빠져나갈 뿐 아니라, 확장된 밴드 테일(band tail)로 인해 쓰기/지우기시 주입된 전하의 이동에 긴 시간이 걸려 메모리 동작 속도에 지연이 발생하기 때문이다. 이러한 문제는 실리콘 질화막 이외에 다른 물질을 사용한 비정질 구조의 전하 트랩층을 갖는 경우에도 마찬가지로 생길 수 있다.
본 발명은 비정질 물질을 전하 트랩층으로 사용하는 대신, 결정질 물질을 전하 트랩층으로 사용하여, 밴드 테일(band tail) 확장으로 인한 전하 누수 및 동작 속도 지연 문제가 개선된 비휘발성 메모리 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 비휘발성 메모리 소자는 기판과, 상기 기판 상에 게이트 구조체를 구비하며, 상기 게이트 구조체는 결정질 물질을 포함하는 전하 트랩층을 포함하는 것을 특징으로 한다.
상기 게이트 구조체는, 터널링 절연막, 상기 터널링 절연막 상에 형성되는 상기 결정질 물질을 포함하는 전하 트랩층; 상기 전하 트랩층 상에 형성되는 블록킹 절연막; 및 상기 블록킹 절연막 상에 형성되는 게이트 전극;을 포함할 수 있다.
상기 터널링 절연막과 접촉하도록 상기 기판에 형성된 제1 및 제2불순물 영역;을 더 구비할 수 있다.
상기 기판은 실리콘 기판이고, 상기 터널링 절연막, 상기 블록킹 절연막, 상기 게이트 전극은 각각 실리콘 산화막, 알루미늄 산화막 및 금속막일 수 있다.
상기 게이트 전극은 TaN 금속막을 포함할 수 있다.
상기 전하 트랩층은 결정질 실리콘 질화물을 포함할 수 있다.
이때, 상기 전하 트랩층을 형성하는 결정질 실리콘 질화물의 질소에 대한 실리콘의 조성비는, 실리콘의 함유량을 x, 질소의 함유량을 y라 할 때, 0.75 ≤ x/y ≤ 0.9 범위내인 것이 바람직하다.
본 발명에 따른 비휘발성 메모리 소자 제조 방법은, 기판 상에 터널링 절연막을 형성하는 단계와; 상기 터널링 절연막 상에 결정질 전하 트랩층을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 결정질 전하 트랩층을 형성하는 단계는, 상기 터널링 절연막 상에 비정질 전하 트랩층을 형성하는 단계와; 상기 비정질 전하 트랩층을 결정질화하는 단계;를 포함할 수 있다.
이때, 상기 결정질화는, 이온 임플란테이션에 의해 이루어질 수 있다.
여기서, 상기 비정질 전하 트랩층은 비정질 실리콘 질화물을 포함하고, 상기 이온은 N+ 이온이며, 상기 비정질 전하 트랩층은 상기 N+ 이온 임플란테이션에 의해 결정질 실리콘 질화물을 포함하도록 형성될 수 있다.
상기 결정질 전하 트랩층은 고온 증착에 의해 형성될 수 있다. 이때, 상기 결정질 전하 트랩층은 결정질 실리콘 질화물을 포함하도록 형성될 수 있다.
상기 결정질 전하 트랩층 상에 블록킹 절연막을 형성하는 단계; 및 상기 블록킹 절연막 상에 게이트 전극을 형성하는 단계;를 더 포함할 수 있다.
본 발명에 따른 비휘발성 메모리 소자에 의하면, 전하 트랩층을 결정질 물질구조로 형성함에 의해, 특정 에너지 레벨의 결함(defect) 준위에만 전하를 트랩시킬 수 있어, 비정질 물질 구조로 형성시와 같은 밴드 테일(band tail) 확장으로 인한 전하 누수 및 동작 속도 지연 문제가 생기지 않는다.
이하, 첨부된 도면들을 참조하면서 본 발명에 따른 비휘발성 메모리 소자 및 그 제조 방법의 바람직한 실시예를 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리소자를 개략적으로 보여준다. 도 1의 비휘발성 메모리 소자(10)는 기판(11)과, 이 기판(11) 상에 형성된 게이트 구조체(20)를 구비한다. 상기 기판(11)에는 소정의 도전성 불순물이 예컨대, N+형으로 도핑된 제1 및 제2불순물 영역(13)(15)이 형성될 수 있다. 제1 및 제2불순물 영역(13)(15) 중 하나는 드레인(D), 나머지 하나는 소스(S)로 사용될 수 있다.
상기 게이트 구조체(10)는 기판(11) 상에 형성된 터널링 절연막(21), 이 터널링 절연막(21) 상에 형성된 전하 트랩층(23) 및 이 전하 트랩층(23) 상에 형성된 블록킹 절연막(25)을 포함한다. 블록킹 절연막(25) 상에는 제어 게이트 전극(27)이 형성될 수 있다. 도 1에서 참조번호 19는 스페이서(spacer)를 나타낸다.
상기 터널링 절연막(21)은 전하의 터널링을 위한 막으로, 상기 기판(11) 상에 형성된다. 상기 터널링 절연막(21)과 제1 및 제2불순물 영역(13)(15)은 서로 전기적으로 연결된다. 상기 터널링 절연막(21)은 터널링 산화막으로서 예컨대, 실리콘 산화막(SiO2) 또는 다양한 high-k 산화물로 형성되거나 이들의 조합으로 이루어진 산화물로 형성될 수 있다.
대안으로, 상기 터널링 절연막(21)은 실리콘 질화막 예컨대, Si3N4로 형성될 수도 있다. 이때, 실리콘 질화막은, 불순물 농도가 높지 않고(즉, 불순물의 농도가 실리콘 산화막과 비견될만하고) 실리콘과의 계면 특성이 우수하도록 형성되는 것이 바람직하다. 이러한 양질의 실리콘 질화막을 형성하기 위해, 상기 터널링 절연막(21)을 이루는 실리콘 질화막은 제트 기상 증착(Jet Vapor Depositon)과 같은 특수한 제법을 사용하여 형성될 수 있다.
또 대안으로, 상기 터널링 절연막(21)은 실리콘 질화막과 산화막의 이중층 구조로 이루어질 수도 있다.
상기와 같이, 상기 터널링 절연막(21)은 산화물 또는 질화물의 단층 구조로 이루어지거나, 서로 다른 에너지 밴드갭을 가지는 물질로 복수층 구조로 형성될 수도 있다.
상기 전하 트랩층(23)은 정보 즉, 데이터 저장이 이루어지는 영역이다. 본 발명에 따른 비휘발성 메모리 소자(10)에 있어서, 상기 전하 트랩층(23)은 결정질 물질을 포함하도록 형성된 것이 바람직하다.
상기 전하 트랩층(23)은 전하 트랩에 의해 정보 저장이 이루어지도록 마련될 수 있다. 이 경우, 비휘발성 메모리 소자(10)는 전하 트랩형이 되며, 전하 트랩층(23)은 결정질로 된 질화물 또는 결정질의 고유전율(high-k) 절연체를 포함하도록 형성될 수 있다.
상기 전하 트랩층(23)으로 적용되는 질화물은 결정질의 실리콘 질화물(SixNy)일 수 있다. 이때, 상기 전하 트랩층(23)을 형성하는 결정질의 실리콘 질 화물의 질소에 대한 실리콘의 조성비는, 실리콘의 함유량을 x, 질소의 함유량을 y라 할 때, 0.75 ≤ x/y ≤ 0.9를 만족하는 것이 바람직하다. 조성비 x/y = 0.75는 Si3N4에 해당한다.
또한, 전하 트랩층(23)으로 적용되는 고유전율 절연체는 결정질의 SiO2, HfO2, ZrO2, Al2O3, HfSiON, HfON 또는 HfAlO와 같은 high-k 산화물일 수 있다. 여기서, high-k 산화물을 이루는 원소들의 조성비는 허용 범위내에서 달라질 수 있다.
상기 블록킹 절연막(25)은 전하가 전하 트랩층(23)을 통과하여 위쪽으로 이동되는 것을 차단하기 위한 것으로, 산화층으로 이루어질 수 있다. 예를 들어, 상기 블록킹 절연막(25)은 high-k 물질인 알루미늄 산화막(Al2O3)으로 형성될 수 있다.
또한, 블록킹 절연막(25)은 SiO2 로 형성되거나, 터널링 절연막(21)보다 높은 유전율을 지닌 다양한 high-k 물질 예컨대, SiON, Si3N4, HfO2, Ta2O5, ZrO2, TiO2, La2O3, ScxOy, 그 외 Lanthanide oxide 또는 이들의 조합으로 이루어진 다양한 high-k 산화층으로 형성될 수 있다. 블록킹 절연막(25)은 복수층 구조로 형성될 수도 있다. 예를 들어, 블록킹 절연막(25)은 SiO2 와 같은 통상적으로 사용되는 절연 물질로 된 절연층과, 터널링 절연막(21)보다 높은 유전율을 지닌 물질로 형성된 고유전체층을 포함하여 두층 또는 그 이상으로 구성될 수 있다.
상기 게이트 전극(27)은 금속막으로 형성될 수 있다. 예를 들어, 상기 게이 트 전극(27)은 알루미늄(Al), Ru, TaN 막 또는 NiSi 등의 실리 사이드 물질막으로 형성될 수도 있다.
상기한 바와 같은 본 발명에 따른 비휘발성 메모리 소자(10)는 전하 트랩층(23)이 결정질로 형성됨에 의해, 이하에서 알 수 있는 바와 같이 전하 트랩층(23)에서 밴드 테일(band tail) 확장이 없게 되어, 특정 에너지 레벨의 결함(defect) 준위에만 전하를 트랩시킬 수 있다. 이에 의해, 전하 트랩층이 비정질 구조로 이루어져 있을 때와는 달리 밴드 테일 확장으로 인한 전하 누수 및 동작 속도 지연이 사라지게 된다.
도 2a는 비정질 실리콘 질화막에 저장된 전하(전자 및 정공)의 수직 분포를 보여주며, 도 2b는 도 2a의 저장된 전하의 수직 분포를 보이며, 실리콘/질소의 조성비가 다른 비정질 실리콘 질화막을 가지는 메모리 소자에 대한 시간에 따른 문턱전압 변화를 보여준다. 도 2b에서는 화학양론적 실리콘 질화막(Stochiometric SiN)과 실리콘 함유량이 질소보다 상대적으로 많은 실리콘 질화막(Si-rich SiN)을 가질 때의 시간에 따른 문턱 전압 변화를 보여준다. 도 2a에서 가로축은 실리콘 질화막 내에서의 터널링 절연막으로부터 거리(distance in nitride)를 나타낸다. 오른쪽으로 갈수록 블록킹 절연막에 가까워진다. 도 2a에서 세로축은 트랩된 전하 밀도(trapped carrier density)를 나타낸다. 도 2b에서 가로축은 시간(단위 : sec) 축이고, 세로축은 문턱 전압 변화량(ΔVth, 단위 : Volt)을 나타낸다. 도 2b에서의 문턱 전압 변화는 외부 바이어스를 가하지 않은 상태로 그냥 두었을 때 얻어진 것이다.
도 2a에서 알 수 있는 바와 같이, 비정질로 된 전하 트랩층에 저장된 전하들 특히, 전자들은 수직 방향으로 불균일한 분포도를 갖게 되고 이는 쓰기/지우기 동작 후 불안정한 문턱 전압을 유발하여, 도 2b에서와 같이 문턱 전압이 시간에 따라 크게 변화된다. 이러한 시간에 따른 문턱 전압 변화는 실리콘 질화막의 실리콘/질소 조성비에 따라 크게 달라진다. 실리콘의 함유량이 질소보다 상대적으로 많은 실리콘 질화막(Si-rich SiN)의 경우, 얕은 트랩(shallow trap)이 많아 시간에 따라 더 심한 문턱 전압 변화가 관찰되었다.
이러한 문턱 전압 변화는 도 3에 보여지는 것처럼, 비정질 실리콘 질화막의 특성인 확장된 밴드 테일(band tail)로 인한 것이다. 도 2b의 문턱 전압 변화는 밴드 테일에 기인한 얕은 트랩(shallow trap)에 의해 전자 분포가 바뀐다는 것을 보여준다.
도 3은 비정질 구조의 실리콘 질화막에 대한 준위 밀도(DOS:Density of State)를 보여준다.
비정질 구조의 실리콘 질화막의 경우, 전도대(CB: Conduction Band)와 가전자대(VB: Valence Band)에 밴드 테일이 생겨서 전하 트랩이 이루어지는 결함(defects) 준위와 연결된다.
이러한 확장된 밴드 테일(band tail)로 인해 결함 준위에 트랩된 전하가 쉽게 빠져나갈 수 있을 뿐 아니라, 쓰기/지우기 등의 메모리 동작시 문턱 전압이 안정화되는데 긴 시간이 걸리게 된다.
이에 반하여, 도 4에서 알 수 있는 바와 같이, 결정질 구조의 실리콘 질화막 의 경우, 밴드 테일 확장이 없을 뿐 아니라 결함 준위에 보다 안정하게 전하를 트랩시킬 수 있게 된다. 도 4는 결정질 구조의 실리콘 질화막에 대한 준위 밀도(DOS:Density of State)를 보여준다.
상기와 같이 밴드 테일 확장이 없도록 결정질 전하 트랩층을 형성하기 위해서는, 본 발명에 따른 비휘발성 메모리 소자에 있어서 결정질 전하 트랩층(23)은 이온 임플란테이션(ion implantation)이나 고온 증착 등의 다양한 방법으로 형성할 수 있다.
즉, 본 발명에 따른 비휘발성 메모리 소자 제조 방법의 일 실시예에 따르면, 결정질 전하 트랩층(23)을 형성하기 위해, 도 5에서와 같이, 기판(11) 예컨대, 실리콘 기판 상에 터널링 절연막(21)을 형성하고, 이 터널링 절연막(21) 상에 비정질 전하 트랩층(23') 예컨대, 비정질 실리콘 질화막을 형성한 다음 이온 임플란테이션을 하여, 비정질 전하 트랩층을 결정질 전하 트랩층(23)으로 형성시킬 수 있다. 이때, 이온 임플란테이션 후 열처리가 추가적으로 진행될 수 있다. 비정질 전하 트랩층(23')이 비정질 실리콘 질화막으로 이루어진 경우, 여기에 N+ 이온 임플란테이션을 하여 결정질 실리콘 질화막으로 형성시킨다.
이온 임플란테이션에 의해 비정질 전하 트랩층(23')을 결정질 전하 트랩층(23)으로 형성시키는 경우, 전하 트랩층을 이루는 물질에 따라 임플란테이션에 사용되는 이온 물질이 적절히 선택된다.
본 발명에 따른 비휘발성 메모리 소자 제조 방법의 다른 실시예에 따르면, 결정질 전하 트랩층(23)은 터널링 절연막(21) 상에 고온 증착에 의해 형성될 수도 있다.
상기와 같이, 본 발명에 따른 비휘발성 메모리 소자 제조 방법에 따르면, 기판(11) 상에 터널링 절연막(21)을 형성하고, 이 터널링 절연막(21) 상에 이온 임플란테이션(ion implantation)이나 고온 증착 등의 다양한 방법으로 결정질 전하 트랩층(23)을 형성한다. 그런 다음, 결정질 전하 트랩층(23) 상에 블록킹 절연막(25)을 형성하고, 그 위에 게이트 전극(27)을 형성한다. 그리고, 기판(11)에 터널링 절연막(21)과 전기적으로 연결되도록 제1 및 제2불순물 영역(13)(15)을 형성하면, 도 1에서와 같은 본 발명에 따른 비휘발성 메모리 소자(10)가 얻어진다.
도 5는 비정질 실리콘 질화막을 결정질 구조로 바꾸기 위한 N+ 이온 임플란테이션의 개략도를 보여주며, 도 6은 결정질 실리콘 질화막을 형성하기 위한 N+ 이온 임플란테이션(ion implantation)을 한 후 얻어진 결정질 실리콘 질화막의 XRD 결과를 보여준다.
도 6에서 "Si"로 표시된 큰 피크(peak)는 결정질 실리콘에 해당하는 피크이고, "β"로 표시된 작은 피크는 결정질 실리콘 질화물(Si3N4)에 해당하는 피크이다. 도 6으로부터, 터널링 절연막 예컨대, SiO2막은 비정질이므로 피크가 보이지 않으며, 기판이 단결정 실리콘 기판이고, 전하 트랩층이 결정질 실리콘 질화물로 이루어져 있음을 알 수 있다.
상기와 같이 전하 트랩형 비휘발성 메모리 소자에서 전하 트랩층으로 사용되는 비정질 실리콘 질화막을 결정질 실리콘 질화막으로 바꾸면 메모리 특성 향상을 얻을 수 있다. 즉, 비정질 실리콘 질화막을 전하 트랩층으로 사용할 경우, 확장된 밴드 테일로 인해 결함 준위에 트랩된 전하를 그대로 유지할 수 없을 뿐만 아니라, 쓰기/지우기 동작 후 일정시간이 지나야 안정된 문턱전압을 얻을 수 있다. 즉 불연속적인 트랩을 이용한다고는 하나, 뜻하지 않은 메모리 특성의 퇴화를 유발할 수 있다.
반면에, 결정질 실리콘 질화막을 전하 트랩층으로 사용하는 경우, 밴드 테일 확장 없이 결함 준위에 안정하게 전하를 트랩시킬 수 있으며, 안정된 문턱 전압을 얻는 시간 또한 필요하지 않게 된다. 이로써 전하 트랩형 메모리 소자의 향상된 메모리 특성 즉, 안정된 쓰기/지우기 특성 및 향상된 신뢰도 특성을 얻을 수 있다.
이상에서는 본 발명에 따른 비휘발성 메모리 소자의 제조에 있어서, 결정질 전하 트랩층을 결정질 실리콘 질화막으로 형성하는 경우를 보였는데, 이는 예시적인 것이다. 밴드 테일 문제는 모든 비정질 물질에 해당하는 문제이므로, 전하 트랩층을 본 기술분야에서 알려져 있는 다양한 물질로 형성하는 경우에도, 전하 트랩층을 이온 임플란테이션 방법이나 고온 증착 방법에 의해 결정질로 형성시킬 수 있음은 당연하며, 이에 의해 밴드 테일이 없는 상기한 다양한 재질 중 어느 하나로 된 결정질의 전하 트랩층을 얻을 수 있다. 따라서, 본 발명에 따른 비휘발성 메모리 소자에서 결정질 전하 트랩층을 실리콘 질화막 이외의 다양한 물질로 형성할 수 있다.
또한, 이상에서는 본 발명에 따른 비휘발성 메모리 소자의 결정질 전하 트랩층을 이온 임플란테이션이나 고온 증착을 이용하여 한정하는 것으로 설명하였는데, 본 발명이 이에 한정되는 것은 아니다. 전하 트랩층을 결정질로 형성하는데, 이온 임플란테이션이나 고온 증착 이외에도 다양한 방법이 적용될 수 있다.
또한, 이상에서는 본 발명에 따른 비휘발성 메모리 소자가 전하 트랩형인 경우를 구체적인 예로서 설명 및 도시하였는데, 본 발명이 이에 한정되는 것은 아니다. 본 발명에 따른 비휘발성 메모리 소자는, 결정질 전하 트랩층이 적용될 수 있는 다른 종류의 메모리 소자일 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리소자를 개략적으로 보여준다.
도 2a는 비정질 실리콘 질화막에 저장된 전하(전자 및 정공)의 수직 분포를 보여준다.
도 2b는 도 2a의 저장된 전하의 수직 분포를 보이며, 실리콘/질소의 조성비가 다른 비정질 실리콘 질화막을 가지는 메모리 소자에 대한 시간에 따른 문턱전압 변화를 보여준다.
도 3은 비정질 구조의 실리콘 질화막에 대한 준위 밀도(DOS:Density of State)를 보여준다.
도 4는 결정질 구조의 실리콘 질화막에 대한 준위 밀도(DOS:Density of State)를 보여준다.
도 5는 비정질 실리콘 질화막을 결정질 구조로 바꾸기 위한 N+ 이온 임플란테이션의 개략도를 보여준다.
도 6은 결정질 실리콘 질화막을 형성하기 위한 N+ 이온 임플란테이션(N+ ions implantation)을 한 후 얻어진 결정질 실리콘 질화막의 XRD 결과를 보여준다.

Claims (18)

  1. 기판과, 상기 기판 상에 게이트 구조체를 구비하며,
    상기 게이트 구조체는 결정질 물질을 포함하는 전하 트랩층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제1항에 있어서, 상기 게이트 구조체는,
    터널링 절연막,
    상기 터널링 절연막 상에 형성되는 상기 결정질 물질을 포함하는 전하 트랩층;
    상기 전하 트랩층 상에 형성되는 블록킹 절연막; 및
    상기 블록킹 절연막 상에 형성되는 게이트 전극;을 포함하는 것을 특징으로 하는 전하 트랩형 메모리 소자.
  3. 제2항에 있어서, 상기 터널링 절연막과 접촉하도록 상기 기판에 형성된 제1 및 제2불순물 영역;을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제2항에 있어서, 상기 기판은 실리콘 기판이고, 상기 터널링 절연막, 상기 블록킹 절연막, 상기 게이트 전극은 각각 실리콘 산화막, 알루미늄 산화막 및 금속막인 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제4항에 있어서, 상기 게이트 전극은 TaN 금속막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 전하 트랩층은 결정질 실리콘 질화물을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제6항에 있어서, 상기 전하 트랩층을 형성하는 결정질 실리콘 질화물의 질소에 대한 실리콘의 조성비는, 실리콘의 함유량을 x, 질소의 함유량을 y라 할 때, 0.75 ≤ x/y ≤ 0.9 범위내인 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 기판 상에 터널링 절연막을 형성하는 단계와;
    상기 터널링 절연막 상에 결정질 전하 트랩층을 형성하는 단계;를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  9. 제8항에 있어서, 상기 결정질 전하 트랩층을 형성하는 단계는,
    상기 터널링 절연막 상에 비정질 전하 트랩층을 형성하는 단계와;
    상기 비정질 전하 트랩층을 결정질화하는 단계;를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  10. 제9항에 있어서, 상기 결정질화는, 이온 임플란테이션에 의해 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  11. 제10항에 있어서, 상기 비정질 전하 트랩층은 비정질 실리콘 질화물을 포함하고, 상기 이온은 N+ 이온이며,
    상기 비정질 전하 트랩층은 상기 N+ 이온 임플란테이션에 의해 결정질 실리콘 질화물을 포함하도록 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  12. 제11항에 있어서, 상기 결정질 전하 트랩층을 형성하는 결정질 실리콘 질화물의 질소에 대한 실리콘의 조성비는, 실리콘의 함유량을 x, 질소의 함유량을 y라 할 때, 0.75 ≤ x/y ≤ 0.9 범위내인 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  13. 제8항에 있어서, 상기 결정질 전하 트랩층은 고온 증착에 의해 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  14. 제13항에 있어서, 상기 결정질 전하 트랩층은 결정질 실리콘 질화물을 포함하도록 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  15. 제14항에 있어서, 상기 결정질 전하 트랩층을 형성하는 결정질 실리콘 질화물의 질소에 대한 실리콘의 조성비는, 실리콘의 함유량을 x, 질소의 함유량을 y라 할 때, 0.75 ≤ x/y ≤ 0.9 범위내인 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  16. 제8항 내지 15항 중 어느 한 항에 있어서, 상기 결정질 전하 트랩층 상에 블록킹 절연막을 형성하는 단계; 및
    상기 블록킹 절연막 상에 게이트 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  17. 제16항에 있어서, 상기 기판은 실리콘 기판이고, 상기 터널링 절연막, 상기 블록킹 절연막, 상기 게이트 전극은 각각 실리콘 산화막, 알루미늄 산화막 및 금속막인 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  18. 제17항에 있어서, 상기 게이트 전극은 TaN 금속막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
KR1020070084600A 2007-08-22 2007-08-22 전하 트랩층을 가지는 비휘발성 메모리 소자 및 그 제조방법 KR20090020129A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070084600A KR20090020129A (ko) 2007-08-22 2007-08-22 전하 트랩층을 가지는 비휘발성 메모리 소자 및 그 제조방법
US12/071,351 US20090050954A1 (en) 2007-08-22 2008-02-20 Non-volatile memory device including charge trap layer and method of manufacturing the same
JP2008213116A JP2009049418A (ja) 2007-08-22 2008-08-21 電荷トラップ層を有する不揮発性メモリ素子及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070084600A KR20090020129A (ko) 2007-08-22 2007-08-22 전하 트랩층을 가지는 비휘발성 메모리 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20090020129A true KR20090020129A (ko) 2009-02-26

Family

ID=40381354

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070084600A KR20090020129A (ko) 2007-08-22 2007-08-22 전하 트랩층을 가지는 비휘발성 메모리 소자 및 그 제조방법

Country Status (3)

Country Link
US (1) US20090050954A1 (ko)
JP (1) JP2009049418A (ko)
KR (1) KR20090020129A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210122658A (ko) * 2020-03-31 2021-10-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다층 하이-k 게이트 유전체 구조물

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090025629A (ko) * 2007-09-06 2009-03-11 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
US9449853B2 (en) * 2013-09-04 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising electron trap layer

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5164053B2 (ja) * 2005-02-03 2013-03-13 財団法人ソウル大学校産学協力財団 複数層のドーピング層を有する電荷トラップメモリセルとこれを利用したメモリアレイ及びその動作方法
US7525149B2 (en) * 2005-08-24 2009-04-28 Micron Technology, Inc. Combined volatile and non-volatile memory device with graded composition insulator stack

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210122658A (ko) * 2020-03-31 2021-10-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다층 하이-k 게이트 유전체 구조물
US12022643B2 (en) 2020-03-31 2024-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer high-k gate dielectric structure

Also Published As

Publication number Publication date
JP2009049418A (ja) 2009-03-05
US20090050954A1 (en) 2009-02-26

Similar Documents

Publication Publication Date Title
US8816422B2 (en) Multi-trapping layer flash memory cell
JP2006114905A (ja) 不揮発性の半導体メモリ素子
KR100812933B1 (ko) Ｓｏｎｏｓ 구조를 갖는 반도체 메모리 소자 및 그것의제조 방법
JP6393104B2 (ja) 半導体装置およびその製造方法
US8115249B2 (en) Nonvolatile semiconductor memory device and method for manufacturing the same
US20090189215A1 (en) Nonvolatile flash memory device and method for producing the same
KR20080031594A (ko) 전하 트랩형 메모리 소자
JP2005268756A (ja) Ｓｏｎｏｓ型メモリ素子
JP2008034814A (ja) 不揮発性半導体メモリ素子及びその製造方法
US20050282327A1 (en) Flash memory device having a graded composition, high dielectric constant gate insulator
JP2009054951A (ja) 不揮発性半導体記憶素子及びその製造方法
US11133422B2 (en) Method for manufacturing a semiconductor device
US20090261404A1 (en) Non-volatile Memory Device
CN103180952B (zh) 存储器电荷存储结构中的吸气剂
JP2009135494A (ja) 消去飽和について改善したイミュニティを備えた不揮発性メモリデバイスおよびその製造方法
JPWO2007064048A1 (ja) 半導体記憶装置、その駆動方法およびその製造方法
TW201838154A (zh) 非揮發式記憶體裝置與其操作方法
KR20080072461A (ko) 전하 트랩형 메모리 소자
KR20120114082A (ko) 문턱전압 스위칭 물질을 이용한 비휘발성 메모리 소자 및 그 제조 방법
KR20090020129A (ko) 전하 트랩층을 가지는 비휘발성 메모리 소자 및 그 제조방법
JP2008227492A (ja) 電荷トラップ型メモリ素子
US20090014777A1 (en) Flash Memory Devices and Methods of Manufacturing the Same
KR100858085B1 (ko) 나노닷을 전하 트랩 사이트로 이용하는 전하 트랩형 메모리소자
KR100688586B1 (ko) 로칼 차지 트랩층을 갖는 비휘발성 메모리소자 및 그의구동방법
CN110729301A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid