JP2008034814A - 不揮発性半導体メモリ素子及びその製造方法 - Google Patents

不揮発性半導体メモリ素子及びその製造方法 Download PDF

Info

Publication number
JP2008034814A
JP2008034814A JP2007156400A JP2007156400A JP2008034814A JP 2008034814 A JP2008034814 A JP 2008034814A JP 2007156400 A JP2007156400 A JP 2007156400A JP 2007156400 A JP2007156400 A JP 2007156400A JP 2008034814 A JP2008034814 A JP 2008034814A
Authority
JP
Japan
Prior art keywords
film
transition metal
doped
semiconductor memory
dielectric film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007156400A
Other languages
English (en)
Other versions
JP2008034814A5 (ja
Inventor
Sang-Min Shin
尚旻 申
Koshu Setsu
光洙 薛
Young-Gu Jin
暎究 陳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2008034814A publication Critical patent/JP2008034814A/ja
Publication of JP2008034814A5 publication Critical patent/JP2008034814A5/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】不揮発性半導体メモリ素子及びその製造方法を提供する。
【解決手段】半導体基板上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成され、遷移金属がドーピングされた誘電膜を含む電荷トラップ層と、電荷トラップ層上に形成されたブロッキング絶縁膜と、ブロッキング絶縁膜上に形成されたゲート電極と、を備えることを特徴とする不揮発性半導体メモリ素子である。ここで、誘電膜は、ＨｆＯ２膜のような高誘電膜であることが望ましい。これにより、高誘電膜内に遷移金属をドーピングして深いトラップを形成させるため、不揮発性半導体メモリ素子のリテンション特性を改善しうる。
【選択図】図２

Description

本発明は、半導体メモリ素子に係り、さらに詳細には、データ維持特性を改善できる不揮発性半導体メモリ素子及びその製造方法に関する。
長時間安全に保存せねばならないデータの量が増加し、メモリスティックのように一ヵ所で作業した結果を他の所に移動させるのに使われるデータ保存手段が普及しつつ、不揮発性半導体メモリ装置、特に電気的にデータの保存及び消去が可能でありつつ、電源が供給されなくても保存されたデータをそのまま保存できる不揮発性半導体メモリ装置への関心が高まっている。
不揮発性半導体メモリ装置を構成する基本要素であるメモリセルの構成は、不揮発性半導体メモリ装置が使われる分野によって変わる。
例えば、現在広く使われている高容量の不揮発性半導体メモリ装置として、ＮＡＮＤ（Ｎｏｔ Ａｎｄ）型フラッシュ半導体メモリ装置のメモリセルの場合に、そのトランジスタのゲート構造物は、電荷が保存される、すなわちデータが保存されるフローティングゲートとそれを制御するコントロールゲートとが順次に積層された構造を有することが一般的である。
しかし、従来のフラッシュ半導体メモリ装置は、フローティングゲート物質としてドーピングされたポリシリコンのような導電物質を使用するため、高集積化時に隣接したゲート構造物の間に寄生キャパシタンスが大きくなるという問題がある。
これにより、最近には、フラッシュ半導体メモリ装置のかかる問題を解消するために、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）あるいはＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のようなＭＯＩＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｉｎｓｕｌａｔｏｒ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ素子と呼ばれる不揮発性半導体メモリ装置が提案され、それについての研究が活発に進められている。ここで、ＳＯＮＯＳは、コントロールゲート物質としてシリコンを使用し、ＭＯＮＯＳは、コントロールゲート物質として金属を使用するという点で差がある。
ＭＯＩＯＳメモリ素子は、電荷を保存する手段として、フローティングゲートの代りに、シリコン窒化膜（Ｓｉ３Ｎ４）のような電荷トラップ層を使用する。すなわち、ＭＯＩＯＳメモリ素子は、フラッシュ半導体メモリ装置のメモリセルの構成で、基板とコントロールゲートとの間の積層物（フローティングゲートとその上下に積層された絶縁層とで構成された積層物）を酸化膜、窒化膜及び酸化膜が順次に積層された積層物（ＯＮＯ）に代替したものであって、前記窒化膜に電荷がトラップされるにつれて、しきい電圧が移動される特性を利用するメモリ素子である。
図１は、ＳＯＮＯＳメモリ素子（以下、従来のＳＯＮＯＳ素子という）の基本構造を示す断面図である。
図１を参照すれば、従来のＳＯＮＯＳ素子で、ソース領域Ｓとドレイン領域Ｄとの間の半導体基板１０上に、すなわち、チャンネル領域上に両端がソース及びドレイン領域Ｓ,Ｄと接触する第１シリコン酸化膜（ＳｉＯ２）１２が形成されている。第１シリコン酸化膜１２は、電荷のトンネルリングのための膜である。第１シリコン酸化膜１２上にシリコン窒化膜（Ｓｉ３Ｎ４）１４が形成されている。シリコン窒化膜１４は、実質的にデータが保存される物質膜であって、第１シリコン酸化膜１２をトンネリングした電荷がトラップされる。このようなシリコン窒化膜１４上に前記電荷がシリコン窒化膜１４を通過して上側に移動することを遮断するためのブロッキング絶縁膜として第２シリコン酸化膜１６が形成されている。第２シリコン酸化膜１６上には、ゲート電極１８が形成されている。
しかし、図１に示された従来のＳＯＮＯＳ素子のようなＭＯＩＯＳ素子は、シリコン窒化膜１４及びシリコン酸化膜１２,１６の誘電率が低く、シリコン窒化膜１４内にトラップサイト密度が不十分であり、動作電圧が高く、データの記録（プログラミング）及び消去速度が遅く、保存されたデータを保存する時間であるリテンション時間も長くないという問題がある。
最近には、前記ブロッキング絶縁膜としてシリコン酸化膜の代わりに、アルミニウム酸化膜（Ａｌ２Ｏ３）を使用することによって、前記シリコン酸化膜を使用した時よりプログラミング速度及びリテンション特性が改善されたという事実が報告されたことがある。
しかし、アルミニウム酸化膜材質のブロッキング絶縁膜がシリコン窒化膜から電荷が漏れることをある程度抑制することができるが、シリコン窒化膜自体内のトラップサイト密度は、依然として十分でないため、アルミニウム酸化膜の使用によるリテンション特性の改善程度は微小である。
さらに詳細には、従来のＳＯＮＯＳ素子で電荷トラップ層として利用されるシリコン窒化膜は、非晶質であり、その内部に形成されるトラップは、通常、非化学量論的組成によるものであるため、価電帯と伝導帯との間隔が比較的狭く、トラップのエネルギーレベルが価電帯と伝導帯との間で多少広い分布を有する。これにより、トラップのエネルギーレベルの終端が伝導帯または価電帯と隣接する。また、シリコン窒化膜の誘電率が約７〜７.８と低いことと関連して、その内部に形成されうるトラップサイトの密度が低い。
このような理由で、従来のシリコン窒化膜内には、十分に多くのトラップサイトが作れないだけでなく、形成されるトラップエネルギーレベルの終端が伝導帯または価電帯と隣接して、トラップに捕獲された電荷が熱的刺激によって励起される可能性が大きい。したがって、従来のシリコン窒化膜としては、所望のリテンション時間を得るのに限界がある。
本発明が解決しようとする技術的課題は、前記従来の技術の問題点を改善するためのものであって、従来のシリコン窒化膜よりも高い密度のトラップサイトを有するだけでなく、それと共に、熱的刺激に安定的であり、かつ不連続なエネルギーレベルを有する電荷トラップを有して優秀なリテンション特性が表せる電荷トラップ層を備える不揮発性半導体メモリ素子を提供することである。
本発明が解決しようとする他の技術的課題は、前記不揮発性半導体メモリ素子の製造方法を提供することである。
前記課題を達成するために、本発明は、半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成され、遷移金属がドーピングされた誘電膜を含む電荷トラップ層と、前記電荷トラップ層上に形成されたブロッキング絶縁膜と、前記ブロッキング絶縁膜上に形成されたゲート電極と、を備えることを特徴とする不揮発性半導体メモリ素子を提供する。
ここで、前記誘電膜は、ＳｉｘＯｙ膜、ＨｆｘＯｙ膜、ＺｒｘＯｙ膜、ＳｉｘＮｙ膜、ＡｌｘＯｙ膜、ＨｆｘＳｉｙＯｚＮｋ膜、ＨｆｘＯｙＮｚ膜及びＨｆｘＡｌｙＯｚ膜で構成されたグループから選択される何れか一つでありうる。
前記遷移金属は、ｄ軌道に原子が電子を有する金属である。
前記誘電膜がＨｆｘＯｙ膜である場合に、前記誘電膜内にドーピングされる遷移金属は、Ｔａ、Ｖ、Ｒｕ及びＮｂで構成されたグループから選択される一つ以上の遷移金属であることが望ましい。
前記誘電膜がＡｌｘＯｙ膜である場合に、前記誘電膜内にドーピングされた遷移金属は、Ｗ、Ｒｕ、Ｍｏ、Ｎｉ、Ｎｂ、Ｖ、Ｔｉ及びＺｎで構成されたグループから選択される一つ以上の遷移金属であることが望ましい。
前記遷移金属は、０.０１％〜１５％でドーピングされうる。
前記遷移金属は、前記誘電膜内に電子トラップと正孔トラップとを同時に形成するように少なくとも２種類以上ドーピングされうる。
また、前記課題を達成するために、本発明は、半導体基板上にトンネル絶縁膜用の第１絶縁膜を形成する工程と、前記第１絶縁膜上に電荷トラップ層として遷移金属がドーピングされた誘電膜を形成する工程と、前記遷移金属がドーピングされた誘電膜上にブロッキング絶縁膜用の第２絶縁膜を形成する工程と、前記第２絶縁膜上にゲート電極用の導電膜を形成する工程と、前記導電膜、第２絶縁膜、遷移金属がドーピングされた誘電膜及び第１絶縁膜をパターニングしてトンネル絶縁膜、電荷トラップ層、ブロッキング絶縁膜及びゲート電極が順次に積層されたゲート構造物を形成する工程と、を含むことを特徴とする不揮発性半導体メモリ素子の製造方法を提供する。
ここで、前記誘電膜は、ＳｉｘＯｙ膜、ＨｆｘＯｙ膜、ＺｒｘＯｙ膜、ＳｉｘＮｙ膜、ＡｌｘＯｙ膜、ＨｆｘＳｉｙＯｚＮｋ膜、ＨｆｘＯｙＮｚ膜及びＨｆｘＡｌｙＯｚ膜で構成されたグループから選択される何れか一つでありうる。
前記遷移金属がドーピングされた誘電膜は、スパッタリング方式で形成しうる。
前記遷移金属がドーピングされた誘電膜は、原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）方式で形成しうる。
前記遷移金属がドーピングされた誘電膜は、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）方式で形成しうる。
前記遷移金属がドーピングされた誘電膜は、前記第１絶縁膜上に未ドーピング誘電膜を形成した後に、前記未ドーピング誘電膜内に遷移金属原子をイオン注入して形成しうる。
前記遷移金属がドーピングされた誘電膜は、少なくとも８００℃以上の温度で形成することが望ましい。
本発明の不揮発性半導体メモリ素子の製造方法は、前記遷移金属がドーピングされた誘電膜を形成する工程後に、前記遷移金属がドーピングされた誘電膜を少なくとも８００℃以上の温度でアニーリングする工程をさらに含みうる。
前記アニーリングは、酸素または窒素雰囲気で行える。
前記アニーリングは、急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ：ＲＴＡ）または電気炉熱処理方式で行える。
本発明では、遷移金属がドーピングされて深いトラップが形成された誘電膜（望ましくは、高誘電膜）を電荷トラップ層として使用する。この場合、電荷トラップ内に形成されるトラップの熱的安定性が従来よりも非常に優秀であるだけでなく、トラップの密度も従来よりも高い。したがって、本発明は、不揮発性半導体メモリ素子のリテンション特性を改善しうる。
それと共に、本発明は、不揮発性半導体メモリ素子のメモリウィンドウを広げられて、マルチビットプログラミング素子の製造時に有利に適用されうる。
以下、本発明の実施形態による不揮発性半導体メモリ素子を添付された図面を参照して詳細に説明する。この過程で図面に示された層や領域の厚さは、明細書の明確性のために多少誇張して示した。
実施形態を説明する前に、本発明の技術的な原理を簡略に説明すれば、次の通りである。
本発明では、不揮発性半導体メモリ素子の電荷トラップ層として誘電率が約１０以上である高誘電膜を使用し、前記高誘電膜内に遷移金属をドーピングすることによって熱的刺激に安定的な深いトラップを形成する。
深いトラップは、価電帯と伝導帯とから遠く離隔されたエネルギーレベルを有し、このような深いトラップに充填された電子または正孔は、熱的刺激によって容易に伝導帯や価電帯に励起されない。一方、深いトラップに対応する浅いトラップは、伝導帯の真下や価電帯の真上のエネルギーレベルを有し、このような浅いトラップに充填された電子または正孔は、熱的刺激によって容易に励起されて電気伝導に寄与する。
前述したように、本発明では、電荷トラップ内に熱的刺激に対して安定的な深いトラップを設けるが、この場合にトラップされた電荷は、容易に励起されないので、不揮発性メモリ素子のリテンション特性が改善される。さらに、本発明で形成する深いトラップのエネルギーレベルは、ドーピングされる遷移金属の種類によって適切に調節され、その分布が広くなく、かつ不連続的であるため、適切に選択された遷移金属によって形成されたトラップ内に捕獲された電荷は、熱的に励起される可能性がさらに小さい。
特に、本発明では、前記深いトラップを高誘電膜内に形成するが、高誘電膜は、誘電率が高くて、等価換算厚（Ｅｑｕｉｖａｌｅｎｃｅ Ｏｆ Ｔｈｉｃｋｎｅｓｓ：ＥＯＴ）で従来のシリコン窒化膜より多くの電荷トラップを有しうる。また、高誘電膜は、従来の非晶質のシリコン窒化膜と異なり、よく結晶化されているため、本質的にその内部に形成されるトラップの安定性が高い。
このような理由で、本発明は、電荷トラップ層のトラップサイトの密度を高めると共に、トラップの熱的安定性を高めて不揮発性半導体メモリ素子のリテンション特性を改善しうる。
図２は、本発明の実施形態による不揮発性メモリ半導体素子の断面図である。
図２を参照すれば、半導体基板２０上にトンネル絶縁膜２２が形成されている。前記トンネル絶縁膜２２は、シリコン酸化膜でありうる。前記トンネル絶縁膜２２上には、遷移金属がドーピングされた誘電膜で形成された電荷トラップ層２４が形成される。前記電荷トラップ層２４上には、ブロッキング絶縁膜２６が形成され、前記ブロッキング絶縁膜２６上には、ゲート電極２８が形成される。前記ブロッキング絶縁膜２６は、シリコン酸化膜またはアルミニウム酸化膜であり、前記ゲート電極２８は、ドーピングされたポリシリコン膜または金属膜でありうる。そして、前記トンネル絶縁膜２２、前記電荷トラップ層２４、前記ブロッキング絶縁膜２６及び前記ゲート電極２８が順次に積層されたゲート構造物の両側の基板２０内には、ソース及びドレイン領域Ｓ,Ｄが形成されている。ソース領域Ｓとドレイン領域Ｄとの間の半導体基板２０の表面部、すなわち、ゲート構造物に対応する半導体基板２０の表面部は、チャンネル領域である。
以下では、本発明の電荷トラップ層２４についてさらに詳細に説明する。
本発明の電荷トラップ層２４は、ｄ軌道に原子が電子を有する、遷移金属原子がドーピングされた誘電膜である。このとき、前記誘電膜は、誘電率が１０以上であるＨｆｘＯｙ膜、ＺｒｘＯｙ膜、ＡｌｘＯｙ膜、ＨｆｘＳｉｙＯｚＮｋ膜、ＨｆｘＯｙＮｚ膜及びＨｆｘＡｌｙＯｚ膜で構成されたグループから選択される何れか一つの高誘電膜であることが望ましいが、場合によっては、ＳｉｘＯｙ膜またはＳｉｘＮｙ膜でありうる。
前記誘電膜内にドーピングされる遷移金属は、１種類でもあり、場合によっては、２種類でもある。ドーピングされる遷移金属が２種類以上である場合、さらに多くの数の電子トラップと正孔トラップとを同時に形成しうる。ドーピングされる遷移金属の濃度は、０.０１％〜１５％が適切である。
もし、欠陥なしに完壁な構造を有するＨｆＯ２膜内にＴａ、Ｖ、Ｒｕ、Ｎｂ、Ｍｎ、Ｐｄ、Ｉｒ及びＳｂなどの遷移金属がドーピングされれば、ドーピングされる遷移金属の再外郭の電子の数がＨｆのそれと異なるので、結合に参加しない剰余電子や正孔が発生する。このように発生した剰余電子と正孔とは、それぞれ正孔トラップと電子トラップとして作用しうる。
ＨｆｘＯｙ膜内に遷移金属がドーピングされれば、ドーピングされた遷移金属原子は、Ｈｆ（ハフニウム）原子やＯ（酸素）原子に置換されるか、ＨｆｘＯｙ単位セルの内部に入るか、または既存原子の空席に入ることもできるが、それにより形成されるトラップの安定的なエネルギーレベルは、量子力学的な計算によって決定される。したがって、トラップのエネルギーレベルは、ドーピングされる遷移金属の種類によって変わりうる。
図３Ａ及び図３Ｂは、ＨｆＯ２膜内にそれぞれＨｆ及びＯの空席が生じた時に、それにより発生するトラップのエネルギーレベルを示す。
図４Ａないし図４Ｈは、ＨｆＯ２膜内にドーピングされたＴａ、Ｖ、Ｒｕ、Ｎｂ、Ｍｎ、Ｐｄ、Ｉｒ及びＳｂがＨｆまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを計算した結果を示す。図示されたトラップエネルギーレベルの矢印は、剰余電子が充填されているということを意味し、このような剰余電子が離脱する時に正孔が捕獲されうる。逆に、空席のトラップエネルギーレベルは、正孔が存在するということを意味し、このような正孔に電子が捕獲されうる。また、‘Ａ（Ｂ）’は、ＡがＢに置換されたということを意味する。
図４Ａを参照すれば、ＴａがＨｆに置換された場合に、Ｔａ原子当り３個の電子及び１個の正孔を捕獲しうる。そして、ＴａがＯに置換された場合に、ＨｆＯ２膜内にｎ型不純物がドーピングされた効果が現れ、それと共に多数の正孔を捕獲しうるトラップが発生する。ＴａがＯに置換された場合に、正孔トラップのみが深いトラップとして作用しうる。
図４Ｂを参照すれば、ＶがＨｆに置換された場合に、Ｖ原子当り９個の電子及び１個の正孔を捕獲しうる。そして、ＶがＯに置換された場合に、ＨｆＯ２膜内にｎ型不純物がドーピングされた効果が現れ、それと共に多数の正孔を捕獲できる深いトラップが発生する。
図４Ｃを参照すれば、ＲｕがＨｆに置換された場合に、Ｒｕ原子当り６個の電子及び４個の正孔を捕獲しうる。ここで、６個の電子を捕獲できる電子トラップが深いトラップとして作用しうる。そして、ＲｕがＯに置換された場合に、Ｒｕ原子当り１０個の正孔を捕獲しうる。
図４Ｄを参照すれば、ＮｂがＨｆに置換された場合、Ｎｂ原子当り３個の電子及び１個の正孔を捕獲しうる。
図４Ｅを参照すれば、ＭｎがＨｆに置換された場合、Ｍｎ原子当り７個の電子及び３個の正孔を捕獲しうる。ここで、６個の電子を捕獲できる電子トラップが深いトラップとして作用しうる。
図４Ｆを参照すれば、ＰｄがＨｆに置換された場合、Ｐｄ原子当り４個の電子及び２個の正孔を捕獲しうる。
図４Ｇを参照すれば、ＩｒがＨｆに置換された場合に、Ｉｒ原子当り５個の電子及び５個の正孔を捕獲しうる。このとき、価電帯と隣接した位置にある正孔トラップは、深いトラップとして作用できない。
図４Ｈを参照すれば、ＳｂがＨｆに置換された場合に、Ｓｂ原子当り１個の電子及び１個の正孔を捕獲しうる。
図４Ａないし図４Ｈに示された結果によれば、Ｔａ、Ｖ、Ｒｕ及びＮｂがＨｆＯ２膜内に深いトラップを形成すると共に、さらに多くのトラップサイトを作る。したがって、電荷トラップ層２４として使用する高誘電膜がＨｆＯ２膜である場合に、ドーピングされる遷移金属としては、Ｔａ、Ｖ、Ｒｕ及びＮｂなどが適当である。このようにドーピングされる遷移金属によって形成されるトラップのエネルギーレベルを計算したシミュレーション結果を利用すれば、誘電膜及び所望の目的に適切な遷移金属がいかなるものであるか分かる。
一方、図５は、ＨｆｘＯｙ膜のＨｆとＯとの組成比の変化による条件別の形成エネルギーの変化を示すグラフである。ここで、‘Ａ（Ｂ）’は、ＡがＢに置換されるのに必要なエネルギーを意味し、‘Ａ ｖａｃａｎｃｙ’は、Ａの空席が発生するのに必要なエネルギーを意味する。
図５を参照すれば、化学量論的な組成であるＨｆＯ２膜である場合、Ｔａ（Ｏ）、Ｖ（Ｏ）及びＲｕ（Ｏ）がそれぞれＴａ（Ｈｆ）、Ｖ（Ｈｆ）及びＲｕ（Ｈｆ）より大きいので、Ｔａ、Ｖ及びＲｕ原子は、ＯではないＨｆに置換される可能性が大きい。このような形成エネルギーは、ＨｆとＯとの組成変化によって変わり、これを表す結果グラフは、遷移金属の適切なドーピング条件を選択するのに活用されうる。
図６は、周期律表上に本発明で使用可能な遷移金属（点線内部：Ｔ領域）を示す図面である。前記図４Ａないし図４Ｈに示された結果に基づけば、前記Ｔ領域で右側原子であるほどそれによる電子トラップの数が増加し、下側原子であるほどそれによるトラップエネルギーレベルが高まる傾向があるということが分かる。
一方、本出願人は、高誘電膜でありつつも非晶質であるＡｌｘＯｙ膜内に遷移金属をドーピングした場合についてもシミュレーションを行った。ＡｌｘＯｙ膜内にドーピングされた遷移金属原子は、前記ＨｆｘＯｙと同様に、Ａｌ（アルミニウム）原子やＯ（酸素）原子に置換されるか、ＡｌｘＯｙ単位セルの内部に入るか、または既存原子の空席に入ることもできるが、それにより形成されるトラップの安定的なエネルギーレベルは、量子力学的計算によって決定される。
図７Ａ及び図７Ｂは、Ａｌ２Ｏ３膜内にそれぞれＡｌ及びＯの空席が生じた時に、それにより発生するトラップのエネルギーレベルを示す図面である。
図８Ａないし図８Ｈは、Ｚｎ、Ｗ、Ｍｏ、Ｒｕ、Ｓｉ、Ｈｆ、Ｎｉ及びＰｔがＡｌ２Ｏ３膜内のＡｌまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを計算した結果を示す。図示されたトラップエネルギーレベルの矢印は、剰余電子が充填されているということを意味し、このような剰余電子が離脱する時に正孔が捕獲されうる。逆に、空席のトラップエネルギーレベルは、正孔が存在するということを意味し、このような正孔に電子が捕獲されうる。また、‘Ａ（Ｂ）’は、ＡがＢの席に置換されたということを意味する。
図８Ａを参照すれば、ＺｎがＡｌに置換された場合に、トラップが発生せず、単にｐ型不純物がドーピングされた効果が現れ、ＺｎがＯに置換された場合に、正孔を捕獲しうるトラップが発生する。
図８Ｂを参照すれば、ＷがＡｌに置換された場合に、Ｗ原子当り３個の電子及び３個の正孔を捕獲しうる。そして、ＷがＯに置換された場合に、８個の正孔及び２個の電子を捕獲しうる。
図８Ｃを参照すれば、ＭｏがＡｌに置換された場合に、Ｍｏ原子当り３個の電子及び３個の正孔を捕獲しうる。そして、ＭｏがＯに置換された場合に、８個の正孔及び２個の電子を捕獲しうる。
図８Ｄを参照すれば、ＲｕがＡｌに置換された場合に、Ｒｕ原子当り５個の電子及び５個の正孔を捕獲しうる。そして、ＲｕがＯに置換された場合に、１０個の正孔を捕獲しうる。
図８Ｅを参照すれば、ＳｉがＡｌに置換された場合に、トラップが発生せず、ｎ型不純物がドーピングされた効果が現れる。
図８Ｆを参照すれば、ＨｆがＡｌに置換された場合に、電子及び正孔トラップが何れも発生するが、この時に発生したトラップは、多少低いレベルのトラップとなる可能性がある。
図８Ｇを参照すれば、ＮｉがＡｌに置換された場合に、多数の電子及び正孔トラップが何れも発生するが、この中の一部は、価電帯に近く位置している。
図８Ｈを参照すれば、ＰｔがＡｌに置換された場合に、多数の電子及び正孔トラップが発生する。
図８Ａないし図８Ｈに示された結果によれば、Ｗ、Ｒｕ、Ｍｏ、Ｎｉ、Ｎｂ、Ｖ、Ｔｉ及びＺｎがＡｌ２Ｏ３膜内に深いトラップを形成すると共に、さらに多くのトラップサイトを作る。したがって、電荷トラップ層２４として使用する高誘電膜がＡｌ２Ｏ３膜である場合、ドーピングされる遷移金属としては、Ｗ、Ｒｕ、Ｍｏ、Ｎｉ及びＺｎなどが適当である。そして、その他のＮｂ、Ｖ及びＴｉもＡｌ２Ｏ３膜にドーピングされる遷移金属として適当である。このようにドーピングされる遷移金属によって形成されるトラップのエネルギーレベルを計算したシミュレーション結果を利用すれば、誘電膜及び所望の目的に適切な遷移金属がいかなるものであるか分かる。
一方、図９は、ＡｌｘＯｙ膜のＡｌとＯとの組成比の変化による条件別の形成エネルギーの変化を示すグラフである。ここで、‘Ａ（Ｂ）’は、ＡがＢに置換されるのに必要なエネルギーを意味し、‘Ａ ｖａｃａｎｃｙ’は、Ａの空席が発生するのに必要なエネルギーを意味する。
図９を参照すれば、化学量論的な組成であるＡｌ２Ｏ３膜である場合、Ｗ（Ｏ）、Ｒｕ（Ｏ）及びＭｏ（Ｏ）がそれぞれＷ（Ａｌ）、Ｒｕ（Ａｌ）及びＭｏ（Ａｌ）より大きいので、Ｗ、Ｒｕ及びＭｏ原子は、ＯではないＡｌに置換される可能性が大きい。このような形成エネルギーは、ＡｌとＯとの組成変化によって変わり、これを表す結果グラフは、遷移金属の適切なドーピング条件を選択するのに活用されうる。
次いで、このような本発明の実施形態による不揮発性半導体メモリ素子の特性を糾明するために、本発明者が実施した実験結果について説明する。
図１０Ａないし図１０Ｃは、本発明の効果を証明するために製造したサンプルの断面図である。ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ形態のサンプルを利用すれば、さらに正確な評価がなされうるが、実験の便宜上、図１０Ａないし図１０Ｃのような単純な構造のサンプルを製造する。三つのサンプルが何れもシリコン基板、シリコン酸化膜（ＳｉＯ２）、ストレージノード（ＳＮ１,ＳＮ２,ＳＮ３）及び白金（Ｐｔ）電極が順次に積層された構造物である。図１０Ａのサンプル１のストレージノードＳＮ１は、未ドーピングＨｆＯ２単一膜であり、図１０Ｂのサンプル２のストレージノードＳＮ２は、未ドーピングＳｉ３Ｎ４膜と未ドーピングＨｆＯ２との積層膜であり、図１０Ｃのサンプル３のストレージノードＳＮ３は、ＴａがドーピングされたＨｆＯ２膜と未ドーピングＨｆＯ２膜との積層膜である。図１１は、サンプル３のＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）断面写真である。
前記３サンプルそれぞれのキャパシタンス−電圧特性を測定した結果は、図１２Ａないし図１２Ｃの通りである。図１２Ａは、サンプル１の結果であり、図１２Ｂは、サンプル２の結果であり、図１２Ｃは、サンプル３の結果である。
図１２Ａないし図１２Ｃを参照すれば、前記３サンプルの履歴曲線の中央部の幅Ｗ１,Ｗ２,Ｗ３のうち、サンプル３の中央部の幅Ｗ３が最も広いということが確認できる。これは、サンプル３のストレージノードＳＮ３内に形成された電荷トラップの数が最も多いということを意味するが、これは、ＴａがドーピングされたＨｆＯ２膜に起因した結果である。
このように、本発明によれば、不揮発性半導体メモリ素子として利用される電荷トラップ層のキャパシタンス−電圧の履歴曲線の中央部の幅、すなわち、ウィンドウを増大させうる。これは、メモリウィンドウが増大するということを意味するので、本発明の方法を利用すれば、マルチビットプログラミングの可能な不揮発性半導体メモリ素子の製造も可能である。
図１３は、サンプル３の動作速度特性を示すグラフである。
図１３を参照すれば、プログラミング／消去時にパルス電流の維持時間によってフラットバンド電圧Ｖが変化する速度が分かるが、プログラミング速度に比べて、消去速度が多少遅いということが確認できる。すなわち、プログラミング時より消去時のフラットバンド電圧の変化速度が多少遅いが、これは、ＴａがドーピングされたＨｆＯ２膜内に深いトラップが多数形成されたという事実を反証する。
図１４は、従来の技術による電荷トラップ層（シリコン窒化膜）を有する不揮発性メモリ素子のリテンション特性を示すグラフであり、図１５は、本発明に該当するサンプル３のリテンション特性を示すグラフである。
図１４と図１５とを比較すれば、従来の電荷トラップ層の場合、経時的に電流が漏れてフラットバンド電圧Ｖが多少変化するが、本発明に該当するサンプル３の場合、測定範囲内で経時的にフラットバンド電圧Ｖの変動がほとんど発生しないということが分かる。このような結果から、深いトラップを利用する本発明の場合、従来よりも長いリテンション時間が保証されるということが分かる。
以下では、図１６Ａ及び図１６Ｂを参照して、本発明の実施形態による不揮発性半導体メモリ素子の製造方法を説明する。
図１６Ａ及び図１６Ｂは、本発明の実施形態による不揮発性半導体メモリ素子の製造方法を説明するための工程別断面図である。
図１６Ａを参照すれば、半導体基板２０上にトンネル絶縁膜用の第１絶縁膜２２ａを形成し、前記第１絶縁膜２２ａ上に電荷トラップ層として遷移金属がドーピングされた誘電膜２４ａを形成する。ここで、前記誘電膜は、ＨｆｘＯｙ膜、ＺｒｘＯｙ膜、ＡｌｘＯｙ膜、ＨｆｘＳｉｙＯｚＮｋ膜、ＨｆｘＯｙＮｚ膜及びＨｆｘＡｌｙＯｚ膜で構成されたグループから選択される何れか一つの高誘電膜であるか、または、ＳｉｘＯｙ膜またはＳｉｘＮｙ膜でありうる。
前記遷移金属がドーピングされた誘電膜２４ａは、下記の４つの方法で形成されうる。
第一に、前記遷移金属がドーピングされた誘電膜２４ａは、スパッタリング方式で形成されうる。このとき、遷移金属がドーピングされて成分比が調節された単一ターゲットを使用することもでき、独立した２個以上のターゲットを使用することもできる。
第二に、前記遷移金属がドーピングされた誘電膜２４ａは、ＡＬＤ方式で形成されうる。
第三に、前記遷移金属がドーピングされた誘電膜２４ａは、ＣＶＤ方式で形成されうる。このとき、遷移金属の前駆体を含み、成分比が調節された一つの混合ソースを使用することもでき、独立した２個以上のソースを使用することもできる。
第四に、前記遷移金属がドーピングされた誘電膜２４ａは、前記第１絶縁膜２２ａ上に未ドーピング誘電膜を形成した後に、前記未ドーピング誘電膜内に遷移金属原子をイオン注入して形成しうる。
前記４つの方法で、遷移金属のドーピング濃度は、適切に調節されうるが、このとき、遷移金属のドーピング濃度は、０.０１％〜１５％にすることが望ましい。
また、前記遷移金属がドーピングされた誘電膜２４ａは、少なくとも８００℃以上の温度で形成することが望ましいが、これを通じて、誘電膜の結晶構造が安定化し、ドーピングされた遷移金属原子が安定した席に置換して入れる。
もし、前記遷移金属がドーピングされた誘電膜２４ａの形成時に結晶構造の安定化が不十分であったならば、前記遷移金属がドーピングされた誘電膜２４ａを形成する工程後に、前記遷移金属がドーピングされた誘電膜２４ａを少なくとも８００℃以上の温度で後続アニーリングすることが望ましい。このとき、前記アニーリングは、酸素または窒素雰囲気で数十ないし数十分間行え、ＲＴＡまたは電気炉熱処理方式で行える。
このように、遷移金属がドーピングされた誘電膜２４ａを形成した後に、前記遷移金属がドーピングされた誘電膜２４ａ上にブロッキング絶縁膜用の第２絶縁膜２６ａを形成し、次いで、前記第２絶縁膜２６ａ上にゲート電極用の導電膜２８ａを形成する。
図１６Ｂを参照すれば、前記導電膜２８ａ、第２絶縁膜２６ａ、遷移金属がドーピングされた誘電膜２４ａ及び第１絶縁膜２２ａをゲート状にパターニングしてトンネル絶縁膜２２、電荷トラップ層２４、ブロッキング絶縁膜２６及びゲート電極２８が積層されたゲート構造物を形成する。
次いで、前記ゲート構造物の両側の半導体基板２０内に不純物をイオン注入してソース及びドレイン領域Ｓ,Ｄを形成する。
以後、図示していないが、公知の後続工程を順次に行って本発明の不揮発性半導体メモリ素子を製造する。
前記説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、本発明の実施形態でゲート構造物の構成をさらに多様化しうるであろう。したがって、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。
本発明は、不揮発性半導体メモリ素子関連の技術分野に適用可能である。
従来の技術による不揮発性半導体メモリ素子の一例であるＳＯＮＯＳ素子の断面図である。 本発明の実施形態による不揮発性半導体メモリ素子の断面図である。 ＨｆＯ２膜内にＨｆの空席が生じた時に、それにより発生するトラップのエネルギーレベルを示す図面である。 ＨｆＯ２膜内にＯの空席が生じた時に、それにより発生するトラップのエネルギーレベルを示す図面である。 ＴａがＨｆＯ２膜内のＨｆまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを示す図面である。 ＶがＨｆＯ２膜内のＨｆまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを示す図面である。 ＲｕがＨｆＯ２膜内のＨｆまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを示す図面である。 ＮｂがＨｆＯ２膜内のＨｆまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを示す図面である。 ＭｎがＨｆＯ２膜内のＨｆまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを示す図面である。 ＰｄがＨｆＯ２膜内のＨｆまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを示す図面である。 ＩｒがＨｆＯ２膜内のＨｆまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを示す図面である。 ＳｂがＨｆＯ２膜内のＨｆまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを示す図面である。 ＨｆｘＯｙ膜のＨｆとＯとの組成比の変化によるドーピング条件別の形成エネルギーの変化を示すグラフである。 周期律表上に本発明で使用可能な遷移金属を示す図面である。 Ａｌ２Ｏ３膜内にＡｌの空席が生じた時に、それにより発生するトラップのエネルギーレベルを示す図面である。 Ａｌ２Ｏ３膜内にＯの空席が生じた時に、それにより発生するトラップのエネルギーレベルを示す図面である。 ＺｎがＡｌ２Ｏ３膜内のＡｌまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを示す図面である。 ＷがＡｌ２Ｏ３膜内のＡｌまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを示す図面である。 ＭｏがＡｌ２Ｏ３膜内のＡｌまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを示す図面である。 ＲｕがＡｌ２Ｏ３膜内のＡｌまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを示す図面である。 ＳｉがＡｌ２Ｏ３膜内のＡｌまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを示す図面である。 ＨｆがＡｌ２Ｏ３膜内のＡｌまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを示す図面である。 ＮｉがＡｌ２Ｏ３膜内のＡｌまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを示す図面である。 ＰｔがＡｌ２Ｏ３膜内のＡｌまたはＯに置換された時に、それにより発生しうるトラップのエネルギーレベルを示す図面である。 Ａｌ２Ｏ３膜のＡｌとＯとの組成比の変化によるドーピング条件別の形成エネルギーの変化を示すグラフである。 本発明の効果を証明するために製造したサンプルの断面図である。 本発明の効果を証明するために製造したサンプルの断面図である。 本発明の効果を証明するために製造したサンプルの断面図である。 図１０Ｃに示されたサンプル３のＴＥＭ断面写真である。 図１０Ａに示されたサンプルのキャパシタンス−電圧特性を示すグラフである。 図１０Ｂに示されたサンプルのキャパシタンス−電圧特性を示すグラフである。 図１０Ｃに示されたサンプルのキャパシタンス−電圧特性を示すグラフである。 本発明の実施形態による不揮発性半導体メモリ素子の特性を説明するためのものであって、プログラミング／消去時間によるフラットバンド電圧の変化を示すグラフである。 従来の技術による不揮発性半導体メモリ素子のリテンション特性を説明するためのものであって、経時的なフラットバンド電圧の変化を示すグラフである。 本発明の実施形態による不揮発性半導体メモリ素子のリテンション特性を説明するためのものであって、経時的なフラットバンド電圧の変化を示すグラフである。 本発明の実施形態による不揮発性半導体メモリ素子の製造方法を説明するための工程別断面図である。 本発明の実施形態による不揮発性半導体メモリ素子の製造方法を説明するための工程別断面図である。
符号の説明
２０ 半導体基板
２２ トンネル絶縁膜
２４ 電荷トラップ層
２６ ブロッキング絶縁膜
２８ ゲート電極
Ｓ ソース領域
Ｄ ドレイン領域

Claims (17)

  1. 半導体基板上に形成されたトンネル絶縁膜と、
    前記トンネル絶縁膜上に形成され、遷移金属がドーピングされた誘電膜を含む電荷トラップ層と、
    前記電荷トラップ層上に形成されたブロッキング絶縁膜と、
    前記ブロッキング絶縁膜上に形成されたゲート電極と、を備えることを特徴とする不揮発性半導体メモリ素子。
  2. 前記誘電膜は、ＳｉｘＯｙ膜、ＨｆｘＯｙ膜、ＺｒｘＯｙ膜、ＳｉｘＮｙ膜、ＡｌｘＯｙ膜、ＨｆｘＳｉｙＯｚＮｋ膜、ＨｆｘＯｙＮｚ膜及びＨｆｘＡｌｙＯｚ膜で構成されたグループから選択される何れか一つであることを特徴とする請求項１に記載の不揮発性半導体メモリ素子。
  3. 前記遷移金属は、ｄ軌道に原子が電子を有する金属であることを特徴とする請求項１に記載の不揮発性半導体メモリ素子。
  4. 前記誘電膜は、ＨｆｘＯｙ膜であり、前記誘電膜内にドーピングされた遷移金属は、Ｔａ、Ｖ、Ｒｕ及びＮｂで構成されたグループから選択される一つ以上の遷移金属であることを特徴とする請求項２に記載の不揮発性半導体メモリ素子。
  5. 前記誘電膜は、ＡｌｘＯｙ膜であり、前記誘電膜内にドーピングされた遷移金属は、Ｗ、Ｒｕ、Ｍｏ、Ｎｉ、Ｎｂ、Ｖ、Ｔｉ及びＺｎで構成されたグループから選択される一つ以上の遷移金属であることを特徴とする請求項２に記載の不揮発性半導体メモリ素子。
  6. 前記遷移金属は、０.０１％〜１５％でドーピングされたことを特徴とする請求項１に記載の不揮発性半導体メモリ素子。
  7. 前記遷移金属は、前記誘電膜内に電子トラップと正孔トラップとを同時に形成するように少なくとも２種類以上ドーピングされたことを特徴とする請求項１に記載の不揮発性半導体メモリ素子。
  8. 半導体基板上にトンネル絶縁膜用の第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に電荷トラップ層として遷移金属がドーピングされた誘電膜を形成する工程と、
    前記遷移金属がドーピングされた誘電膜上にブロッキング絶縁膜用の第２絶縁膜を形成する工程と、
    前記第２絶縁膜上にゲート電極用の導電膜を形成する工程と、
    前記導電膜、第２絶縁膜、遷移金属がドーピングされた誘電膜及び第１絶縁膜をパターニングしてトンネル絶縁膜、電荷トラップ層、ブロッキング絶縁膜及びゲート電極が順次に積層されたゲート構造物を形成する工程と、を含むことを特徴とする不揮発性半導体メモリ素子の製造方法。
  9. 前記誘電膜は、ＳｉｘＯｙ膜、ＨｆｘＯｙ膜、ＺｒｘＯｙ膜、ＳｉｘＮｙ膜、ＡｌｘＯｙ膜、ＨｆｘＳｉｙＯｚＮｋ膜、ＨｆｘＯｙＮｚ膜及びＨｆｘＡｌｙＯｚ膜で構成されたグループから選択される何れか一つであることを特徴とする請求項８に記載の不揮発性半導体メモリ素子の製造方法。
  10. 前記遷移金属がドーピングされた誘電膜は、スパッタリング方式で形成することを特徴とする請求項８に記載の不揮発性半導体メモリ素子の製造方法。
  11. 前記遷移金属がドーピングされた誘電膜は、原子層蒸着方式で形成することを特徴とする請求項８に記載の不揮発性半導体メモリ素子の製造方法。
  12. 前記遷移金属がドーピングされた誘電膜は、化学気相蒸着方式で形成することを特徴とする請求項８に記載の不揮発性半導体メモリ素子の製造方法。
  13. 前記遷移金属がドーピングされた誘電膜は、前記第１絶縁膜上に未ドーピング誘電膜を形成した後に、前記未ドーピング誘電膜内に遷移金属原子をイオン注入して形成することを特徴とする請求項８に記載の不揮発性半導体メモリ素子の製造方法。
  14. 前記遷移金属がドーピングされた誘電膜は、少なくとも８００℃以上の温度で形成することを特徴とする請求項８に記載の不揮発性半導体メモリ素子の製造方法。
  15. 前記遷移金属がドーピングされた誘電膜を形成する工程後に、前記遷移金属がドーピングされた誘電膜を少なくとも８００℃以上の温度でアニーリングする工程をさらに含むことを特徴とする請求項８に記載の不揮発性半導体メモリ素子の製造方法。
  16. 前記アニーリングは、酸素雰囲気または窒素雰囲気で行うことを特徴とする請求項１５に記載の不揮発性半導体メモリ素子の製造方法。
  17. 前記アニーリングは、急速熱処理方式または電気炉熱処理方式で行うことを特徴とする請求項１５に記載の不揮発性半導体メモリ素子の製造方法。
JP2007156400A 2006-07-27 2007-06-13 不揮発性半導体メモリ素子及びその製造方法 Pending JP2008034814A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060070886A KR20080010623A (ko) 2006-07-27 2006-07-27 비휘발성 반도체 메모리 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
JP2008034814A true JP2008034814A (ja) 2008-02-14
JP2008034814A5 JP2008034814A5 (ja) 2010-07-29

Family

ID=38985296

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007156400A Pending JP2008034814A (ja) 2006-07-27 2007-06-13 不揮発性半導体メモリ素子及びその製造方法

Country Status (4)

Country Link
US (2) US20080023744A1 (ja)
JP (1) JP2008034814A (ja)
KR (1) KR20080010623A (ja)
CN (1) CN101114677A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009124183A (ja) * 2009-03-09 2009-06-04 Toshiba Corp 不揮発性半導体メモリ
JP2009212321A (ja) * 2008-03-05 2009-09-17 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリ
JP2011171771A (ja) * 2011-06-06 2011-09-01 Toshiba Corp 不揮発性半導体メモリ
US8129775B2 (en) 2008-12-15 2012-03-06 Tokyo Electron Limited Semiconductor device and method of manufacturing the same
JP2012119706A (ja) * 2012-01-24 2012-06-21 Tokyo Electron Ltd 半導体装置の製造方法
US8330201B2 (en) 2006-09-29 2012-12-11 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory using charge-accumulation insulating film
JP2013168673A (ja) * 2013-04-26 2013-08-29 Toshiba Corp Ｎａｎｄ型不揮発性半導体メモリ装置およびその製造方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080031594A (ko) * 2006-10-04 2008-04-10 삼성전자주식회사 전하 트랩형 메모리 소자
US7973357B2 (en) * 2007-12-20 2011-07-05 Samsung Electronics Co., Ltd. Non-volatile memory devices
US8062918B2 (en) * 2008-05-01 2011-11-22 Intermolecular, Inc. Surface treatment to improve resistive-switching characteristics
US20090303794A1 (en) * 2008-06-04 2009-12-10 Macronix International Co., Ltd. Structure and Method of A Field-Enhanced Charge Trapping-DRAM
KR20100027871A (ko) * 2008-09-03 2010-03-11 삼성전자주식회사 비휘발성 메모리 소자
KR101039801B1 (ko) * 2008-10-07 2011-06-09 고려대학교 산학협력단 비휘발성 메모리 소자 및 이를 제조하는 방법
US8252653B2 (en) * 2008-10-21 2012-08-28 Applied Materials, Inc. Method of forming a non-volatile memory having a silicon nitride charge trap layer
KR101052475B1 (ko) * 2008-12-29 2011-07-28 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조 방법
CN102237367B (zh) * 2010-05-07 2014-09-24 中国科学院微电子研究所 一种闪存器件及其制造方法
JP5646569B2 (ja) * 2012-09-26 2014-12-24 株式会社東芝 半導体装置
KR101452632B1 (ko) * 2013-05-14 2014-10-22 경희대학교 산학협력단 수직형 투과 반도체 소자
CN104217951B (zh) * 2013-06-04 2018-03-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
KR102372856B1 (ko) * 2014-11-28 2022-03-10 엘지전자 주식회사 마이크로 렌즈 어레이를 구비하는 광 검출 센서
US9368510B1 (en) * 2015-05-26 2016-06-14 Sandisk Technologies Inc. Method of forming memory cell with high-k charge trapping layer
JP6448503B2 (ja) * 2015-09-10 2019-01-09 東芝メモリ株式会社 不揮発性半導体記憶装置
CN106558481B (zh) * 2015-09-24 2021-05-07 中国科学院微电子研究所 半导体器件制造方法
CN106449647A (zh) * 2016-10-24 2017-02-22 上海华力微电子有限公司 Nor型闪存器件以及nor型闪存器件制造方法
CN107146759B (zh) * 2017-05-04 2020-06-05 湘潭大学 一种基于离子注入掺杂的氧化铪铁电栅制备方法
JP6293394B1 (ja) * 2017-07-04 2018-03-14 三菱電機株式会社 半導体装置、および、半導体装置の製造方法
JP2019054068A (ja) * 2017-09-13 2019-04-04 東芝メモリ株式会社 半導体記憶装置及びその製造方法
WO2019195025A1 (en) * 2018-04-02 2019-10-10 Lam Research Corporation Capping layer for a hafnium oxide-based ferroelectric material
US11230098B2 (en) * 2018-05-11 2022-01-25 Hewlett-Packard Development Company, L.P. Passivation stacks
CN111416035B (zh) * 2020-03-26 2023-02-07 中国科学院微电子研究所 非易失霍尔传感器及其制造方法、测试方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7132336B1 (en) * 2002-02-12 2006-11-07 Lsi Logic Corporation Method and apparatus for forming a memory structure having an electron affinity region
US7005697B2 (en) * 2002-06-21 2006-02-28 Micron Technology, Inc. Method of forming a non-volatile electron storage memory and the resulting device
KR100597642B1 (ko) * 2004-07-30 2006-07-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
DE102004052086A1 (de) * 2004-10-26 2006-04-27 Basf Ag Kondensatoren hoher Energiedichte
US7355238B2 (en) * 2004-12-06 2008-04-08 Asahi Glass Company, Limited Nonvolatile semiconductor memory device having nanoparticles for charge retention
US20060131633A1 (en) * 2004-12-21 2006-06-22 Micron Technology, Inc. Integrated two device non-volatile memory
US7790516B2 (en) * 2006-07-10 2010-09-07 Qimonda Ag Method of manufacturing at least one semiconductor component and memory cells

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8330201B2 (en) 2006-09-29 2012-12-11 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory using charge-accumulation insulating film
US8759896B2 (en) 2006-09-29 2014-06-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory using charge-accumulation insulating film
JP2009212321A (ja) * 2008-03-05 2009-09-17 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリ
US8129775B2 (en) 2008-12-15 2012-03-06 Tokyo Electron Limited Semiconductor device and method of manufacturing the same
JP2009124183A (ja) * 2009-03-09 2009-06-04 Toshiba Corp 不揮発性半導体メモリ
JP2011171771A (ja) * 2011-06-06 2011-09-01 Toshiba Corp 不揮発性半導体メモリ
JP2012119706A (ja) * 2012-01-24 2012-06-21 Tokyo Electron Ltd 半導体装置の製造方法
JP2013168673A (ja) * 2013-04-26 2013-08-29 Toshiba Corp Ｎａｎｄ型不揮発性半導体メモリ装置およびその製造方法

Also Published As

Publication number Publication date
CN101114677A (zh) 2008-01-30
US20080023744A1 (en) 2008-01-31
US20100323509A1 (en) 2010-12-23
KR20080010623A (ko) 2008-01-31

Similar Documents

Publication Publication Date Title
JP2008034814A (ja) 不揮発性半導体メモリ素子及びその製造方法
TWI609480B (zh) Non-volatile semiconductor memory and non-volatile semiconductor memory manufacturing method
US20090189215A1 (en) Nonvolatile flash memory device and method for producing the same
US8722484B2 (en) High-K dielectric stack and method of fabricating same
US8115249B2 (en) Nonvolatile semiconductor memory device and method for manufacturing the same
TWI435441B (zh) 包括氘化閘極頂蓋層以增加資料保留之非揮發性電荷阱記憶裝置及其製造方法
JP2006114905A (ja) 不揮発性の半導体メモリ素子
JP2008091929A (ja) 電荷トラップ型メモリ素子
KR100843229B1 (ko) 하이브리드 구조의 전하 트랩막을 포함하는 플래쉬 메모리소자 및 그 제조 방법
US20060157754A1 (en) Semiconductor device including high-K insulating layer and method of manufacturing the same
JP2010074096A (ja) 不揮発性半導体記憶装置のメモリセル
US20090256186A1 (en) Split gate non-volatile memory cell
US9263595B2 (en) Non-volatile memories and methods of fabrication thereof
KR100819003B1 (ko) 비휘발성 메모리 소자 제조 방법
Jeon et al. High work-function metal gate and high-/spl kappa/dielectrics for charge trap flash memory device applications
JP2007258612A (ja) 不揮発性半導体メモリ装置
JP2008193095A (ja) 高い誘電定数と大きいエネルギーバンドギャップとを有するブロッキング絶縁膜を有する電荷トラップ型メモリ素子及びその製造方法
JPWO2007043491A1 (ja) 半導体記憶装置およびその製造方法
US20070190721A1 (en) Semiconductor memory device having an alloy metal gate electrode and method of manufacturing the same
US20090050954A1 (en) Non-volatile memory device including charge trap layer and method of manufacturing the same
JP2006196909A (ja) Ｓｂ、ＧａまたはＢｉがドーピングされた半導体メモリ素子及びその製造方法
KR101163720B1 (ko) Ｎｂ 이온 도핑에 의해 ＨｆＯ2 층에 형성된 전하트랩을 이용하는 비휘발성 메모리 소자 및 그의 제조방법
KR20080041478A (ko) 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
JP4734799B2 (ja) 不揮発性半導体メモリ装置の製造方法
JP2009049409A (ja) 不揮発性メモリ素子及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100614

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100614

A072 Dismissal of procedure [no reply to invitation to correct request for examination]

Free format text: JAPANESE INTERMEDIATE CODE: A073

Effective date: 20111206