KR101052475B1 - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 전하 트랩층을 가지는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은 기판 상부에 복수의 층을 적층 형성하는 단계와, 복수의 층 일부의 소정 영역을 패터닝하여 기판 상부에 적어도 2개의 층을 잔류시키는 단계와, 불순물 이온 주입 공정을 실시하여 기판 내에 접합부를 형성하는 단계와, 접합부 상부에 잔류하는 적어도 2개의 층을 패터닝하는 단계를 포함한다.
본 발명에 의하면, 접합부의 도펀트 프로파일이 변화되지 않고, 그에 따른 소자의 전기적 특성이 저하되지 않는다. 또한, 전하 트랩층을 패터닝하기 이전에 불순물 이온 주입 공정이 실시되기 때문에 전하 트랩층의 측벽이 손상되지 않아 전하 손실이 발생되지 않는다.
전하 트랩층, 비휘발성, 불순물 이온 주입, 게이트 패터닝, 2회 식각

Description

비휘발성 메모리 소자의 제조 방법{Method of manufacturing a nonvolatile memory device}
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 접합부(junction)의 프로파일(profile)을 개선할 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
비휘발성 메모리 소자(nonvolatile memory device)는 전기적으로 프로그램 및 소거가 가능하고, 전원이 공급되지 않아도 이전의 데이터를 유지하는 메모리 소자이다. 이러한 비휘발성 메모리 소자는 플로팅 게이트를 갖는 플래쉬 메모리 소자, 특히 NAND형 플래쉬 메모리 소자가 주로 이용되고 있다.
그런데, NAND형 플래쉬 메모리 소자는 디자인룰이 감소함에 따라 셀간 간격이 감소하고, 이에 따라 인접 셀의 동작에 영향을 받아 셀의 상태가 변화되는 인터퍼런스(interference)가 발생된다. 따라서, 이러한 인접 셀간의 인터퍼런스를 극복하기 위해 전하 트랩 소자(charge trap device)가 제시되었다.
전하 트랩 소자는 전하 트랩층으로 예를들어 실리콘 질화막을 이용하기 때문에 인터퍼런스나 리텐션(retention) 등의 신뢰성이 매우 우수하다. 이러한 전하 트랩 소자로는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자, TANOS(TaN-Al2O3-Nitride-Oxide-Silicon) 소자 등이 제시되었다. SONOS 소자는 반도체 기판 상부에 터널링층, 전하 트랩층, 블럭킹층(blocking layer) 및 콘트롤 게이트가 적층된 스택 게이트 구조를 갖는다. 또한, TANOS 소자는 반도체 기판 상부에 터널링층, 전하 트랩층, 블럭킹층, 장벽층 및 콘트롤 게이트가 적층된 스택 게이트 구조를 갖는다.
전하 트랩 소자는 전하 트랩층을 통한 전하 손실을 개선하기 위해 터널링층이 노출되는 식각 타겟으로 게이트를 패터닝하기 위한 식각 공정을 진행하고 있다. 그런데, 터널링층은 웨이퍼마다 또는 영역마다 서로 다른 두께로 잔류하게 되고, 이에 따라 이온 주입에 의해 형성되는 접합부의 도펀트 프로파일이 변화하게 된다. 예를들어 터널링층의 잔류 두께가 10Å 변화하게 되면 인(phosphorus)의 경우에는 약 200Å, 비소(arsenic)의 경우 약 100Å의 도펀트 프로파일의 차이가 발생하게 된다. 이러한 터널링층의 잔류 두께에 따른 도펀트 프로파일의 차이에 따라 비휘발성 메모리 소자의 전기적 특성이 다르게 된다. 또한, 전하 트랩층을 형성한 후 불순물 이온 주입 공정을 실시하기 때문에 전하 트랩층의 측벽이 손상되고, 손상된 부분을 통해 전하 손실이 발생된다.
본 발명은 접합부의 도펀트 프로파일을 개선하여 전기적 특성을 향상시킬 수 있는 비휘발성 메모리 소자의 제조 방법을 제공한다.
본 발명은 전하 트랩층의 전하 손실을 방지할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공한다.
또한, 본 발명은 터널링층, 전하 트랩층 및 블럭킹층이 잔류하도록 1차 식각한 후 불순물 이온 주입을 실시하고, 잔류하는 층들을 2차 식각하여 게이트 및 접합부를 형성함으로써 접합부의 도펀트 프로파일을 개선하고 전하 트랩층의 전하 손실을 방지할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공한다.
본 발명의 일 양태에 따른 비휘발성 메모리 소자의 제조 방법은 기판 상부에 복수의 층을 적층 형성하는 단계; 상기 복수의 층 일부의 소정 영역을 패터닝하여 상기 기판 상부에 적어도 2개의 층을 잔류시키는 단계; 불순물 이온 주입 공정을 실시하여 상기 기판 내에 접합부를 형성하는 단계; 및 상기 접합부 상부에 잔류하는 적어도 2개의 층을 패터닝하는 단계를 포함한다.
상기 복수의 층은 터널링층, 전하 트랩층, 블럭킹층 및 콘트롤 게이트를 포함한다.
상기 터널링층 및 전하 트랩층을 잔류시키고 상기 불순물 이온 주입 공정을 실시한다.
상기 터널링층, 전하 트랩층 및 블럭킹층을 잔류시키고 상기 불순물 이온 주입 공정을 실시한다.
상기 터널링층은 30 내지 100Å의 두께로 형성하고, 상기 전하 트랩층은 30 내지 200Å의 두께로 형성하며, 상기 블럭킹층은 50 내지 200Å의 두께로 형성한다.
상기 불순물 이온 주입 공정은 인 또는 비소를 이용하여 실시한다.
상기 인은 10 내지 50keV의 에너지와 1.0E12 내지1.0E15/㎠의 도우즈로 실시한다.
상기 비소는 10 내지 100keV의 에너지와 1.0E12 내지1.0E15/㎠의 도우즈로 실시한다.
본 발명은 1차 식각 공정으로 콘트롤 게이트 및 장벽층을 패터닝하고, 반도체 기판 상부에 터널링층, 전하 트랩층 및 블럭킹층이 잔류한 상태에서 불순물 이온 주입 공정을 실시하여 접합부를 형성한다. 즉, 종래의 터널링층보다 두껍게 층들이 형성된 상태에서 불순물 이온 주입 공정을 실시한다.
따라서, 종래의 터널링층보다 두꺼운 층들이 형성된 상태에서 불순물 이온 주입 공정이 실시되기 때문에 접합부의 도펀트 프로파일이 변화되지 않고, 그에 따른 소자의 전기적 특성이 저하되지 않는다.
또한, 주변 회로 영역에는 전하 트랩층과 블럭킹층 사이에 폴리실리콘막이 형성되기 때문에 셀 영역의 불순물 이온 주입 공정 시 주변 회로 영역을 차단하는 마스크를 형성하지 않아도 된다. 따라서, 마스크 형성 공정이 필요없게 되어 생산성을 향상시킬 수 있다.
그리고, 전하 트랩층을 패터닝하기 이전에 불순물 이온 주입 공정이 실시되기 때문에 전하 트랩층의 측벽이 손상되지 않아 전하 손실이 발생되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시 예에 따른 전하 트랩층을 갖는 비휘발성 메모리 소자의 개략 평면도이고, 도 2 및 도 3은 각각 도 1의 Ⅰ-Ⅰ' 라인 및 Ⅱ-Ⅱ' 을 따라 절취한 상태의 단면도이다.
도 1, 도 2 및 도 3을 참조하면, 본 발명의 일 실시 예에 따른 전하 트랩층을 갖는 비휘발성 메모리 소자는 반도체 기판(100) 상의 소정 영역에 형성되어 액티브 영역(A)과 필드 영역(B)을 확정하는 소자 분리막(110)과, 일 방향으로 연장된 워드라인(WL) 및 선택 라인(SL)을 포함한다. 워드라인(WL)과 선택 라인(SL)은 서로 이격되어 동일 방향으로 형성되고, 소자 분리막(110)과 워드라인(WL) 및 선택 라인(SL)은 서로 직교하는 방향으로 형성된다. 예를들어 소자 분리막(110)은 세로 방향으로 연장 형성되고, 워드라인(WL) 및 선택 라인(SL)은 가로 방향으로 형성된다. 한편, 워드라인(WL)은 가로 방향으로 연장 형성된 콘트롤 게이트(160)일 수 있다. 또한, 액티브 영역(A)의 반도체 기판(100) 상부에는 터널링층(120), 전하 트랩층(130), 블럭킹층(140), 장벽층(150), 콘트롤 게이트(160) 및 하드 마스크층(170)이 적층된 셀 게이트(200)가 형성되고, 필드 영역(B)의 반도체 기판(100) 상부에는 블럭킹층(140), 장벽층(150), 콘트롤 게이트(160) 및 하드 마스크층(170)이 적층 형성된다. 그리고, 선택 라인(WL)의 액티브 영역(A) 상에는 선택 게이트(210)가 형성되는데, 선택 게이트(210)는 셀 게이트(200)와 동일 적층 구조로 형성될 수 있다. 또한, 액티브 영역(A)의 반도체 기판(100) 상에는 불순물 이온 주입 공정에 의해 접합부(180)가 형성된다.
반도체 기판(100)은 통상 실리콘(Si) 기판일 수 있으며, 경우에 따라 실리콘 온 인슐레이터(Silicon On Insulator; SOI) 기판 등 다른 기판일 수도 있다.
소자 분리막(110)은 반도체 기판(100)의 소정 영역을 예를들어 세로 방향으로 식각하여 서로 소정 간격 이격된 복수의 트렌치를 형성하고, 트렌치를 절연막으 로 매립함으로써 형성될 수 있다. 이렇게 소자 분리막(110)이 형성됨으로써 액티브 영역(A)과 필드 영역(B)이 확정된다. 액티브 영역(A)은 소자 분리막(110)이 형성되지 않은 영역이고, 필드 영역(B)은 소자 분리막(110)이 형성된 영역으로 정의된다. 여기서, 액티브 영역(A)과 필드 영역(B)은 동일 폭으로 형성될 수 있고, 서로 다른 폭으로 형성될 수 있다.
터널링층(120)은 액티브 영역(A)의 반도체 기판(100) 상부에 형성된다. 즉, 터널링층(120)은 액티브 영역(A)의 반도체 기판(100) 상부에 전체적으로 형성될 수 있고, 부분적으로 형성될 수 있다. 이러한 터널링층(120)은 소정 바이어스에서 전하, 즉 전자 또는 홀이 반도체 기판(100)의 채널 영역으로부터 전하 트랩층(130)으로 주입될 수 있도록 한다. 터널링층(120)은 실리콘 산화막(SiO2)을 포함하는 절연막으로 단일층 또는 다층으로 형성될 수 있다. 또한, 터널링층(120)은 반복되는 전자 또는 홀의 터널링에 의해 열화되어 소자의 안정성을 저하시킬 수 있기 때문에 가능한 이를 방지할 수 있을 정도의 두께로 형성되는 것이 바람직하다. 예를들어 터널링층(120)은 30∼100Å의 두께로 형성될 수 있는데, 30Å 이하로 형성되면 반복되는 전자 또는 홀의 터널링에 의해 터널링층(120)이 열화될 수 있고, 100Å 이상이면 전하 트랩층(130)으로의 전하 이동을 방해하게 된다.
전하 트랩층(130)은 액티브 영역(A)의 터널링층(120) 상부에 형성되며, 각각 가로 방향 및 세로 방향으로 소정 간격 이격되어 형성된다. 즉, 전하 트랩층(130)은 세로 방향으로 소정 간격 이격되어 형성되고, 소자 분리막(110)을 사이에 두고 인접한 액티브 영역(A)의 동일 영역에 형성된다. 또한, 전하 트랩층(130)의 가로 및 세로 폭은 가로 및 세로 방향으로 인접한 전하 트랩층(130)과의 간격과 동일할 수 있다. 그러나, 전하 트랩층(130)의 폭이 전하 트랩층(130) 사이의 간격보다 크거나 작을 수도 있다. 이러한 전하 트랩층(130)은 반도체 기판(100)의 채널 영역으로부터 터널링층(120)을 관통하여 주입되는 전하를 트랩한다. 전하 트랩층(130)은 에너지 레벨이 균일하고 트랩 사이트(trap site)가 많을수록 전하의 트랩이 잘 이루어지므로 소자의 프로그램 및 소거 속도가 증가할 수 있는데, 이러한 물질로 실리콘 질화막을 이용할 수 있다. 또한, 전하 트랩층(130)은 예를들어 30∼200Å의 두께로 형성될 수 있는데, 30Å 이하이면 트랩되는 전하의 양이 적어지며 반복되는 전하의 이동에 의해 열회될 수 있고, 200Å 이상이면 콘트롤 게이트(160)에 의한 제어가 문제될 수 있다.
블럭킹층(140)은 가로 방향으로 연장 형성되어 가로 방향으로 서로 인접하는 전하 트랩층(130) 상부를 지나도록 형성된다. 블럭킹층(140)은 전하 트랩층(130)으로부터 상부의 콘트롤 게이트(160)로 전하의 이동을 차단한다. 블럭킹층(140)은 셀의 동작 속도를 향상시키기 위해 유전 상수가 예를들어 7 이상의 고유전 물질로 형성된다. 이러한 고유전 물질로는 알루미늄 산화막(Al2O3)이 주로 이용되는데, 그 이외에도 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO3), 라듐 산화막(La2O5), 탄탈륨 산화막(Ta2O5) 또는 스트론튬티타늄 산화막(SrTiO3) 등의 적어도 하나가 이용될 수 있다. 또한, 블럭킹층(140)은 이러한 물질을 이용하여 단일층 또는 다층으로 형성 될 수도 있고, 혼합하여 형성될 수도 있다. 블럭킹층(140)은 예를들어 50∼200Å의 두께로 형성될 수 있는데, 50Å 이하이면 블럭킹층(140)으로 기능하지 못하고, 200Å이면 전하 이동의 차단 뿐만 아니라 콘트롤 게이트(160)에 의한 제어가 문제될 수 있다.
장벽층(150)은 블록킹층(140) 상부에 형성되어 가로 방향으로 연장 형성된다. 장벽층(150)은 소거(erase) 동작 시 콘트롤 게이트(160)로부터 반도체 기판(100)쪽으로 전자가 이동하는 것을 방지하는 역할을 한다. 즉, 소거 동작 시 전하 트랩층(130)에 트랩된 전자를 소거하기 위하여 반도체 기판(100)과 콘트롤 게이트(160) 사이에 높은 전계가 형성되는데, 이러한 높은 전계로 인해 콘트롤 게이트(160)로부터 반도체 기판(100)으로 과도한 전자가 유입되어 오히려 셀이 프로그램되는 현상이 발생할 수 있다. 따라서, 이를 방지하여 소거 동작을 용이하게 하기 위하여 일함수(work function)가 높은 물질로 장벽층(150)을 형성한다. 장벽층(150)은 금속 질화물로 형성될 수 있는데, 예를들어 티타늄 질화막(TiN), 텅스텐 질화막(WN), 탄탈륨 질화막(TaN) 또는 라듐 질화막(LaN) 중 적어도 어느 하나로 형성될 수 있다. 또한, 장벽층(140)은 이러한 물질을 이용하여 단일층 또는 다층으로 형성될 수도 있고, 혼합하여 형성될 수도 있다.
콘트롤 게이트(160)는 장벽층(150) 상부에 형성되며, 가로 방향으로 연장 형성된다. 콘트롤 게이트(160)는 소정의 바이어스가 인가되어 반도체 기판(100)의 채널 영역으로부터 전하가 전하 트랩층(130)에 트랩되어 프로그램되도록 하고, 전하 트랩층(130)에 트랩된 전하를 반도체 기판(100)으로 이동시켜 소거되도록 하는 역 할을 한다. 콘트롤 게이트(160)는 n형으로 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있다. 또한, 콘트롤 게이트(160)가 폴리실리콘막으로 형성되는 경우 콘트롤 게이트(160)의 저항을 감소시키기 위해 저저항막(미도시)을 형성할 수도 있다. 저저항막은 텅스텐 실리사이드를 이용할 수 있다. 물론 저저항막은 콘트롤 게이트(160)가 폴리실리콘막 이외의 금속막으로 형성되는 경우 형성하지 않을 수 있다. 그리고, 콘트롤 게이트(160) 상부에는 하드 마스크층(170)이 형성될 수 있는데, 하드 마스크층(170)은 셀 게이트(200) 및 선택 게이트(210)의 패터닝을 위한 식각 공정시 식각 마스크로 작용한다. 하드 마스크층(170)은 절연층을 이용할 수 있으며, 예를들어 실리콘 산화막, 실리콘 질화막 등을 이용할 수 있다.
그리고, 셀 게이트(200) 및 선택 게이트(210) 사이의 반도체 기판(100) 상에 불순물 이온 주입에 의해 접합부(180)가 형성된다. 선택 게이트(210) 사이에 형성된 접합부(180)는 셀 스트링의 소오스 영역 또는 드레인 영역으로 작용하고, 셀 게이트(200) 사이에 형성된 접합부(180)는 셀 사이를 전기적으로 연결하는 작용을 한다.
상기와 같이 구성되는 본 발명의 일 실시 예에 따른 전하 트랩층을 갖는 비휘발성 메모리 소자의 제조 방법을 도 4(a) 내지 도 4(e)를 이용하여 설명하면 다음과 같다.
도 4(a) 내지 도 4(e)는 도 1의 Ⅰ-Ⅰ' 라인을 따라 절취한 상태의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1 및 도 4(a)를 참조하면, 반도체 기판(100) 상부에 제 1 절연막(120a) 및 제 2 절연막(130a)을 형성한다. 제 1 절연막(120a)은 터널링층(120)으로 작용하며, 예를들어 실리콘 산화막으로 형성한다. 제 2 절연막(130a)은 전하 트랩층(130)으로 작용하며, 예를들어 실리콘 질화막으로 형성한다. 제 1 절연막(120a)은 30∼100Å의 두께로 형성하고, 제 2 절연막(130a)은 30∼150Å의 두께로 형성하는데, 제 2 절연막(130a)이 제 1 절연막(120a)보다 같거나 두껍게 형성하는 것이 바람직하다. 그리고, 제 2 절연막(130a) 상부에 버퍼막(미도시), 하드 마스크막(미도시) 및 감광막(미도시)을 형성한다. 버퍼막은 실리콘 산화막을 이용할 수 있고, 하드 마스크막은 실리콘 질화막을 이용할 수 있다. 이어서, 소자 분리 마스크를 이용한 사진 및 현상 공정으로 감광막을 패터닝한다. 그리고, 패터닝된 감광막을 식각 마스크로 하드 마스크막, 버퍼막, 제 2 절연막(130a) 및 제 1 절연막(120a)을 식각한 후 연속적으로 반도체 기판(100)을 소정 깊이로 식각한다. 이에 따라 예를들어 세로 방향으로 연장되며 소정 간격 이격된 복수의 트렌치(미도시)가 형성된다. 이어서, 감광막을 제거한 후 트렌치가 매립되도록 제 3 절연막을 형성한다. 제 3 절연막은 전하 트랩층(130)으로 이용되는 제 2 절연막(130a)과 다른 물질을 이용하는 것이 바람직한데, 예를들어 실리콘 산화막을 이용할 수 있다. 그리고, 제 2 절연막(130a)이 노출되도록 제 3 절연막, 하드 마스크막 및 버퍼막을 연마 및 식각하여 제거한다. 이에 따라 세로 방향으로 연장 형성된 소자 분리막(110)이 형성된다. 소자 분리막(110)의 폭은 소자 분리막(110) 사이의 간격과 동일하게 형성될 수 있고, 소자 분리막(110) 사이의 간격이 소자 분리막(110)의 폭보다 넓게 형성될 수 있다. 따라서, 액티브 영역(A)과 필드 영역(B)이 확정된다. 여기서, 주변 회로 영역에는 제 2 절연막(130a) 상부에 불순물이 도핑된 폴리실리콘막이 형성되며, 폴리실리콘막은 적어도 800Å의 두께로 형성된다.
도 1 및 도 4(b)를 참조하면, 전체 구조 상부에 고유전막(140a), 제 1 도전막(150a), 제 2 도전막(160a) 및 하드 마스크층(170)을 순차적으로 형성한다. 고유전막(140a)은 블럭킹층(140)으로 작용하며, 예를들어 알루미늄 산화막, 하프늄 산화막, 지르코늄 산화막, 라듐 산화막, 탄탈륨 산화막 또는 스트론튬티타늄 산화막중 적어도 어느 하나로 50∼200Å의 두께로 형성한다. 그런데, 고유전막(140a)은 제 2 절연막(130a)보다 같거나 두껍게 형성하는 것이 바람직하다. 그리고, 제 1 도전막(150a)은 장벽층(150)으로 작용하며, 예를들어 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 또는 라듐 질화막 중 적어도 어느 하나의 금속 질화막으로 형성한다. 또한, 제 2 도전막(160a)은 콘트롤 게이트(160)로 작용하며, 예를들어 불순물이 도핑된 폴리실리콘막 또는 금속막으로 형성한다. 제 2 도전막(160a)으로 불순물이 도핑된 폴리실리콘막을 이용하는 경우 폴리실리콘막 상부에 콘트롤 게이트(160)의 저항을 감소시키기 위해 저저항막을 형성할 수 있다. 저저항막은 금속막, 예를들어 코발트막, 니켈막 또는 니켈코발트막중 적어도 어느 하나를 이용하여 단일층 또는 다층으로 형성한 후 열처리 공정으로 금속막과 폴리실리콘막을 반응시켜 저저항막, 즉 실리사이드막을 형성한다. 하드 마스크층(170)은 절연층, 예를들어 실리콘 산화막, 실리콘 질화막 또는 실리콘 탄화막을 이용하여 형성한다.
도 1 및 도 4(c)를 참조하면, 하드 마스크층(170) 상부에 감광막(미도시)을 형성한 후 게이트 마스크를 이용한 사진 및 현상 공정으로 감광막을 패터닝한다. 감광막은 서로 소정 간격 이격되어 일 방향, 예를들어 세로 방향으로 하드 마스크층(170)이 노출되도록 패터닝된다. 한편, 감광막을 형성하기 이전에 반사 방지막을 형성할 수도 있다. 반사 방지막은 SiON막을 이용할 수 있다. 이어서, 패터닝된 감광막을 식각 마스크로 하드 마스크층(170), 제 2 도전막(160a), 제 1 도전막(150a)을 식각한다. 물론, 하드 마스크층(170)을 식각한 후 감광막을 제거하고 하드 마스크층(170)을 식각 마스크로 제 2 도전막(160a) 및 제 1 도전막(150a)을 식각할 수도 있다. 이러한 식각 공정에 의해 하드 마스크층(170), 제 2 도전막(160a) 및 제 1 도전막(150a)은 예를들어 가로 방향으로 연장되어 각각 소정 간격 이격되어 패터닝된다. 따라서, 가로 방향으로 연장된 복수의 콘트롤 게이트(160)과 그 하부에 장벽층(150)이 형성된다. 콘트롤 게이트(160) 사이의 간격은 소자 분리막(110)의 폭 및 소자 분리막(110) 사이의 간격과 동일할 수 있고, 소자 분리막(110)의 폭보다 넓고 소자 분리막(110) 사이의 간격과 동일할 수 있다.
도 1 및 도 4(d)를 참조하면, 콘트롤 게이트(160) 및 장벽층(150)이 형성된 후 불순물 이온 주입 공정을 실시하여 반도체 기판(100) 상에 접합부(180)를 형성한다. 즉, 제 1 절연막(120a), 제 2 절연막(130a) 및 고유전막(140a)이 반도체 기판(100) 상부에 잔류하는 상태에서 불순물 이온 주입 공정을 실시한다. 본 발명에 따른 불순물 이온 주입 공정은 막들이 두껍게 잔류한 상태에서 실시되기 때문에 잔류막의 두께 변화에 따른 접합부(180)의 도펀트 프로파일이 변화되지 않는다. 즉, 잔류하는 막의 두께가 50Å 이상이면 접합부(180)의 도펀트 프로파일이 변화되지 않는데, 예를들어 제 1 절연막(120a), 제 2 절연막(130a) 및 고유전막(140a)이 각각 30∼100Å, 30∼200Å 및 50∼200Å의 두께로 형성되기 때문에 접합부(180)의 도펀트 프로파일은 변화되지 않는다. 또한, 본 발명에 따른 불순물 이온 주입 공정은 막들이 두껍게 잔류한 상태에서 실시되기 때문에 종래보다 큰 에너지와 도우즈로 실시하여야 한다. 예를들어 제 1 절연막(120a), 제 2 절연막(130a) 및 고유전막(140a)이 각각 30∼100Å, 30∼200Å 및 50∼200Å의 두께로 잔류하면, 인의 경우 10∼50keV의 에너지와 1.0E12∼1.0E15/㎠의 도우즈로 실시하고, 비소의 경우 10∼100keV의 에너지와 1.0E12∼1.0E15/㎠의 도우즈로 실시한다. 한편, 비휘발성 메모리 소자의 제조 공정에서 주변 회로 영역에는 제 2 절연막(130a)과 고유전막(140a) 사이에 폴리실리콘막이 형성된다. 폴리실리콘막은 주변 회로 영역의 트랜지스터의 게이트로 작용한다. 폴리실리콘막은 적어도 800Å의 두께로 형성되며, 불순물이 도핑된 폴리실리콘막이기 때문에 불순물이 주변 회로 영역의 반도체 기판까지 주입되지 못한다. 따라서, 셀 영역의 이온 주입 공정 시 주변 회로 영역을 차단하는 마스크를 형성하지 않아도 된다.
도 1 및 도 4(e)를 참조하면, 후속 열처리 공정에서 콘트롤 게이트(160)의 산화를 방지하기 위해 콘트롤 게이트(160) 및 장벽층(150)의 측벽을 질화시킨다. 따라서, 콘트롤 게이트(160) 및 장벽층(150)의 측벽에는 질화막(미도시)이 형성된다. 그리고, 하드 마스크층(170)을 식각 마스크로 이용한 식각 공정으로 고유전막(140a), 제 2 절연막(130a) 및 제 1 절연막(120a)을 식각한다. 따라서, 블럭킹층(140), 전하 트랩층(130) 및 터널링층(120)이 형성된다. 즉, 액티브 영역(A)의 반도체 기판(100) 상부에 터널링층(120), 전하 트랩층(130), 블럭킹층(140), 장벽층(150) 및 콘트롤 게이트(160)가 적층된 셀 게이트(200)가 형성된다. 이때, 제 1 절연막(120a)은 식각하지 않고 잔류시킬 수도 있다.
한편, 상기 실시 예에서는 반도체 기판(100) 상부에 제 1 절연막(120a), 제 2 절연막(130a) 및 고유전막(140a)가 잔류하는 상태에서 불순물 이온 주입 공정을 실시하였으나, 제 1 절연막(120a) 및 제 2 절연막(130a)이 잔류된 상태에서 불순물 이온 주입 공정을 실시해도 된다. 이 경우 이온 주입 에너지 및 도우즈를 좀더 줄일 수 있다.
또한, 상기 실시 예는 TANOS 구조의 비휘발성 메모리 소자를 예로 들어 설명하였으나, SONOS 구조 또는 그 밖의 전하 트랩층을 가지는 비휘발성 메모리 소자의 제조에 이용될 수 있다.
본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 개략 평면도.
도 2 및 도 3은 도 1의 Ⅰ-Ⅰ' 라인 및 Ⅱ-Ⅱ' 라인을 따라 절취한 상태의 단면도.
도 4(a) 내지 도 4(e)는 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 소자 분리막
120 : 터널링층 130 : 전하 트랩층
140 : 블럭킹층 150 : 장벽층
160 : 콘트롤 게이트 170 : 하드 마스크층
180 : 접합부 200 : 셀 게이트
210 : 선택 게이트

Claims (8)

  1. 기판 상부에 터널링층, 전하 트랩층, 블럭킹층 및 콘트롤 게이트를 적층 형성하는 단계;
    상기 콘트롤 게이트 및 블록킹층의 소정 영역을 패터닝하여 상기 기판 상부에 상기 터널링층 및 전하 트랩층을 잔류시키는 단계;
    불순물 이온 주입 공정을 실시하여 상기 기판 내에 접합부를 형성하는 단계; 및
    상기 접합부 상부에 잔류하는 상기 터널링층 및 전하 트랩층을 패터닝하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 기판 상부에 터널링층, 전하 트랩층, 블럭킹층 및 콘트롤 게이트를 적층 형성하는 단계;
    상기 콘트롤 게이트의 소정 영역을 패터닝하여 상기 기판 상부에 상기 터널링층, 전하 트랩층 및 블럭킹층을 잔류시키는 단계;
    불순물 이온 주입 공정을 실시하여 상기 기판 내에 접합부를 형성하는 단계; 및
    상기 접합부 상부에 잔류하는 상기 터널링층, 전하 트랩층 및 블럭킹층을 패터닝하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  3. 삭제
  4. 삭제
  5. 제 1 항 또는 제 2 항에 있어서, 상기 터널링층은 30 내지 100Å의 두께로 형성하고, 상기 전하 트랩층은 30 내지 200Å의 두께로 형성하며, 상기 블럭킹층은 50 내지 200Å의 두께로 형성하는 비휘발성 메모리 소자의 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 불순물 이온 주입 공정은 인 또는 비소를 이용하여 실시하는 비휘발성 메모리 소자의 제조 방법.
  7. 제 6 항에 있어서, 상기 인은 10 내지 50keV의 에너지와 1.0E12 내지1.0E15/㎠의 도우즈로 실시하는 비휘발성 메모리 소자의 제조 방법.
  8. 제 6 항에 있어서, 상기 비소는 10 내지 100keV의 에너지와 1.0E12 내지1.0E15/㎠의 도우즈로 실시하는 비휘발성 메모리 소자의 제조 방법.
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KR100810710B1 (ko) * 2000-11-28 2008-03-07 스펜션 엘엘씨 워드라인 격리를 위한 전하 저장 및 비트라인의 동시 형성

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