KR20080010623A - 비휘발성 반도체 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 전하 트랩층을 스토리지 노드로 이용하는 비휘발성 반도체 메모리 소자 및 그 제조방법에 관한 것이다. 개시된 본 발명의 비휘발성 반도체 메모리 소자는 반도체 기판 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성되고, 전이금속이 도핑된 유전막으로 이루어진 전하 트랩층과, 상기 전하 트랩층 상에 형성된 블로킹 절연막과, 상기 블로킹 절연막 상에 형성된 게이트 전극을 포함하는 것을 특징으로 한다. 여기서, 상기 유전막은 HfO2막과 같은 고유전막인 것이 바람직하다. 본 발명에서는 고유전막 내에 전이금속을 도핑하여 깊은 트랩(deep trap)을 형성시키기 때문에 비휘발성 반도체 메모리 소자의 리텐션(retention) 특성을 개선할 수 있다.

Description

비휘발성 반도체 메모리 소자 및 그 제조방법{Nonvolatile semiconductor memory device and method for manufacturing the same}
도 1은 종래 기술에 의한 비휘발성 반도체 메모리 소자의 일예인 소노스(SONOS) 소자의 단면도이다.
도 2는 본 발명의 실시예에 따른 비휘발성 반도체 메모리 소자의 단면도이다.
도 3a 및 도 3b는 HfO2막 내에 각각 Hf 및 O의 빈 자리(vacancy)가 생겼을 때, 그로 인해 발생되는 트랩의 에너지 레벨을 보여주는 도면이다.
도 4a 내지 도 4h는 Ta, V, Ru, Nb, Mn, Pd, Ir 및 Sb가 HfO2막 내의 Hf 또는 O와 치환되었을 때, 그로 인해 발생될 수 있는 트랩의 에너지 레벨을 보여주는 도면이다.
도 5는 HfxOy막의 Hf와 O의 조성비 변화에 따른 도핑 조건별 형성 에너지(formation energy)의 변화를 보여주는 그래프이다.
도 6은 주기율표 상에 본 발명에서 사용 가능한 전이금속을 표시한 도면이다.
도 7a 및 도 7b는 Al2O3막 내에 각각 Al 및 O의 빈 자리(vacancy)가 생겼을 때, 그로 인해 발생되는 트랩의 에너지 레벨을 보여주는 도면이다.
도 8a 내지 도 8h는 Zn, W, Mo, Ru, Si, Hf, Ni 및 Pt가 Al2O3막 내의 Al 또는 O와 치환되었을 때, 그로 인해 발생될 수 있는 트랩의 에너지 레벨을 보여주는 도면이다.
도 9는 Al2O3막의 Al과 O의 조성비 변화에 따른 도핑 조건별 형성 에너지(formation energy)의 변화를 보여주는 그래프이다.
도 10a 내지 도 10c는 본 발명의 효과를 증명하기 위해 제조한 샘플들의 단면도이다.
도 11은 도 10c에 도시된 샘플 3의 TEM 단면사진이다.
도 12a 내지 도 12c는 각각 도 10a 내지 도 10c에 도시된 세 샘플의 캐패시턴스-전압(capacitance-voltage) 특성을 보여주는 그래프이다.
도 13은 본 발명의 실시예에 의한 비휘발성 반도체 메모리 소자의 특성을 설명하기 위한 것으로서, 프로그래밍/소거 시간에 따른 플랫 밴드 전압의 변화를 나타낸 그래프이다.
도 14은 종래 기술에 의한 비휘발성 반도체 메모리 소자의 리텐션(retention) 특성을 설명하기 위한 것으로서, 시간에 따른 플랫 밴드 전압의 변화를 나타낸 그래프이다.
도 15는 본 발명의 실시예에 의한 비휘발성 반도체 메모리 소자의 리텐션(retention) 특성을 설명하기 위한 것으로서, 시간에 따른 플랫 밴드 전압의 변 화를 나타낸 그래프이다.
도 16a 및 도 16b는 본 발명의 실시예에 의한 비휘발성 반도체 메모리 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
20 : 반도체 기판 22a : 제1 절연막
22 : 터널 절연막 24a : 전이금속이 도핑된 유전막
24 : 전하 트랩층 26a : 제2 절연막
26 : 블로킹 절연막 28a : 도전막
28 : 게이트 전극 S : 소오스 영역
D : 드레인 영역
본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 자세하게는 데이터 유지 특성을 개선할 수 있는 비휘발성 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
장시간 온전하게 저장해야할 데이터의 양이 증가되고, 메모리 스틱과 같이 한곳에서 작업한 결과를 다른 곳으로 이동하는데 사용되는 데이터 저장 수단이 보급되면서 비휘발성 반도체 메모리 장치, 특히 전기적으로 데이터의 저장과 소거가 가능하면서 전원이 공급되지 않아도 저장된 데이터를 그대로 보존할 수 있는 비휘 발성 반도체 메모리 장치에 대한 관심이 높아지고 있다.
비휘발성 반도체 메모리 장치를 구성하는 기본 요소인 메모리 셀의 구성은 비휘발성 반도체 메모리 장치가 사용되는 분야에 따라 달라지게 된다.
예컨대, 현재 널리 사용되고 있는 고용량 비휘발성 반도체 메모리 장치로서, NAND(not and)형 플래시 반도체 메모리 장치의 메모리 셀의 경우, 그 트랜지스터의 게이트 구조물은 전하(charge)가 저장되는, 즉 데이터가 저장되는 플로팅 게이트(floating gate)와 이를 제어하는 컨트롤 게이트(control gate)가 순차적으로 적층된 구조를 갖는 것이 일반적이다.
그런데, 종래의 플래시 반도체 메모리 장치는 플로팅 게이트 물질로서 도핑된 폴리실리콘과 같은 도전 물질을 사용하기 때문에, 고집적화시 인접한 게이트 구조물들 간에 기생 캐패시턴스가 커진다는 문제가 있다.
이에 최근에는, 플래시 반도체 메모리 장치의 이러한 문제를 해소하기 위해, SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor) 혹은 MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)와 같은 MOIOS(Metal-Oxide-Insulator-Oxide-Semiconductor) 메모리 소자로 불리는 비휘발성 반도체 메모리 장치가 제안되었고, 그에 대한 연구가 활발하게 진행되고 있다. 여기서, SONOS는 컨트롤 게이트 물질로 실리콘을 사용하고, MONOS는 컨트롤 게이트 물질로 금속을 사용한다는 점에서 차이가 있다.
MOIOS 메모리 소자는 전하를 저장하는 수단으로서 플로팅 게이트 대신에 실 리콘 질화막(Si3N4)과 같은 전하 트랩층(charge trap layer)을 사용한다. 즉, MOIOS 메모리 소자는 플래시 반도체 메모리 장치의 메모리 셀의 구성에서 기판과 컨트롤 게이트 사이의 적층물(플로팅 게이트와 그 상하에 적층된 절연층들로 구성된 적층물)을 산화막(Oxide), 질화막(Nitride) 및 산화막(Oxide)이 순차적으로 적층된 적층물(ONO)로 대체한 것으로, 상기 질화막에 전하가 트랩됨에 따라 문턱전압(threshold voltage)이 이동(shift)되는 특성을 이용하는 메모리 소자이다.
SONOS 메모리 소자에 대한 보다 자세한 내용은 Technical Digest of International Electron Device Meeting(IEDM 2002, December), 927쪽-930쪽에 C.T. Swift외 다수의 이름으로 실린 "An Embedded 90nm SONOS Nonvolatile Memory Utilizing Hot Electron Programming and Uniform Tunnel Erase"에 기재되어 있다.
도 1은 SONOS 메모리 소자(이하, 종래의 SONOS 소자라 한다)의 기본 구조를 보여주는 단면도이다.
도 1을 참조하면, 종래의 SONOS 소자에서, 소오스 및 드레인 영역(S, D)사이의 반도체 기판(10) 상에, 곧 채널 영역 상에 양단이 소오스 및 드레인 영역(S, D)과 접촉되는 제1 실리콘 산화막(SiO2)(12)이 형성되어 있다. 제1 실리콘 산화막(12)은 전하의 터널링을 위한 막이다. 제1 실리콘 산화막(12) 상에 실리콘 질화막(Si3N4)(14)이 형성되어 있다. 실리콘 질화막(14)은 실질적으로 데이터가 저장되는 물질막으로써, 제1 실리콘 산화막(12)을 터널링한 전하가 트랩된다. 이러한 실리콘 질화막(14) 상에 상기 전하가 실리콘 질화막(14)을 통과하여 위쪽으로 이동되 는 것을 차단하기 위한 블로킹 절연막으로써 제2 실리콘 산화막(16)이 형성되어 있다. 제2 실리콘 산화막(16) 상에는 게이트 전극(18)이 형성되어 있다.
그러나, 도 1에 도시된 종래의 SONOS 소자와 같은 MOIOS 소자는 실리콘 질화막(14)과 실리콘 산화막들(12, 16)의 유전율이 낮고, 실리콘 질화막(14) 내에 트랩 사이트(trap site) 밀도가 충분치 못하여, 동작 전압이 높고 데이터의 기록(프로그래밍) 및 소거 속도가 느리며, 저장된 데이터를 보존하는 시간인 리텐션(retention) 시간 또한 길지 않다는 문제가 있다.
최근에는, 상기 블로킹 절연막으로써 실리콘 산화막 대신, 알루미늄 산화막(Al2O3)을 사용함으로써 상기 실리콘 산화막을 사용하였을 때보다 프로그래밍 속도 및 리텐션 특성이 개선되었다는 사실이 보고된 바 있다.
상기 보고에 대한 보다 자세한 내용은 Extended Abstract of 2002 International Conf. on Solid State Device and Materials, Nagoya, Japan, Sept. 2002, 162쪽-163쪽에 C. Lee외 다수의 이름으로 실린 "Novel Structure of SiO2/SiN/High-k dielectric, Al2O3 for SONOS type flash memory"에 기재되어 있다.
그러나 알루미늄 산화막 재질의 블로킹 절연막이 실리콘 질화막으로부터 전하가 빠져나가는 것을 어느 정도 억제해 줄 수는 있지만, 실리콘 질화막 자체 내의 트랩 사이트 밀도는 여전히 충분치 못하기 때문에, 알루미늄 산화막 사용에 따른 리텐션 특성 개선 정도는 미미한 수준에 불과하다.
보다 자세하게, 종래의 SONOS 소자에서 전하 트랩층으로 이용되는 실리콘 질화막은 비정질이고, 그 내부에 형성되는 트랩은 통상 비화학양론적(non-stoichiometric) 조성에 의한 것이기 때문에, 가전대(valence band)와 전도대(conduction band) 사이의 간격이 비교적 좁고, 트랩의 에너지 레벨(energy level)이 가전대와 전도대 사이에서 다소 넓은 분포를 갖는다. 이에, 트랩의 에너지 레벨의 끝단이 전도대 또는 가전대와 인접하게 된다. 또한, 실리콘 질화막의 유전율이 7∼7.8 정도로 낮은 것과 관련하여 그 내부에 형성될 수 있는 트랩 사이트의 밀도가 낮다.
이와 같은 이유로, 종래의 실리콘 질화막 내에는 충분히 많은 트랩 사이트를 만들 수 없을 뿐만 아니라, 형성되는 트랩 에너지 레벨의 끝단이 전도대 또는 가전대와 인접하여, 트랩에 포획된 전하가 열적 자극(thermal excitation)에 의해 여기될 수 있는 가능성이 크다. 그러므로 종래의 실리콘 질화막으로는 원하는 만큼의 충분한 리텐션 시간을 얻는데 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 종래의 실리콘 질화막 보다 높은 밀도의 트랩 사이트를 가질 뿐만 아니라, 아울러, 열적 자극(thermal excitation)에 안정적이고 불연속한(discrete) 에너지 레벨을 갖는 전하 트랩을 가져 우수한 리텐션(retention) 특성을 나타낼 수 있는 전하 트랩층을 포함하는 비휘발성 반도체 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 반도체 메모리 소자의 제조방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에 형성된 터널 절연막; 상기 터널 절연막 상에 형성되고, 전이금속이 도핑된 유전막으로 이루어진 전하 트랩층; 상기 전하 트랩층 상에 형성된 블로킹 절연막; 및 상기 블로킹 절연막 상에 형성된 게이트 전극;을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자를 제공한다.
여기서, 상기 유전막은 HfxOy막, ZrxOy막, AlxOy막, HfxSiyOzNk막, HfxOyNz막 및 HfxAlyOz막으로 구성된 그룹으로부터 선택되는 어느 하나의 고유전막이거나, 또는 SixOy막 또는 SixNy막일 수 있다.
상기 전이금속은 d-오비탈에 원자가 전자를 갖는 금속이다.
상기 유전막이 HfxOy막인 경우, 상기 유전막 내에 도핑되는 전이금속은 Ta, V, Ru 및 Nb로 구성된 그룹으로부터 선택되는 하나 이상의 전이금속인 것이 바람직하다.
상기 유전막이 AlxOy막인 경우, 상기 유전막 내에 도핑된 전이금속은 W, Ru, Mo, Ni, Nb, V, Ti 및 Zn로 구성된 그룹으로부터 선택되는 하나 이상의 전이금속인 것이 바람직하다.
상기 전이금속은 0.01∼15%(atomic %) 도핑될 수 있다.
상기 전이금속은 상기 유전막 내에 전자 트랩과 정공 트랩을 동시에 형성하도록 적어도 두 종류 이상 도핑될 수 있다.
또한, 상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에 터널 절연막용 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 전하 트랩층용 막으로써 전이금속이 도핑된 유전막을 형성하는 단계; 상기 전이금속이 도핑된 유전막 상에 블로킹 절연막용 제2 절연막을 형성하는 단계; 상기 제2 절연막 상에 게이트 전극용 도전막을 형성하는 단계; 및 상기 도전막, 제2 절연막, 전이금속이 도핑된 유전막 및 제1 절연막을 패터닝하여 터널 절연막, 전하 트랩층, 블로킹 절연막 및 게이트 전극이 차례로 적층된 게이트 구조물을 형성하는 단계;를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법을 제공한다.
여기서, 상기 유전막은 HfxOy막, ZrxOy막, AlxOy막, HfxSiyOzNk막, HfxOyNz막 및 HfxAlyOz막으로 구성된 그룹으로부터 선택되는 어느 하나의 고유전막이거나, 또는 SixOy막 또는 SixNy막일 수 있다.
상기 전이금속이 도핑된 유전막은 스퍼터링(sputtering) 방식으로 형성할 수 있다.
상기 전이금속이 도핑된 유전막은 원자층 증착(atomic layer deposition : ALD) 방식으로 형성할 수 있다.
상기 전이금속이 도핑된 유전막은 화학 기상 증착(chemical vapor deposition : CVD) 방식으로 형성할 수 있다.
상기 전이금속이 도핑된 유전막은 상기 제1 절연막 상에 미도핑 유전막을 형성한 후, 상기 미도핑 유전막 내에 전이금속 원자를 이온주입(ion-implantation)하여 형성할 수 있다.
상기 전이금속이 도핑된 유전막은 적어도 800℃ 이상의 온도에서 형성함이 바람직하다.
본 발명의 비휘발성 반도체 메모리 소자의 제조방법은 상기 전이금속이 도핑된 유전막을 형성하는 단계 후, 상기 전이금속이 도핑된 유전막을 적어도 800℃ 이상의 온도로 어닐링하는 단계를 더 포함할 수 있다.
상기 어닐링은 산소 또는 질소 분위기에서 수행할 수 있다.
상기 어닐링은 급속 열처리(rapid thermal annealing : RTA) 또는 전기로 열처리(furnace annealing) 방식으로 수행할 수 있다.
이하, 본 발명의 실시예에 의한 비휘발성 반도체 메모리 소자를 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다.
실시예를 설명하기에 앞서, 본 발명의 기술적 원리를 간략히 설명하면 다음과 같다.
본 발명에서는 비휘발성 반도체 메모리 소자의 전하 트랩층으로 유전율이 약 10 이상인 고유전막(high-k dielectric)을 사용하고, 상기 고유전막 내에 전이금속(transition metal)을 도핑함으로써 열적 자극(thermal excitation)에 안정적인 깊은 트랩(deep trap)을 형성한다.
깊은 트랩은 가전대(valence band)와 전도대(conduction band)로부터 멀리 떨어진 에너지 레벨을 가지며, 이러한 깊은 트랩에 채워진 전자 또는 정공은 열적 자극에 의해 쉽게 전도대나 가전대로 여기되지 못한다. 한편, 깊은 트랩에 대비되는 얕은 트랩(shallow trap)은 전도대 바로 아래나 가전대 바로 위의 에너지 레벨을 가지며, 이러한 얕은 트랩에 채워진 전자 또는 정공은 열적 자극에 의해 쉽게 여기되어 전기 전도에 기여한다.
앞서 언급한 바와 같이, 본 발명에서는 전하 트랩층 내에 열적 자극에 안정적인 깊은 트랩을 만들어주는데, 이 경우 트랩된 전하들은 쉽게 여기될 수 없으므로 비휘발성 메모리 소자의 리텐션 특성이 개선된다. 더욱이, 본 발명에서 형성하는 깊은 트랩의 에너지 레벨은 도핑되는 전이금속의 종류에 따라 적절히 조절될 수 있고, 그 분포가 넓지(broad) 않고 불연속적(discrete)이기 때문에, 적절히 선택된 전이금속에 의해 형성된 트랩 내에 포획된 전하는 열적으로 여기될 가능성이 더욱 적다.
특히, 본 발명에서는 상기 깊은 트랩을 고유전막 내에 형성하는데 고유전막은 유전율이 높아 등가 환산 두께(equivalence of thickness : EOT)에서 종래의 실리콘 질화막 보다 많은 전하 트랩을 가질 수 있다. 또한, 고유전막은 종래 비정질의 실리콘 질화막과 달리 잘 결정화되어 있기 때문에 본질적으로 그 내부에 형성되는 트랩의 안정성이 높다.
이와 같은 이유로 본 발명은 전하 트랩층의 트랩 사이트 밀도를 높임과 아울 러 트랩의 열적 안정성을 높여 비휘발성 반도체 메모리 소자의 리텐션 특성을 개선할 수 있다.
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 반도체 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(20) 상에 터널 절연막(22)이 형성되어 있다. 상기 터널 절연막(22)은 실리콘 산화막일 수 있다. 상기 터널 절연막(22) 상에는 전이금속이 도핑된 유전막으로 이루어진 전하 트랩층(24)이 형성된다. 상기 전하 트랩층(24) 상에는 블로킹 절연막(26)이 형성되고, 상기 블로킹 절연막(26) 상에는 게이트 전극(28)이 형성된다. 상기 블로킹 절연막(26)은 실리콘 산화막 또는 알루미늄 산화막일 수 있고, 상기 게이트 전극은(28)은 도핑된 폴리실리콘막 또는 금속막일 수 있다. 그리고, 상기 터널 절연막(22), 상기 전하 트랩층(24), 상기 블로킹 절연막(26) 및 상기 게이트 전극(28)이 차례로 적층된 게이트 구조물(gate stack) 양측의 기판(20) 내에는 소오스 및 드레인 영역(S, D)이 형성되어 있다. 소오스 및 드레인 영역(S, D) 사이의 반도체 기판(20) 표면부, 즉, 게이트 구조물에 대응하는 반도체 기판(20) 표면부는 채널영역이다.
이하에서는, 본 발명의 전하 트랩층(24)에 대해 보다 자세히 설명하도록 한다.
본 발명의 전하 트랩층(24)은 d-오비탈(orbital)에 원자가 전자를 갖는 전이금속 원자가 도핑된 유전막이다. 이때 상기 유전막은 유전율이 10 이상인 HfxOy막, ZrxOy막, AlxOy막, HfxSiyOzNk막, HfxOyNz막 및 HfxAlyOz막으로 구성된 그룹으로부터 선택되는 어느 하나의 고유전막인 것이 바람직하나, 경우에 따라서는 SixOy막 또는 SixNy막일 수도 있다.
상기 유전막 내에 도핑되는 전이금속은 한 종류일 수도 있고, 경우에 따라서는, 두 종류 이상일 수도 있다. 도핑되는 전이금속이 두 종류 이상인 경우, 보다 많은 수의 전자 트랩과 정공 트랩을 동시에 형성될 수 있다. 도핑되는 전이금속의 농도는 0.01∼15%(atomic %)가 적절하다.
만약, 결함이 없이 완벽한 구조를 갖는 HfO2막 내에 Ta, V, Ru, Nb, Mn, Pd, Ir 및 Sb 등의 전이금속이 도핑되면, 도핑되는 전이금속의 최외곽 전자의 개수가 Hf의 그것과 다르므로, 결합에 참여하지 않는 잉여 전자나 정공이 발생한다. 이와 같이 발생된 잉여 전자와 정공은 각각 정공 트랩과 전자 트랩으로 작용할 수 있다.
HfxOy막 내에 전이금속이 도핑되면 도핑된 전이금속 원자는 Hf(하프늄) 원자나 O(산소) 원자와 치환되거나, HfxOy 단위 셀(unit cell) 내부에 들어가거나, 기존 원자의 빈자리에 들어갈 수도 있는데, 그에 의해 형성되는 트랩의 안정적인 에너지 레벨은 양자역학적 계산에 의해 결정된다. 그러므로, 트랩의 에너지 레벨은 도핑되는 전이금속의 종류에 따라 달라질 수 있다.
도 3a 및 도 3b는 HfO2막 내에 각각 Hf 및 O의 빈 자리(vacancy)가 생겼을 때, 그로 인해 발생되는 트랩의 에너지 레벨을 보여준다.
도 4a 내지 도 4h는 HfO2막 내에 도핑된 Ta, V, Ru, Nb, Mn, Pd, Ir 및 Sb가 Hf 또는 O와 치환되었을 때, 그로 인해 발생될 수 있는 트랩의 에너지 레벨을 계산한 결과를 보여준다. 도시된 트랩 에너지 레벨의 화살표는 잉여 전자가 채워져 있다는 것을 의미하며, 이러한 잉여 전자가 이탈될 때 정공이 포획될 수 있다. 반대로 비어있는 트랩 에너지 레벨은 정공이 존재함을 의미하며, 이러한 정공에 전자가 포획될 수 있다. 또한, 'A(B)'는 A가 B의 자리에 치환된 것을 의미한다.
도 4a를 참조하면, Ta가 Hf와 치환된 경우 Ta 원자당 3개의 전자 및 1개의 정공을 포획할 수 있다. 그리고, Ta가 O와 치환된 경우 HfO2막 내에 n형 불순물이 도핑된 효과가 나타나고, 아울러 다수의 정공을 포획할 수 있는 트랩이 발생된다. Ta가 O와 치환된 경우 정공 트랩만이 깊은 트랩으로서 작용할 수 있다.
도 4b를 참조하면, V가 Hf와 치환된 경우 V 원자당 9개의 전자 및 1개의 정공을 포획할 수 있다. 그리고, V가 O와 치환된 경우 HfO2막 내에 n형 불순물이 도핑된 효과가 나타나고, 아울러 다수의 정공을 포획할 수 있는 깊은 트랩이 발생된다.
도 4c를 참조하면, Ru가 Hf와 치환된 경우 Ru 원자당 6개의 전자 및 4개의 정공을 포획할 수 있다. 여기서, 6개의 전자를 포획할 수 있는 전자 트랩이 깊은 트랩으로 작용할 수 있다. 그리고, Ru가 O와 치환된 경우 Ru 원자당 10개의 정공을 포획할 수 있다.
도 4d를 참조하면, Nb가 Hf와 치환된 경우 Nb 원자당 3개의 전자 및 1개의 정공을 포획할 수 있다.
도 4e를 참조하면, Mn이 Hf와 치환된 경우 Mn 원자당 7개의 전자 및 3개의 정공을 포획할 수 있다. 여기서, 6개의 전자를 포획할 수 있는 전자 트랩이 깊은 트랩으로 작용할 수 있다.
도 4f를 참조하면, Pd가 Hf와 치환된 경우 Pd 원자당 4개의 전자 및 2개의 정공을 포획할 수 있다.
도 4g를 참조하면, Ir이 Hf와 치환된 경우 Ir 원자당 5개의 전자 및 5개의 정공을 포획할 수 있다. 이때, 가전대와 인접한 위치에 있는 정공 트랩들은 깊은 트랩으로 작용할 수 없다.
도 4h를 참조하면, Sb가 Hf와 치환된 경우 Sb 원자당 1개의 전자 및 1개의 정공을 포획할 수 있다.
도 4a 내지 도 4h에 나타난 결과를 따르면, Ta, V, Ru 및 Nb가 HfO2막 내에 깊은 트랩을 형성하면서, 아울러 보다 많은 트랩 사이트를 만든다. 그러므로, 전하 트랩층(24)으로 사용하는 고유전막이 HfO2막인 경우, 도핑되는 전이금속으로는 Ta, V, Ru 및 Nb 등이 적당하다. 이렇게 도핑되는 전이금속에 의해 형성되는 트랩의 에너지 레벨을 계산한 시뮬레이션 결과를 이용하면, 유전막 및 소망하는 목적에 적절한 전이금속이 어떤 것인지 알 수 있다.
한편, 도 5는 HfxOy막의 Hf와 O의 조성비 변화에 따른 조건별 형성 에너지(formation energy per an atom)의 변화를 보여주는 그래프이다. 여기서 'A(B)'는 A가 B와 치환되는데 필요한 에너지를 의미하고, 'A vacancy'는 A의 빈 자리가 발생되는데 필요한 에너지를 의미한다.
도 5를 참조하면, 화학량론적(stoichiometric) 조성인 HfO2막인 경우 Ta(O), V(O) 및 Ru(O)가 각각 Ta(Hf), V(Hf) 및 Ru(Hf) 보다 크므로 Ta, V 및 Ru 원자는 O가 아닌 Hf와 치환될 가능성이 크다. 이러한 형성 에너지는 Hf와 O의 조성 변화에 따라 달라지고, 이를 나타내는 결과 그래프는 전이금속의 적절한 도핑 조건을 선택하는데 활용될 수 있다.
도 6은 주기율표 상에 본 발명에서 사용 가능한 전이금속(점선 내부 : T영역)을 표시한 도면이다. 앞서 도 4a 내지 도 4h에 나타난 결과를 기초하면, 상기 T영역에서 오른쪽 원자일수록 그에 의한 전자 트랩의 수가 증가되고, 아래쪽 원자일수록 그에 의한 트랩 에너지 레벨이 높아지는 경향이 있음을 알 수 있다.
한편, 본 출원인은 고유전막이면서도 비정질인 AlxOy막 내에 전이금속을 도핑한 경우에 대해서도 시뮬레이션을 수행하였다. AlxOy막 내에 도핑된 전이금속 원자는 앞선 HfxOy에서와 마찬가지로 Al(알루미늄) 원자나 O(산소) 원자와 치환되거나, AlxOy 단위 셀 내부에 들어가거나, 기존 원자의 빈자리에 들어갈 수도 있는데, 그에 의해 형성되는 트랩의 안정적인 에너지 레벨은 양자역학적 계산에 의해 결정된다.
도 7a 및 도 7b는 Al2O3막 내에 각각 Al 및 O의 빈 자리(vacancy)가 생겼을 때, 그로 인해 발생되는 트랩의 에너지 레벨을 보여주는 도면이다.
도 8a 내지 도 8h는 Zn, W, Mo, Ru, Si, Hf, Ni 및 Pt가 Al2O3막 내의 Al 또는 O와 치환되었을 때, 그로 인해 발생될 수 있는 트랩의 에너지 레벨을 계산한 결과를 보여준다. 도시된 트랩 에너지 레벨의 화살표는 잉여 전자가 채워져 있다는 것을 의미하며, 이러한 잉여 전자가 이탈될 때 정공이 포획될 수 있다. 반대로 비어있는 트랩 에너지 레벨은 정공이 존재함을 의미하며, 이러한 정공에 전자가 포획될 수 있다. 또한, 'A(B)'는 A가 B의 자리에 치환된 것을 의미한다.
도 8a를 참조하면, Zn이 Al과 치환된 경우 트랩이 발생되지 않고 단지 p형 불순물이 도핑된 효과가 나타나고, Zn이 O와 치환된 경우 정공을 포획할 수 있는 트랩이 발생된다.
도 8b를 참조하면, W이 Al과 치환된 경우 W 원자당 3개의 전자 및 3개의 정공을 포획할 수 있다. 그리고, W가 O와 치환된 경우 8개의 정공 및 2개의 전자를 포획할 수 있다.
도 8c를 참조하면, Mo가 Al과 치환된 경우 Mo 원자당 3개의 전자 및 3개의 정공을 포획할 수 있다. 그리고, Mo가 O와 치환된 경우 8개의 정공 및 2개의 전자를 포획할 수 있다.
도 8d를 참조하면, Ru이 Al과 치환된 경우 Ru 원자당 5개의 전자 및 5개의 정공을 포획할 수 있다. 그리고, Ru이 O와 치환된 경우 10개의 정공을 포획할 수 있다.
도 8e를 참조하면, Si이 Al과 치환된 경우 트랩이 발생되지 않고 n형 불순물 이 도핑된 효과가 나타난다.
도 8f를 참조하면, Hf이 Al과 치환된 경우 전자와 정공 트랩이 모두 발생되지만, 이때 발생된 트랩은 다소 얕은 레벨의 트랩이 될 가능성이 있다.
도 8g를 참조하면, Ni이 Al과 치환된 경우 다수의 전자 및 정공 트랩이 모두 발생되지만, 이 중 일부는 가전대에 가깝게 위치하여 있다.
도 8h를 참조하면, Pt가 Al과 치환된 경우 다수의 전자 및 정공 트랩이 발생된다.
도 8a 내지 도 8h에 나타난 결과를 따르면, W, Ru, Mo, Ni, Nb, V, Ti 및 Zn가 Al2O3막 내에 깊은 트랩을 형성하면서, 아울러 보다 많은 트랩 사이트를 만든다. 그러므로, 전하 트랩층(24)으로 사용하는 고유전막이 Al2O3막인 경우, 도핑되는 전이금속으로는 W, Ru, Mo, Ni 및 Zn 등이 적당하다. 그리고, 그 밖의 Nb, V 및 Ti 등도 Al2O3막에 도핑되는 전이금속으로 적당하다. 이렇게 도핑되는 전이금속에 의해 형성되는 트랩의 에너지 레벨을 계산한 시뮬레이션 결과를 이용하면, 유전막 및 소망하는 목적에 적절한 전이금속이 어떤 것인지 알 수 있다.
한편, 도 9는 AlxOy막의 Al과 O의 조성비 변화에 따른 조건별 형성 에너지(formation energy per an atom)의 변화를 보여주는 그래프이다. 여기서 'A(B)'는 A가 B와 치환되는데 필요한 에너지를 의미하고, 'A vacancy'는 A의 빈 자리가 발생되는데 필요한 에너지를 의미한다.
도 9를 참조하면, 화학량론적(stoichiometric) 조성인 Al2O3막인 경우 W(O), Ru(O) 및 Mo(O)가 각각 W(Al), Ru(Al) 및 Mo(Al) 보다 크므로 W, Ru 및 Mo 원자는 O가 아닌 Al과 치환될 가능성이 크다. 이러한 형성 에너지는 Al과 O의 조성 변화에 따라 달라지고, 이를 나타내는 결과 그래프는 전이금속의 적절한 도핑 조건을 선택하는데 활용될 수 있다.
다음에는 이러한 본 발명의 실시예에 의한 비휘발성 반도체 메모리 소자의 특성을 규명하기 위하여, 본 발명자가 실시한 실험 결과에 대해 설명한다.
도 10a 내지 도 10c는 본 발명의 효과를 증명하기 위해 제조한 샘플들의 단면도이다. MOS(Metal-Oxide-Semiconductor) 트랜지스터 형태의 샘플들을 이용하면 보다 정확한 평가가 이루어질 수 있지만, 실험의 편의상 도 10a 내지 도 10c와 같은 단순한 구조의 샘플들을 제조한다. 세 개의 샘플 모두 실리콘 기판(Si Wafer)과 실리콘 산화막(SiO2)과 스토리지 노드(SN1, SN2, SN3)와 백금 전극(Pt)이 차례로 적층된 구조물이다. 도 10a의 샘플 1의 스토리지 노드(SN1)는 미도핑 HfO2 단일막이고, 도 10b의 샘플 2의 스토리지 노드(SN2)는 미도핑 Si3N4막과 미도핑 HfO2의 적층막이며, 도 10c의 샘플 3의 스토리지 노드(SN3)는 Ta가 도핑된 HfO2막과 미도핑 HfO2막의 적층막이다. 도 11은 샘플 3의 TEM 단면사진이다.
상기 세 샘플 각각의 캐패시턴스-전압(capacitance-voltage) 특성을 측정한 결과는 도 12a 내지 도 12c와 같다. 도 12a는 샘플 1의 결과이고, 도 12b는 샘플 2 의 결과이고, 도 12c는 샘플 3의 결과이다.
도 12a 내지 도 12c를 참조하면, 상기 세 샘플의 이력 곡선(hysteresis curve)의 중앙부 폭(W1, W2, W3)들 중에서 샘플 3의 중앙부 폭(W3)이 가장 넓은 것을 확인할 수 있다. 이것은 샘플 3의 스토리지 노드(SN3) 내에 형성된 전하 트랩의 수가 가장 많은 것을 의미하는데, 이는 Ta가 도핑된 HfO2막에 기인한 결과이다.
이와 같이, 본 발명을 따르면 비휘발성 반도체 메모리 소자에서 이용되는 전하 트랩층의 캐패시턴스-전압 이력 곡선의 중앙부 폭, 즉 윈도우(window)를 증가시킬 수 있다. 이는 메모리 윈도우(memory window)가 증가된다는 것을 의미하는 것이므로, 본 발명의 방법을 이용하면 멀티-비트(multi-bit) 프로그래밍이 가능한 비휘발성 반도체 메모리 소자의 제조도 가능하다.
도 13은 샘플 3의 동작 속도 특성을 나타내는 그래프이다.
도 13을 참조하면, 프로그래밍/소거시 펄스 전류의 유지 시간(sec)에 따라 플랫 밴드 전압(V)이 변화되는 속도를 알 수 있는데, 프로그래밍 속도에 비해 소거 속도가 다소 느린 것을 확인할 수 있다. 즉, 프로그래밍시 보다 소거시 플랫 밴드 전압의 변화 속도가 다소 느린데, 이는 Ta가 도핑된 HfO2막 내에 깊은 트랩이 다수 형성되었다는 사실을 반증한다.
도 14는 종래 기술에 따른 전하 트랩층(실리콘 질화막)을 갖는 비휘발성 메모리 소자의 리텐션 특성을 보여주는 그래프이고, 도 15는 본 발명에 해당하는 샘플 3의 리텐션 특성을 보여주는 그래프이다.
도 14와 도 15를 비교하면, 종래의 전하 트랩층의 경우 시간이 경과함에 따라 전류가 누설되어 플랫 밴드 전압(V)이 다소 변화되지만, 본 발명에 해당하는 샘플 3의 경우 측정 범위 내에서 시간 경과에 따라 플랫 밴드 전압(V)의 변동이 거의 발생하지 않는 것을 알 수 있다. 이와 같은 결과로부터, 깊은 트랩을 이용하는 본 발명의 경우 종래 보다 긴 리텐션 시간이 보장됨을 알 수 있다.
이하에서는, 도 16a 및 도 16b를 참조하여, 본 발명의 실시예에 따른 비휘발성 반도체 메모리 소자의 게이트의 형성방법을 설명하도록 한다.
도 16a 및 도 16b는 본 발명의 실시에에 따른 비휘발성 반도체 메모리 소자의 형성방법을 설명하기 위한 공정별 단면도이다.
도 16a를 참조하면, 반도체 기판(20) 상에 터널 절연막용 제1 절연막(22a)을 형성하고, 상기 제1 절연막(22a) 상에 전하 트랩층용 막으로써 전이금속이 도핑된 유전막(24a)을 형성한다. 여기서, 상기 유전막은 HfxOy막, ZrxOy막, AlxOy막, HfxSiyOzNk막, HfxOyNz막 및 HfxAlyOz막으로 구성된 그룹으로부터 선택되는 어느 하나의 고유전막이거나, 또는, SixOy막 또는 SixNy막일 수도 있다.
상기 전이금속이 도핑된 유전막(24a)은 아래의 네 가지 방법으로 형성될 수 있다.
첫째, 상기 전이금속이 도핑된 유전막(24a)은 스퍼터링(sputtering) 방식으로 형성될 수 있다. 이때, 전이금속이 도핑되고 성분비가 조절된 단일 타겟(target)을 사용할 수도 있고, 독립된 2개 이상의 타겟을 사용할 수도 있다.
둘째, 상기 전이금속이 도핑된 유전막(24a)은 원자층 증착(atomic layer deposition : ALD) 방식으로 형성될 수 있다.
셋째, 상기 전이금속이 도핑된 유전막(24a)은 화학 기상 증착(chemical vapor deposition : CVD) 방식으로 형성할 수 있다. 이때, 전이금속의 전구체를 포함하며 성분비가 조절된 하나의 혼합 소오스를 사용할 수도 있고, 독립된 2개 이상의 소오스를 사용할 수도 있다.
넷째, 상기 전이금속이 도핑된 유전막(24a)은 상기 제1 절연막(22a) 상에 미도핑 유전막을 형성한 후, 상기 미도핑 유전막 내에 전이금속 원자를 이온주입(ion-implantation)하여 형성할 수 있다.
상기한 네 가지 방법에서 전이금속의 도핑 농도는 적절히 조절될 수 있는데, 이때 전이금속의 도핑농도는 0.01∼15%(atomic %)가 되도록 함이 바람직하다.
또한, 상기 전이금속이 도핑된 유전막(24a)은 적어도 800℃ 이상의 온도에서 형성함이 바람직한데, 이를 통해, 유전막의 결정구조가 안정화될 수 있고 도핑된 전이금속 원자가 안정된 자리로 치환해 들어갈 수 있다.
만약, 상기 전이금속이 도핑된 유전막(24a)의 형성시 결정구조의 안정화가 불충분했다면, 상기 전이금속이 도핑된 유전막(24a)을 형성하는 단계 후, 상기 전이금속이 도핑된 유전막(24a)을 적어도 800℃ 이상의 온도로 후속 어닐링(post-annealing)하는 것이 바람직하다. 이때, 상기 어닐링은 산소 또는 질소 분위기에서 수십에서 수십분간 수행할 수 있고, 급속 열처리(rapid thermal annealing : RTA) 또는 전기로 열처리(furnace annealing) 방식으로 수행할 수 있다.
이와 같이, 전이금속이 도핑된 유전막(24a)을 형성한 다음, 상기 전이금속이 도핑된 유전막(24a) 상에 블로킹 절연막용 제2 절연막(26a)을 형성하고, 이어서, 상기 제2 절연막(26a) 상에 게이트 전극용 도전막(28a)을 형성한다.
도 16b를 참조하면, 상기 도전막(28a), 제2 절연막(26a), 전이금속이 도핑된 유전막(24a) 및 제1 절연막(22a)을 게이트 형태로 패터닝하여 터널 절연막(22), 전하 트랩층(24), 블로킹 절연막(26) 및 게이트 전극(28)이 적층된 게이트 구조물을 형성한다.
그런 다음, 상기 게이트 구조물의 양측 반도체 기판(20) 내에 불순물을 이온주입하여 소오스 및 드레인 영역(S, D)을 형성한다.
이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 본 발명의 비휘발성 반도체 메모리 소자를 제조한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 실시예에서 게이트 구조물의 구성을 보다 다양화할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명에서는 전이금속이 도핑되어 깊은 트랩(deep trap)이 형성된 유전막(바람직하게는 고유전막)을 전하 트랩층으로 사용한다. 이 경우, 전하 트랩층 내에 형성되는 트랩의 열적 안정성이 종래 보다 매우 우수함은 물론, 트랩의 밀도 또한 종래 보다 높다. 따라서, 본 발명은 비휘발성 반도체 메모리 소자의 리텐션(retention) 특성을 개선할 수 있다.
아울러, 본 발명은 비휘발성 반도체 메모리 소자의 메모리 윈도우(memory window)를 넓힐 수 있어서, 멀티-비트(multi-bit) 프로그래밍 소자 제조시 유리하게 적용될 수 있다.

Claims (17)

  1. 반도체 기판 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성되고, 전이금속이 도핑된 유전막으로 이루어진 전하 트랩층;
    상기 전하 트랩층 상에 형성된 블로킹 절연막; 및
    상기 블로킹 절연막 상에 형성된 게이트 전극;을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 유전막은 SixOy막, HfxOy막, ZrxOy막, SixNy막, AlxOy막, HfxSiyOzNk막, HfxOyNz막 및 HfxAlyOz막으로 구성된 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  3. 제 1 항에 있어서, 상기 전이금속은 d-오비탈에 원자가 전자를 갖는 금속인 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  4. 제 2 항에 있어서, 상기 유전막은 HfxOy막이고, 상기 유전막 내에 도핑된 전이금속은 Ta, V, Ru 및 Nb로 구성된 그룹으로부터 선택되는 하나 이상의 전이금속인 것인 특징으로 하는 비휘발성 반도체 메모리 소자.
  5. 제 2 항에 있어서, 상기 유전막은 AlxOy막이고, 상기 유전막 내에 도핑된 전이금속은 W, Ru, Mo, Ni, Nb, V, Ti 및 Zn로 구성된 그룹으로부터 선택되는 하나 이상의 전이금속인 것인 특징으로 하는 비휘발성 반도체 메모리 소자.
  6. 제 1 항에 있어서, 상기 전이금속은 0.01∼15%(atomic %) 도핑된 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  7. 제 1 항에 있어서, 상기 전이금속은 상기 유전막 내에 전자 트랩과 정공 트랩을 동시에 형성하도록 적어도 두 종류 이상 도핑된 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  8. 반도체 기판 상에 터널 절연막용 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 전하 트랩층용 막으로써 전이금속이 도핑된 유전막을 형성하는 단계;
    상기 전이금속이 도핑된 유전막 상에 블로킹 절연막용 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상에 게이트 전극용 도전막을 형성하는 단계; 및
    상기 도전막, 제2 절연막, 전이금속이 도핑된 유전막 및 제1 절연막을 패터 닝하여 터널 절연막, 전하 트랩층, 블로킹 절연막 및 게이트 전극이 차례로 적층된 게이트 구조물을 형성하는 단계;를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  9. 제 8 항에 있어서, 상기 유전막은 SixOy막, HfxOy막, ZrxOy막, SixNy막, AlxOy막, HfxSiyOzNk막, HfxOyNz막 및 HfxAlyOz막으로 구성된 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  10. 제 8 항에 있어서, 상기 전이금속이 도핑된 유전막은 스퍼터링(sputtering) 방식으로 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  11. 제 8 항에 있어서, 상기 전이금속이 도핑된 유전막은 원자층 증착(atomic layer deposition) 방식으로 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  12. 제 8 항에 있어서, 상기 전이금속이 도핑된 유전막은 화학 기상 증착(chemical vapor deposition) 방식으로 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  13. 제 8 항에 있어서, 상기 전이금속이 도핑된 유전막은 상기 제1 절연막 상에 미도핑 유전막을 형성한 후, 상기 미도핑 유전막 내에 전이금속 원자를 이온주입(ion-implantation)하여 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  14. 제 8 항에 있어서, 상기 전이금속이 도핑된 유전막은 적어도 800℃ 이상의 온도에서 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  15. 제 8 항에 있어서, 상기 전이금속이 도핑된 유전막을 형성하는 단계 후, 상기 전이금속이 도핑된 유전막을 적어도 800℃ 이상의 온도로 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  16. 제 15 항에 있어서, 상기 어닐링은 산소 또는 질소 분위기에서 수행하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
  17. 제 15 항에 있어서, 상기 어닐링은 급속 열처리(rapid thermal annealing) 또는 전기로 열처리(furnace annealing) 방식으로 수행하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조방법.
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US11/723,081 US20080023744A1 (en) 2006-07-27 2007-03-16 Nonvolatile semiconductor memory device and method of manufacturing the same
JP2007156400A JP2008034814A (ja) 2006-07-27 2007-06-13 不揮発性半導体メモリ素子及びその製造方法
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100906524B1 (ko) * 2006-09-29 2009-07-07 가부시끼가이샤 도시바 불휘발성 반도체 메모리
KR101039801B1 (ko) * 2008-10-07 2011-06-09 고려대학교 산학협력단 비휘발성 메모리 소자 및 이를 제조하는 방법
KR101052475B1 (ko) * 2008-12-29 2011-07-28 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조 방법
KR101452632B1 (ko) * 2013-05-14 2014-10-22 경희대학교 산학협력단 수직형 투과 반도체 소자

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080031594A (ko) * 2006-10-04 2008-04-10 삼성전자주식회사 전하 트랩형 메모리 소자
US7973357B2 (en) * 2007-12-20 2011-07-05 Samsung Electronics Co., Ltd. Non-volatile memory devices
JP5071981B2 (ja) * 2008-03-05 2012-11-14 日本電信電話株式会社 半導体メモリ
US8062918B2 (en) * 2008-05-01 2011-11-22 Intermolecular, Inc. Surface treatment to improve resistive-switching characteristics
US20090303794A1 (en) * 2008-06-04 2009-12-10 Macronix International Co., Ltd. Structure and Method of A Field-Enhanced Charge Trapping-DRAM
KR20100027871A (ko) * 2008-09-03 2010-03-11 삼성전자주식회사 비휘발성 메모리 소자
US8252653B2 (en) * 2008-10-21 2012-08-28 Applied Materials, Inc. Method of forming a non-volatile memory having a silicon nitride charge trap layer
JP4917085B2 (ja) 2008-12-15 2012-04-18 東京エレクトロン株式会社 半導体装置
JP4792094B2 (ja) * 2009-03-09 2011-10-12 株式会社東芝 不揮発性半導体メモリ
CN102237367B (zh) * 2010-05-07 2014-09-24 中国科学院微电子研究所 一种闪存器件及其制造方法
JP5367763B2 (ja) * 2011-06-06 2013-12-11 株式会社東芝 不揮発性半導体メモリ
JP5462897B2 (ja) * 2012-01-24 2014-04-02 東京エレクトロン株式会社 半導体装置の製造方法
JP5646569B2 (ja) * 2012-09-26 2014-12-24 株式会社東芝 半導体装置
JP5583238B2 (ja) * 2013-04-26 2014-09-03 株式会社東芝 Ｎａｎｄ型不揮発性半導体メモリ装置およびその製造方法
CN104217951B (zh) * 2013-06-04 2018-03-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
KR102372856B1 (ko) * 2014-11-28 2022-03-10 엘지전자 주식회사 마이크로 렌즈 어레이를 구비하는 광 검출 센서
US9368510B1 (en) * 2015-05-26 2016-06-14 Sandisk Technologies Inc. Method of forming memory cell with high-k charge trapping layer
JP6448503B2 (ja) * 2015-09-10 2019-01-09 東芝メモリ株式会社 不揮発性半導体記憶装置
CN106558481B (zh) * 2015-09-24 2021-05-07 中国科学院微电子研究所 半导体器件制造方法
CN106449647A (zh) * 2016-10-24 2017-02-22 上海华力微电子有限公司 Nor型闪存器件以及nor型闪存器件制造方法
CN107146759B (zh) * 2017-05-04 2020-06-05 湘潭大学 一种基于离子注入掺杂的氧化铪铁电栅制备方法
JP6293394B1 (ja) * 2017-07-04 2018-03-14 三菱電機株式会社 半導体装置、および、半導体装置の製造方法
JP2019054068A (ja) * 2017-09-13 2019-04-04 東芝メモリ株式会社 半導体記憶装置及びその製造方法
CN111937118A (zh) * 2018-04-02 2020-11-13 朗姆研究公司 基于氧化铪的铁电材料的覆盖层
US11230098B2 (en) * 2018-05-11 2022-01-25 Hewlett-Packard Development Company, L.P. Passivation stacks
CN111416035B (zh) * 2020-03-26 2023-02-07 中国科学院微电子研究所 非易失霍尔传感器及其制造方法、测试方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7132336B1 (en) * 2002-02-12 2006-11-07 Lsi Logic Corporation Method and apparatus for forming a memory structure having an electron affinity region
US7005697B2 (en) * 2002-06-21 2006-02-28 Micron Technology, Inc. Method of forming a non-volatile electron storage memory and the resulting device
KR100597642B1 (ko) * 2004-07-30 2006-07-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
DE102004052086A1 (de) * 2004-10-26 2006-04-27 Basf Ag Kondensatoren hoher Energiedichte
US7355238B2 (en) * 2004-12-06 2008-04-08 Asahi Glass Company, Limited Nonvolatile semiconductor memory device having nanoparticles for charge retention
US20060131633A1 (en) * 2004-12-21 2006-06-22 Micron Technology, Inc. Integrated two device non-volatile memory
US7790516B2 (en) * 2006-07-10 2010-09-07 Qimonda Ag Method of manufacturing at least one semiconductor component and memory cells

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100906524B1 (ko) * 2006-09-29 2009-07-07 가부시끼가이샤 도시바 불휘발성 반도체 메모리
KR101039801B1 (ko) * 2008-10-07 2011-06-09 고려대학교 산학협력단 비휘발성 메모리 소자 및 이를 제조하는 방법
KR101052475B1 (ko) * 2008-12-29 2011-07-28 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조 방법
KR101452632B1 (ko) * 2013-05-14 2014-10-22 경희대학교 산학협력단 수직형 투과 반도체 소자

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