JP4792094B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリ Download PDFInfo
- Publication number
- JP4792094B2 JP4792094B2 JP2009055301A JP2009055301A JP4792094B2 JP 4792094 B2 JP4792094 B2 JP 4792094B2 JP 2009055301 A JP2009055301 A JP 2009055301A JP 2009055301 A JP2009055301 A JP 2009055301A JP 4792094 B2 JP4792094 B2 JP 4792094B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- semiconductor memory
- oxide dielectric
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
本実施形態の不揮発性半導体メモリ(電荷蓄積型メモリ)は、後述する図1に示すように、半導体基板1上に、ソース領域(S)3と、ドレイン領域(D)2とが、データが伝搬される電流通路であるチャネル領域となる距離を開けて形成されている。このチャンネル領域の上には、メモリ動作(書き込み、読み出し及び消去)を制御するゲート積層物が設けられている。ゲート積層物は、シリコン(Si)基板上に第1の絶縁層(トンネル層)/電荷蓄積層/第2の絶縁層(ブロック層)/メモリゲート電極(書込・読出・消去制御電極)7からなる積層膜である。ソース領域3とドレイン領域2の距離(チャネル長)は、メモリの設計仕様に基づき適宜設定される距離であり、チャネル領域として形成されている。
さらに、安定性から物質を更に絞り込むことが可能である。例えば、Os,Ru,Ir、Rhがある。
まず、添加量の下限について説明する。添加物質が電荷蓄積層中に、面密度σ[C/cm2]で分布する時の添加量の下限について説明する。この時、蓄積電荷による閾値変化は、Vth[V]≒1.8×10−13×σ程度とする。但し、各誘電体膜の膜厚や誘電率に依存して、一桁程度の変化はあり得る。Vthシフト量として意味がある範囲は、界面における面密度が1×1012cm−2以上であれば、±0.2eV程度のVth変化が得られて有効である。さらに、5×1012cm−2以上であれば十分なシフト量(±1.0eV)が確保できる。
本実施形態では、電荷蓄積層5に高誘電体材料を用いることで、印加電圧の殆どをトンネル層4に印加することができるため、結果的にメモリ動作に必要な電圧を十分に小さくすることができ、低電圧駆動が実現する。さらに、この低電圧化による効果は、ブロック酸化膜への印加電圧を低下することもでき、記憶されているデータ消去時に電極側からの電子注入を防止することが有効に作用する。すなわち、電極側電子注入が抑制される。
次に、第1の実施形態の第1の変形例について説明する。
図2は、第1の変形例に係るメモリセルの主要部を示す断面図である。図6は、シリコン基板上に第1の絶縁層(トンネル層)/電荷蓄積層/第2の絶縁層(ブロック層)/メモリゲート電極(書込・読出・消去制御電極)からなる積層膜のバンド構造を模式的に示した図である。
ストイキオメトリから金属リッチ側にずれた領域或いは、薄膜を含むことで、ブロック層の電位を制御することが可能になる。「余分に導入された金属」が、膜厚方向に1nm程度の幅に集中しており、σ[C/cm2]という面密度で分布している例について説明する。この時、電位変化は、V[V]≒1.8×10−14×σ程度である。電位シフト量Vとして意味がある範囲について述べる。
第2の変形例は、電荷蓄積層6の母体をSrTiO3からTiO2に変更した構成である。積層構造としては、図2と同等の構成である。
この電荷蓄積層の成膜方法は、前述したSrTiO3の成膜方法と同様に、ターゲットにTiO2ターゲットとRuO2ターゲットを用いて、酸素/窒素/Ar混合ガス雰囲気内で同時スパッタリングを用いて作成する。成膜後、酸素雰囲気中でアニール処理を施している。
次に、第1の実施形態の第3の変形例について説明する。
この第3の変形例は、第2の変形例と同様に、ブロック層の一部に金属リッチ層を導入した構成である。構成においては図2に同様な積層構造である。
図8及び図9に示す第2の実施形態の不揮発性半導体メモリは、Fin構造に適用した電荷蓄積メモリである。この電荷蓄積メモリは、例えば、CVD法やALD法を用いてSTI技術を応用したFinFET型の電荷蓄積メモリを形成する例について説明する。
本変形例は、図10に示すように、SiからなるFin部211の周囲をキャップ形状にトンネル層22、電荷蓄積層23、ブロック層24及び電極25が重なるように順次覆うことで、MONOS型の電荷蓄積メモリを構成している。
電荷蓄積層として、HfO2中へLaを添加した場合を考察する。ここでの考察は、La系列の他の物質(Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)を添加した場合にも同様である。図12に示すように、HfO2中のLaは酸素欠損を誘発する。その結果、伝導帯底付近に状態を出現させ、Hfとの相互作用を通して、膜全体に広がった状態となる。その結果、面密度にして、1×1012cm−2を添加した段階で既にn型的な描像を示すことが分かっている。
電荷蓄積層として、HfO2中へNb(V、Taでも同様)を導入した場合を考察する。図13に示すように、Nbは、Laのようには酸素欠陥は誘発せず、Nbそのものが電子をHfO2などの酸化物に与えることになる。その結果n型的な振る舞をする。Ti酸化物、Zr酸化物、Hf酸化物をn型化させることになり、比較例1と同様に、トンネル層を薄くすることが出来なくなる。
電荷蓄積層として、SrTiO3中へ酸素欠陥を導入した場合を考察する。図14に示すように、酸素欠陥は、少量であっても、n型的な振る舞をする。Ti酸化物、Zr酸化物、Hf酸化物をn型化させることになる。比較例1と同様、トンネル層を薄くすることが出来なくなる。尚、TiO2膜に酸素欠陥を導入した場合でも同様のバンド構造を有している。
1)高誘電率を持つ電荷蓄積層を用いているため、電荷蓄積層に加わる電圧を低圧化することができ、印加される電圧の大部分をトンネル層に印加させることができる。その結果、高速且つ低電駆動電圧による書き込み・読み出し・消去動作ができる。さらに、電荷を閉じ込めるために用いる第2の絶縁層(ブロック層)の誘電率も高くすることで、より低電圧化が可能となる。また、Ti酸化物を用いた場合には、高い誘電率として、30〜1000も可能である。Zr酸化物やHf酸化物では誘電率20〜30が可能である。
2)Ti、Zr又はHfの酸化物からなる高誘電体への、高価数物質添加を行うことにより、バンドギャップ中にレベルが発生し、十分な電荷蓄積を実現する。
3)バンドギャップ中に発生したレベルは、非常に深くて安定である。トンネル層、ブロック層とも、従来から用いられているシリコン窒化層に電荷を溜める構造と比較して、本実施形態で薄膜化が実現できる。また、トンネル層のバリアを低くすることも可能となり、薄膜化とともに、高速動作を可能にする。
4)発生したレベルからは、電子を出し入れできる。よって、過剰に電子を引き抜くことも可能となり、大きな閾値変動幅が確保可能である。その結果、多値化が容易に実現できる。
5)酸素欠損による制御のように、膜がn型半導体とならないため、トンネル層の局所的な欠陥によって電荷が消失することを防止できる。
6)誘電率が高い母体材料を用いることで、電荷捕獲断面積を大きくできるため、電荷捕獲効率が大きくなり、閾値制御性が改善する。
Claims (10)
- チャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられた半導体基板と、前記ソース領域上及び前記ドレイン領域上に両端が掛かり、前記チャネル領域上に形成されるゲート積層物と、で構成され、
前記ゲート積層物は、前記チャネル領域上に形成される第1の絶縁層と、
ジルコニウム(Zr)及びハフニウム(Hf)のうちの少なくとも1つを含む酸化物誘電体膜中に、前記Zr又は前記Hfよりも高価数の物質Tc、Re、Ru、Os、Rh、Ir、Pd、Pt、Co及びNiのうちの少なくとも1つが添加物質として導入され、該添加物質の面密度が5×1012cm−2から2×1014cm−2の範囲内であり、前記酸化物誘電体膜がSrZrO3、(Ba,Sr,Ca)ZrO3、La2Zr2O7、SrHfO3、(Ba,Sr,Ca)HfO3又は、La2Hf2O7の少なくとも1つからなる単層膜、或いはそれらの単層膜を複数段に積層した積層膜の何れかを含む酸化物誘電体膜である電荷蓄積層と、
前記第1の絶縁層よりも高い誘電率を有する第2の絶縁層と、
メモリゲート電極と、が順次、積層されることを特徴とする不揮発性半導体メモリ。 - 前記添加物質Tc、Re、Ru、Os、Rh、Ir、Pd、Pt、Co及びNiのうちの少なくとも1つが、前記電荷蓄積層を構成する前記酸化物誘電体膜中の前記Zr又は前記Hfと置換することを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 前記物質のうち、前記Ru、Os、Ir及びRhのうちの少なくとも1つが、前記酸化物誘電体膜中の前記Zr又は前記Hfと置換することを特徴とする請求項2に記載の不揮発性半導体メモリ。
- 前記酸化物誘電体膜中に導入された前記添加物質Tc、Re、Ru、Os、Rh、Ir、Pd、Pt、Co及びNiの面密度が5×1012cm−2から0.7×1014cm−2の範囲内であることを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 前記物質Tc、Re、Ru、Os、Rh、Ir、Pd、Pt、Co及びNiのうちの少なくとも1つが、前記酸化物誘電体膜中の前記Zr又は前記Hfと置換することを特徴とする請求項4に記載の不揮発性半導体メモリ。
- チャネル領域となる間隔を空けてソース領域及びドレイン領域が設けられた半導体基板と、前記ソース領域上及び前記ドレイン領域上に両端が掛かり、前記チャネル領域上に形成されるゲート積層物と、で構成され、
前記ゲート積層物は、前記チャネル領域上に形成される第1の絶縁層と、
ジルコニウム(Zr)及びハフニウム(Hf)のうちの少なくとも1つを含む酸化物誘電体膜中に、前記Zr又は前記Hfよりも高価数の物質W、Mo、Cr、Mn及びFeのうちの少なくとも1つを添加物質として導入され、該添加物質の面密度が5×1012cm−2から1×1014cm−2の範囲内であり、前記酸化物誘電体膜が、SrZrO3、(Ba,Sr,Ca)ZrO3、La2Zr2O7、SrHfO3、(Ba,Sr,Ca)HfO3又は、La2Hf2O7の少なくとも1つからなる単層膜、或いはそれらの単層膜を複数段に積層した積層膜の何れかを含む酸化物誘電体膜である電荷蓄積層と、
前記第1の絶縁層よりも高い誘電率を有する第2の絶縁層と、
メモリゲート電極と、が順次、積層されることを特徴とする不揮発性半導体メモリ。 - 前記物質W、Mo、Cr、Mn及びFeのうちの少なくとも1つが前記酸化物誘電体膜中の前記Zr又は前記Hfと置換することを特徴とする請求項6に記載の不揮発性半導体メモリ。
- 前記酸化物誘電体膜中に導入された前記物質W、Mo、Cr、Mn及びFeのうちの少なくとも1つの面密度が5×1012cm−2から0.7×1014cm−2の範囲内であることを特徴とする請求項6に記載の不揮発性半導体メモリ。
- 前記第2の絶縁層は、LaAlO3、Al2O3、AlN、AlNO、ZrO2、SrZrO3、(Ba,Sr,Ca)ZrO3、La2Zr2O7、HfO2、SrHfO3、(Ba,Sr,Ca)HfO3及びLa2Hf2O7のうちの少なくとも1つからなる単層膜、或いはそれらの単層膜を複数段に積層した積層膜であり、前記第2の絶縁層は、面密度が2.5×1012cm−2から1×1014cm−2の範囲内でストイキオメトリから金属リッチ側にずれた領域、或いは薄膜を含むことを特徴とする請求項1又は請求項6に記載の不揮発性半導体メモリ。
- 前記ゲート積層物の前記第1の絶縁層の膜厚は、0.5nm以上、5nm以下であることを特徴とする請求項1又は請求項6に記載の不揮発性半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009055301A JP4792094B2 (ja) | 2009-03-09 | 2009-03-09 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009055301A JP4792094B2 (ja) | 2009-03-09 | 2009-03-09 | 不揮発性半導体メモリ |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006267983A Division JP4314259B2 (ja) | 2006-09-29 | 2006-09-29 | 不揮発性半導体メモリ |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011126691A Division JP5367763B2 (ja) | 2011-06-06 | 2011-06-06 | 不揮発性半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009124183A JP2009124183A (ja) | 2009-06-04 |
JP4792094B2 true JP4792094B2 (ja) | 2011-10-12 |
Family
ID=40815927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009055301A Expired - Fee Related JP4792094B2 (ja) | 2009-03-09 | 2009-03-09 | 不揮発性半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4792094B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20080010623A (ko) * | 2006-07-27 | 2008-01-31 | 삼성전자주식회사 | 비휘발성 반도체 메모리 소자 및 그 제조방법 |
-
2009
- 2009-03-09 JP JP2009055301A patent/JP4792094B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009124183A (ja) | 2009-06-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4314259B2 (ja) | 不揮発性半導体メモリ | |
JP4374037B2 (ja) | 不揮発性半導体メモリ及びその製造方法 | |
JP4372174B2 (ja) | 不揮発性半導体メモリ及びその製造方法 | |
KR100688575B1 (ko) | 비휘발성 반도체 메모리 소자 | |
KR100995726B1 (ko) | 불휘발성 반도체 메모리 | |
KR100579844B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
JP2008091929A (ja) | 電荷トラップ型メモリ素子 | |
JP5235930B2 (ja) | 半導体記憶装置、及びその製造方法 | |
JP5367763B2 (ja) | 不揮発性半導体メモリ | |
JP2009027134A (ja) | Mos型半導体メモリ装置 | |
JP2009054886A (ja) | 不揮発性半導体記憶装置 | |
JP2009076764A (ja) | 不揮発性半導体メモリおよびその書き込み方法ならびにその消去方法 | |
US20070114572A1 (en) | Gate structure including multi-tunneling layer and method of fabricating the same, non-volatile memory device and method of fabricating the same | |
JP4792094B2 (ja) | 不揮発性半導体メモリ | |
KR101231456B1 (ko) | 플래시 메모리 소자 | |
US20090050954A1 (en) | Non-volatile memory device including charge trap layer and method of manufacturing the same | |
US20160071948A1 (en) | Non-Volatile Memory Device and Method for Manufacturing Same | |
TWI499041B (zh) | 非揮發性記憶體及其製造方法 | |
JP2009049409A (ja) | 不揮発性メモリ素子及びその製造方法 | |
US8754465B2 (en) | Semiconductor device with fixed charge layers | |
JP2009188286A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090309 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110317 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110405 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110606 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110628 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110722 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140729 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |