KR100995726B1 - 불휘발성 반도체 메모리 - Google Patents

불휘발성 반도체 메모리 Download PDF

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Abstract

본 발명은 고속 기입 및 고속 소거를 가능하게 하기 위한 것으로, 반도체 기판(1)과, 반도체 기판에 이격하여 형성된 소스 영역(2a) 및 드레인 영역(2b)과, 소스 영역과 드레인 영역 사이의 채널 영역(3)으로 되는 반도체 기판 상에 형성된 터널 절연막(6)과, 터널 절연막 상에 형성된 전하 축적막(7)과, 전하 축적막 상에 형성된 전하 블록막(8)과, 전하 블록막 상에 형성된 제어 전극(10)을 갖는 메모리 셀을 구비하고, 제어 전극은, V, Cr, Mn 및 Tc로 이루어지는 제1 그룹으로부터 선택되는 적어도 1개의 원소가 첨가됨과 함께 F, H 및 Ta로 이루어지는 제2 그룹으로부터 선택되는 적어도 1개의 원소가 첨가된 Hf 산화막 또는 Zr 산화막을 포함한다.
반도체 기판, 전하 블록막, 전하 축적막, 메모리 셀, 터널 절연막, 채널 영역, 플래시 메모리, 실리콘 기판

Description

불휘발성 반도체 메모리 {NONVOLATILE SEMICONDUCTOR MEMORY}
본 발명은 불휘발성 반도체 메모리에 관한 것이다.
일반적으로, 불휘발성 반도체 메모리의 1개인 플래시 메모리는, 기억을 위한 전기적인 유지 동작(유지 전원 공급)이 불필요한 불휘발성 메모리로서, 제품 완성 후에도 프로그램 등을 용이하게 기입할 수 있기 때문에, 다종 다양한 전자 기기에 다용되고 있다. 차세대 이후의 NAND형 플래시 메모리는, 더욱 미세화 및 저전압 동작이 요구되고 있다.
NAND형 플래시 메모리의 메모리 셀의 구조는, 예를 들면, 실리콘 기판에 이격하여 소스 영역 및 드레인 영역이 형성되고, 이들 소스 영역과 드레인 영역 사이의 채널 영역으로 되는 실리콘 기판 상에 터널 절연막, 질화실리콘으로 이루어지는 전하 트랩막, 절연체로 이루어지는 전하 블록막, 및 제어 전극의 적층 구조에 의해 구성되어 있다. 또한 상기 전하 트랩막이 폴리실리콘으로 형성되어 있는 경우에는, 플로팅 게이트막(FG막)이라고도 불린다. 이 때, 상기 전하 블록막은 IPD(Inter-Poly Dielectric)막이라고 불리고 있다.
통상적으로, 소거 동작은 제어 전극에 높은 마이너스 전압을 부가하여, 전하 트랩막(혹은 FG막) 내의 전자를 채널 영역 측에 방출함으로써 실현하고 있다. 이 때, 제어 전극 측으로부터 전하 트랩막에 전자가 주입될 가능성이 있다. 소거 동작 시에 제어 전극 측으로부터 전자가 주입되는 것을 방지하기 위해서는, 큰 일함수를 가진 제어 전극이 바람직하게 된다.
상기 터널 절연막에는 배분되는 전압을 많게 하기 위하여, 전하 블록막(혹은 IPD막)으로서 높은 유전율을 갖는 산화물 유전체가 사용되도록 되어 있다. 이 때, 높은 일함수를 갖는 금속을, 제어 전극에 이용하면 페르미 준위가 Si인 미드갭 방향으로 고정되는 것이 알려져 있다. 이 현상 때문에, 큰 일함수를 가진 제어 전극을 이용해도, 실효 일함수는 작아지는 경향이 있고, 충분히 큰 실효 일함수를 가진 물질 혹은 충분히 큰 실효 일함수를 가진 구조는 얻어지지 않고 있다.
또한, 통상적으로, 기입 동작은 제어 전극에 높은 플러스 전압을 부가하여, 전하 트랩막(혹은 FG막) 내에 전자를 채널 영역 측으로부터 도입함으로써 실현하고 있다. 이 때, 제어 전극 측으로부터 홀이 주입될 가능성이 있다. 기입 동작 시에 제어 전극 측으로부터, 홀이 주입되는 것을 방지하기 위해서는, 지나치게 크지 않은 일함수를 가진 제어 전극이 바람직하게 된다.
실효 일함수가, 본래의 일함수보다도 작아지게 되는 문제는, 고유전체 산화물 내에 산소 결함이 생기는 것에 기인하고 있다. 따라서, 이 문제를 해결하기 위해서는, 제어 전극으로서, 산화물 전극을 이용하는 방법이 생각된다. 산화물 전극을 이용하는 것은, 예를 들면, 특허 문헌 1에 개시되어 있다. 이 특허 문헌 1에서 는, SrRuO3 등의 산화물 도전체가 전극으로서 사용되고 있다.
[특허 문헌 1] 일본 특허 공개 2007-165486호 공보
전술한 특허 문헌 1에 개시되는 기술을 이용한 경우, (1) 금속의 일함수가 결정되어 있는 것, 또한 (2) 금속의 밴드 폭이 넓은 것의 2점에 의해, 실효 일함수를 최적값으로 제어하는 것은 극히 곤란하다. 또한, 밴드 폭이 넓으면, 전자의 출입을 시켜도, 페르미 준위의 이동은 거의 발생하지 않기 때문이다. 차세대 이후의 NAND형 플래시 메모리에서 요구되는 성능, 즉 고속 기입 및 고속 소거를 충족시키기 위해서는, 제어 전극의 실효 일함수를 최적화하는 기술이 필수적이다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로서, 고속 기입 및 고속 소거가 가능한 불휘발성 반도체 메모리를 제공하는 것을 목적으로 한다.
본 발명의 제1 양태에 따른 불휘발성 반도체 메모리는, 반도체 기판과, 상기 반도체 기판에 이격하여 형성된 소스 영역 및 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역으로 되는 상기 반도체 기판 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 전하 축적막과, 상기 전하 축적막 상에 형성된 전하 블록막과, 상기 전하 블록막 상에 형성된 제어 전극을 갖는 메모리 셀을 구비하고, 상기 제어 전극은, V, Cr, Mn, 및 Tc로 이루어지는 제1 그룹으로부터 선 택되는 적어도 1개의 원소가 첨가됨과 함께 F, H 및 Ta로 이루어지는 제2 그룹으로부터 선택되는 적어도 1개의 원소가 첨가된 Hf 산화막 또는 Zr 산화막을 포함하는 것을 특징으로 한다.
또한, 본 발명의 제2 양태에 따른 불휘발성 반도체 메모리는, 반도체 기판과, 상기 반도체 기판에 이격하여 형성된 소스 영역 및 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역으로 되는 상기 반도체 기판 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 전하 축적막과, 상기 전하 축적막 상에 형성된 전하 블록막과, 상기 전하 블록막 상에 형성된 산화막과, 상기 산화막 상에 형성된 제어 전극을 갖는 메모리 셀을 구비하고, 상기 산화막은, V, Cr, Mn, 및 Tc로 이루어지는 제1 그룹으로부터 선택되는 적어도 1개의 원소가 첨가됨과 함께 F, H 및 Ta로 이루어지는 제2 그룹으로부터 선택되는 적어도 1개의 원소가 첨가된 Hf 산화막 또는 Zr 산화막을 포함하는 것을 특징으로 한다.
또한, 본 발명의 제3 양태에 따른 불휘발성 반도체 메모리는, 반도체 기판과, 상기 반도체 기판에 이격하여 형성된 소스 영역 및 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역으로 되는 상기 반도체 기판 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 전하 축적막과, 상기 전하 축적막 상에 형성된 전하 블록막과, 상기 전하 블록막 상에 형성된 제어 전극을 갖는 메모리 셀을 구비하고, 상기 제어 전극은, Nb, Mo, W, 및 Re로 이루어지는 제1 그룹으로부터 선택되는 적어도 1개의 원소가 첨가됨과 함께 N, C, B, Mg, Ca, Sr, Ba, Al, Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu 로 이루어지는 제2 그룹으로부터 선택되는 적어도 1개의 원소가 첨가된 Hf 산화막 또는 Zr 산화막을 포함하는 것을 특징으로 한다.
또한, 본 발명의 제4 양태에 따른 불휘발성 반도체 메모리는, 반도체 기판과, 상기 반도체 기판에 이격하여 형성된 소스 영역 및 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역으로 되는 상기 반도체 기판 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 전하 축적막과, 상기 전하 축적막 상에 형성된 전하 블록막과, 상기 전하 블록막 상에 형성된 산화막과, 상기 산화막 상에 형성된 제어 전극을 갖는 메모리 셀을 구비하고, 상기 산화막은, Nb, Mo, W, 및 Re로 이루어지는 제1 그룹으로부터 선택되는 적어도 1개의 원소가 첨가됨과 함께 N, C, B, Mg, Ca, Sr, Ba, Al, Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu로 이루어지는 제2 그룹으로부터 선택되는 적어도 1개의 원소가 첨가된 Hf 산화막 또는 Zr 산화막을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 고속 기입 및 고속 소거가 가능한 불휘발성 반도체 메모리를 제공할 수 있다.
이하, 도면을 참조하여 본 발명에 따른 실시 형태에 대하여 상세하게 설명한다.
본 발명의 일 실시 형태에서의 불휘발성 반도체 메모리에 대하여 설명한다. 이 불휘발성 반도체 메모리는, 전하 축적형 메모리로서, 매트릭스 형상으로 배열된 복수의 메모리 셀을 구비하고 있다. 각 메모리 셀은, 도 1에 도시하는 바와 같이, 예를 들면 p형 실리콘 기판(1)에 n형의 소스 영역(2a)과, n형 드레인 영역(2b)이 이격하여 형성되어 있다. 소스 영역(2a)과 드레인 영역(2b) 사이의 실리콘 기판의 영역이 전류 통로인 채널 영역(3)으로 된다. 이 채널 영역(3) 상에, 메모리 동작을 제어하는 게이트(5)가 설치되어 있다. 게이트(5)는, 채널 영역(3) 상에 터널 절연막(6), 전하 축적층막(7), 전하 블록막(8), 제어 전극(10)의 순으로 적층된 적층 구조를 갖고 있다. 이 게이트(5)의 에너지 밴드를 도 2에 도시한다. 진공 준위로부터 제어 전극(10)의 페르미 준위까지의 에너지차가 제어 전극(10)의 일함수로 된다. 그리고, 이 페르미 준위로부터 전하 블록막(8)의 에너지 밴드의 전도대 측단까지의 에너지차가 전자가 느끼는 장벽으로 되고, 상기 페르미 준위로부터 전하 블록막(8)의 에너지 밴드의 가전자대 측단까지의 에너지차가 홀이 느끼는 장벽으로 된다. 따라서, 제어 전극(10)의 일함수는, 충분히 깊고, 그러나 지나치게 깊지 않은 것이 중요하다. 본 발명의 일 실시 형태에서의 하나의 특징은, 제어 전극의 일함수가 적절한 범위에 있도록 제어하는 것이다.
도 3 및 도 4를 참조하면서, 제어 전극의 실효 일함수의 최적값에 대하여 설명한다. 도 3은, 기입 효율(또는 기입 속도) 및 소거 효율(또는 소거 속도)의 실효 일함수 의존 특성을 도시하는 도면으로서, 기입 효율의 특성을 파선으로, 소거 효율의 특성을 실선으로 나타낸다. 실효 일함수가 커지면, 전자가 느끼는 장벽이 커진다. 이 때문에, 도 3의 실선으로 나타내는 소거 효율의 특성 그래프로부터 알 수 있는 바와 같이, 실효 일함수가 커지면, 메모리 소거 시에 전자의 오주입이 발 생하지 않게 된다. 그러나, 이 때, 홀이 느끼는 장벽은 작아져 간다. 이 때문에, 도 3의 파선으로 나타내는 기입 효율의 특성으로부터 알 수 있는 바와 같이, 실효 일함수가 너무 커져 가면, 기입 시에 홀의 오주입이 발생하게 되어, 기입 효율이 저하하게 된다.
이것에 대하여, 실효 일함수가 작아지면, 홀이 느끼는 장벽이 커진다. 이 때문에, 도 3의 파선으로 나타내는 기입 효율 특성으로부터 알 수 있는 바와 같이, 실효 일함수가 작아지면, 기입 시에 홀의 오주입이 발생하지 않게 된다. 그러나, 이 때, 전자가 느끼는 장벽이 작아져 간다. 이 때문에, 도 3의 실선으로 나타내는 소거 효율의 특성으로부터 알 수 있는 바와 같이, 실효 일함수가 작아져 가면, 소거 시에 전자의 오주입이 발생하게 되어, 소거 효율이 저하하게 된다. 따라서, 실효 일함수로서 최적인 범위가 있다고 생각된다.
도 4는, 전하 블록막의 미드갭이 실효 일함수의 최적 위치인 것을 설명하기 위한 에너지 밴드도이다.
산화물 유전체에서는 극단적으로 큰 밴드 갭을 갖는 물질은 존재하지 않으므로, 산화물 유전체를 전하 블록막으로서 이용한 경우의 최적인 실효 일함수의 값은, 전자에 대한 장벽과 홀에 대한 장벽이 동등하게 되는 위치라고 할 수 있다. 예를 들면, 도 4에 도시하는 바와 같이, 전하 블록막(8)으로서 HfO2나 ZrO2를 이용한 경우에는, Si와의 밴드 오프셋은, 전도대 측에 약 1.5eV, 가전자대 측에 약 3.4eV이며, Si의 밴드 갭이 약 1.1eV이므로, Si의 가전자대보다도 0.4eV 정도 깊은 위치, 즉 실효 일함수로서 5.6eV 정도, 즉 HfO2나 ZrO2의 미드갭이 최적으로 된다.
그리고, 전하 블록막(8)으로서 HfO2나 ZrO2를 이용한 경우의 에너지 밴드 갭은 6.0eV이므로, 전하 블록막(8)의 미드갭으로부터 3.0eV(=6.0/2)의 ±10%의 범위, 즉 ±0.3eV의 범위에, 제어 전극(10)의 페르미 준위가 위치하고 있으면, 도 3에 도시하는 특성 그래프로 나타내는 바와 같이, 소거 시의 전자 오주입과, 기입 시의 홀 오주입은, 거의 발생하지 않는다. 또한, 전하 블록막(8)의 미드갭으로부터 ±0.5eV 정도의 범위에 제어 전극(10)의 페르미 준위가 위치하고 있어도, 소거 시의 전자 오주입과, 기입 시의 홀 오주입은 그다지 발생하지 않는다. 즉, 제어 전극(10)의 일함수는, 5.1eV~6.1eV의 범위이면, 고속 기입 및 고속 소거가 기대되고, 5.3eV~5.9eV의 범위이면, 더욱 고속 기입 및 고속 소거가 기대된다.
산화물 유전체의 Si에 대한 밴드 오프셋은, 전자 측에서 작은 경향이 보여진다. 그 때문에, Si의 가전자대단(5.2eV)보다도 깊은 일함수가 보다 바람직하다. 즉, 일반론으로서도, 5.3eV 이상, 5.9eV 이하의 실효 일함수를 가진 제어 전극을 이용할 수 있으면, 고속 소거 및 고속 기입을 기대할 수 있게 된다.
여기서, 예를 들면, 특허 문헌 1에 기재된 SrRuO3을 제어 전극으로서 이용하면, 일함수는 약 5.1eV이다. 그러나, 실효 일함수는 5.0eV를 끊을 정도까지 약간 저하하게 된다. 그래도, 그 이전에 비하면, 충분히 큰 값이기는 하지만, 최적값 5.6eV에는 너무 먼 값이다. 이것은, 종래의 산화물 금속으로는, 충분히 큰 일함수가 얻어지지 않고 있는 것이 최대의 이유이다. 또한, 밴드의 에너지 분산이 크기 (밴드 폭이 크기) 때문에, 전자가 제어 전극 측으로 이동하고, 그 결과, 실효 일함수가 작아진다고 생각된다. 또한, 밴드 폭이 크기 때문에, 본 발명의 일 실시 형태의 방법으로 전자를 출입시켜도, 갭 내에서의 밴드 위치가 움직이는 일은 없어, 전극의 일함수를 미세 조정할 수는 없다.
본 발명의 일 실시 형태에서는, 「충분히 큰 일함수를 갖고, 또한 밴드 폭이 좁은 갭 내에 밴드를 갖는 산화물 금속」을 설계하는 기술을 개시한다. 또한, 마찬가지의 방법으로, 「충분히 큰 일함수를 갖고, 또한 밴드 폭이 좁은 갭 내에 준위를 갖는 산화물 절연막」을 설계하는 것도 가능하다.
예를 들면, HfO2의 유전체 산화물 내에 Mo를 첨가한다. 이하에서는, 유전체 산화물로서 HfO2를 예로 들어 설명하지만, HfO2 대신에 ZrO2, Hf 실리케이트, 또는 Zr 실리케이트를 이용해도 마찬가지의 효과를 얻을 수 있다. 이 때, HfO2 밴드 갭 내에 Mo 유래의 준위가 출현한다. 이 갭 내의 준위는 Mo끼리의 상호 작용에 의해 좁은 밴드를 만들게 된다. 이와 같이 하여, HfO2에의 Mo 첨가에 의해, 갭 내에, 레벨 혹은 좁은 밴드를 갖는 금속 산화물(Mo가 첨가된 HfO2로 이루어지는 금속 산화물)을 생성할 수 있게 된다. 이 때, 일함수는 출현하는 준위에 의해 결정되므로, 4.75eV 정도로 된다.
여기서, 첨가물을 도입한 경우의, 절연성 산화막의 금속화의 조건에 대하여 기술한다. 격자 상수(lattice constant)를 a로 하였을 때, 2a×2a×2a의 유닛 내 에 1개 이상의 첨가물이 도입되면, 첨가물끼리의 상호 작용에 의해, 종래 절연성이었던 HfO2가 금속적으로 된다. 이것을 면밀도로 변환하면, 1×1014㎝-2로 된다. 이 때, 밴드 구조를 생각하면, 갭 내의 준위가 폭을 갖고, 갭 내에 밴드 폭이 좁은, 작은 분산을 가진 밴드(narrow and small dispersive band)가 생성되게 된다. 또한, 8×1014㎝-2 이상은 첨가할 수 없으므로, 이 값이 최대값으로 된다.
첨가물의 면밀도가 1×1014㎝-2 이상 8×1014㎝-2 이하에서는, 갭 내에 금속적인 준위가 출현한다. 이 막은, 그대로 제어 전극으로 될 수 있다. 또한, 이 금속막의 박막을 전하 블록막과 제어 전극의 계면에 삽입하면, 계면 상태를 도입한 박막으로 되어, 페르미 준위를 고정하는 것이 가능하다.
계면을 제어하기 위한 산화막은, 박막이면 금속화는 반드시 필요한 것은 아니다. 페르미 준위의 고정이 가능하면 되므로, 8a×8a의 크기의 면당 1개의 상태가 있으면 충분히 고정하는 효과가 있다. 따라서, 이 경우, 첨가물의 면밀도가 6×1012㎝-2 이상으로 된다. 이 경우, HfO2의 물리막 두께가 2㎚를 초과하면 저항이 높아지는 것을 의미한다. 따라서, 금속화하고 있지 않은 경우에는, 2㎚ 이하의 막 두께가 적당하다. 그렇지 않으면, EOT(Effective Oxide Thickness)의 증대를 초래하게 된다. 2a×2a의 크기의 면당 1개 이상의 첨가물이 도입되면, 금속화(호핑 전도가 가능)하므로, 막 두께의 제한은 없어진다. 따라서, 첨가물의 면밀도가 1× 1014㎝-2 이상으로 되면, 산화막의 막 두께 제한은 없어진다.
첨가물의 면밀도가 6×1012㎝-2 이상 1×1014㎝-2 미만에서는, 갭 내에 준위가 출현하지만, 산화막은 금속성을 나타내지 않는다. 이 갭 내의 상태를 가진 산화막의 박막을 전하 블록막과 제어 전극의 계면에 삽입하면, 계면 상태를 도입한 박막으로 되어, 페르미 준위를 고정하는 것이 가능하다.
도 5의 (a), 도 5의 (b)를 참조하면서, 계면 상태에 의한 페르미 준위 피닝에 대하여 간단히 설명한다. 절연체와 금속의 계면에 계면 상태가 있으면, 계면 상태와 접촉 금속 사이에서 전자를 출입시켜, 금속의 일함수가 계면 상태의 임의의 위치에까지 끌어당겨진다. 이 현상은 (계면 상태에 의한) 페르미 준위 피닝이라고 불리고 있다. 도 5의 (a)에 도시하는 금속 A의 경우, 금속측으로부터 전자가 계면 상태에 유입되고, 금속 A의 에너지 준위가 저하한다. 그 결과, 금속 A의 실효 일함수가 커진다. 이것에 대하여 금속 B의 경우에는, 반대로, 계면 상태로부터 금속 B 측으로 전자가 이동하고, 금속 B의 에너지 준위가 상승한다. 그 결과, 금속 B의 실효 일함수가 작아진다. 결과로서, 도 5의 (b)에 도시하는 바와 같이, 실효 일함수가, 금속에 의존하지 않고, 계면 상태의 에너지 위치에 의해 결정되게 된다. 또한, 도 5의 (a), 도 5의 (b)에서, Eg는 절연체의 에너지 갭을 나타내고 있다. 본 발명의 일 실시 형태에서는, 이 계면 상태를 산화물 박막에 의해 인공적으로 유기시키고, 만들어진 계면 상태의 에너지 위치를 조정함으로써, 실효 일함수를 최적화하고 있다.
HfO2(ZrO2, Hf 실리케이트, Zr 실리케이트에서도 마찬가지임) 내에 첨가된 물질의 주위에는 산소가 배위되어 있다. 이 때, 갭 내의 준위는 첨가된 물질의 d전자로 이루어지고, 2중 축퇴한 dz2 궤도와 dx2-y2 궤도로 이루어진다. 이 궤도에는, 첨가물당, 최대 4개의 전자가 메워지는 것이 가능하다. 첨가물의 최외피에 수용된 전자의 수와 Hf의 최외피의 전자수 4의 차가, 갭 내의 준위에 들어가 있게 된다. 예를 들면, Mo이면, 최외피에 6개의 전자가 있다. 4개는 HfO2에 전달되지만, 6-4=2개의 전자가 남는다. 이 남은 전자는, HfO2의 갭 내에 출현한 Mo의 준위에 수납된다.
전술한 예에서는, HfO2로 이루어지는 유전체 산화물 내에 Mo를 첨가하는 경우에 대하여 생각하고 있지만, 다시, 질소를 도입하면, Mo 준위로부터 전자를 방출할 수 있다. 질소를 도입하면, 산소가 치환되게 된다. 질소는 산소보다도 여분으로 전자를 1개 받아들일 수 있으므로, Mo로부터 전자를 수취하여, 막이 안정화된다. 그 결과, Mo의 준위 내의 전자가 감소하게 된다. 전자가 감소하면 전자끼리의 상호 작용이 감소하므로, 준위가 저하하게 된다. 도 6에 도시하는 바와 같이, Mo를 첨가하면 4.75eV 부근에 준위를 갖는 좁은 폭의 밴드가 출현한다. 이 상태에서, Mo원자 2개에 대하여, 질소 원자를 1개 정도 더 첨가하면 5.6eV 부근의 일함수를 가진 금속 산화물이 생성되는 것을 알 수 있었다. 즉, 질소량을 조정함으로써, 일함수를 조정하는 것이 가능한 것을 알 수 있었다.
질소는, 전자를 수취하므로, 본 명세서 중에서는 전자 수용 물질이라고 부르기로 한다. 전자 수용 물질은 질소만이 아니다. 산소를 치환하는 물질로서는, 탄소(C), 붕소(B)도 마찬가지의 특성을 갖는다. 탄소에서 수취하는 전자는 2개, 붕소에서 수취하는 전자는 3개로 된다. 본 발명의 일 실시 형태에서는 Hf 또는 Zr의 산화물을 생각하고 있고, Mg, Ca, Sr, Ba, Al, Sc, Y, La, 또는 란타노이드(Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu)가 Hf 또는 Zr로 치환되면, 마찬가지의 성질을 나타낸다. 이것은, 가수가 작기 때문에, Hf, Zr과 비교하여 전자를 방출할 수 없다. 이 때문에, 결과적으로 산소가 다른 것으로부터 전자를 수취할 수 있게 되어, 전체로서는 전자가 부족하게 된다. 그 결과로서, 갭 내 상태로부터, 전자를 수취할 수 있게 된다. 2가의 Mg, Ca, Sr, Ba에서는 Hf에 비하여 2개의 전자를 내보내지 않는다. 그 결과로서, 갭 내 상태로부터, 전자를 2개 수용하는 물질로 된다. 3가의 Al, Sc, Y, La, 또는 란타노이드는 Hf에 비하여 1개의 전자를 내보내지 않는다. 결과로서, 갭 내 상태로부터, 전자를 1개 수용하는 물질로 된다.
지금까지는, Mo를 예로 하여, 도 7에 도시하는 갭 내 상태 A의 경우를 설명하였다. 즉, Mo를 산화물에 첨가함으로써, 산화물의 갭 내에 좁은 폭을 갖는 준위(좁은 폭의 밴드)를 출현시키고, 질소를 더 첨가함으로써, 좁은 폭을 갖는 준위를 저하시켜 최적인 실효 일함수의 영역(5.3eV~5.9eV) 내에 위치하도록 한다. 이것에 대하여, 도 7에 도시하는 갭 내 상태 B의 경우도 있을 수 있다. 이 경우에는, 갭 내 상태 B에, 전자를 주입하는 것에 의해, 준위를 상승시킴으로써, 최적인 일함수를 가진 산화물 금속을 설계하는 것이 가능하다. 전자를 주입하면, 전자끼리의 상호 작용에 의해 에너지 준위가 상승하기 때문이다. 전자의 주인은, 전자를 방출하는 물질(이하, 본 명세서에서는 전자 방출 물질이라고도 함), 예를 들면 불소(F)를 산화물에 첨가함으로써 가능하게 된다. 또한, 도 7에서, 횡축은 상태 밀도를 나타내고, 종축은 에너지를 나타낸다.
다음으로, 산화막에 첨가하는 2개의 원소의 첨가량의 관계에 대하여 설명한다. Nb, Mo, W, 및 Re로 이루어지는 제1 그룹으로부터 선택된 원소 α의 첨가량[α]에 대하여, N, C, B, Mg, Ca, Sr, Ba, Al, Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu로 이루어지는 제2 그룹으로부터 선택된 원소 β의 첨가량[β]은,
0.08×[α]<[β]×K<[α]×([원소 α의 최외피 전자수]-4)
를 충족시킨다. 상기 식에서, K는 첨가된 원소 β가 수취할 수 있는 전자의 수이며,
원소 β가 N일 때, K=1
원소 β가 C일 때, K=2
원소 β가 B일 때, K=3
원소 β가 Mg, Ca, Sr, 또는 Ba일 때, K=2
원소 β가 Al, Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 또는 Lu일 때, K=1
이다.
또한, 물질 α의 최외피 전자수는, Nb에서는 5개, Mo에서는 6개, W에서는 6개, Re에서는 7개이다. ([원소 α의 최외피 전자수]-4)는, 갭 내 상태 중에 있는 전자의 수이다. 이 이상은 방출할 수 없다. 따라서 상한이 결정된다. 하한으로서는, 0.08×[α]<[β]×K라고 생각된다. 이것은, 갭 내 상태로부터의 전자 방출 효과가 보이기 시작하는 것은 1개의 Hf 위치의 주위의 Hf 위치에 전자가 들어갈 정도의 양, 즉 주위에 많을 때에는 12개의 Hf가 있으므로, 1/12=0.083 정도의 양이 없으면 전자 상관의 효과가 현재화하지 않기 때문이다.
도 8에는, HfO2에 바나듐(V)을 첨가하면, HfO2의 갭 내에 준위가 출현하여, V끼리의 상호 작용에 의해, 갭 내에 좁은 폭의 밴드가 만들어지는 모습이 도시되어 있다. 일함수는 출현하는 준위에 의해 결정되므로, 6.2eV 정도로 된다. 여기서, 또한, 불소(F)를 도입하면, V의 준위에 전자를 도입할 수 있다. 불소를 도입하면, 산소가 치환되게 된다. 불소는 산소보다도 전자를 받아들일 수 없으므로, Hf가 방출한 전자가 남게 된다. 이 남은 전자를 V가 형성한 갭 내의 준위로 옮김으로써, HfO2막이 안정화된다. 이 때문에, V의 준위 내의 전자가 증가하게 된다. 그 결과, 준위가 상승하게 되고, 도 8에 도시하는 바와 같이 V원자 2개에 대하여, 불소 원자를 1개 정도 넣으면 5.6eV 부근의 일함수를 가진 금속 산화물이 생성된다. 즉, 불소의 양을 조정함으로써, 일함수를 조정하는 것이 가능하다. 또한, V 대신에 Cr, Mn, 및 Tc 중 어느 하나의 원소를 첨가해도 마찬가지의 효과를 얻을 수 있다.
HfO2 중에서 산소로 치환한 불소(F) 혹은 수소(H)는 산소보다도 전자를 받아 들일 수 없으므로, Hf가 방출한 전자가 남게 된다. 그 결과, 전자를 방출하므로, 전자 방출 물질이라고 부르기로 한다. 전자 방출 물질은 거의 없다. 가장 유효한 원소는 불소이다. 또한, 도입이 가장 간단한 원소는 수소이다. 예를 들면, HfO2를 저온의 플라즈마 수소에 노출시키면 된다. 본 발명의 일 실시 형태에서는, Hf 또는 Zr의 산화물을 생각하고 있고, Ta를 Hf 또는 Zr로 치환하면, 마찬가지의 성질을 나타내는 경우도 있다. 이것은, 가수가 크기 때문에, Hf 또는 Zr과 비교하여, 전자를 여분으로 방출할 수 있기 때문이다. 즉, 전자 방출 물질로서는 불소, 수소, Ta가 생각된다.
다음으로, V, Cr, Mn, 및 Tc로 이루어지는 제1 그룹으로부터 선택된 원소에 대한, F, H 및 Ta로 이루어지는 제2 그룹으로부터 선택된 원소의 상대량에 대하여 설명한다. HfO2에 첨가하는, V, Cr, Mn, 및 Tc로 이루어지는 제1 그룹으로부터 선택된 원소 A의 첨가량[A]에 대하여, 전자 주입 물질인 F, H 및 Ta로 이루어지는 제2 그룹으로부터 선택된 원소 B의 첨가량[B]은,
0.08×[A]<[B]<[A]×(8-[원소 A의 최외피 전자수])
를 충족시킨다. 여기서, 원소 A의 최외피 전자수는, V에서는 5개, Cr에서는 6개, Mn에서는 7개, Tc에서는 7개이다. 상대적인 상한값은, 원소 A가 만드는 준위에 (8-[원소 A의 최외피 전자수])개까지밖에 전자를 주입할 수 없는 것에 의해 결정된다. 하한으로서는, 0.08×[A]<[B]라고 생각된다. 이것은, 전자 주입 효과가 보이기 시작하는 것은 1개의 Hf 원자의 위치의 주위의 Hf 원자의 위치에 전자가 들어갈 정도의 양, 즉 주위에 많을 때에는 12개의 Hf가 있으므로, 1/12=0.083 정도의 양이 없으면 전자 상관의 효과가 현재화하지 않기 때문이다.
도 9, 도 10, 및 도 11에는, 각각 3d 원소(V, Cr, 또는 Mn), 4d 원소(Nb, Mo, 또는 Tc) 및 5d 원소(Ta, W, 또는 Re)를 HfO2 중에 도입한 경우의 갭 내의 준위를 나타내고 있다. 도 9에 도시하는 바와 같이, 3d 원소의 V를 첨가하면, 진공 준위로부터 측정하여 6.2eV에 준위가 출현하고, Cr을 첨가하면 7.2eV에 준위가 출현하며, Mn을 첨가하면 8.1eV에 준위가 출현한다. 따라서, 이들 원소를 첨가한 경우에는 다시 F, H, 혹은 Ta를 첨가하여, 최적인 실효 일함수의 범위로 준위를 올리는, 즉 진공 준위의 방향으로 움직일 필요가 있다. 또한, 도 10에 도시하는 바와 같이, 4d 원소의 Nb를 첨가하면 3.3eV에 준위가 출현하고, Mo를 첨가하면 4.75eV에 준위가 출현하며, Tc를 첨가하면 7.3eV에 준위가 출현한다. 따라서, Nb 또는 Mo를 첨가한 경우에는 N, C, B, Mg, Ca, Sr, Ba, Al, Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 혹은 Lu를 더 첨가하여, 최적인 실효 일함수의 범위로 준위를 내리는, 즉 진공 준위로부터 멀어지는 방향으로 움직일 필요가 있고, Tc를 첨가한 경우에는, F, H, 혹은 Ta를 더 첨가하여 최적인 실효 일함수의 범위로 준위를 올릴 필요가 있다. 또한, 도 11에 도시하는 바와 같이, 5d 원소의 Ta를 첨가하면 전도대에 준위가 출현하고, W를 첨가하면 3.9eV에 준위가 출현하며, Re를 첨가하면 5.3eV에 준위가 출현한다. 따라서, W 또는 Re를 첨가한 경우에는 N, C, B, Mg, Ca, Sr, Ba, Al, Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 혹은 Lu를 더 첨가하여, 최적인 실효 일함수의 범위로 준위를 내릴 필요가 있다.
이하, 본 발명의 실시 형태를, 실시예를 참조하여 더욱 상세하게 설명한다.
<제1 실시예>
다음으로, 본 발명의 제1 실시예에 따른 불휘발성 반도체 메모리를, 도 1을 참조하여 설명한다. 본 실시예의 불휘발성 반도체 메모리는 매트릭스 형상으로 배열된 복수의 메모리 셀을 갖고 있다. 각 메모리 셀의 단면을 도 1에 도시한다. 각 메모리 셀은, 도 1에 도시하는 바와 같이, p형 실리콘 기판(1)에 n형의 소스 영역(2a)과, n형 드레인 영역(2b)이 이격하여 형성되어 있다. 소스 영역(2a)과 드레인 영역(2b) 사이의 실리콘 기판의 영역이 전류 통로인 채널 영역(3)으로 된다. 이 채널 영역(3) 상에, 메모리 동작을 제어하는 게이트(5)가 설치되어 있다. 게이트(5)는, 채널 영역(3) 상에 터널 절연막(6), 전하 축적층막(7), 전하 블록막(8), 제어 전극(10)의 순으로 적층된 적층 구조를 갖고 있다. 이 게이트(5)의 에너지 밴드 구조를 도 2에 도시한다.
다음으로, 본 실시예에 따른 메모리 셀의 게이트(5)를 구성하는 각 막에 대하여 설명한다.
터널 절연막(6)의 일단은, 소스 영역(2a)의 일부와 오버랩하고, 타단은, 드레인 영역(2b)의 일부와 오버랩하고 있다. 터널 절연막(6)은, 유전율이 낮은 실리콘 산화막, 혹은 실리콘 산질화막, 혹은 그들의 적층막이 적합하다. 터널 절연막(6)의 두께는 0.5㎚~8㎚이다. 본 실시예에서는, 전하 축적막(7)으로서, 에너지 준위가 이산적인 것을 채용하고 있으므로, 터널 절연막(6)의 막 두께를 2.4㎚로 하고 있다. 이것에 대하여, 전하 축적막이 폴리실리콘으로 이루어지는 부유 게이트형 메모리에서는, 터널 절연막(6)의 두께가, 어느 정도 이하(대략 7㎚)로는 할 수 없으므로, 예를 들면 8㎚의 SiON막을 터널 절연막(6)으로서 이용하면 된다. 에너지 준위가 이산적인 재료를 전하 축적막으로서 이용한 경우에는, 터널 절연막(6)은 5㎚ 이하의 막 두께도 가능하게 되어 있다.
제어 전극(10)에 소정의 전압이 인가됨으로써, 터널 절연막(6)을 통과한 전자가, 전하 축적막(7)에 트랩된다. 본 실시예에서는, 전하 축적막(7)으로서 막 두께가 4㎚인 질화실리콘을 이용하고 있다. 전하 축적막(7)으로서는, 질화실리콘 이외에 고유전율을 갖는, 예를 들면 막 두께 6㎚의 Ru를 첨가한 SrTiO3막 등도 이용하는 것이 가능하다. SrTiO3의 유전율은 300에 달한다. 여기서, 성막은 스퍼터법을 이용하고 있다. 보다 상세하게는, SrTiO3 타겟과 SrRuO3 타겟을 동시에 이용한 스퍼터법으로 형성함으로써, Ru를 도입하고 있다. 기타, 전하 축적막(7)으로서는, HfO2, HfON 등의 고유전체막을 이용해도 된다. 또한, 부유 게이트형을 생각한 경우에는, 인을 도프한 폴리실리콘을 이용하는 것도 가능하다.
전하 블록막(8)으로서는, 유전율이 크고, 전자 장벽, 홀 장벽 모두 큰 것이 적합하다. 예를 들면, 하프니아(HfO2), 하프늄 실리케이트(HfSiO), 하프늄 알루미네이트(HfAlO), 란탄 하프네이트(La2Hf2O7), 이트륨 하프네이트(Y2Hf2O7), 스트론튬 하프네이트(SrHfO3), 지르코니아(ZrO2), 지르코늄 실리케이트(ZrSiO), 지르코늄 알루미네이트(ZrAlO), 란탄 지르코네이트(La2Zr2O7), 이트륨 지르코네이트(Y2Zr2O7), 및 스트론튬 지르코네이트(SrZrO3) 중 어느 하나, 또는 그의 질화물이 유력한 재료이다. 이들 막은 본 발명에서 설명하고 있는 Hf 산화막, Zr 산화막과 접해도, 서로의 막 특성에 관하여, 큰 문제가 발생하지 않는 것이 특징이다. 혹은, (La2O3)p(Y2O3)q(Al2O3)r(SiO2)s(여기서 p, q, r, s는 제로나 플러스의 실수), 또는, 그의 질화물이 유력한 재료이다. 예를 들면, LaAlO3, Al2O3, SiO2, SiON, SiN, SiAlON, LaSiO5, LaSiON, (La, Al)SiO5, (La, Al)SiON 등이다. 이들 막은, 본 발명에서 설명하고 있는 Hf 산화막, Zr 산화막과 접해도, 서로 상호 확산이 일어나기 어려우므로, 서로의 막 특성에 관하여, 큰 문제가 발생하지 않는 것이 특징이다. 전하 블록막(8)으로서는, 이들 산화물, 산질화물로부터 만들어진 막, 혹은 그 적층막 등이 매우 유효하다. 본 실시예에서는, 막 두께가 10㎚인 LaAlO3을 이용하고 있지만, 블록막을 HfO2, HfSiON막으로 한 경우도 병행하여 실시하였다.
제어 전극(10)으로서는 일함수가 충분히 크지만, 지나치게 크지 않은 것이 적합하다. 즉, 일함수로서 5.3eV~5.9eV 정도가 최적이다. 본 실시예에서는, 제어 전극으로서, Mo와 N이 첨가된 HfO2로 이루어지는 금속 박막을 이용하였다. 이 금속 박막의 성막은 Mo 타겟과 HfO2 타겟의 동시 스퍼터를, Ar과 O2와 N2의 혼합 가스 중 에서 행하였다. 이 때, N2 분압을 변화시킴으로써, 최적인 일함수가 얻어졌다. 이 때, Mo량은 면밀도로 대략 2×1014cm-2이며, 질소 농도는 면밀도로 1×1014cm-2이었다.
<비교예>
비교예로서, 종래의 경우와 마찬가지로, 제어 전극으로서 TaN을 이용한 불휘발성 반도체 메모리를 작성하였다. 이 비교예의 불휘발성 반도체 메모리는, 제어 전극 이외에는, 제1 실시예의 불휘발성 반도체 메모리와 동일한 재료가 이용되고 있다. 이 비교예의 불휘발성 반도체 메모리는, 본 실시예에 비해, 기입 속도에 현저한 열화는 없지만, 소거 속도가 현저하게 떨어지는 것을 알 수 있었다. 이것은, TaN으로 이루어지는 제어 전극과 LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막 사이의 전자 장벽이 낮기 때문에, 소거 시에, 전자가 오기입되기 때문이다.
이것에 대하여, 본 실시예와 같이, 제어 전극(10)으로서 Mo가 첨가된 HfON으로 이루어지는 금속 전극을 이용하면, LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8)과의 사이의 전자 장벽이 매우 크기 때문에, 오기입이 전혀 발생하지 않고, 그 결과, 소거 속도를 고속화할 수 있는 것을 알 수 있었다. 이 소거 속도는, 질소량에 의존하고 있으며, 질소량을 늘려 가면, 점차로 소거 속도가 고속화하여, 포화한다. 그리고, 질소량을 지나치게 늘리면, 이번에는, 홀에 대한 장벽이 지나치게 낮아지기 때문에, 기입 속도가 느려지는 것을 알 수 있었다. 즉, 최적의 질소량이 존재하고, 그것은, 도프한 Mo량의 대략 절반이었다.
이상 설명한 바와 같이, 본 실시예에 따르면, 고속 기입 및 고속 소거가 가능하게 된다.
<제1 변형예>
다음으로, 제1 실시예의 제1 변형예에 따른 불휘발성 반도체 메모리를, 도 12를 참조하여 설명한다. 본 변형예의 불휘발성 반도체 메모리는 매트릭스 형상으로 배열된 복수의 메모리 셀을 갖고 있다. 각 메모리 셀의 단면을 도 12에 도시한다. 본 변형예에 따른 메모리 셀은, 도 1에 도시하는 제1 실시예에 따른 메모리 셀에서, 제어 전극으로서 TaN으로 이루어지는 제어 전극(10a)을 이용함과 함께, 이 제어 전극(10a)과 전하 블록막(8) 사이에 계면 제어막(9)을 형성한 구성으로 되어 있다. 이 계면 제어막(9)은, Mo 및 N이 첨가된 HfO2로 이루어지는 금속 박막이다. 즉, 채널 영역(3) 상에, SiO2로 이루어지는 터널 절연막(6), SiN으로 이루어지는 전하 축적막(7), LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8), Mo 및 N이 첨가된 HfO2로 이루어지는 계면 제어막(9), 및 TaN으로 이루어지는 제어 전극(10a)이 이 순서로 적층된 게이트(5A)를 구비하고 있다. 계면 제어막(9)의 형성은 이하와 같이 행하여진다. LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8) 상에, Mo 및 N이 동시에 첨가된 막 두께가 5㎚인 HfO2 박막을 형성한다. 그 후, TaN으로 이루어지는 제어 전극(10a)을 형성하였다. Mo의 양 및 질소의 양은, 제1 실시예에 따른 제어 전극(10)의 형성의 경우와 동일한 양으로 하였다. 즉, Mo 량은, 면밀도로 대략 2×1014cm-2이며, 질소의 양은, 면밀도로 1×1014cm-2이다. 본 변형예에서도, 제1 실시예와 완전히 동일하게, 오기입이 전혀 발생하지 않고, 그 결과, 소거 속도를 고속화할 수 있는 것을 알 수 있었다.
이 계면 제어막(9)은, LaAlO3, HfO2, 혹은 HfSiON과 TaN의 계면에, 진공 준위로부터 5.6eV의 위치에 큰 계면 상태를 유기하고 있고, 그 계면 상태에 페르미 준위가 고정된다. 그 결과, 상기 비교예와 마찬가지로 TaN 전극을 이용하고 있음에도 불구하고, 비교예와는 달리, 오기입이 전혀 발생하지 않는다. 제1 실시예와 비교하면, 제1 변형예에서는, 제어 전극으로서 종래부터 이용되고 있는 TaN 등을 사용할 수 있게 된다. 이 점이, 계면 상태를 사용한 제1 변형예의 메리트이다.
또한, 제1 실시예에서는, 제어 전극(10)으로서는, Mo 및 N이 첨가된 HfO2로 이루어지는 단일한 막이었지만, 계면 제어를 위한 Mo 및 N을 첨가한 HfO2로 이루어지는 제1 막과, Mo 및 N을 첨가한 HfO2로 이루어지는 제2 막을 적층한 구조로 간주할 수도 있다. 그리고, 제1 변형예는, 이 적층막의 제1 막을 남기고, 제2 막을 TaN으로 하였다고 생각할 수도 있다.
이상 설명한 바와 같이, 본 변형예에 따르면, 고속 기입 및 고속 소거가 가능하게 된다.
<제2 변형예>
다음으로, 제1 실시예의 제2 변형예에 따른 불휘발성 반도체 메모리를, 도 13을 참조하여 설명한다. 본 변형예의 불휘발성 반도체 메모리는 매트릭스 형상으로 배열된 복수의 메모리 셀을 갖고 있다. 각 메모리 셀의 단면을 도 13에 도시한다. 본 변형예에 따른 메모리 셀은, 도 1에 도시하는 제1 실시예에 따른 메모리 셀에서, 제어 전극으로서 TaN으로 이루어지는 제어 전극(10a)을 이용함과 함께, 이 제어 전극(10a)과 전하 블록막(8) 사이에, 최표면이 개질된 전하 블록막(8a)을 형성한 구성으로 되어 있다. 즉, 채널 영역(3) 상에, SiO2로 이루어지는 터널 절연막(6), SiN으로 이루어지는 전하 축적막(7), LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8), 전하 블록막(8a), 및 TaN으로 이루어지는 제어 전극(10a)이 이 순서로 적층된 게이트(5B)를 구비하고 있다.
이 전하 블록막(8a)은, 이하와 같이 형성된다. LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8) 상에, 막 두께 4㎚의 HfO2막을 성막하고, Mo를 질소 중에서, 스퍼터에 의해 더 성막하였다. 열 처리를 행함으로써, Mo와 질소가 HfO2의 상부 2㎚의 영역으로 확산된 전하 블록막(8a)이 형성된다. Mo의 양은, 면밀도로 대략 4×1013cm-2이며, 질소의 양은, 면밀도로 2×1013cm-2이었다. Mo의 양이 제1 변형과 비교하여 적으므로, HfO2막(8a)은 금속화하지 않는다. 이 때, 전하 블록막(8a)과 제어 전극(10a)의 계면에서, 전하 블록막(8a)의 갭 내부에 계면 상태를 인공적으로 분포시킨 구조가 완성된다. 본 변형예에서 개시한 물질의 조합에 의해, 이 계면 상태의 에너지 위치는 진공 준위로부터 5.6eV이었다. 따라서, 제어 전극(10a)의 실효 일함수를 5.6eV의 설계값으로 고정할 수 있다. 본 변형예에서는, 이 전하 블록막(8a)을 계면 제어 산화막이라고도 한다. 이 변형예에서는, 제1 실시예와 완전히 동일하게, 오기입이 전혀 발생하지 않고, 그 결과, 소거 속도를 고속화할 수 있었다.
제1 실시예와 비교하면, 본 변형예에 따른 계면 제어 산화막은 전하 블록막으로 간주할 수 있으며, 제어 전극으로서 일함수가 결코 크지 않은 TaN을 이용하고 있게 된다. 즉, 전하 블록막(8a)과 제어 전극(10a)의 계면을 개질하는 것만으로, 종래, 제어 전극으로서 사용되고 있는 TaN이라고 하는 금속의 일함수를, 깊은 실효 일함수를 가진 제어 전극으로 변화시킬 수 있게 된다.
이상 설명한 바와 같이, 본 변형예에 따르면, 고속 기입 및 고속 소거가 가능하게 된다.
또한, 제1 실시예의 제1 및 제2 변형예에서는 N을 첨가하는 경우에, 분위기 질소를 이용하였지만, 기판 내 등에 N을 미리 도입하고, 열 공정을 거침으로써, 전하 블록막과 제어 전극의 계면에 도입하는 것도 가능하다. 제1 또는 제2 변형예에서는, 계면 제어막 또는 계면 제어 산화막 내에는 갭 상태가 있고, 그 안에서 전자를 수취하는 것이 가능하게 되어 있다. 이 갭 내 상태로부터 전자를 이동시킴으로써 에너지가 안정화되므로, N은 계면 제어막이나, 금속 첨가된 HfO2 박막 부분에 안정적으로 첨가하는 것이 가능하게 된다.
<제2 실시예>
다음으로, 본 발명의 제2 실시예에 따른 불휘발성 반도체 메모리를, 도 14를 참조하여 설명한다. 본 실시예의 불휘발성 반도체 메모리는 매트릭스 형상으로 배열된 복수의 메모리 셀을 갖고 있다. 각 메모리 셀의 단면을 도 14에 도시한다. 본 실시예에 따른 메모리 셀은, 도 1에 도시하는 제1 실시예에 따른 메모리 셀과, 제어 전극을 제외하고 완전히 동등한 구성을 갖고 있다. 즉, 본 실시예에 따른 메모리 셀은, 도 14에 도시하는 바와 같이, p형 실리콘 기판(1)에 n형의 소스 영역(2a)과, n형 드레인 영역(2b)이 이격하여 형성되어 있다. 소스 영역(2a)과 드레인 영역(2b) 사이의 실리콘 기판의 영역이 전류 통로인 채널 영역(3)으로 된다. 이 채널 영역(3) 상에, 메모리 동작을 제어하는 게이트(5C)가 설치되어 있다. 게이트(5C)는, 채널 영역(3) 상에 터널 절연막(6), 전하 축적층막(7), 전하 블록막(8), 제어 전극(10b)의 순으로 적층된 적층 구조를 갖고 있다. 이 게이트(5C)의 에너지 밴드 구조를 도 2에 도시한다.
본 실시예에 따른 제어 전극(10b)의 일함수로서는 충분히 크지만, 지나치게 크지 않은 것이 적합하다. 즉, 5.3eV~5.9eV 정도가 최적이다. 본 실시예에서는, 제어 전극(10b)으로서, V와 Ta가 첨가된 HfO2로 이루어지는 금속 박막을 이용하였다. 성막은 V 타겟, Ta 타겟과 HfO2 타겟의 3개의 타겟을 이용한 동시 스퍼터를, Ar과 O2의 혼합 가스 중에서 행하였다. 이 때, V 타겟과 Ta 타겟에의 주입 전력을 각각 변화시킴으로써, 최적인 일함수가 얻어지도록 조정하였다. 이 때, V의 양은, 면밀도로 대략 2×1014cm-2이며, Ta의 양은, 면밀도로 1×1014cm-2이었다.
제어 전극에 TaN막을 이용한 제1 실시예의 비교예는, 제1 실시예와 비교하면, 소거 속도가 현저하게 떨어져 있었다. 이것은, 이미 설명한 바와 같이, TaN으로 이루어지는 제어 전극과, LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막 사이의 전자 장벽이 낮기 때문에, 소거 시에, 전자가 오기입되기 때문이다.
이것에 대하여, 제2 실시예와 같이, V 및 Ta가 첨가된 HfO2로 이루어지는 금속 박막을 제어 전극(10b)에 이용하면, LaAlO3, HfO2, HfSiON으로 이루어지는 전하 블록막(8)과의 사이의 전자 장벽이 매우 크기 때문에, 오기입이 전혀 발생하지 않고, 그 결과, 소거 속도를 고속화할 수 있는 것을 알 수 있었다. 이 소거 속도는, Ta의 양에 의존하고 있으며, Ta의 양을 줄여 가면, 점차로 소거 속도가 고속화하여, 포화한다. 그리고, Ta양을 지나치게 줄이면, 이번에는, 홀에 대한 장벽이 지나치게 낮아지기 때문에, 기입 속도가 느려지는 것을 알 수 있었다. 즉, 최적의 Ta의 양이 존재하고, 그것은, 도프한 V의 양의 대략 절반이었다.
이상 설명한 바와 같이, 본 실시예에 따르면, 고속 기입 및 고속 소거가 가능하게 된다.
<제1 변형예>
다음으로, 제2 실시예의 제1 변형예에 따른 불휘발성 반도체 메모리를, 도 15를 참조하여 설명한다. 본 변형예의 불휘발성 반도체 메모리는 매트릭스 형상으로 배열된 복수의 메모리 셀을 갖고 있다. 각 메모리 셀의 단면을 도 15에 도시한다. 본 변형예에 따른 메모리 셀은, 도 14에 도시하는 제2 실시예에 따른 메모리 셀에서, 제어 전극으로서 TaN으로 이루어지는 제어 전극(10a)을 이용함과 함께, 이 제어 전극(10a)과 전하 블록막(8) 사이에 계면 제어막(9a)을 형성한 구성으로 되어 있다. 이 계면 제어막(9a)은, V 및 Ta가 첨가된 HfO2로 이루어지는 박막이다. 즉, 채널 영역(3) 상에, SiO2로 이루어지는 터널 절연막(6), SiN으로 이루어지는 전하 축적막(7), LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8), V 및 Ta가 첨가된 HfO2로 이루어지는 계면 제어막(9a), 및 TaN으로 이루어지는 제어 전극(10a)이 이 순서로 적층된 게이트(5D)를 구비하고 있다.
계면 제어막(9a)의 형성은 이하와 같이 행하여진다. LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8) 상에, V 및 Ta가 첨가된 막 두께 5㎚의 HfO2로 이루어지는 박막(9a)을 형성한다. 그 후 TaN으로 이루어지는 제어 전극(10a)을 형성하였다. V의 양 및 Ta의 양은, 제2 실시예와 등량으로 하였다. 즉, V의 양은, 면밀도로 대략 2×1014cm-2이며, Ta의 양은, 면밀도로 1×1014cm-2이다. 이 때, 제2 실시예와 완전히 동일하게, 오기입이 전혀 발생하지 않고, 그 결과, 소거 속도를 고속화할 수 있었다. 이 박막(9a)은, LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8)과 TaN으로 이루어지는 제어 전극(10a)의 계면에, 진공 준위로부터 5.6eV의 위치에 큰 계면 상태를 유기하고 있고, 그 계면 상태에 페르미 준위가 고정된다. 그 결과, 제1 실시예의 비교예와 달리, TaN으로 이루어지는 제어 전극 을 이용하고 있음에도 불구하고, 오기입이 전혀 발생하지 않는다. 제2 실시예와 비교하면, 본 변형예에서는, 제어 전극에 종래부터 이용되고 있는 TaN 등을 사용할 수 있게 된다. 이 점이, 계면 상태를 사용한 본 변형예의 메리트이다.
이상 설명한 바와 같이, 본 변형예에 따르면, 고속 기입 및 고속 소거가 가능하게 된다.
<제2 변형예>
다음으로, 제2 실시예의 제2 변형예에 따른 불휘발성 반도체 메모리를, 도 16을 참조하여 설명한다. 본 변형예의 불휘발성 반도체 메모리는 매트릭스 형상으로 배열된 복수의 메모리 셀을 갖고 있다. 각 메모리 셀의 단면을 도 16에 도시한다. 본 변형예에 따른 메모리 셀은, 도 14에 도시하는 제2 실시예에 따른 메모리 셀에서, 제어 전극으로서 TaN으로 이루어지는 제어 전극(10a)을 이용함과 함께, 이 제어 전극(10a)과 전하 블록막(8) 사이에, 최표면이 개질된 전하 블록막(8b)을 형성한 구성으로 되어 있다. 즉, 채널 영역(3) 상에, SiO2로 이루어지는 터널 절연막(6), SiN으로 이루어지는 전하 축적막(7), LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8), 전하 블록막(8b), 및 TaN으로 이루어지는 제어 전극(10a)이 이 순으로 적층된 게이트(5E)를 구비하고 있다.
이 전하 블록막(8b)은, 이하와 같이 형성된다. LaAlO3이나, HfO2 혹은 HfSiON으로 이루어지는 전하 블록막(8) 상에, 막 두께가 4㎚인 HfO2막을 성막하고, 그 위에 V 및 Ta를, 동시에 스퍼터에 의해 성막하였다. 열 처리를 행함으로써, V 및 Ta가 HfO2막의 상부 2㎚로 확산된 전하 블록막(8b)이 형성된다. V의 양은, 면밀도로 약 2×1013cm-2이며, Ta의 양은, 면밀도로 1×1013cm-2이었다. V의 양이 적으므로, V 및 Ta가 첨가된 HfO2막(8b)은 금속화하지 않는다. 이 때, 전하 블록막(8)과 제어 전극(10a)의 계면에서, 전하 블록막(8)의 갭 내부에 계면 상태를 인공적으로 분포시킨 구조가 완성된다. 본 변형예에서 개시한 물질의 조합에 의해, 이 계면 상태의 에너지 위치는 진공 준위로부터 5.6eV이었다. 따라서, 제어 전극(10a)의 실효 일함수를 5.6eV의 설계값으로 고정할 수 있다. 본 변형예에서는, 제1 실시예의 제2 변형예와 마찬가지로 이 박막(8b)을, 계면 제어 산화막이라고도 한다. 본 변형예에서는, 제2 실시예와 완전히 동일하게, 오기입이 전혀 발생하지 않고, 그 결과, 소거 속도를 고속화할 수 있었다.
제2 실시예와 비교하면, 본 변형예에서는, 계면 제어 산화막(8b)은 전하 블록막으로 간주할 수 있으며, 제어 전극(10a)으로서 일함수가 결코 크지 않은 TaN을 이용하고 있게 된다. 즉, 전하 블록막과 제어 전극의 계면을 개질하는 것만으로, 종래 사용되고 있는 TaN이라고 하는 금속의 일함수를, 깊은 실효 일함수를 가진 제어 전극으로 변화시킬 수 있게 된다.
이상 설명한 바와 같이, 본 변형예에 따르면, 고속 기입 및 고속 소거가 가능하게 된다.
<제3 실시예>
다음으로, 본 발명의 제3 실시예에 따른 불휘발성 반도체 메모리를, 도 17을 참조하여 설명한다. 본 실시예의 불휘발성 반도체 메모리는 매트릭스 형상으로 배열된 복수의 메모리 셀을 갖고 있다. 각 메모리 셀의 단면을 도 17에 도시한다. 본 실시예에 따른 메모리 셀은, 도 1에 도시하는 제1 실시예에 따른 메모리 셀과, 제어 전극을 제외하고 완전히 동등한 구성을 갖고 있다. 즉, 본 실시예에 따른 메모리 셀은, 도 17에 도시하는 바와 같이, p형 실리콘 기판(1)에 n형의 소스 영역(2a)과, n형 드레인 영역(2b)이 이격하여 형성되어 있다. 소스 영역(2a)과 드레인 영역(2b) 사이의 실리콘 기판의 영역이 전류 통로인 채널 영역(3)으로 된다. 이 채널 영역(3) 상에, 메모리 동작을 제어하는 게이트(5F)가 설치되어 있다. 게이트(5F)는, 채널 영역(3) 상에 터널 절연막(6), 전하 축적층막(7), 전하 블록막(8), 제어 전극(10c)의 순으로 적층된 적층 구조를 갖고 있다. 이 게이트(5F)의 에너지 밴드 구조를 도 2에 도시한다.
본 실시예에 따른 제어 전극(10c)으로서는 일함수가 충분히 크지만, 지나치게 크지 않은 것이 적합하다. 즉, 5.3eV~5.9eV 정도가 최적이다. 본 실시예에서는, 제어 전극(10c)으로서, Cr과 F가 첨가된 HfO2로 이루어지는 금속 박막을 이용하였다. 이 금속 박막의 성막은 금속 Cr 타겟과 HfO2 타겟의 2개의 타겟을 이용한 동시 스퍼터를, Ar과 CF3의 혼합 가스 중에서 행하였다. 이 때, Cr 타겟에의 주입 전력을 변화시킴으로써, 최적인 일함수가 얻어지도록 조정하였다. 본 실시예에서는, Cr의 양은, 면밀도로 대략 1.5×1014cm-2이며, F의 농도는, 면밀도로 1.0×1014cm-2이었다.
제어 전극에 TaN막을 이용한 제1 실시예의 비교예는, 제1 실시예와 비교하면, 소거 속도가 현저하게 떨어져 있었다. 이것은, 이미 설명한 바와 같이, TaN으로 이루어지는 제어 전극과, LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막 사이의 전자 장벽이 낮기 때문에, 소거 시에, 전자가 오기입되기 때문이다.
이것에 대하여, 제3 실시예와 같이, Cr 및 F가 첨가된 HfO2로 이루어지는 금속 박막을 제어 전극(10c)에 이용하면, LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막 사이의 전자 장벽이 매우 크기 때문에, 오기입이 전혀 발생하지 않고, 그 결과, 소거 속도를 고속화할 수 있었다. 이 소거 속도는, F의 양에 의존하고 있으며, F의 양을 줄여 가면, 점차로 소거 속도가 고속화하여, 포화한다. 그리고, F의 양을 지나치게 줄이면, 이번에는, 홀에 대한 장벽이 지나치게 낮아지기 때문에, 기입 속도가 느려지는 것을 알 수 있었다. 즉, 최적의 F의 양이 존재하고, 그것은, 도프한 Cr의 양의 대략 67% 정도이었다.
<제1 변형예>
다음으로, 제3 실시예의 제1 변형예에 따른 불휘발성 반도체 메모리를, 도 18을 참조하여 설명한다. 본 변형예의 불휘발성 반도체 메모리는 매트릭스 형상으로 배열된 복수의 메모리 셀을 갖고 있다. 각 메모리 셀의 단면을 도 18에 도시한다. 본 변형예에 따른 메모리 셀은, 도 17에 도시하는 제3 실시예에 따른 메모리 셀에서, 제어 전극으로서 TaN으로 이루어지는 제어 전극(10a)을 이용함과 함께, 이 제어 전극(10a)과 전하 블록막(8) 사이에 계면 제어막(9b)을 형성한 구성으로 되어 있다. 이 계면 제어막(9b)은, Cr 및 F가 첨가된 HfO2로 이루어지는 금속 박막이다. 즉, 채널 영역(3) 상에, SiO2로 이루어지는 터널 절연막(6), SiN으로 이루어지는 전하 축적막(7), LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8), Cr 및 F가 첨가된 HfO2로 이루어지는 계면 제어막(9b), 및 TaN으로 이루어지는 제어 전극(10a)이 이 순서로 적층된 게이트(5G)를 구비하고 있다.
계면 제어막(9b)의 형성은 이하와 같이 행하여진다. LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8) 상에 Cr과 F가 첨가된 막 두께 5㎚의 HfO2로 이루어지는 박막(9b)을 형성한다. 그 후 TaN으로 이루어지는 제어 전극(10a)을 형성하였다. Cr의 양 및 F의 양은, 제3 실시예와 등량으로 하였다. 즉, Cr의 양은, 면밀도로 대략 1.5×1014cm-2이며, F의 양은, 면밀도로 1.0×1014cm-2이다. 이 때, 제3 실시예와 완전히 동일하게, 오기입이 전혀 발생하지 않고, 그 결과, 소거 속도를 고속화할 수 있었다. 이 금속 박막(9b)은, LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8)과 TaN으로 이루어지는 제어 전극(10a)의 계면에, 진공 준위로부터 5.6eV의 위치에 큰 계면 상태를 유기하고 있고, 그 계면 상태에 페르미 준위가 고정된다. 그 결과, 제1 실시예의 비교예와 달리, TaN 전극을 이용하고 있음에도 불구하고, 오기입이 전혀 발생하지 않는다. 제3 실시예와 비교하면, 본 변형예에서는, 제어 전극에 종래부터 이용되고 있는 TaN 등을 사용할 수 있게 된다. 이 점이, 계면 상태를 사용한 본 변형예의 메리트이다.
이상 설명한 바와 같이, 본 변형예에 따르면, 고속 기입 및 고속 소거가 가능하게 된다.
<제2 변형예>
다음으로, 제3 실시예의 제2 변형예에 따른 불휘발성 반도체 메모리를, 도 19를 참조하여 설명한다. 본 변형예의 불휘발성 반도체 메모리는 매트릭스 형상으로 배열된 복수의 메모리 셀을 갖고 있다. 각 메모리 셀의 단면을 도 19에 도시한다. 본 변형예에 따른 메모리 셀은, 도 17에 도시하는 제3 실시예에 따른 메모리 셀에서, 제어 전극으로서 TaN으로 이루어지는 제어 전극(10a)을 이용함과 함께, 이 제어 전극(10a)과 전하 블록막(8) 사이에, 최표면이 개질된 전하 블록막(8c)을 형성한 구성으로 되어 있다. 즉, 채널 영역(3) 상에, SiO2로 이루어지는 터널 절연막(6), SiN으로 이루어지는 전하 축적막(7), LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8), 전하 블록막(8c), 및 TaN으로 이루어지는 제어 전극(10a)이 이 순서로 적층된 게이트(5H)를 구비하고 있다.
이 전하 블록막(8c)은, 이하와 같이 형성된다. LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8) 상에, 막 두께가 4㎚인 HfO2막을 성막하고, 그 위에 Cr 금속을 스퍼터에 의해 성막하였다. CF4 내에서 열 처리를 행함으로써, Cr 및 F가 HfO2막의 상부 2㎚로 확산된 전하 블록막(8c)이 형성되었다. Cr의 양은, 면밀 도로 대략 1.5×1013cm-2이며, F의 양은, 면밀도로 1.0×1013cm-2이었다. Cr의 양이 적으므로, HfO2막은 금속화하지 않는다. 이 때, 전하 블록막(8)과 제어 전극(10a)의 계면에서, 전하 블록막(8)의 갭 내부에 계면 상태를 인공적으로 분포시킨 구조가 완성된다. 본 변형예에서 개시한 물질의 조합에 의해, 이 계면 상태의 에너지 위치는 진공 준위로부터 5.6eV이었다. 따라서, 제어 전극(10a)의 실효 일함수를 5.6eV의 설계값으로 고정할 수 있다. 본 변형예에서는, 이 박막(8c)을, 제1 실시예의 제2 변형예와 마찬가지로 계면 제어 산화막이라고 한다. 본 변형예에서는, 제3 실시예와 완전히 동일하게, 오기입이 전혀 발생하지 않고, 그 결과, 소거 속도를 고속화할 수 있었다.
제3 실시예와 비교하면, 계면 제어 산화막(8c)은 전하 블록막으로 간주할 수 있으며, 제어 전극으로서, 일함수가 결코 크지 않은 TaN을 이용하고 있게 된다. 즉, 전하 블록막과 제어 전극의 계면을 개질하는 것만으로, 제어 전극으로서 종래 사용되고 있는 TaN이라고 하는 금속의 일함수를, 깊은 실효 일함수를 가진 제어 전극으로 변화시킬 수 있게 된다.
이상 설명한 바와 같이, 본 변형예에 따르면, 고속 기입 및 고속 소거가 가능하게 된다.
제3 실시예 및 그 변형예에서는, F의 첨가에 성막 시에 CF4 가스를 이용하였지만, PF4 가스, F2 가스, 플라즈마 F 등을 이용하는 것도 가능하다. 또한, 기판이나 측벽, 게이트 전극에 F를, 예를 들면, 동시 스퍼터나 이온 주입 등을 이용하여 미리 도입하고, 열 공정을 거침으로써 계면 제어막 또는 계면 제어 산화막에 도입하는 것도 가능하다. 제3 실시예의 제1 또는 제2 변형예에서는, 계면 제어막 또는 계면 제어 산화막 내에는 갭 상태가 있고, 그 안에 전자를 받아들이는 것이 가능하게 되어 있다. 이 갭 내의 상태에 전자를 이동시킴으로써 에너지가 안정화되므로, F는 계면 제어막이나, 금속이 첨가된 HfO2 박막 부분에 안정적으로 첨가하는 것이 가능하게 된다.
<제4 실시예>
다음으로, 본 발명의 제4 실시예에 따른 불휘발성 반도체 메모리를, 도 20을 참조하여 설명한다. 본 실시예의 불휘발성 반도체 메모리는 매트릭스 형상으로 배열된 복수의 메모리 셀을 갖고 있다. 각 메모리 셀의 단면을 도 20에 도시한다. 본 실시예에 따른 메모리 셀은, 도 1에 도시하는 제1 실시예에 따른 메모리 셀과, 제어 전극을 제외하고 완전히 동등한 구성을 갖고 있다. 즉, 본 실시예에 따른 메모리 셀은, 도 20에 도시하는 바와 같이, p형 실리콘 기판(1)에 n형의 소스 영역(2a)과, n형 드레인 영역(2b)이 이격하여 형성되어 있다. 소스 영역(2a)과 드레인 영역(2b) 사이의 실리콘 기판의 영역이 전류 통로인 채널 영역(3)으로 된다. 이 채널 영역(3) 상에, 메모리 동작을 제어하는 게이트(5I)가 설치되어 있다. 게이트(5I)는, 채널 영역(3) 상에 터널 절연막(6), 전하 축적층막(7), 전하 블록막(8), 제어 전극(10d)의 순으로 적층된 적층 구조를 갖고 있다. 이 게이트(5I)의 에너지 밴드 구조를 도 2에 도시한다.
본 실시예에 따른 제어 전극(10d)으로서는 일함수가 충분히 크지만, 지나치게 크지 않은 것이 적합하다. 즉, 5.3eV~5.9eV 정도가 최적이다. 본 실시예에서는, 제어 전극(10c)으로서, Mn과 H가 첨가된 HfO2로 이루어지는 금속 박막을 이용하였다. 이 금속 박막의 성막은 금속 Mn 타겟과 HfO2 타겟의 2개의 타겟을 이용한 동시 스퍼터를, Ar과 H2의 혼합 가스 중에서 행하였다. 이 때, Mn 타겟에의 주입 전력을 변화시킴으로써, 최적인 일함수가 얻어지도록 조정하였다. 본 실시예에서는, Mn의 양은, 면밀도로 대략 2.0×1014cm-2이며, H의 농도는, 면밀도로 1.5×1014cm-2이었다.
제어 전극에 TaN막을 이용한 제1 실시예의 비교예는, 제1 실시예와 비교하면, 소거 속도가 현저하게 떨어져 있었다. 이것은, 이미 설명한 바와 같이, TaN으로 이루어지는 제어 전극과, LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막 사이의 전자 장벽이 낮기 때문에, 소거 시에, 전자가 오기입되기 때문이다.
이것에 대하여, 제4 실시예와 같이, Mn 및 H가 첨가된 HfO2로 이루어지는 금속 박막을 제어 전극(10d)에 이용하면, LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막 사이의 전자 장벽이 매우 크기 때문에, 오기입이 전혀 발생하지 않고, 그 결과, 소거 속도를 고속화할 수 있었다. 이 소거 속도는, H의 양에 의존하고 있으며, H의 양을 줄여 가면, 점차로 소거 속도가 고속화하여, 포화한다. 그리고, H의 양을 지나치게 줄이면, 이번에는, 홀에 대한 장벽이 지나치게 낮아지기 때문 에, 기입 속도가 느려지는 것을 알 수 있었다. 즉, 최적의 H의 양이 존재하고, 그것은, 도프한 Mn의 양의 대략 75% 정도이었다.
<제1 변형예>
다음으로, 제4 실시예의 제1 변형예에 따른 불휘발성 반도체 메모리를, 도 21을 참조하여 설명한다. 본 변형예의 불휘발성 반도체 메모리는 매트릭스 형상으로 배열된 복수의 메모리 셀을 갖고 있다. 각 메모리 셀의 단면을 도 21에 도시한다. 본 변형예에 따른 메모리 셀은, 도 20에 도시하는 제4 실시예에 따른 메모리 셀에서, 제어 전극으로서 TaN으로 이루어지는 제어 전극(10a)을 이용함과 함께, 이 제어 전극(10a)과 전하 블록막(8) 사이에 계면 제어막(9c)을 형성한 구성으로 되어 있다. 이 계면 제어막(9c)은, Mn 및 H가 첨가된 HfO2로 이루어지는 금속 박막이다. 즉, 채널 영역(3) 상에, SiO2로 이루어지는 터널 절연막(6), SiN으로 이루어지는 전하 축적막(7), LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8), Mn 및 H가 첨가된 HfO2로 이루어지는 계면 제어막(9c), 및 TaN으로 이루어지는 제어 전극(10a)이 이 순서로 적층된 게이트(5J)를 구비하고 있다.
계면 제어막(9b)의 형성은 이하와 같이 행하여진다. LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8) 상에 Mn과 H가 첨가된 막 두께 5㎚의 HfO2로 이루어지는 박막(9b)을 형성한다. 그 후 TaN으로 이루어지는 제어 전극(10a)을 형성하였다. Mn의 양 및 H의 양은, 제4 실시예와 등량으로 하였다. 즉, Mn의 양은, 면밀도로 대략 2.0×1014cm-2이며, H의 양은, 면밀도로 1.5×1014cm-2이다. 이 때, 제4 실시예와 완전히 동일하게, 오기입이 전혀 발생하지 않고, 그 결과, 소거 속도를 고속화할 수 있었다. 이 금속 박막(9c)은, LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8)과 TaN으로 이루어지는 제어 전극(10a)의 계면에, 진공 준위로부터 5.6eV의 위치에 큰 계면 상태를 유기하고 있고, 그 계면 상태에 페르미 준위가 고정된다. 그 결과, 제1 실시예의 비교예와 달리, TaN 전극을 이용하고 있음에도 불구하고, 오기입이 전혀 발생하지 않는다. 제4 실시예와 비교하면, 본 변형예에서는, 제어 전극에 종래부터 이용되고 있는 TaN 등을 사용할 수 있게 된다. 이 점이, 계면 상태를 사용한 본 변형예의 메리트이다.
이상 설명한 바와 같이, 본 변형예에 따르면, 고속 기입 및 고속 소거가 가능하게 된다.
<제2 변형예>
다음으로, 제4 실시예의 제2 변형예에 따른 불휘발성 반도체 메모리를, 도 22를 참조하여 설명한다. 본 변형예의 불휘발성 반도체 메모리는 매트릭스 형상으로 배열된 복수의 메모리 셀을 갖고 있다. 각 메모리 셀의 단면을 도 22에 도시한다. 본 변형예에 따른 메모리 셀은, 도 20에 도시하는 제4 실시예에 따른 메모리 셀에서, 제어 전극으로서 TaN으로 이루어지는 제어 전극(10a)을 이용함과 함께, 이 제어 전극(10a)과 전하 블록막(8) 사이에, 최표면이 개질된 전하 블록막(8d)을 형성한 구성으로 되어 있다. 즉, 채널 영역(3) 상에, SiO2로 이루어지는 터널 절연 막(6), SiN으로 이루어지는 전하 축적막(7), LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8), 전하 블록막(8d), 및 TaN으로 이루어지는 제어 전극(10a)이 이 순서로 적층된 게이트(5K)를 구비하고 있다.
이 전하 블록막(8d)은, 이하와 같이 형성된다. LaAlO3, HfO2, 혹은 HfSiON으로 이루어지는 전하 블록막(8) 상에, 막 두께가 4㎚인 HfO2막을 성막하고, 그 위에 Mn 금속을 스퍼터에 의해 성막하였다. H 플라즈마 중에서 저온 처리를 행함으로써, Mn 및 H가 HfO2막의 상부 2㎚로 확산된 전하 블록막(8d)이 형성되었다. Mn의 양은, 면밀도로 대략 2×1013cm-2이며, F의 양은, 면밀도로 1.5×1013cm-2이었다. Mn의 양이 적으므로, HfO2막은 금속화하지 않는다. 이 때, 전하 블록막(8)과 제어 전극(10a)의 계면에서, 전하 블록막(8)의 갭 내부에 계면 상태를 인공적으로 분포시킨 구조가 완성된다. 본 변형예에서 개시한 물질의 조합에 의해, 이 계면 상태의 에너지 위치는 진공 준위로부터 5.6eV이었다. 따라서, 제어 전극(10a)의 실효 일함수를 5.6eV의 설계값으로 고정할 수 있다. 본 변형예에서는, 이 박막(8d)을, 제1 실시예의 제2 변형예와 마찬가지로 계면 제어 산화막이라고 한다. 본 변형예에서는, 제4 실시예와 완전히 동일하게, 오기입이 전혀 발생하지 않고, 그 결과, 소거 속도를 고속화할 수 있었다.
제4 실시예와 비교하면, 계면 제어 산화막(8d)은 전하 블록막으로 간주할 수 있으며, 제어 전극으로서, 일함수가 결코 크지 않은 TaN을 이용하고 있게 된다. 즉, 전하 블록막과 제어 전극의 계면을 개질하는 것만으로, 제어 전극으로서 종래 사용되고 있는 TaN이라고 하는 금속의 일함수를, 깊은 실효 일함수를 가진 제어 전극으로 변화시킬 수 있게 된다.
이상 설명한 바와 같이, 본 변형예에 따르면, 고속 기입 및 고속 소거가 가능하게 된다.
제4 실시예 및 그 변형예에서는, H의 첨가에 성막 시에 H2 가스나 H 플라즈마를 이용하면 된다. 또한, 기판이나 측벽, 게이트 전극에 H를, 예를 들면, 미리 도입하고, 열 공정을 거침으로써 계면 제어막 또는 계면 제어 산화막에 도입하는 것도 가능하다. 제4 실시예의 제1 또는 제2 변형예에서는, 계면 제어막 또는 계면 제어 산화막 내에는 갭 상태가 있고, 그 안에 전자를 받아들이는 것이 가능하게 되어 있다. 이 갭 내의 상태에 전자를 이동시킴으로써 에너지가 안정화되므로, H는 계면 제어막이나, 금속이 첨가된 HfO2 박막 부분에 안정적으로 첨가하는 것이 가능하게 된다.
상기 제1 내지 제4 실시예 및 그 변형예에서는, 이하의 이점이 있다.
(1) 기입을 행하는 경우에는, 높은 플러스 전압을 제어 전극에 걸게 된다. 제1 내지 제4 실시예 및 그 변형예 중 어느 하나에서 설명한 재료 및 구성을 이용하면, 전하 블록막과 제어 전극 사이에서, 충분히 큰 홀 장벽이 얻어지므로, 잘못하여 홀이 전극 측으로부터 기입되는 일은 없다. 따라서, 고속 기입이 가능하게 된다.
(2) 소거에서는, 절대값이 큰 마이너스 전압을 제어 전극에 걸게 된다. 제1 내지 제4 실시예 및 그 변형예 중 어느 하나에서 설명한 재료 및 구성을 이용하면, 전하 블록막과 제어 전극 사이에서, 충분히 큰 전자 장벽이 얻어지므로, 잘못하여 전자가 제어 전극 측으로부터 기입되는 일은 없다. 따라서, 고속 소거가 가능하게 된다.
또한, 상기 실시 형태 및 실시예 및 그 변형예에서는, 실리콘 기판 상에 형성한 메모리 셀 구조를 갖는 예에 대하여 설명하였지만, 이것의 구조에 한정되는 것은 아니다. 실리콘 기판 이외의 기판, 예를 들면 글래스 기판 상에 실리콘층을 형성하고, 이 실리콘층 상에 상기 실시 형태 및 실시예 및 그 변형예 중 어느 하나의 메모리 셀 구조를 형성하는 것도 가능하다. 이 구조를 이용함으로써 액정 표시 소자 등의 표시 소자의 제어 구동 회로 내에 불휘발성 반도체 메모리로서 형성할 수도 있다. 글래스 기판 이외에도, 세라믹스 기판 등의 성형 시의 프로세스 온도에 견딜 수 있는 기판, 및 프로세스 시에 불필요한 가스를 발생시키지 않는 기판이면 이용할 수 있다.
상기 실시 형태 및 실시예 및 그 변형예 중 어느 하나의 불휘발성 반도체 메모리는, 거치형 및 휴대형의 전자 기기(예를 들면, 퍼스널 컴퓨터, 전화기, PDA, 텔레비전, 내비게이션 시스템, 녹음 재생 기기 등)에 탑재하여, 데이터나 어플리케이션 소프트웨어, 또는 프로그램을 기억시키는 메모리로서 이용할 수 있다.
또한, 촬상 기기(예를 들면, 디지털 스틸 카메라, 디지털 비디오 카메라)에서의 화상 데이터 및 음성을 축적시킬 수 있다. 또한, 기타, 인터넷이나 LAN 네트 워크 등의 네트워크를 통하여 통신을 행하는 가전 기기나 복합형 프린터 FAX 장치 등에 탑재되는 메모리나 하드디스크 드라이브(HDD) 대신에 그 기능을 대행하는 것도 용이하게 실현할 수 있다.
이와 같이, 종래의 기기에서의 메모리나 HDD와 마찬가지로 데이터 축적, 일시 보존에 매우 유용하다. 또한, 전자 부품의 회로에서는, 시스템 LSI의 내부 메모리나 캐시 메모리로서, 혹은 전자 회로의 일부로서 불휘발성 메모리를 사용하는 메모리 혼재형의 시스템에 탑재할 수 있다. 보다 고도로는, 시스템(회로의 기능 등)을 필요에 따라서 재기입하게 되는 재기입 가능한 시스템 LSI의 메모리로서 이용할 수도 있다.
또한, 전술한 실시 형태 및 실시예 및 그 변형예에서는, MONOS(Metal-0xide-Nitride-0xide-Silicon)형 플래시 메모리를 예로 들어 설명하였지만, FG(Floating Gate)형 플래시 메모리에도 본 발명을 적용할 수 있다. 또한, MONOS형 플래시 메모리 혹은 FG(Floating Gate)형 플래시 메모리를 집적화시킨 메모리 회로, 및 로직 회로가 동일 칩 상에 혼재되는 시스템 LSI 등에 대해서도 본 발명을 용이하게 적용할 수 있다.
도 1은 일 실시 형태 및 제1 실시예에 따른 불휘발성 반도체 메모리의 메모리 셀을 도시하는 단면도.
도 2는 도 1에 도시하는 메모리 셀의 에너지 밴드 구조를 도시하는 모식도.
도 3은 일 실시 형태에 따른 불휘발성 반도체 메모리의 기입 효율 및 소거 효율의 실효 일함수 의존성을 나타내는 특성도.
도 4는 전하 블록막의 미드갭이 실효 일함수의 최적 위치인 것을 설명하기 위한 에너지 밴드도.
도 5는 절연체와 금속의 계면에의 계면 상태의 삽입 효과를 설명하는 도면.
도 6은 HfO2에 높은 가수 물질 Mo, N을 첨가하였을 때의 갭 내에 발생하는 준위에 대하여 설명하기 위한 도면.
도 7은 HfO2에 높은 가수 물질 N, F를 첨가하였을 때의 갭 내에 발생하는 준위에 대하여 설명하기 위한 도면.
도 8은 HfO2에 높은 가수 물질 V, F를 첨가하였을 때의 갭 내에 발생하는 준위에 대하여 설명하기 위한 도면.
도 9는 HfO2에, 3d 전자를 가진 높은 가수 물질을 첨가하였을 때의 갭 내에 발생하는 준위에 대하여 설명하기 위한 도면.
도 10은 HfO2에, 4d 전자를 가진 높은 가수 물질을 첨가하였을 때의 갭 내에 발생하는 준위에 대하여 설명하기 위한 도면.
도 11은 HfO2에, 5d 전자를 가진 높은 가수 물질을 첨가하였을 때의 갭 내에 발생하는 준위에 대하여 설명하기 위한 도면.
도 12는 제1 실시예의 제1 변형예에 따른 메모리 셀을 도시하는 단면도.
도 13은 제1 실시예의 제2 변형예에 따른 메모리 셀을 도시하는 단면도.
도 14는 제2 실시예에 따른 메모리 셀을 도시하는 단면도.
도 15는 제2 실시예의 제1 변형예에 따른 메모리 셀을 도시하는 단면도.
도 16은 제2 실시예의 제2 변형예에 따른 메모리 셀을 도시하는 단면도.
도 17은 제3 실시예에 따른 메모리 셀을 도시하는 단면도.
도 18은 제3 실시예의 제1 변형예에 따른 메모리 셀을 도시하는 단면도.
도 19는 제3 실시예의 제2 변형예에 따른 메모리 셀을 도시하는 단면도.
도 20은 제4 실시예에 따른 메모리 셀을 도시하는 단면도.
도 21은 제4 실시예의 제1 변형예에 따른 메모리 셀을 도시하는 단면도.
도 22는 제4 실시예의 제2 변형예에 따른 메모리 셀을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2a : 소스 영역
2b : 드레인 영역
3 : 채널 영역
5 : 게이트
5A~5K : 게이트
6 : 터널 절연막
7 : 전하 축적막
8 : 전하 블록막
8a : 전하 블록막(계면 제어 산화막)
8b : 전하 블록막(계면 제어 산화막)
8c : 전하 블록막(계면 제어 산화막)
8d : 전하 블록막(계면 제어 산화막)
9 : 계면 제어막
9a : 계면 제어막
9b : 계면 제어막
9c : 계면 제어막
10 : 제어 전극
10a : 제어 전극
10b : 제어 전극
10c : 제어 전극
10d : 제어 전극

Claims (14)

  1. 반도체 기판과;
    상기 반도체 기판에 이격하여 형성된 소스 영역 및 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이의 채널 영역으로 되는 반도체 기판 상에 형성된 터널 절연막과,
    상기 터널 절연막 상에 형성된 전하 축적막과,
    상기 전하 축적막 상에 형성된 전하 블록막과,
    상기 전하 블록막 상에 형성된 제어 전극을 갖는 메모리 셀을 구비하고,
    상기 제어 전극은, V, Cr, Mn, 및 Tc로 이루어지는 제1 그룹으로부터 선택되는 적어도 1개의 원소가 첨가됨과 함께 F, H 및 Ta로 이루어지는 제2 그룹으로부터 선택되는 적어도 1개의 원소가 첨가된 Hf 산화막 또는 Zr 산화막을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 반도체 기판과;
    상기 반도체 기판에 이격하여 형성된 소스 영역 및 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이의 채널 영역으로 되는 반도체 기판 상에 형성된 터널 절연막과,
    상기 터널 절연막 상에 형성된 전하 축적막과,
    상기 전하 축적막 상에 형성된 전하 블록막과,
    상기 전하 블록막 상에 형성된 산화막과,
    상기 산화막 상에 형성된 제어 전극을 갖는 메모리 셀을 구비하고,
    상기 산화막은, V, Cr, Mn, 및 Tc로 이루어지는 제1 그룹으로부터 선택되는 적어도 1개의 원소가 첨가됨과 함께 F, H 및 Ta로 이루어지는 제2 그룹으로부터 선택되는 적어도 1개의 원소가 첨가된 Hf 산화막 또는 Zr 산화막을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 그룹으로부터 선택되어 첨가된 원소의 면밀도는, 1×1014cm-2 이상, 8×1014cm-2 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제2항에 있어서,
    상기 제1 그룹으로부터 선택되어 첨가된 원소의 면밀도는, 6×1012cm-2 이상, 1×1014cm-2 미만인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 Hf 산화막 또는 Zr 산화막은, 상기 제1 그룹으로부터 선택된 원소 A의 첨가량[A]에 대하여, 상기 제2 그룹으로부터 선택된 원소 B의 첨가량[B]이,
    0.08×[A]<[B]<[A]×(8-M)을 충족시키고,
    M은, 원소 A의 최외피 전자수이며,
    원소 A가 V일 때 M=5,
    원소 A가 Cr일 때 M=6,
    원소 A가 Mn일 때 M=7,
    원소 A가 Tc일 때 M=7
    인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 산화막이 상기 Hf 산화막을 포함할 때, 상기 제1 그룹으로부터 선택되어 첨가되는 원소 및 상기 제2 그룹으로부터 선택되어 첨가되는 Ta는 상기 Hf 산화막의 Hf로 치환되고, 상기 제2 그룹으로부터 선택되어 첨가되는 F 혹은 H로부터 선택되는 원소는 상기 Hf 산화막의 산소로 치환되고,
    상기 산화막이 상기 Zr 산화막을 포함할 때, 상기 제1 그룹으로부터 선택되어 첨가되는 원소 및 상기 제2 그룹으로부터 선택되어 첨가되는 Ta는 상기 Zr 산화막의 Zr로 치환되고, 상기 제2 그룹으로부터 선택되어 첨가되는 F 혹은 H로부터 선택되는 원소는 상기 Zr 산화막의 산소로 치환되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 반도체 기판과;
    상기 반도체 기판에 이격하여 형성된 소스 영역 및 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이의 채널 영역으로 되는 반도체 기판 상에 형성된 터널 절연막과,
    상기 터널 절연막 상에 형성된 전하 축적막과,
    상기 전하 축적막 상에 형성된 전하 블록막과,
    상기 전하 블록막 상에 형성된 제어 전극을 갖는 메모리 셀을 구비하고,
    상기 제어 전극은, Nb, Mo, W, 및 Re로 이루어지는 제1 그룹으로부터 선택되는 적어도 1개의 원소가 첨가됨과 함께 N, C, B, Mg, Ca, Sr, Ba, Al, Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu로 이루어지는 제2 그룹으로부터 선택되는 적어도 1개의 원소가 첨가된 Hf 산화막 또는 Zr 산화막을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 반도체 기판과;
    상기 반도체 기판에 이격하여 형성된 소스 영역 및 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이의 채널 영역으로 되는 반도체 기판 상에 형성된 터널 절연막과,
    상기 터널 절연막 상에 형성된 전하 축적막과,
    상기 전하 축적막 상에 형성된 전하 블록막과,
    상기 전하 블록막 상에 형성된 산화막과,
    상기 산화막 상에 형성된 제어 전극을 갖는 메모리 셀을 구비하고,
    상기 산화막은, Nb, Mo, W, 및 Re로 이루어지는 제1 그룹으로부터 선택되는 적어도 1개의 원소가 첨가됨과 함께 N, C, B, Mg, Ca, Sr, Ba, Al, Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu로 이루어지는 제2 그룹으로부터 선택되는 적어도 1개의 원소가 첨가된 Hf 산화막 또는 Zr 산화막을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제7항 또는 제8항에 있어서,
    상기 제1 그룹으로부터 선택되어 첨가된 원소의 면밀도는, 1×1014cm-2 이상, 8×1014cm-2 이하인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제8항에 있어서,
    상기 제1 그룹으로부터 선택되어 첨가된 원소의 면밀도는, 6×1012cm-2 이상, 1×1014cm-2 미만인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제7항에 있어서,
    상기 Hf 산화막 또는 Zr 산화막은, 상기 제1 그룹으로부터 선택된 원소 α의 첨가량[α]에 대하여, 상기 제2 그룹으로부터 선택된 원소 β의 첨가량[β]이,
    0.08×[α]<[β]×K<[α]×(L-4)를 충족시키고,
    여기서, L은 원소 α의 최외피 전자수이고,
    원소 α가 Nb일 때, L=5,
    원소 α가 Mo일 때 L=6,
    원소 α가 W일 때 L=6,
    원소 α가 Re일 때 L=7이며,
    K는 첨가된 원소 β가 수취할 수 있는 전자의 수이고,
    원소 β가 N일 때, K=1
    원소 β가 C일 때, K=2
    원소 β가 B일 때, K=3
    원소 β가 Mg, Ca, Sr, Ba일 때, K=2
    원소 β가 Al, Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 또는 Lu일 때, K=1인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제7항에 있어서,
    상기 산화막이 상기 Hf 산화막을 포함할 때, 상기 제1 그룹으로부터 선택되어 첨가되는 원소 및 상기 제2 그룹의 Mg, Ca, Sr, Ba, Al, Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu로부터 선택되어 첨가되는 원소는 상기 Hf 산화막의 Hf로 치환되고, 상기 제2 그룹의 N, C, B로부터 선택되어 첨가되는 원소는 상기 Hf 산화막의 산소로 치환되며,
    상기 산화막이 상기 Zr 산화막을 포함할 때, 상기 제1 그룹으로부터 선택되어 첨가되는 원소 및 상기 제2 그룹의 Mg, Ca, Sr, Ba, Al, Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu로부터 선택되어 첨가되는 원소는 상기 Zr 산화막의 Zr로 치환되고, 상기 제2 그룹의 N, C, B로부터 선택되어 첨가되는 원소는 상기 Zr 산화막의 산소로 치환되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제1항, 제2항, 제7항 또는 제8항 중 어느 한 항에 있어서,
    상기 전하 블록막이,
    하프니아, 하프늄 실리케이트, 하프늄 알루미네이트, 란탄 하프네이트, 이트륨 하프네이트, 스트론튬 하프네이트, 지르코니아, 지르코늄 실리케이트, 지르코늄 알루미네이트, 란탄 지르코네이트, 이트륨 지르코네이트, 및 스트론튬 지르코네이트 중 어느 하나, 또는 그 질화물로 이루어지는 막, 혹은 그들의 적층막으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제1항, 제2항, 제7항 또는 제8항 중 어느 한 항에 있어서,
    상기 전하 블록막이,
    (La2O3)p(Y2O3)q(Al2O3)r(SiO2)s(여기서 p, q, r, s는 제로나 플러스의 실수) 또 는 그의 질화물로 이루어지는 막, 혹은 그들의 적층막으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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