KR100579844B1 - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

프로그램 속도가 빠르고 리텐션 특성이 우수하며, 제조 공정이 단순하고 로직 소자와 동일하게 스케일링시킬 수 있는 비휘발성 메모리 소자를 제공하기 위해, 본 발명에서는 반도체 기판 상에 터널 산화막을 형성하고, 터널 산화막 상에 터널 산화막보다 에너지 밴드갭이 작은 저장 산화막과, 저장 산화막보다 에너지 밴드갭이 큰 블락 산화막을 순차 형성한다. 이후, 상술한 결과물에 비휘발성 메모리 소자를 제공하기 위한 게이트 전극을 형성한다.
비휘발성 메모리, 터널 산화막, 저장 산화막, 블락 산화막

Description

비휘발성 메모리 소자 및 그 제조방법 {Non volatile memory and fabrication method thereof}
도 1은 종래 플로팅 게이트 소자의 구조를 도시한 단면도이고,
도 2는 종래 SONOS 소자의 구조를 도시한 단면도이며,
도 3은 본 발명의 제4실시예에 따른 비휘발성 메모리 소자의 구조를 도시한 단면도이고,
도 4a 내지 4d는 본 발명의 제1실시예에 대해 각각, 평형상태, 프로그램 동작 시, 리텐션 모드, 소거 동작 시 에너지 밴드 다이아그램을 도시한 것이며,
도 5a 내지 5d는 본 발명의 제2실시예에 대해 각각, 평형상태, 프로그램 동작 시, 리텐션 모드, 소거 동작 시 에너지 밴드 다이아그램을 도시한 것이고,
도 6a 내지 6d는 본 발명의 제3실시예에 대해 각각, 평형상태, 프로그램 동작 시, 리텐션 모드, 소거 동작 시 에너지 밴드 다이아그램을 도시한 것이며,
도 7a 내지 7d는 본 발명의 제4실시예에 대해 각각, 평형상태, 프로그램 동작 시, 리텐션 모드, 소거 동작 시 에너지 밴드 다이아그램을 도시한 것이다.
본 발명은 비휘발성 메모리 소자의 구조에 관한 것으로 더욱 상세하게는 Energy 밴드갭이 큰 산화막을 하층터널 산화막으로 사용하고 그 위에 Trap 밀도가 낮으면서 Energy 밴드갭이 작은 물질을 증착하여 저장 산화막으로 사용하며 그 위에 다시 Energy 밴드갭이 큰 산화막을 증착하여 블락 산화막으로 사용하는 비휘발성 메모리 소자 구조에 관한 것이다.
종래의 대표적인 비휘발성 메모리 소자로는 플로팅 게이트 소자와 소노스( SONOS : silicon ONO(oxide-nitride-oxide) silicon, 이하 SONOS라 칭함) 소자가 있다.
도 1은 종래 플로팅 게이트 소자의 구조를 도시한 단면도이고, 도 2는 종래 SONOS 소자의 구조를 도시한 단면도이다.
먼저, 플로팅 게이트 소자는 도 1에 도시된 바와 같이 P형 실리콘 기판(10)에 소스(11) 및 드레인(12)이 형성되어 있고, 기판(10) 상에는 터널산화막(13), 폴리실리콘 플로팅 게이트(14), 커플링 비를 증가시키기 위한 ONO층(15), 및 컨트롤 게이트(16)가 소정폭으로 순차 적층되어 있는 구조이다.
이러한 플로팅 게이트 소자에서는 프로그래밍 동작 시 주로 핫 캐리어 주입(hot carrier injection) 방식으로 플로팅 게이트(14), 터널산화막(13), ONO층(15) 사이에 형성된 전위우물에 전자를 가두어 문턱전압을 증가시키고, 소거 동작 시 다이렉트 터널링(direct tunneling) 혹은 에프엔 터널링(F-N tunneling) 방식을 사용하여 전위우물에 갇힌 전자를 P형 실리콘 기판으로 빼내어 문턱전압을 감소시킨다.
이러한 플로팅 게이트 소자의 경우 프로그램 속도가 매우 빠르고 리텐션(retention) 특성이 우수하며 넓은 문턱전압 창(Vt window)을 얻을 수 있어 현재 대부분의 상업적인 비휘발성 메모리에 사용되고 있다.
그러나, 이러한 플로팅 게이트 소자는 제조 공정이 매우 복잡한 단점이 있으며, 특히 주변 메모리 셀과의 커플링에 의한 전하 손실이 심해 스케일링(scaling)시키는 데에 한계가 있다.
한편, 또 다른 비휘발성 메모리 소자인 종래 SONOS 소자는 도 2에 도시된 바와 같이, P형 실리콘 기판(20)에 소스(21) 및 드레인(22)이 형성되어 있고, 기판(20) 상에는 터널 산화막, 트랩 질화막, 블락 산화막이 순차 형성된 ONO층(23)이 있고, 그 위에 게이트(24)가 증착되어 있는 구조이다.
이러한 SONOS 소자에서는 프로그래밍 동작 시 주로 다이렉트 터널링 또는 F-N 터널링 방식으로 전자를 ONO(23)층 중의 트랩 질화막 내에 존재하는 트랩 사이트에 트랩시켜 문턱전압을 증가시킨다. 소거 동작 시에도 프로그래밍과 마찬가지로F-N 터널링, 다이렉트 터널링, 트랩 어시스티드(assisted) 터널링 등과 같은 방식으로 전자를 터널링시켜 P형 실리콘 기판으로 빼냄으로써 문턱전압을 감소시킨다.
이러한 SONOS 소자의 경우 로직 소자와 동일하게 스케일링시킬 수 있으며 제조 공정이 간단하고 국부적인 결함이나 우주선(cosmic rays) 등에 대한 면역력이 크다는 점, 등 많은 장점을 가지고 있으나, 반면에 플로팅 게이트 소자와 비교하여 리텐션 특성이 나쁘고 프로그램 속도가 느리며 상대적으로 좁은 문턱전압 창을 가지는 등 해결해야 할 단점들이 많다.
따라서, 플로팅 게이트 소자의 장점과 SONOS 소자의 장점을 모두 갖춘 새로운 형태의 비휘발성 메모리 소자가 절실히 요청되고 있는 실정이다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 종래 플로팅 게이트 소자의 장점과 SONOS 소자의 장점을 모두 갖춘 새로운 형태의 비휘발성 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 프로그램 속도가 빠르고 리텐션 특성이 우수하며, 제조 공정이 단순하고 로직 소자와 동일하게 스케일링시킬 수 있는 비휘발성 메모리 소자를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 반도체 기판 상에 형성된 터널 산화막; 터널 산화막 상에 형성되고 터널 산화막보다 에너지 밴드갭이 작은 저장 산화막; 저장 산화막 상에 형성되고 저장 산화막보다 에너지 밴드갭이 큰 블락 산화막; 및 블락 산화막 상에 형성된 게이트를 포함하는 비휘발성 메모리 소자를 제공한다.
이 때, 터널 산화막의 컨덕션 밴드와 블락 산화막의 컨덕션 밴드가 저장 산화막의 컨덕션 밴드보다 높아서, 터널 산화막과 저장 산화막 사이의 전위장벽과 블락 산화막과 저장 산화막 사이의 전위장벽으로 둘러싸인 전위우물이 형성되어 있다.
프로그래밍 시에는 핫 캐리어 주입(hot carrier injection) 방식에 의해 반 도체 기판으로부터 전자가 반도체 기판과 터널 산화막 사이의 전위장벽을 초과하여 전위우물에 저장되고, 소거 시에는 다이렉트 터널링(direct tunneling) 또는 에프엔 터널링(F-N tunneling) 방식에 의해 전위우물로부터 전자가 터널 산화막을 터널링하여 반도체 기판으로 이동한다.
터널 산화막은 SiO2, Al2O3, Y2O3 중의 어느 하나로 이루어지는 것이 바람직하다.
저장 산화막은 HfO2, ZrO2, BaZrO2, BaTiO3, Ta2 O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd2O3, Pm2 O3, Sm2O3, Eu2O3, Gd2O 3, Tb2O3, Dy2O3, Ho2O3 , Er2O3, Tm2O3, Yb2O3, Lu2O3 중의 어느 하나로 이루어지는 것이 바람직하다.
블락 산화막은 SiO2, Al2O3, Y2O3 중의 어느 하나로 이루어지는 것이 바람직하다.
터널 산화막은 30-150Å의 두께를 가지고, 저장 산화막은 40-500Å의 두께를 가지며, 블락 산화막은 40-200Å의 두께를 가질 수 있다.
또한, 터널 산화막은 반도체 기판 상에 형성된 제1터널 산화막과 제1터널 산화막 상에 형성된 제2터널 산화막의 2층으로 이루어질 수 있고, 제1터널 산화막은 저장 산화막 보다는 크고 제2터널 산화막 보다는 작은 에너지 밴드갭을 가지는 것이 바람직하다.
제1터널 산화막의 두께가 제2터널 산화막보다 더 두꺼운 것이 바람직하다.
제1터널 산화막은 30-150Å의 두께를 가질 수 있고, 제2터널 산화막은 5-40Å의 두께를 가질 수 있다.
제1터널 산화막은 HfO2, ZrO2, BaZrO2, BaTiO3, Ta2 O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd2O3, Pm2 O3, Sm2O3, Eu2O3, Gd2O 3, Tb2O3, Dy2O3, Ho2O3 , Er2O3, Tm2O3, Yb2O3, Lu2O3 중의 어느 하나로 이루어지는 것이 바람직하다.
제2터널 산화막은 SiO2, Al2O3, Y2O3 중의 어느 하나로 이루어지는 것이 바람직하다.
제2터널 산화막과 저장 산화막 사이의 전위장벽이 제1터널 산화막과 제2터널 산화막 사이의 전위장벽보다 더 큰 것이 바람직하다.
이와 같이 터널 산화막이 제1 및 제2터널 산화막으로 이루어진 구조에서는 프로그래밍 시 핫 캐리어 주입(hot carrier injection) 방식에 의해 반도체 기판으로부터 전자가 반도체 기판과 제1터널 산화막 사이의 전위장벽을 초과한 후, 제1터널 산화막과 제2터널 산화막 사이의 전위장벽을 초과 하거나 또는 제2터널 산화막을 터널링하여 전위우물에 저장된다.
소거 시에는 다이렉트 터널링 또는 F-N터널링 방식에 의해 전위우물로부터 전자가 제2터널 산화막 및 제1터널 산화막을 터널링하여 반도체 기판으로 이동한다.
또한, 블락 산화막은 저장 산화막 상에 형성된 제1블락 산화막과 제1블락 산화막 상에 형성된 제2블락 산화막의 2층으로 이루어질 수 있고, 이 때 제2블락 산 화막은 저장 산화막 보다는 크고 제1블락 산화막 보다는 작은 에너지 밴드갭을 가지는 것이 바람직하다.
제2블락 산화막의 두께가 제1블락 산화막보다 더 두꺼운 것이 바람직하다.
제1블락 산화막은 10-50Å의 두께를 가질 수 있고, 제2블락 산화막은 40-200Å의 두께를 가질 수 있다.
제1블락 산화막은 SiO2, Al2O3, Y2O3 중의 어느 하나로 이루어지는 것이 바람직하다.
제2블락 산화막은 HfO2, ZrO2, BaZrO2, BaTiO3, Ta2 O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd2O3, Pm2 O3, Sm2O3, Eu2O3, Gd2O 3, Tb2O3, Dy2O3, Ho2O3 , Er2O3, Tm2O3, Yb2O3, Lu2O3 중의 어느 하나로 이루어지는 것이 바람직하다.
제1블락 산화막과 저장 산화막 사이의 전위장벽이 제1블락 산화막과 제2블락 산화막 사이의 전위장벽보다 더 큰 것이 바람직하다.
한편, 본 발명에 따른 비휘발성 메모리 소자의 제조방법은, 반도체 기판 상에 터널 산화막을 형성하는 단계; 터널 산화막 상에 터널 산화막보다 에너지 밴드갭이 작은 저장 산화막을 형성하는 단계; 저장 산화막 상에 저장 산화막보다 에너지 밴드갭이 큰 블락 산화막을 형성하는 단계; 블락 산화막 상에 게이트를 형성하는 단계; 게이트, 블락 산화막, 저장 산화막, 및 터널 산화막을 선택적으로 식각하여 목적하는 폭으로 만드는 단계를 포함하여 이루어진다.
이 때, 터널 산화막, 저장 산화막, 및 블락 산화막은 확산, 화학기상증착, 금속증착 후 산화처리 중의 어느 하나 또는 둘 이상의 복합적인 방법으로 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 3은 본 발명에 따른 비휘발성 메모리 소자의 구조를 도시한 단면도로서, 반도체 기판(100)에 소스(110) 및 드레인(120)이 형성되어 있고, 반도체 기판(100) 상에는 게이트 절연막(200) 및 게이트(300)가 소정폭으로 순차 형성되어 있다.
이 때 게이트 절연막(200)은 크게 터널 산화막(220), 저장 산화막(240), 및 블락 산화막(260)의 3층 구조로 이루어져 있고, 이 때 터널 산화막(220)은 제1터널 산화막(221) 및 제2터널 산화막(222)의 2층 구조로 이루어질 수 있고, 블락 산화막(260) 역시 제1블락 산화막(261) 및 제2블락 산화막(262)으로 이루어질 수 있다.
따라서, 게이트 절연막(200)은 최소 3층 구조로 형성될 수도 있고, 터널 산화막(220) 과 블락 산화막(260) 중의 어느 하나만 2층으로 형성되어 전체로는 총 4층 구조로 형성될 수도 있으며, 또한 터널 산화막(220) 및 블락 산화막(260) 모두가 각각 2층으로 형성되어 전체로는 총 5층 구조로 형성될 수도 있다.
터널 산화막(220) 상에 형성된 저장 산화막(240)은 터널 산화막(220)보다 에너지 밴드갭이 작고, 저장 산화막(240) 상에 형성된 블락 산화막(260)은 저장 산화막(240)보다 에너지 밴드갭이 크다.
이와 같이 터널 산화막, 저장 산화막, 및 블락 산화막 사이의 에너지 밴드갭 관계를 만족시키기 위해 각 산화막으로 사용할 수 있는 재료를 열거하면 다음과 같 다.
터널 산화막(220)으로는 SiO2, Al2O3, Y2O3 중의 어느 하나를 사용할 수 있고, 이러한 터널 산화막(220) 위에는 유전율이 크고 트랩 밀도가 작으면서 에너지 밴드 갭이 작은 산화막을 사용하는데, 이러한 조건을 만족시키는 저장 산화막(240)으로는 HfO2, ZrO2, BaZrO2, BaTiO3, Ta2O5 , CaO, SrO, BaO, La2O3, Ce2O3, Pr2O 3, Nd2O3, Pm2O3, Sm2O3, Eu2O3, Gd2 O3, Tb2O3, Dy2O3, Ho2O 3, Er2O3, Tm2O3, Yb2O3 , Lu2O3 중의 어느 하나를 사용할 수 있다.
저장 산화막(240) 위에는 블락 산화막(260) 형성을 위해, 다시 터널 산화막(220)처럼 에너지 밴드 갭이 큰SiO2, Al2O3, Y2O 3 중의 어느 하나를 사용할 수 있다.
만약, 터널 산화막(220)을 제1터널 산화막(221) 및 제2터널 산화막(222)의 2층 구조로 형성한다면, 제1터널 산화막(221)은 저장 산화막(240)보다는 크고 제2터널 산화막(222) 보다는 작은 에너지 밴드갭을 가져야 한다.
이러한 조건을 만족시키는 제1터널 산화막(221)으로는 HfO2, ZrO2, BaZrO2 , BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce 2O3, Pr2O3, Nd2O3, Pm2 O3, Sm2O3, Eu2O3, Gd2O 3, Tb2O3, Dy2O3, Ho2O3, Er2 O3, Tm2O3, Yb2O3, Lu2O 3 중의 어느 하나를 사용할 수 있고, 제2터널 산화막(222)으로는 SiO2, Al2O3, Y2O3 중의 어느 하나를 사용할 수 있다.
만약, 블락 산화막(260)을 제1블락 산화막(261) 및 제2블락 산화막(262)의 2 층 구조로 형성한다면, 제2블락 산화막(262)은 저장 산화막(240) 보다는 크고 제1블락 산화막(261) 보다는 작은 에너지 밴드갭을 가져야 한다.
이러한 조건을 만족시키는 제1블락 산화막(261)으로는 SiO2, Al2O3, Y 2O3 중의 어느 하나를 사용할 수 있고, 제2블락 산화막(262)으로는 HfO2, ZrO2, BaZrO 2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce 2O3, Pr2O3, Nd2O3, Pm2 O3, Sm2O3, Eu2O3, Gd2O 3, Tb2O3, Dy2O3, Ho2O3, Er2 O3, Tm2O3, Yb2O3, Lu2O 3 중의 어느 하나를 사용할 수 있다.
도 4a 내지 4d는 본 발명의 제1실시예로서 반도체 기판으로서 p형 실리콘 웨이퍼를 사용하고, 터널 산화막으로 SiO2를 사용하고 저장 산화막으로 Ta2O5 를, 블락 산화막으로 Al2O3를 사용한 경우에 대해 각각, 평형상태, 프로그램 동작 시, 리텐션 모드, 소거 동작 시 에너지 밴드 다이아그램을 도시한 것이다.
먼저, 도 4a에 도시된 바와 같이, 평형상태에서는 터널 산화막으로 사용된 SiO2의 컨덕션 밴드와 저장 산화막으로 사용된 Ta2O5의 컨덕션 밴드의 에너지 준위 차이는 3.2eV가 되고, 블락 산화막으로 사용된 Al2O3의 컨덕션 밴드와 저장 산화막으로 사용된 Ta2O5의 컨덕션 밴드의 에너지 준위 차이는 2.5eV가 되며, 이러한 에너지 밴드 차이에 의해 전위우물이 만들어지게 된다.
도 4b에 도시된 바와 같이, 프로그램 동작 시에는 Ta2O5의 유전율은 23으로 SiO2의 유전율에 비해 5.9배 정도 크며 Al2O3도 유전율이 8.9로 SiO 2에 비해 2.3배 정도 크기 때문에 게이트에 걸어준 대부분의 전압은 SiO2에 다 걸리게 된다. 다시 말해 Ta2O5의 유전율이 매우 크기 때문에 Ta2O5에 의해 발생하는 전압강하는 매우 작아 무시할 수 있다.
핫 캐리어 주입이 가장 잘 일어나는 조건으로 게이트와 드레인에 바이어스를 가하면 P형 기판 표면에 형성된 전자들이 드레인 전계에 의해 가속되어 터널 산화막(SiO2)의 전위장벽(3.5eV) 이상의 에너지를 얻어 전위장벽을 뛰어넘어 블락 산화막과 저장 산화막 그리고 터널 산화막과 저장 산화막 사이에 형성된 전위 우물에 갇히게 되어 문턱전압을 증가시키게 된다.
여기서 전위 우물에 갇힌 전자들 중에서 일부는 저장 산화막내에 존재하는 트랩사이트에 트랩될 수 있으나 트랩밀도가 매우 낮기 때문에 극히 일부분만 트랩사이트에 트랩되며 나머지는 전위우물에 그대로 갇혀 있게 된다. 따라서 문턱전압의 증가는 대부분이 전위우물에 갇힌 전자들에 의한 것이고 트랩사이트에 트랩된 전자에 의해서는 무시할 만한 정도의 문턱전압 증가에만 영향을 미치게 된다.
도 4c를 참조하여 리텐션 모드에 대해 설명한다. 본 발명에서는 프로그래밍 동작 시 핫 캐리어 주입 방식을 사용하기 때문에 터널 산화막(SiO2)의 두께를 증가시키더라도 프로그래밍 특성에는 거의 변화가 없어서 플로팅 게이트 소자와 마찬가지로 터널 산화막의 두께를 두껍게 증착할 수 있다.
저장산화막의 전위우물에 갇힌 전자들에 의해 형성된 내부 전계(Internal Electric Field)에 의해 터널 산화막이나 블락 산화막을 터널링하여 P형 기판이나 게이트로 빠져 나가게 되는데 이러한 터널링은 터널링 길이에 지수함수적으로 반비례하므로 터널 산화막의 두께와 블락 산화막의 두께를 증가시킴으로써 리텐션 특성을 획기적으로 개선시킬 수 있다.
또한 터널 산화막(SiO2)과 저장 산화막(Ta2O5) 사이의 전위 장벽이 3.2eV이고 블락 산화막(Al2O3)과 저장 산화막(Ta2O5) 사이의 전위 장벽이 2.5eV이므로 저장된 전자가 열이나 기타 주위 환경에 의해 에너지를 받더라도 이러한 높은 전위 장벽을 뛰어 넘지 못하며, 따라서 리텐션 특성이 개선되게 된다.
도 4d에 도시된 바와 같이, 소거 시에는 다이렉트 터널링 또는 F-N 터널링 방식으로 전위 우물에 저장된 전자를 터널 산화막을 통해 터널링시켜 P형 기판으로 뽑아내게 된다. 이때 게이트 전극(여기서 N+ 다결정 실리콘 게이트를 사용한다고 가정)의 컨덕션 밴드에 존재하는 전자들이 소거시 걸어주는 마이너스 바이어스에 의해 블락 산화막(Al2O3)를 터널링하여 저장 산화막의 컨덕션 밴드로 주입될 수 있는데 이를 방지하기 위해 블락 산화막의 두께를 터널 산화막보다 훨씬 두껍게 하여 게이트로부터 전자가 저장 산화막의 컨덕션 밴드로 주입되는 것을 막을 수 있다.
다음으로, 도 5a 내지 5d는 본 발명의 제2실시예로서 반도체 기판으로서 p형 실리콘 웨이퍼를 사용하고, 제1터널 산화막으로 Y2O3를 사용하고 제2터널 산화막으로 SiO2를 사용하고 저장 산화막으로 Ta2O5를, 블락 산화막으로 Al 2O3를 사용한 경우 에 대해 각각, 평형상태, 프로그램 동작 시, 리텐션 모드, 소거 동작 시 에너지 밴드 다이아그램을 도시한 것이다.
먼저, 도 5a에 도시된 바와 같이, 평형상태에서는 제2터널 산화막으로 사용된 SiO2의 컨덕션 밴드와 저장 산화막으로 사용된 Ta2O5의 컨덕션 밴드의 에너지 준위 차이는 3.2eV가 되고, 블락 산화막으로 사용된 Al2O3의 컨덕션 밴드와 저장 산화막으로 사용된 Ta2O5의 컨덕션 밴드의 에너지 준위 차이는 2.5eV가 되며, 이러한 에너지 밴드 차이에 의해 전위우물이 만들어지게 된다.
도 5b에 도시된 바와 같이, 프로그램 동작 시에는 Ta2O5의 유전율은 23으로 SiO2의 유전율에 비해 5.9배 정도 크며 Al2O3도 유전율이 8.9로 SiO 2에 비해 2.3배 정도 크며 제1터널 산화막으로 사용하는 Y2O3도 유전율이 17로서 SiO2 의 유전율에 비해 4.4배 정도 크기 때문에 전기적인 산화막 두께를 크게 줄일 수 있으며, 따라서 게이트 전압을 효과적으로 줄일 수 있다.
핫 캐리어 주입이 가장 잘 일어나는 조건으로 게이트와 드레인에 바이어스를 가하면 P형 기판 표면에 형성된 전자들이 드레인 전계에 의해 가속되어 제1터널 산화막(Y2O3)의 전위장벽(2.3eV) 이상의 에너지를 얻어 전위장벽을 뛰어넘어 제1터널 산화막(Y2O3)의 컨덕션 밴드로 주입되며 이렇게 제1터널 산화막의 컨덕션 밴드로 주입된 전자들 중 제1터널 산화막과 제2터널 산화막이 이루는 전위장벽(1.2eV)을 뛰어 넘을 수 있을 정도의 여분의 에너지를 가진 전자들은 제2터널 산화막을 뛰어넘 어 저장 산화막의 전위 우물로 주입되고 그렇지 않은 전자들은 얇게 증착된 제2터널 산화막을 다이렉스 터널링하여 저장 산화막의 전위 우물로 주입된다. 따라서 제1터널 산화막의 전위 장벽이 기존 터널 산화막으로 SiO2만 사용하는 경우보다 1.2eV 정도 낮기 때문에 핫 캐리어 주입 효율을 향상시켜 프로그램 속도를 많이 개선시킬 수 있다.
여기서 전위 우물에 갇힌 전자들 중에서 일부는 저장 산화막내에 존재하는 트랩사이트에 트랩될 수 있으나 트랩밀도가 매우 낮기 때문에 극히 일부분만 트랩사이트에 트랩되며 나머지는 전위우물에 그대로 갇혀 있게 된다. 따라서 문턱전압의 증가는 대부분이 전위우물에 갇힌 전자들에 의한 것이고 트랩사이트에 트랩된 전자에 의해서는 무시할 만한 정도의 문턱전압 증가에만 영향을 미치게 된다.
도 5c를 참조하여 리텐션 모드에 대해 설명한다. 본 발명에서는 프로그래밍 동작 시 핫 캐리어 주입 방식을 사용하기 때문에 제1터널 산화막(Y2O3)의 두께를 증가시키더라도 프로그래밍 특성에는 거의 변화가 없어서 플로팅 게이트 소자와 마찬가지로 제1터널 산화막의 두께를 두껍게 증착할 수 있다.
저장산화막의 전위우물에 갇힌 전자들에 의해 형성된 내부 전계(Internal Electric Field)에 의해 제1터널 산화막과 제2터널 산화막이나 블락 산화막을 터널링하여 P형 기판이나 게이트로 빠져 나가게 되는데 이러한 터널링은 터널링 길이에 지수함수적으로 반비례하므로 터널 산화막의 두께와 블락 산화막의 두께를 증가시킴으로써 리텐션 특성을 획기적으로 개선시킬 수 있다.
여기서 주의할 점은 제2 터널 산화막과 저장 산화막이 형성시키는 전위 장벽의 높이는 제2 터널 산화막과 제1 터널 산화막이 형성시키는 전위 장벽보다 반드시 높아야 한다는 것이다. 왜냐하면 제2 터널 산화막과 저장 산화막이 형성시키는 전위 장벽이 제1 터널 산화막과 제2 터널 산화막이 형성시키는 전위 장벽보다 높아야만 전체 터널링 길이가 제1터널 산화막 두께와 제2 터널 산화막 두께가 더해진 길이가 되어 리텐션 특성을 획기적으로 개선시킬 수 있기 때문이다.
또한 제2터널 산화막(SiO2)과 저장 산화막(Ta2O5) 사이의 전위 장벽이 3.2eV이고 블락 산화막(Al2O3)과 저장 산화막(Ta2O5) 사이의 전위 장벽이 2.5eV이므로 저장된 전자가 열이나 기타 주위 환경에 의해 에너지를 받더라도 이러한 높은 전위 장벽을 뛰어 넘지 못하며, 따라서 리텐션 특성이 개선되게 된다.
도 5d에 도시된 바와 같이, 소거 시에는 다이렉트 터널링 또는 F-N 터널링 방식으로 전위 우물에 저장된 전자를 터널 산화막을 통해 터널링시켜 P형 기판으로 뽑아내게 된다. 이때 게이트 전극(여기서 N+ 다결정 실리콘 게이트를 사용한다고 가정)의 컨덕션 밴드에 존재하는 전자들이 소거시 걸어주는 마이너스 바이어스에 의해 블락 산화막(Al2O3)를 터널링하여 저장 산화막의 컨덕션 밴드로 주입될 수 있는데 이를 방지하기 위해 블락 산화막의 두께를 제1터널 산화막과 제2터널 산화막보다 훨씬 두껍게 하여 게이트로부터 전자가 저장 산화막의 컨덕션 밴드로 주입되는 것을 막을 수 있다.
다음, 도 6a 내지 6d는 본 발명의 제3실시예로서 반도체 기판으로서 p형 실리콘 웨이퍼를 사용하고, 터널 산화막으로 SiO2를 사용하고 저장 산화막으로 Ta2O 5를, 제1블락 산화막으로 SiO2를 사용하고 제2블락 산화막으로 HfO2를 사용한 경우에 대해 각각, 평형상태, 프로그램 동작 시, 리텐션 모드, 소거 동작 시 에너지 밴드 다이아그램을 도시한 것이다.
먼저, 도 6a에 도시된 바와 같이, 평형상태에서는 터널 산화막으로 사용된 SiO2의 컨덕션 밴드와 저장 산화막으로 사용된 Ta2O5의 컨덕션 밴드의 에너지 준위 차이는 3.2eV가 되고, 제1블락 산화막으로 사용된 SiO2의 컨덕션 밴드와 저장 산화막으로 사용된 Ta2O5의 컨덕션 밴드의 에너지 준위 차이 역시 3.2eV가 되며, 이러한 에너지 밴드 차이에 의해 전위우물이 만들어지게 된다.
도 6b에 도시된 바와 같이, 프로그램 동작 시에는 Ta2O5의 유전율은 23으로 SiO2의 유전율에 비해 5.9배 정도 크며 제2블락 산화막으로 사용되는 HfO2도 유전율이 25로 SiO2에 비해 6.4배 정도 크며, 제1블락 산화막의 경우 얇게 증착되기 때문에 게이트에 걸어준 대부분의 전압은 SiO2에 다 걸리게 된다. 다시 말해 저장 산화막으로 사용하는 Ta2O5와 제1블락 산화막으로 사용하는 HfO2의 유전율이 매우 크기 때문에 Ta2O5와 HfO2에 의해 발생하는 전압강하는 매우 작아 무시할 수 있고, 또한 제2 블락산화막으로 사용하는 SiO2는 상대적으로 터널 산화막 보다 얇아서 대부분의 게이트 전압은 터널 산화막인 SiO2에 걸리게 된다.
핫 캐리어 주입이 가장 잘 일어나는 조건으로 게이트와 드레인에 바이어스를 가하면 P형 기판 표면에 형성된 전자들이 드레인 전계에 의해 가속되어 터널 산화막(SiO2)의 전위장벽(3.5eV) 이상의 에너지를 얻어 전위장벽을 뛰어넘어 제1블락 산화막과 저장 산화막 그리고 터널 산화막과 저장 산화막 사이에 형성된 전위 우물에 갇히게 되어 문턱전압을 증가시키게 된다.
여기서 전위 우물에 갇힌 전자들 중에서 일부는 저장 산화막내에 존재하는 트랩사이트에 트랩될 수 있으나 트랩밀도가 매우 낮기 때문에 극히 일부분만 트랩사이트에 트랩되며 나머지는 전위우물에 그대로 갇혀 있게 된다. 따라서 문턱전압의 증가는 대부분이 전위우물에 갇힌 전자들에 의한 것이고 트랩사이트에 트랩된 전자에 의해서는 무시할 만한 정도의 문턱전압 증가에만 영향을 미치게 된다.
도 6c를 참조하여 리텐션 모드에 대해 설명한다. 본 발명에서는 프로그래밍 동작 시 핫 캐리어 주입 방식을 사용하기 때문에 터널 산화막(SiO2)의 두께를 증가시키더라도 프로그래밍 특성에는 거의 변화가 없어서 플로팅 게이트 소자와 마찬가지로 터널 산화막의 두께를 두껍게 증착할 수 있다.
저장산화막의 전위우물에 갇힌 전자들에 의해 형성된 내부 전계(Internal Electric Field)에 의해 터널 산화막이나 제1블락 산화막과 제2블락 산화막을 터널링하여 P형 기판이나 게이트로 빠져 나가게 되는데 이러한 터널링은 터널링 길이에 지수함수적으로 반비례하므로 터널 산화막의 두께와 제2블락 산화막의 두께를 증가시킴으로써 리텐션 특성을 획기적으로 개선시킬 수 있다.
여기서 주의할 점은 제1블락 산화막과 저장 산화막이 형성시키는 전위 장벽의 높이는 제1블락 산화막과 제2블락 산화막이 형성시키는 전위 장벽보다 반드시 높아야 한다는 것이다. 왜냐하면 제1블락 산화막과 저장 산화막이 형성시키는 전위 장벽이 제1블락 산화막과 제2블락 산화막이 형성시키는전위 장벽보다 높아야만 전체 터널링 길이가 제1블락 산화막 두께와 제2 블락 산화막두께가 더해진 길이가 되어 리텐션 특성을 획기적으로 개선시킬 수 있기 때문이다.
본 발명의 제3실시예를 보면 저장 산화막(Ta2O3)과 제1블락 산화막(SiO2 ) 사이의 전위 장벽은 3.2eV이고 제1블락 산화막(SiO2)과 제2블락 산화막(HfO2) 사이의 전위 장벽은 2.0eV로 제1블락 산화막과 저장 산화막 사이의 전위장벽이 1.2eV 정도 높기 때문에 저장된 전자가 블락 산화막을 통해 터널링하여 게이트로 빠져나갈 때 터널링하는 전체 길이는 제1블락 산화막 두께와 제2 블락 산화막 두께를 합한 길이가 되며, 따라서 리텐션 특성이 획기적으로 개선되게 된다.
또한 터널 산화막(SiO2)과 저장 산화막(Ta2O5) 사이의 전위 장벽이 3.2eV이고 제1블락 산화막(SiO2)과 저장 산화막(Ta2O5) 사이의 전위 장벽이 3.2eV이므로 저장된 전자가 열이나 기타 주위 환경에 의해 에너지를 받더라도 이러한 높은 전위 장벽을 뛰어 넘지 못하며, 따라서 리텐션 특성이 개선되게 된다.
도 6d에 도시된 바와 같이, 소거 시에는 다이렉트 터널링 또는 F-N 터널링 방식으로 전위 우물에 저장된 전자를 터널 산화막을 통해 터널링시켜 P형 기판으로 뽑아내게 된다. 이때에도 프로그램의 경우와 마찬가지로 제2 블락 산화막과 저장 산화막의 유전율이 터널 산화막에 비해 매우 크기 때문에 제2 블락 산화막과 저장 산화막에 의한 전압강하는 무시할 수 있으며 제 1블락 산화막은 터널 산화막에 비해 상대적으로 얇기 때문에 대분분의 게이트 전압은 터널 산화막에 인가되게 된다.
이때 게이트 전극(여기서 N+ 다결정 실리콘 게이트를 사용한다고 가정)의 컨덕션 밴드에 존재하는 전자들이 소거시 걸어주는 마이너스 바이어스에 의해 제2블락 산화막(HfO2)를 터널링하여 저장 산화막의 컨덕션 밴드로 주입될 수 있는데 이를 방지하기 위해 제2블락 산화막의 두께를 터널 산화막보다 훨씬 두껍게 하여 게이트로부터 전자가 저장 산화막의 컨덕션 밴드로 주입되는 것을 막을 수 있을 뿐만 아니라 제 2 블락 산화막의 두께를 증가시키더라도 터널 산화막내에 걸리는 전계에 거의 영향을 주지 않으므로 소거 특성에 거의 영향을 주지 않게 된다.
다음, 도 7a 내지 7d는 본 발명의 제4실시예로서 반도체 기판으로서 p형 실리콘 웨이퍼를 사용하고, 제1터널 산화막으로 Y2O3를 사용하고 제2터널 산화막으로 SiO2를 사용하며 저장 산화막으로 Ta2O5를, 제1블락 산화막으로 SiO 2를 사용하고 제2블락 산화막으로 HfO2를 사용한 경우에 대해 각각, 평형상태, 프로그램 동작 시, 리텐션 모드, 소거 동작 시 에너지 밴드 다이아그램을 도시한 것이다.
먼저, 도 7a에 도시된 바와 같이, 평형상태에서는 제2터널 산화막으로 사용 된 SiO2의 컨덕션 밴드와 저장 산화막으로 사용된 Ta2O5의 컨덕션 밴드의 에너지 준위 차이는 3.2eV가 되고, 제1블락 산화막으로 사용된 SiO2의 컨덕션 밴드와 저장 산화막으로 사용된 Ta2O5의 컨덕션 밴드의 에너지 준위 차이 역시 3.2eV가 되며, 이러한 에너지 밴드 차이에 의해 전위우물이 만들어지게 된다.
도 7b에 도시된 바와 같이, 프로그램 동작 시에는 Ta2O5의 유전율은 23으로 SiO2의 유전율에 비해 5.9배 정도 크고, 제1터널 산화막으로 사용하는 Y2O3 도 유전율이 17로서 SiO2의 유전율에 비해 4.4배 정도 크며, 제2블락 산화막으로 사용되는 HfO2도 유전율이 25로 SiO2에 비해 6.4배 정도 크기 때문에, 전기적인 산화막 두께를 크게 줄일 수 있어서 게이트 전압을 효과적으로 줄일 수 있다.
핫 캐리어 주입이 가장 잘 일어나는 조건으로 게이트와 드레인에 바이어스를 가하면 P형 기판 표면에 형성된 전자들이 드레인 전계에 의해 가속되어 제1터널 산화막(Y2O3)의 전위장벽(2.3eV) 이상의 에너지를 얻어 전위장벽을 뛰어넘어 제1터널 산화막(Y2O3)의 컨덕션 밴드로 주입되며 이렇게 제1터널 산화막의 컨덕션 밴드로 주입된 전자들 중 제1터널 산화막과 제2터널 산화막이 이루는 전위장벽(1.2eV)을 뛰어 넘을 수 있을 정도의 여분의 에너지를 가진 전자들은 제2터널 산화막을 뛰어넘어 저장 산화막의 전위 우물로 주입되고 그렇지 않은 전자들은 얇게 증착된 제2터널 산화막을 다이렉스 터널링하여 저장 산화막의 전위 우물로 주입된다. 따라서 제1터널 산화막의 전위 장벽이 기존 터널 산화막으로 SiO2만 사용하는 경우보다 1.2eV 정도 낮기 때문에 핫 캐리어 주입 효율을 향상시켜 프로그램 속도를 많이 개선시킬 수 있다.
여기서 전위 우물에 갇힌 전자들 중에서 일부는 저장 산화막내에 존재하는 트랩사이트에 트랩될 수 있으나 트랩밀도가 매우 낮기 때문에 극히 일부분만 트랩사이트에 트랩되며 나머지는 전위우물에 그대로 갇혀 있게 된다. 따라서 문턱전압의 증가는 대부분이 전위우물에 갇힌 전자들에 의한 것이고 트랩사이트에 트랩된 전자에 의해서는 무시할 만한 정도의 문턱전압 증가에만 영향을 미치게 된다.
도 7c를 참조하여 리텐션 모드에 대해 설명한다. 본 발명에서는 프로그래밍 동작 시 핫 캐리어 주입 방식을 사용하기 때문에 제1터널 산화막(Y2O3)의 두께를 증가시키더라도 프로그래밍 특성에는 거의 변화가 없어서 플로팅 게이트 소자와 마찬가지로 터널 산화막의 두께를 두껍게 증착할 수 있다.
저장산화막의 전위우물에 갇힌 전자들에 의해 형성된 내부 전계(Internal Electric Field)에 의해 제1터널 산화막과 제2터널 산화막이나 제1블락 산화막과 제2블락 산화막을 터널링하여 P형 기판이나 게이트로 빠져 나가게 되는데 이러한 터널링은 터널링 길이에 지수함수적으로 반비례하므로 제1터널 산화막의 두께와 제2블락 산화막의 두께를 증가시킴으로써 리텐션 특성을 획기적으로 개선시킬 수 있다.
여기서 주의할 점은 제1블락 산화막과 저장 산화막이 형성시키는 전위 장벽 의 높이는 제1블락 산화막과 제2블락 산화막이 형성시키는 전위 장벽보다 반드시 높아야 한다는 것이다. 왜냐하면 제1블락 산화막과 저장 산화막이 형성시키는 전위 장벽이 제1블락 산화막과 제2블락 산화막이 형성시키는전위 장벽보다 높아야만 전체 터널링 길이가 제1블락 산화막 두께와 제2 블락 산화막두께가 더해진 길이가 되어 리텐션 특성을 획기적으로 개선시킬 수 있기 때문이다.
마찬가지로, 제2 터널 산화막과 저장 산화막이 형성시키는 전위 장벽의 높이는 제2 터널 산화막과 제1 터널 산화막이 형성시키는 전위 장벽보다 반드시 높아야 한다는 것이다. 왜냐하면 제2 터널 산화막과 저장 산화막이 형성시키는 전위 장벽이 제1 터널 산화막과 제2 터널 산화막이 형성시키는 전위 장벽보다 높아야만 전체 터널링 길이가 제1터널 산화막 두께와 제2 터널 산화막 두께가 더해진 길이가 되어 리텐션 특성을 획기적으로 개선시킬 수 있기 때문이다.
또한 제2터널 산화막(SiO2)과 저장 산화막(Ta2O5) 사이의 전위 장벽이 3.2eV이고 제1 블락 산화막(SiO2)와 저장 산화막(Ta2O5) 사이의 전위 장벽도 3.2eV이므로 저장된 전자가 열이나 기타 주위 환경에 의해 에너지를 받더라도 이러한 높은 전위 장벽을 뛰어 넘지 못하므로 리텐션 특성이 개선되게 된다.
도 7d에 도시된 바와 같이, 소거 시에는 다이렉트 터널링 또는 F-N 터널링 방식으로 전위 우물에 저장된 전자를 터널 산화막을 통해 터널링시켜 P형 기판으로 뽑아내게 된다.
이때 게이트 전극(여기서 N+ 다결정 실리콘 게이트를 사용한다고 가정)의 컨 덕션 밴드에 존재하는 전자들이 소거시 걸어주는 마이너스 바이어스에 의해 제2블락 산화막(HfO2)과 제1블락 산화막(SiO2)을 터널링하여 저장 산화막의 컨덕션 밴드로 주입될 수 있는데 이를 방지하기 위해 제2블락 산화막의 두께를 제1터널 산화막과 제2터널 산화막보다 훨씬 두껍게 하여 게이트로부터 전자가 저장 산화막의 컨덕션 밴드로 주입되는 것을 막을 수 있다.
본 발명에서와 같이 터널 산화막으로 SiO2, Al2O3, Y2O 3와 같이 밴드갭이 큰 산화막을 사용하고 저장 산화막으로 HfO2, ZrO2, BaZrO2, BaTiO3 , Ta2O5, ZrSiO4, La 산화물(Lanthanide Oxides)를 사용하며 블락 산화막으로 SiO2, Al2O3, Y 2O3와 같이 밴드갭이 큰 산화막을 사용하면 저장 산화막내에 종래의 플로팅 게이트와 거의 동일한 수준의 전위 장벽을 만들 수 있어 핫 캐리어 주입 방식으로 프로그램 속도를 개선시킬 수 있고 넓은 문턱전압 창(Vt Window)를 얻을 수 있어 다단계 비트(Multi-Level Bit)을 구현하기가 용이하며 터널 산화막의 두께를 증가시켜 동시에 리텐션 특성도 획기적으로 개선시킬 수 있다. 뿐만 아니라 SONOS 소자 제조 공정처럼 터널 산화막, 저장 산화막, 블락 산화막, 다결정실리콘을 차례로 증착한 다음 한번의 패턴닝/에칭공정으로 통해 본 발명의 비휘발성 메모리 소자를 만들 수 있기 때문에 제조 공정이 매우 간단하여 기존 로직 소자 제조공정에 임베드(Embeded)시키는 것이 용이하며 주변 소자와 커플링에 의한 전하 손실이 없기 때문에 로직 소자와 동일하게 스케일링시킬 수 있다.
본 발명에서는 핫 캐리어 주입 방식으로 저장 산화막 내에 존재하는 전위우물에 전자를 가두는 방식이기 때문에 프로그램 속도가 매우 빠르며 프로그램 속도가 터널 산화막의 두께에 거의 영향을 받지 않는다.
또한, 터널 산화막의 두께를 증가시키더라도 프로그램 속도에 거의 영향을 주지 않기 때문에 터널 산화막 두께를 증가시켜 리텐션 특성을 획기적으로 개선시킬 수 있다.
그리고, 저장 산화막 내에 형성되는 전위우물의 전위 장벽 높이가 플로팅 게이트 소자에서 형성되는 전위우물의 전위 장벽 높이와 거의 비슷하게 형성시킬 수 있기 때문에 외부적 요인(열이나 기타 에너지 요인)에 의해 전위 우물에 갇힌 전자가 에너지를 얻어 전위 장벽을 뛰어넘어 P-형 기판이나 게이트 전극으로 빠져나갈 가능성은 거의 없어 리텐션 특성을 플로팅 게이트 소자 수준으로 개선시킬 수 있다.
또한, SONOS 소자 제조 공정과 동일하게 터널 산화막, 저장 산화막, 블락 산화막, 다결정 실리콘을 차례로 증착한 다음 한번의 패턴닝/에칭공정으로 본 발명의 비휘발성 메모리 소자를 만들 수 있기 때문에 제조 공정이 매우 간단하며 기존 로직 소자 제조공정에 임베드시키기가 매우 용이하다.
그리고, 주변 소자와 커플링에 의한 전하 손실이 발생하지 않기 때문에 로직 소자와 동일하게 스케일링시킬 수 있다.
또한, 터널 산화막을 2층 구조로 형성할 경우, 제1터널 산화막으로 에너지 밴드 갭이 SiO2보다 작은 산화막을 사용함으로써 핫 캐리어 주입 효율을 증가시켜 프로그램 속도를 개선시킬 수 있으며, 또한, 제2 터널 산화막으로 에너지 밴드갭이 큰 산화막을 사용함으로써 저장 산화막에 전위 우물을 깊게 형성시켜 리텐션 특성이 열화되는 것을 막을 수 있다.
그리고, 블락 산화막을 2층 구조로 형성할 경우, 제 1 블락 산화막으로 에너지 밴드갭이 큰 산화막을 얇게 증착하여 저장 산화막과 사이에 높은 전위 장벽을 형성시키고 제 2 블락 산화막으로 유전율이 큰 산화막을 두껍게 증착시킴으로써 프로그래밍이나 소거 시 터널 산화막에 인가되는 전계에는 거의 영향을 주지 않으면서 저장 산화막의 전위우물에 저장된 전자가 게이트로 터널링하거나 게이트에 존재하는 전자가 저장 산화막의 전위우물로 터널링 하는 것을 효과적으로 막을 수 있어 리텐션 특성을 개선시킬 수 있다.
또한, 블락 산화막 및 터널 산화막 모두를 2층 구조로 형성할 경우, 제2블락 산화막과 제1터널 산화막의 유전율이 매우 크기 때문에 두께를 증가시키더라도 전기적인 산화막 두께는 거의 동일하게 유지할 수 있다.

Claims (28)

  1. 반도체 기판 상에 형성된 터널 산화막;
    상기 터널 산화막 상에 형성되고 상기 터널 산화막보다 에너지 밴드갭이 작은 저장 산화막;
    상기 저장 산화막 상에 형성되고 상기 저장 산화막보다 에너지 밴드갭이 큰 블락 산화막; 및
    상기 블락 산화막 상에 형성된 게이트를 포함하며
    상기 터널 산화막의 컨덕션 밴드와 상기 블락 산화막의 컨덕션 밴드가 상기 저장 산화막의 컨덕션 밴드보다 높아서, 상기 터널 산화막과 저장 산화막 사이의 전위장벽과 상기 블락 산화막과 저장 산화막 사이의 전위장벽으로 둘러싸인 전위우물이 형성되어 있는 비휘발성 메모리 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    프로그래밍 시에는 핫 캐리어 주입(hot carrier injection) 방식에 의해 상기 반도체 기판으로부터 전자가 상기 반도체 기판과 터널 산화막 사이의 전위장벽을 초과하여 상기 전위우물에 저장되는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    소거 시에는 다이렉트 터널링(direct tunneling) 또는 에프엔 터널링(F-N tunneling) 방식에 의해 상기 전위우물로부터 전자가 상기 터널 산화막을 터널링하여 상기 반도체 기판으로 이동하는 비휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 터널 산화막은 SiO2, Al2O3, Y2O3 중의 어느 하나인 비휘발성 메모리 소자.
  6. 제 1 항에 있어서,
    상기 저장 산화막은 HfO2, ZrO2, BaZrO2, BaTiO3, Ta 2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd2 O3, Pm2O3, Sm2O3, Eu2O 3, Gd2O3, Tb2O3, Dy2O3 , Ho2O3, Er2O3, Tm2O3, Yb2O3, Lu2O3 중의 어느 하나인 비휘발성 메모리 소자.
  7. 제 1 항에 있어서,
    상기 블락 산화막은 SiO2, Al2O3, Y2O3 중의 어느 하나인 비휘발성 메모리 소자.
  8. 제 1 항에 있어서,
    상기 터널 산화막은 30-150Å의 두께를 가지는 비휘발성 메모리 소자.
  9. 제 1 항에 있어서,
    상기 저장 산화막은 40-500Å의 두께를 가지는 비휘발성 메모리 소자.
  10. 제 1 항에 있어서,
    상기 블락 산화막은 40-200Å의 두께를 가지는 비휘발성 메모리 소자.
  11. 제 1 항에 있어서,
    상기 터널 산화막은 반도체 기판 상에 형성된 제1터널 산화막과 상기 제1터널 산화막 상에 형성된 제2터널 산화막의 2층으로 이루어져 있고, 상기 제1터널 산화막은 상기 저장 산화막 보다는 크고 상기 제2터널 산화막 보다는 작은 에너지 밴드갭을 가지는 비휘발성 메모리 소자.
  12. 제 11 항에 있어서,
    상기 제1터널 산화막의 두께가 상기 제2터널 산화막보다 더 두꺼운 비휘발성 메모리 소자.
  13. 제 11 항에 있어서,
    상기 제1터널 산화막은 30-150Å의 두께를 가지는 비휘발성 메모리 소자.
  14. 제 11 항에 있어서,
    상기 제2터널 산화막은 5-40Å의 두께를 가지는 비휘발성 메모리 소자.
  15. 제 11 항에 있어서,
    상기 제1터널 산화막은 HfO2, ZrO2, BaZrO2, BaTiO3, Ta 2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd2 O3, Pm2O3, Sm2O3, Eu2O 3, Gd2O3, Tb2O3, Dy2O3 , Ho2O3, Er2O3, Tm2O3, Yb2O3, Lu2O3 중의 어느 하나인 비휘발성 메모리 소자.
  16. 제 11 항에 있어서,
    상기 제2터널 산화막은 SiO2, Al2O3, Y2O3 중의 어느 하나인 비휘발성 메모리 소자.
  17. 제 11 항에 있어서,
    상기 제2터널 산화막과 저장 산화막 사이의 전위장벽이 상기 제1터널 산화막과 제2터널 산화막 사이의 전위장벽보다 더 큰 비휘발성 메모리 소자.
  18. 제 11 항에 있어서,
    상기 제2터널 산화막의 컨덕션 밴드와 상기 블락 산화막의 컨덕션 밴드가 상기 저장 산화막의 컨덕션 밴드보다 높아서, 상기 제1터널 산화막과 저장 산화막 사이의 전위장벽과 상기 블락 산화막과 저장 산화막 사이의 전위장벽으로 둘러싸인 전위우물이 형성되어 있는 비휘발성 메모리 소자.
  19. 제 1 항 또는 제 11 항에 있어서,
    상기 블락 산화막은 상기 저장 산화막 상에 형성된 제1블락 산화막과 상기 제1블락 산화막 상에 형성된 제2블락 산화막의 2층으로 이루어져 있고, 상기 제2블락 산화막은 상기 저장 산화막 보다는 크고 상기 제1블락 산화막 보다는 작은 에너지 밴드갭을 가지는 비휘발성 메모리 소자.
  20. 제 19 항에 있어서,
    상기 제2블락 산화막의 두께가 상기 제1블락 산화막보다 더 두꺼운 비휘발성 메모리 소자.
  21. 제 19 항에 있어서,
    상기 제1블락 산화막은 10-50Å의 두께를 가지는 비휘발성 메모리 소자.
  22. 제 19 항에 있어서,
    상기 제2블락 산화막은 40-200Å의 두께를 가지는 비휘발성 메모리 소자.
  23. 제 19 항에 있어서,
    상기 제1블락 산화막은 SiO2, Al2O3, Y2O3 중의 어느 하나인 비휘발성 메모리 소자.
  24. 제 19 항에 있어서,
    상기 제2블락 산화막은 HfO2, ZrO2, BaZrO2, BaTiO3, Ta 2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd2 O3, Pm2O3, Sm2O3, Eu2O 3, Gd2O3, Tb2O3, Dy2O3 , Ho2O3, Er2O3, Tm2O3, Yb2O3, Lu2O3 중의 어느 하나인 비휘발성 메모리 소자.
  25. 제 19 항에 있어서,
    상기 제1블락 산화막과 저장 산화막 사이의 전위장벽이 상기 제1블락 산화막과 제2블락 산화막 사이의 전위장벽보다 더 큰 비휘발성 메모리 소자.
  26. 제 19 항에 있어서,
    상기 터널 산화막의 컨덕션 밴드와 상기 제1블락 산화막의 컨덕션 밴드가 상기 저장 산화막의 컨덕션 밴드보다 높아서, 상기 터널 산화막과 저장 산화막 사이의 전위장벽과 상기 제1블락 산화막과 저장 산화막 사이의 전위장벽으로 둘러싸인 전위우물이 형성되어 있는 비휘발성 메모리 소자.
  27. 반도체 기판 상에 확산, 화학기상증착, 금속증착 후 산화처리 중의 어느 하나 또는 둘 이상의 복합적인 방법으로 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상에 상기 터널 산화막보다 에너지 밴드갭이 작은 저장 산화막을 확산, 화학기상증착, 금속증착 후 산화처리 중의 어느 하나 또는 둘 이상의 복합적인 방법으로 형성하는 단계;
    상기 저장 산화막 상에 상기 저장 산화막보다 에너지 밴드갭이 큰 블락 산화막을 확산, 화학기상증착, 금속증착 후 산화처리 중의 어느 하나 또는 둘 이상의 복합적인 방법으로 형성하는 단계;
    상기 블락 산화막 상에 게이트를 형성하는 단계;
    상기 게이트, 블락 산화막, 저장 산화막, 및 터널 산화막을 선택적으로 식각하여 목적하는 폭으로 만드는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  28. 삭제
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7692196B2 (en) 2006-10-24 2010-04-06 Samsung Electronics Co., Ltd. Memory devices and methods of manufacturing the same
US7973355B2 (en) 2007-07-12 2011-07-05 Samsung Electronics Co., Ltd. Nonvolatile memory devices with multiple layers having band gap relationships among the layers

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100545212B1 (ko) * 2003-12-26 2006-01-24 동부아남반도체 주식회사 적층산화막 구조를 갖는 비휘발성 메모리소자 및 이를이용한 비휘발성 ｓｒａｍ
KR100660840B1 (ko) 2004-10-08 2006-12-26 삼성전자주식회사 다층의 터널링 장벽층을 포함하는 비휘발성 메모리 소자및 그 제조 방법
US7642585B2 (en) * 2005-01-03 2010-01-05 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7473589B2 (en) 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
US8482052B2 (en) 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7709334B2 (en) * 2005-12-09 2010-05-04 Macronix International Co., Ltd. Stacked non-volatile memory device and methods for fabricating the same
US8264028B2 (en) * 2005-01-03 2012-09-11 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7612403B2 (en) * 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
US20060273370A1 (en) * 2005-06-07 2006-12-07 Micron Technology, Inc. NROM flash memory with vertical transistors and surrounding gates
US7636257B2 (en) 2005-06-10 2009-12-22 Macronix International Co., Ltd. Methods of operating p-channel non-volatile memory devices
US7602009B2 (en) * 2005-06-16 2009-10-13 Micron Technology, Inc. Erasable non-volatile memory device using hole trapping in high-K dielectrics
US20070007576A1 (en) * 2005-07-07 2007-01-11 Samsung Electronics Co., Ltd. Multi-bit storageable non-volatile memory device
KR100725172B1 (ko) * 2005-07-07 2007-06-04 삼성전자주식회사 다치형 비휘발성 기억 장치
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7053445B1 (en) 2005-08-02 2006-05-30 Spansion Llc Memory device with barrier layer
US7575978B2 (en) 2005-08-04 2009-08-18 Micron Technology, Inc. Method for making conductive nanoparticle charge storage element
US7989290B2 (en) * 2005-08-04 2011-08-02 Micron Technology, Inc. Methods for forming rhodium-based charge traps and apparatus including rhodium-based charge traps
US7763927B2 (en) 2005-12-15 2010-07-27 Macronix International Co., Ltd. Non-volatile memory device having a nitride-oxide dielectric layer
US7391652B2 (en) * 2006-05-05 2008-06-24 Macronix International Co., Ltd. Method of programming and erasing a p-channel BE-SONOS NAND flash memory
US7907450B2 (en) 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
US7414889B2 (en) * 2006-05-23 2008-08-19 Macronix International Co., Ltd. Structure and method of sub-gate and architectures employing bandgap engineered SONOS devices
US7948799B2 (en) 2006-05-23 2011-05-24 Macronix International Co., Ltd. Structure and method of sub-gate NAND memory with bandgap engineered SONOS devices
TWI300931B (en) * 2006-06-20 2008-09-11 Macronix Int Co Ltd Method of operating non-volatile memory device
US7746694B2 (en) * 2006-07-10 2010-06-29 Macronix International Co., Ltd. Nonvolatile memory array having modified channel region interface
US20080032464A1 (en) * 2006-08-02 2008-02-07 Spansion Llc Memory cell system with nitride charge isolation
US7772068B2 (en) 2006-08-30 2010-08-10 Macronix International Co., Ltd. Method of manufacturing non-volatile memory
KR100807228B1 (ko) * 2006-09-19 2008-02-28 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법
US8330207B2 (en) * 2006-09-26 2012-12-11 Samsung Electronics Co., Ltd. Flash memory device including multilayer tunnel insulator and method of fabricating the same
US20080073690A1 (en) * 2006-09-26 2008-03-27 Sung-Kweon Baek Flash memory device including multilayer tunnel insulator and method of fabricating the same
US7811890B2 (en) 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US8772858B2 (en) 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
KR100890040B1 (ko) * 2006-10-23 2009-03-25 주식회사 하이닉스반도체 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
US7851848B2 (en) 2006-11-01 2010-12-14 Macronix International Co., Ltd. Cylindrical channel charge trapping devices with effectively high coupling ratios
US8101989B2 (en) * 2006-11-20 2012-01-24 Macronix International Co., Ltd. Charge trapping devices with field distribution layer over tunneling barrier
JP4357526B2 (ja) * 2006-12-08 2009-11-04 株式会社東芝 不揮発性半導体メモリ装置およびその製造方法
US7847341B2 (en) 2006-12-20 2010-12-07 Nanosys, Inc. Electron blocking layers for electronic devices
US8686490B2 (en) 2006-12-20 2014-04-01 Sandisk Corporation Electron blocking layers for electronic devices
US20080150009A1 (en) * 2006-12-20 2008-06-26 Nanosys, Inc. Electron Blocking Layers for Electronic Devices
KR101177277B1 (ko) * 2006-12-29 2012-08-24 삼성전자주식회사 금속-부도체 전이 물질을 이용한 비휘발성 메모리 소자
KR20080072461A (ko) * 2007-02-02 2008-08-06 삼성전자주식회사 전하 트랩형 메모리 소자
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8643124B2 (en) 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8614124B2 (en) 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8283261B2 (en) 2007-05-25 2012-10-09 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8063434B1 (en) 2007-05-25 2011-11-22 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US7838923B2 (en) * 2007-08-09 2010-11-23 Macronix International Co., Ltd. Lateral pocket implant charge trapping devices
US20090039414A1 (en) 2007-08-09 2009-02-12 Macronix International Co., Ltd. Charge trapping memory cell with high speed erase
US7816727B2 (en) * 2007-08-27 2010-10-19 Macronix International Co., Ltd. High-κ capped blocking dielectric bandgap engineered SONOS and MONOS
US7848148B2 (en) * 2007-10-18 2010-12-07 Macronix International Co., Ltd. One-transistor cell semiconductor on insulator random access memory
US7643349B2 (en) * 2007-10-18 2010-01-05 Macronix International Co., Ltd. Efficient erase algorithm for SONOS-type NAND flash
KR100945923B1 (ko) * 2007-11-07 2010-03-05 주식회사 하이닉스반도체 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
US20090152621A1 (en) * 2007-12-12 2009-06-18 Igor Polishchuk Nonvolatile charge trap memory device having a high dielectric constant blocking region
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
EP2081232B1 (en) 2007-12-27 2013-07-17 Imec Interpoly dielectric stacks with improved immunity
JP2009164260A (ja) * 2007-12-28 2009-07-23 Toshiba Corp 不揮発性半導体メモリ
US8068370B2 (en) * 2008-04-18 2011-11-29 Macronix International Co., Ltd. Floating gate memory device with interpoly charge trapping structure
JP4675990B2 (ja) * 2008-07-16 2011-04-27 東京エレクトロン株式会社 メモリ装置
US8081516B2 (en) * 2009-01-02 2011-12-20 Macronix International Co., Ltd. Method and apparatus to suppress fringing field interference of charge trapping NAND memory
US8861273B2 (en) * 2009-04-21 2014-10-14 Macronix International Co., Ltd. Bandgap engineered charge trapping memory in two-transistor nor architecture
US8710578B2 (en) 2009-04-24 2014-04-29 Cypress Semiconductor Corporation SONOS stack with split nitride memory layer
US8222688B1 (en) 2009-04-24 2012-07-17 Cypress Semiconductor Corporation SONOS stack with split nitride memory layer
CN102044544B (zh) * 2009-10-13 2012-12-05 中芯国际集成电路制造(上海)有限公司 具有浮动栅的非易失性存储器及其形成方法
CN102610653A (zh) * 2011-01-20 2012-07-25 中国科学院微电子研究所 纳米晶浮栅存储器及其制备方法
CN102610748B (zh) * 2011-01-25 2014-02-12 中国科学院微电子研究所 非挥发性存储单元及存储器
CN102610749B (zh) * 2011-01-25 2014-01-29 中国科学院微电子研究所 阻变型随机存储单元及存储器
CN102655167A (zh) * 2011-03-02 2012-09-05 中国科学院微电子研究所 电荷俘获型栅堆栈及存储单元
US9240405B2 (en) 2011-04-19 2016-01-19 Macronix International Co., Ltd. Memory with off-chip controller
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
US8987098B2 (en) 2012-06-19 2015-03-24 Macronix International Co., Ltd. Damascene word line
US9379126B2 (en) 2013-03-14 2016-06-28 Macronix International Co., Ltd. Damascene conductor for a 3D device
US9099538B2 (en) 2013-09-17 2015-08-04 Macronix International Co., Ltd. Conductor with a plurality of vertical extensions for a 3D device
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
CN105336740B (zh) 2014-08-13 2019-11-19 联华电子股份有限公司 半导体元件及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0571692B1 (en) 1992-05-27 1998-07-22 STMicroelectronics S.r.l. EPROM cell with a readily scalable down interpoly dielectric
US6163049A (en) 1998-10-13 2000-12-19 Advanced Micro Devices, Inc. Method of forming a composite interpoly gate dielectric
DE10228768A1 (de) * 2001-06-28 2003-01-16 Samsung Electronics Co Ltd Nicht-flüchtige Floating-Trap-Halbleiterspeichervorrichtungen, die Sperrisolationsschichten mit hohen Dielektrizitätskonstanten enthaltend, und Verfahren
KR100456580B1 (ko) 2001-06-28 2004-11-09 삼성전자주식회사 비휘발성 반도체 메모리 장치의 부유 트랩형 메모리 소자
US6674138B1 (en) * 2001-12-31 2004-01-06 Advanced Micro Devices, Inc. Use of high-k dielectric materials in modified ONO structure for semiconductor devices
KR20030081898A (ko) 2002-04-15 2003-10-22 삼성전자주식회사 부유 트랩형 비휘발성 메모리 소자 및 그 형성방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7692196B2 (en) 2006-10-24 2010-04-06 Samsung Electronics Co., Ltd. Memory devices and methods of manufacturing the same
US7973355B2 (en) 2007-07-12 2011-07-05 Samsung Electronics Co., Ltd. Nonvolatile memory devices with multiple layers having band gap relationships among the layers
US8460999B2 (en) 2007-07-12 2013-06-11 Samsung Electronics Co., Ltd. Non-volatile memory devices with multiple layers having band gap relationships among the layers

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