JP4485932B2 - フラッシュメモリ素子そしてこれを用いたプログラミング及び消去方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 70
- 238000007667 floating Methods 0.000 claims description 409
- 239000000758 substrate Substances 0.000 claims description 102
- 239000004065 semiconductor Substances 0.000 claims description 93
- 239000000463 material Substances 0.000 claims description 42
- 239000012535 impurity Substances 0.000 claims description 39
- 150000002500 ions Chemical class 0.000 claims description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 239000002784 hot electron Substances 0.000 claims description 11
- 229910017115 AlSb Inorganic materials 0.000 claims description 4
- 229910004613 CdTe Inorganic materials 0.000 claims description 4
- 229910005540 GaP Inorganic materials 0.000 claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 4
- 229910007709 ZnTe Inorganic materials 0.000 claims description 4
- UHYPYGJEEGLRJD-UHFFFAOYSA-N cadmium(2+);selenium(2-) Chemical compound [Se-2].[Cd+2] UHYPYGJEEGLRJD-UHFFFAOYSA-N 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 4
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 claims description 4
- 230000005641 tunneling Effects 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- -1 BaZrO2 Inorganic materials 0.000 claims 9
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims 6
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims 3
- QVQLCTNNEUAWMS-UHFFFAOYSA-N barium oxide Inorganic materials [Ba]=O QVQLCTNNEUAWMS-UHFFFAOYSA-N 0.000 claims 3
- 229910002113 barium titanate Inorganic materials 0.000 claims 3
- ODINCKMPIJJUCX-UHFFFAOYSA-N calcium oxide Inorganic materials [Ca]=O ODINCKMPIJJUCX-UHFFFAOYSA-N 0.000 claims 3
- 229910000421 cerium(III) oxide Inorganic materials 0.000 claims 3
- 229910052593 corundum Inorganic materials 0.000 claims 3
- NLQFUUYNQFMIJW-UHFFFAOYSA-N dysprosium(III) oxide Inorganic materials O=[Dy]O[Dy]=O NLQFUUYNQFMIJW-UHFFFAOYSA-N 0.000 claims 3
- VQCBHWLJZDBHOS-UHFFFAOYSA-N erbium(III) oxide Inorganic materials O=[Er]O[Er]=O VQCBHWLJZDBHOS-UHFFFAOYSA-N 0.000 claims 3
- RSEIMSPAXMNYFJ-UHFFFAOYSA-N europium(III) oxide Inorganic materials O=[Eu]O[Eu]=O RSEIMSPAXMNYFJ-UHFFFAOYSA-N 0.000 claims 3
- CMIHHWBVHJVIGI-UHFFFAOYSA-N gadolinium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Gd+3].[Gd+3] CMIHHWBVHJVIGI-UHFFFAOYSA-N 0.000 claims 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims 3
- JYTUFVYWTIKZGR-UHFFFAOYSA-N holmium oxide Inorganic materials [O][Ho]O[Ho][O] JYTUFVYWTIKZGR-UHFFFAOYSA-N 0.000 claims 3
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 claims 3
- 229910003443 lutetium oxide Inorganic materials 0.000 claims 3
- PLDDOISOJJCEMH-UHFFFAOYSA-N neodymium oxide Inorganic materials [O-2].[O-2].[O-2].[Nd+3].[Nd+3] PLDDOISOJJCEMH-UHFFFAOYSA-N 0.000 claims 3
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 claims 3
- FKTOIHSPIPYAPE-UHFFFAOYSA-N samarium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Sm+3].[Sm+3] FKTOIHSPIPYAPE-UHFFFAOYSA-N 0.000 claims 3
- IATRAKWUXMZMIY-UHFFFAOYSA-N strontium oxide Inorganic materials [O-2].[Sr+2] IATRAKWUXMZMIY-UHFFFAOYSA-N 0.000 claims 3
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 claims 3
- ZIKATJAYWZUJPY-UHFFFAOYSA-N thulium (III) oxide Inorganic materials [O-2].[O-2].[O-2].[Tm+3].[Tm+3] ZIKATJAYWZUJPY-UHFFFAOYSA-N 0.000 claims 3
- 229910001845 yogo sapphire Inorganic materials 0.000 claims 3
- FIXNOXLJNSSSLJ-UHFFFAOYSA-N ytterbium(III) oxide Inorganic materials O=[Yb]O[Yb]=O FIXNOXLJNSSSLJ-UHFFFAOYSA-N 0.000 claims 3
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 claims 3
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 230000001681 protective effect Effects 0.000 description 26
- 238000002347 injection Methods 0.000 description 15
- 239000007924 injection Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 12
- 230000005684 electric field Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 1
- 229910017493 Nd 2 O 3 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010291 electrical method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
前記フローティングゲート系列の不揮発性メモリ素子の代表的な構造と、これを用いたプログラミング方法及び消去方法を図面に基づいて説明する。
従来のフラッシュメモリ素子は、図1に示したように、p型半導体基板101上にトンネル酸化膜102、フローティングゲート103、誘電体膜104、コントロールゲート105が順次積層されており、積層された構造体の両側の半導体基板の表面内にはソース(S)領域とドレイン(D)領域が形成されている。
プログラミング方法はフローティングゲートに形成されたポテンシャル井戸に電子を注入させてしきい値電圧を増加させる方法を用い、一方、消去方法はホールをポテンシャル井戸に注入して電子とホールとを再結合させる方法でしきい値電圧を下げる方法を用いている。
本発明の実施例1によるフラッシュメモリ素子は、図2に示したように、半導体基板201上にフィールド領域とアクティブ領域が形成され、フィールド領域に素子分離膜(図示せず)が形成される。
まず、データをプログラミングするために、コントロールゲート205(Vg)に正(+)の電圧を、第2フローティングゲート203b(Vf2)に接地又は負(−)の電圧をそれぞれ印加し、ソース領域(S)(Vs)及びドレイン領域(D)(Vd)と半導体基板201(Vsub)は全てフローティングさせる。コントロールゲート205と第2フローティングゲート203bに印加する電圧は、電子の直接注入(direct injection)が最も多く起きる条件とすることが好ましい。
第2フローティングゲート230bで生成された電子が第1フローティングゲート203aに移動する過程を図3に基づいて説明すると次の通りである。
これによって本実施例1に係るフラッシュメモリ素子のプログラミング方法は完了する。
本発明の実施例2によるフラッシュメモリ素子は、図4に示したように、半導体基板201上にフィールド領域とアクティブ領域が形成され、フィールド領域に素子分離膜(図示せず)が形成される。ここで、半導体基板201はn型又はp型の半導体基板を共に用いることができるが、説明の便宜上、p型半導体基板を中心に説明する。
フローティングゲート203は第1フローティングゲート203aと第2フローティングゲート203bとの組合せで構成されるが、第2フローティングゲート203bの幅(d1)はドレイン(D)領域から拡張された空乏層206の幅(d2)に対応するかそれ以下で構成し、好ましくは400〜600Å程度である。
図5は図4のII−II’線上に沿った基板/トンネル酸化膜/第2フローティングゲート/誘電体膜/コントロールゲートの間に形成されたエネルギーバンド及び電子の移動を説明するための参考図で、図6は図4のII-II’線上に沿った保護膜/第2フローティングゲート/第1フローティングゲート/保護膜の間に形成されたエネルギーバンド及び電子の移動を説明するための参考図である。
本発明の実施例3によるフラッシュメモリ素子は、図9に示したように、素子分離膜(図示せず)によって区画されたp型半導体基板401のアクティブ領域上にトンネル酸化膜402、フローティングゲート403、誘電体膜404、コントロールゲート405が順次積層された構造を有している。
第2、第3フローティングゲート403b、403cの幅は特に限定しない。ただし、バイアス電圧を印加するだけのの最小限の幅と、ソース又はドレイン領域に後続の工程を通じて形成されるスペーサやシリサイドに影響を及ぼさない範囲内で自由に設定することができる。
まず、コントロールゲート405(Vg)に正(+)の電圧を、第2フローティングゲート403b(Vf2)に接地又は負(−)の電圧をそれぞれ印加し、同時にソース領域(S)(Vs)/ドレイン領域(D)(Vd)と半導体基板401(Vsub)及び第3フローティングゲート403c(Vf3)は全てフローティングさせる。
202、402 トンネル酸化膜
203、203a、203b、403a、403b、403c フローティングゲート
204、404 誘電体膜
205、405 コントロールゲート
Claims (27)
- フィールド領域とアクティブ領域が定義された第1導電型半導体基板と、
前記アクティブ領域上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に前記基板表面に沿って互いに接して並んで形成される第1フローティングゲートおよび第2フローティングゲートと、
前記第1フローティングゲート上に形成された誘電体膜と、
前記誘電体膜上に形成されたコントロールゲートと、
前記第1フローティングゲートの両側にある前記半導体基板のアクティブ領域に形成された第2導電型ソース/ドレイン領域とを含んで構成され、
前記第2フローティングゲートは、エネルギーバンドギャップが第1フローティングゲートより大きく、前記誘電体膜よりも小さい物質で形成され、第2導電型不純物が注入されており、前記第2フローティングゲートに電圧印加手段が設けられており、かつ、第2フローティングゲートが前記ソース/ドレイン領域にオーバーラップするように前記トンネル酸化膜上に形成されている ことを特徴とするフラッシュメモリ素子。 - 前記誘電体膜は酸化膜−窒化膜−酸化膜の構造で形成されることを特徴とする請求項1に記載のフラッシュメモリ素子。
- 前記第1フローティングゲート及びコントロールゲートは第2導電型不純物イオンが注入されたポリシリコンで形成されることを特徴とする請求項1に記載のフラッシュメモリ素子。
- 前記第1フローティングゲート及びコントロールゲートは互いに等しい幅で形成されることを特徴とする請求項1に記載のフラッシュメモリ素子。
- 前記第2フローティングゲートは前記ソース/ドレイン領域の上側に形成されることを特徴とする請求項1に記載のフラッシュメモリ素子。
- 前記第2フローティングゲートはエネルギーバンドギャップが前記半導体基板より大きく、前記誘電体膜より小さな物質で形成されることを特徴とする請求項1に記載のフラッシュメモリ素子。
- 前記第2フローティングゲートは、Sic、 Alp、 AlAs、 AlSb、 GaP、 GaAs、 InP、ZnS、 ZnSe、ZnTe、CdS、CdSe、CdTeの化合物半導体のうち何れか一つの物質、又はAl2O3、 Y2O3、 HfO2、 ZrO2、 BaZrO2、 BaTiO3、 Ta2O5、 CaO、 SrO、 BaO、 La2O3、 Ce2O3、Pr2O3、Nd2O3、Pm2O3、 Sm2O3、 Eu2O3、 Gd2O3、 Tb2O3、 Db2O3、Dy2O3、 Ho2O3、 Er2O3、 Tm2O3、 Yb2O3、 Lu2O3の酸化物のうち、何れか一つの物質で形成され、第2導電型不純物イオンがドーピングされることを特徴とする請求項1に記載のフラッシュメモリ素子。
- 第1導電型半導体基板上にトンネル酸化膜を媒介して前記基板表面に沿って互いに接して並んで形成された第1フローティングゲート及び第2フローティングゲートと、前記第1フローティングゲート上に形成された誘電体膜と、この誘電体膜上に形成されたコントロールゲートと、前記第1フローティングゲートの両側の半導体基板に形成された第2導電型ソース/ドレイン領域とを具備し、前記第2フローティングゲートは、エネルギーバンドギャップが前記第1フローティングゲートより大きく前記誘電体膜より小さい物質で形成され、かつ、第2導電型不純物が注入されたフラッシュメモリ素子のプログミング方法において、
前記コントロールゲートに正(+)の電圧を、前記第2フローティングゲートに接地又は陰(−)の電圧をそれぞれ印加すると同時に、前記ソース/ドレイン領域及び半導体基板をフローティングさせ、前記第2フローティングゲートで電子が発生して前記電子が前記第1フローティングゲートに移動して貯蔵されるようにすることを特徴とするフラッシュメモリ素子のプログラミング方法。 - 第1導電型半導体基板上にトンネル酸化膜を媒介して前記基板表面に沿って互いに接して並んで形成された第1フローティングゲート及び第2フローティングゲートと、前記第1フローティングゲート上に形成された誘電体膜と、この誘電体膜上に形成されたコントロールゲートと、前記第1フローティングゲートの両側の半導体基板に形成された第2導電型ソース/ドレイン領域とを具備し、前記第2フローティングゲートは、エネルギーバンドギャップが前記第1フローティングゲートより大きく前記誘電体膜より小さい物質で形成され、かつ、第2導電型不純物が注入され、前記第1フローティングゲートに電子が貯蔵されたフラッシュメモリ素子の消去方法において、
前記第1フローティングゲートにホールを注入させ、第1フローティングゲートに格納されている電子と、前記注入されたホールとの結合を誘導するか、F−Nトンネリング方法を用いて第1フローティングゲートに格納された電子を前記半導体基板に放電させて消去することを特徴とするフラッシュメモリ素子の消去方法。 - フィールド領域とアクティブ領域が形成された第1導電型半導体基板と、
前記アクティブ領域上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に前記基板表面に沿って互いに接して並んで形成された第1フローティングゲート及び第2フローティングゲートと、
前記第1フローティングゲート及び第2フローティングゲート上にかけて形成された誘電体膜と、
前記誘電体膜上に形成されたコントロールゲートと、
前記第1フローティングゲートの前記第2フローティングゲートとの接合面に対向する側に位置する、前記半導体基板のアクティブ領域に形成された第2導電型ソース領域と、
前記第2フローティングゲートの前記第1フローティングゲートとの接合面に対向する側に位置する、前記半導体基板のアクティブ領域に形成された第2導電型ドレイン領域と を含んで構成され、
前記第2フローティングゲートは、エネルギーバンドギャップが第1フローティングゲートより大きく前記誘電体膜よりも小さい物質で形成されている ことを特徴とするフラッシュメモリ素子。 - 前記第2フローティングゲートの幅は前記ソース/ドレイン領域の空乏層の幅より小さいか同一であるように形成されたことを特徴とする請求項10に記載のフラッシュメモリ素子。
- 前記第2フローティングゲートの幅は400〜600Åであることを特徴とする請求項10に記載のフラッシュメモリ素子。
- 前記第1フローティングゲートはポリシリコンで形成されることを特徴とする請求項10に記載のフラッシュメモリ素子。
- 前記第2フローティングゲートはエネルギーバンドギャップが前記第1フローティングゲートより高く、前記誘電体膜より低い物質で形成されることを特徴とする請求項10に記載のフラッシュメモリ素子。
- 前記第2フローティングゲートは、 Sic、 Alp、 AlAs、 AlSb、 GaP、 GaAs、 InP、ZnS、 ZnSe、ZnTe、CdS、CdSe、CdTeの化合物半導体のうち何れか一つの物質、又はAl2O3、 Y2O3、 HfO2、 ZrO2、 BaZrO2、 BaTiO3、 Ta2O5、 CaO、 SrO、 BaO、 La2O3、 Ce2O3、Pr2O3、Nd2O3、Pm2O3、 Sm2O3、 Eu2O3、 Gd2O3、 Tb2O3、 Db2O3、Dy2O3、 Ho2O3、 Er2O3、 Tm2O3、 Yb2O3、 Lu2O3の酸化物のうち、何れか一つの物質で形成されることを特徴とする請求項10に記載のフラッシュメモリ素子。
- 前記誘電体膜は酸化膜−窒化膜−酸化膜の構造で形成されることを特徴とする請求項10に記載のフラッシュメモリ素子。
- 半導体基板上にトンネル酸化膜を媒介して前記基板表面に沿って互いに接して並んで形成された第1フローティングゲート及び第2フローティングゲートと、前記第1、第2フローティングゲート上に形成された誘電体膜と、この誘電体膜上に形成されたコントロールゲートと、前記第1、第2フローティングゲートの両側の前記半導体基板にそれぞれ形成された第2導電型のソースとドレイン領域を具備し、前記第2フローティングゲートはエネルギーバンドギャップが前記第1フローティングゲートより大きく前記誘電体膜より小さい物質で形成されたフラッシュメモリ素子のプログラミング方法において、
前記コントロールゲート及び前記ドレイン領域に正(+)の電圧を印加し、前記半導体基板とソース領域を接地させ、前記ドレイン領域の空乏領域でホット電子を発生させ、前記ホット電子が前記トンネル酸化膜を経て第2フローティングゲートに注入され、前記第2フローティングゲートに注入された電子が第1フローティングゲートに移動させることを特徴とするフラッシュメモリ素子のプログラミング方法。 - 半導体基板上にトンネル酸化膜を媒介して前記基板表面に沿って互いに接して並んで形成された第1フローティングゲート及び第2フローティングゲートと、前記第1、第2フローティングゲート上に形成された誘電体膜と、この誘電体膜上に形成されたコントロールゲートと、前記第1、第2フローティングゲートの両側の前記半導体基板にそれぞれ形成された第2導電型のソースとドレイン領域を具備し、前記第2フローティングゲートはエネルギーバンドギャップが前記第1フローティングゲートより大きく前記誘電体膜より小さい物質で形成され、前記第1フローティングゲートに電子が格納されたフラッシュメモリ素子の消去方法において、
前記コントロールゲート及び前記ドレイン領域にそれぞれ負(−)の電圧と正(+)の電圧を印加し、前記半導体基板と前記ソース領域を接地又はフローティングさせて、前記ドレイン領域の空乏領域でホールを発生させ、前記ホールを前記トンネル酸化膜を経て前記第2フローティングゲートに注入させ、前記第2フローティングゲートに注入されたホールを前記第1フローティングゲートに移動させて、前記第1フローティングゲートに格納された電子に結合させて消去することを特徴とするフラッシュメモリ素子の消去方法。 - フィールド領域とアクティブ領域が形成された第1導電型半導体基板と、
前記アクティブ領域上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に形成された第1フローティングゲートと、
前記第1フローティングゲート上に形成された誘電体膜と、
前記第1フローティングゲートの両側に、前記基板表面に沿って互いに接して並ん形成された第2、第3フローティングゲートであって、前記第2、第3フローティングゲートは、エネルギーバンドギャップが前記第1フローティングゲートより大きく、前記誘電体膜より小さな物質で形成される、第2、第3フローティングゲートと、
前記誘電体膜上に形成されたコントロールゲートと、
前記第1フローティングゲートの両側の前記半導体基板のアクティブ領域に形成された第2導電型ソース/ドレイン領域とを含んで構成され、
前記第2フローティングゲートは、第2導電型不純物イオンが注入され、
前記第3フローティングゲートは、第1導電型不純物イオンが注入され、
前記第2、第3フローティングゲートはそれぞれに電圧印加手段が設けられており、前記ソース/ドレイン領域にオーバーラップするように前記トンネル酸化膜上形成される ことを特徴とするフラッシュメモリ素子。 - 前記誘電体膜は酸化膜−窒化膜−酸化膜の構造で形成されることを特徴とする請求項19に記載のフラッシュメモリ素子。
- 前記第1フローティングゲート及びコントロールゲートはポリシリコンで形成されることを特徴とする請求項19に記載のフラッシュメモリ素子。
- 前記第1フローティングゲート及びコントロールゲートは互いに等しい幅で形成されることを特徴とする請求項19に記載のフラッシュメモリ素子。
- 前記第2、第3フローティングゲートは前記ソース/ドレイン領域の上側に形成されることを特徴とする請求項19に記載のフラッシュメモリ素子。
- 前記第2、第3フローティングゲートは、 Sic、 Alp、 AlAs、 AlSb、 GaP、 GaAs、 InP、ZnS、 ZnSe、ZnTe、CdS、CdSe、CdTeの化合物半導体のうち何れか一つの物質、又はAl2O3、 Y2O3、 HfO2、 ZrO2、 BaZrO2、 BaTiO3、 Ta2O5、 CaO、 SrO、 BaO、 La2O3、 Ce2O3、Pr2O3、Nd2O3、Pm2O3、 Sm2O3、 Eu2O3、 Gd2O3、 Tb2O3、Db2O3、Dy2O3、 Ho2O3、 Er2O3、 Tm2O3、 Yb2O3、 Lu2O3の酸化物のうち、何れか一つの物質で形成されることを特徴とする請求項19に記載のフラッシュメモリ素子。
- 前記第2フローティングゲートには第2導電型不純物イオンが注入され、前記第3フローティングゲートには第1導電型不純物イオンが注入されることを特徴とする請求項19に記載のフラッシュメモリ素子。
- 第1導電型半導体基板上にトンネル酸化膜を媒介して前記基板表面に沿って互いに接して並んだ、第1フローティングゲート及び前記第1フローティングゲートの両側に形成された第2、第3フローティングゲートと、前記第1フローティングゲート上に形成された誘電体膜と、この誘電体膜上に形成されたコントロールゲートと、前記第1フローティングゲートの両側の前記半導体基板に形成された第2導電型ソース/ドレイン領域を具備し、前記第2、第3フローティングゲートのエネルギーバンドギャップが前記第1フローティングゲートより大きく前記誘電体膜より小さい物質で形成され、前記第2フローティングゲートは第2導電型不純物イオンが注入され、前記第3フローティングゲートは第1導電型不純物イオンが注入されたフラッシュメモリ素子のプログラミング方法において、
前記コントロールゲートに正(+)の電圧を、前記第2フローティングゲートに接地又は負(−)の電圧をそれぞれ印加すると同時に、前記ソース/ドレイン領域及び半導体基板をフローティングさせ、前記第2フローティングゲートで電子が発生して前記電子が前記第1フローティングゲートに移動して格納されるようにすることを特徴とするフラッシュメモリ素子のプログラミング方法。 - 第1導電型半導体基板上にトンネル酸化膜を媒介して前記基板表面に沿って互いに接して並んだ、第1フローティングゲート及び前記第1フローティングゲートの両側に形成された第2、第3フローティングゲートと、前記第1フローティングゲート上に形成された誘電体膜と、この誘電体膜上に形成されたコントロールゲートと、前記第1フローティングゲートの両側の前記半導体基板に形成された第2導電型ソース/ドレイン領域を具備し、前記第2、第3フローティングゲートのエネルギーバンドギャップが前記第1フローティングゲートより大きく前記誘電体膜より小さい物質で形成され、前記第2フローティングゲートに第2導電型不純物イオンが注入され、前記第3フローティングゲートに第1導電型不純物イオンが注入された状態で、前記第1フローティングゲートに電子が格納されたフラッシュメモリ素子の消去方法において、
前記コントロールゲートに接地又は負(−)の電圧を、前記第3フローティングゲートに陽(+)の電圧をそれぞれ印加すると同時に、前記ソース/ドレイン領域と前記半導体基板及び第2フローティングゲートをフローティングさせ、前記第3フローティングゲートにホールを発生させ、前記発生したホールを前記第1フローティングゲートに移動させて前記電子と結合させるようにして消去することを特徴とするフラッシュメモリ素子の消去方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030101387A KR100604188B1 (ko) | 2003-12-31 | 2003-12-31 | 플래쉬 메모리 소자 및 이를 이용한 프로그램 및 소거 방법 |
KR1020030101389A KR100575357B1 (ko) | 2003-12-31 | 2003-12-31 | 플래쉬 메모리 소자 및 이를 이용한 프로그램 및 소거 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005197683A JP2005197683A (ja) | 2005-07-21 |
JP4485932B2 true JP4485932B2 (ja) | 2010-06-23 |
Family
ID=34703455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004369174A Expired - Fee Related JP4485932B2 (ja) | 2003-12-31 | 2004-12-21 | フラッシュメモリ素子そしてこれを用いたプログラミング及び消去方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7538378B2 (ja) |
JP (1) | JP4485932B2 (ja) |
DE (1) | DE102004062969A1 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7588988B2 (en) | 2004-08-31 | 2009-09-15 | Micron Technology, Inc. | Method of forming apparatus having oxide films formed using atomic layer deposition |
US7508648B2 (en) | 2005-02-08 | 2009-03-24 | Micron Technology, Inc. | Atomic layer deposition of Dy doped HfO2 films as gate dielectrics |
KR100682932B1 (ko) * | 2005-02-16 | 2007-02-15 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
CN100356570C (zh) * | 2005-07-08 | 2007-12-19 | 北京大学 | 闪存存储单元的浮栅及其制备方法和一种闪存存储单元 |
US7972974B2 (en) | 2006-01-10 | 2011-07-05 | Micron Technology, Inc. | Gallium lanthanide oxide films |
JP2007294846A (ja) * | 2006-03-31 | 2007-11-08 | Ricoh Co Ltd | 基準電圧発生回路及びそれを用いた電源装置 |
JP4856488B2 (ja) | 2006-07-27 | 2012-01-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US8110465B2 (en) * | 2007-07-30 | 2012-02-07 | International Business Machines Corporation | Field effect transistor having an asymmetric gate electrode |
US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
US7978504B2 (en) * | 2008-06-03 | 2011-07-12 | Infineon Technologies Ag | Floating gate device with graphite floating gate |
US20110147837A1 (en) * | 2009-12-23 | 2011-06-23 | Hafez Walid M | Dual work function gate structures |
US9070784B2 (en) * | 2011-07-22 | 2015-06-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate structure of a CMOS semiconductor device and method of forming the same |
CN102339834B (zh) * | 2011-09-28 | 2015-12-09 | 上海华虹宏力半导体制造有限公司 | 闪存单元及其形成方法 |
CN102315226B (zh) * | 2011-09-28 | 2016-02-03 | 上海华虹宏力半导体制造有限公司 | 闪存单元及其形成方法 |
US9685231B2 (en) | 2013-11-25 | 2017-06-20 | The United States Of America As Represented By The Secretary Of The Navy | Irreproducible and re-emergent unique structure or pattern identifier manufacturing and detection method, system, and apparatus |
US9281413B2 (en) * | 2014-01-28 | 2016-03-08 | Infineon Technologies Austria Ag | Enhancement mode device |
JP6506095B2 (ja) * | 2015-05-07 | 2019-04-24 | エイブリック株式会社 | 半導体メモリ装置 |
CN109390012B (zh) * | 2017-08-10 | 2020-12-29 | 北京兆易创新科技股份有限公司 | 去除浮栅存储器氧化层表面电子的方法及装置 |
US10879368B2 (en) * | 2017-10-17 | 2020-12-29 | Mitsubishi Electric Research Laboratories, Inc. | Transistor with multi-metal gate |
CN111668192B (zh) * | 2020-07-24 | 2023-07-28 | 上海华虹宏力半导体制造有限公司 | 半导体器件的测试结构及其制备方法、测试方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5886368A (en) * | 1997-07-29 | 1999-03-23 | Micron Technology, Inc. | Transistor with silicon oxycarbide gate and methods of fabrication and use |
US6737320B2 (en) * | 2002-08-29 | 2004-05-18 | Micron Technology, Inc. | Double-doped polysilicon floating gate |
-
2004
- 2004-12-21 JP JP2004369174A patent/JP4485932B2/ja not_active Expired - Fee Related
- 2004-12-28 DE DE102004062969A patent/DE102004062969A1/de not_active Ceased
- 2004-12-28 US US11/022,889 patent/US7538378B2/en not_active Expired - Fee Related
-
2009
- 2009-04-15 US US12/424,395 patent/US7804121B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20050141281A1 (en) | 2005-06-30 |
US7538378B2 (en) | 2009-05-26 |
DE102004062969A1 (de) | 2005-09-08 |
JP2005197683A (ja) | 2005-07-21 |
US20090206382A1 (en) | 2009-08-20 |
US7804121B2 (en) | 2010-09-28 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041221 |
|
RD01 | Notification of change of attorney |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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|
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|
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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