KR100827201B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 150000004767 nitrides Chemical class 0.000 claims description 35
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- 230000005641 tunneling Effects 0.000 abstract description 30
- 239000000463 material Substances 0.000 description 14
- 230000000903 blocking effect Effects 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000006872 improvement Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910020776 SixNy Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 반도체 기판 상에 제1 절연막, 전하트랩층, 제2 절연막 및 게이트 전극이 순차적으로 적층된 소노스 메모리 소자에 있어서, 상기 전하트랩층은 상기 제1 절연막 상에 형성된 제1 전하트랩층과 상기 제1 전하트랩층 상에 형성된 제2 전하트랩층을 포함하며, 상기 제1 전하트랩층의 에너지 밴드 갭(Energy Band Gap)을 상기 제2 전하트랩층의 에너지 밴드 갭보다 낮게 형성함으로써, 전하트랩층의 에너지 밴드 갭 차이에 의해 이레이즈 동작시 제1 절연막을 통한 터널링 확률을 제2 절연막을 통한 터널링 확률보다 크게 하여 게이트 전극으로부터 전하트랩층으로의 전자의 백 터널링(back tunneling)이 발생하더라도 이레이즈(erase) 효율을 개선할 수 있는 소노스 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리, 소노스, 이레이즈, 백 터널링, 문턱 전압, 에너지 밴드 갭
Description
도 1은 종래의 비휘발성 메모리 소자 중 소노스(SONOS) 메모리 소자를 도시한 단면도이다.
도 2는 종래의 소노스 메모리 소자의 이레이즈(erase) 동작 시 터널링되는 전자를 나타낸 에너지 밴드 다이어그램(energy band diagram)이다.
도 3은 종래의 소노스 메모리 소자의 이레이즈(erase) 시간에 따른 셀의 문턱 전압(Vth) 특성의 변화를 도시한 그래프(graph)이다.
도 4a 내지 도 4f는 본 발명의 일실시예에 따른 소노스 메모리 소자 및 그 제조 방법을 설명하기 위한 공정단면도이다.
도 5는 본 발명의 일실시예에 따른 소노스 메모리 소자의 이레이즈 동작 시 터널링되는 전자를 나타낸 에너지 밴드 다이어그램이다.
<도면의 주요 부분에 대한 부호의 설명>
410 : 반도체 기판 413a : 소오스
413b: 드레인 415 : 채널 영역
420 : 제1 절연막 430 : 전하트랩층
430a : 제1 전하트랩층 430b : 제2 전하트랩층
440 : 제2 절연막 450 : 게이트 전극
460 : 게이트
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 특히 서로 다른 에너지 밴드 갭(Energy Band Gap)을 갖는 물질을 적층하여 전하트랩층을 형성함으로써 전자의 백 터널링(back tunneling)이 발생하더라도 이레이즈(erase) 효율을 개선할 수 있는 비휘발성 메모리 소자(non-volatile memory device) 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원의 공급을 중단하여도 데이터(data)를 보유하는 특성을 가지는 메모리 소자이다. 이러한 비휘발성 메모리 소자는 채널의 문턱 전압(Vth;Threshould Voltage) 차이를 구현하기 위해서 전하가 트랩되는 전하트랩층(charge trapping layer)을 트랜지스터의 게이트(gate)와 채널(channel) 사이에 구비하고 있다. 전하트랩층에 전하가 주입된 상태, 즉, 프로그램(program) 상태이거나, 또는 전자가 소거된 이레이즈(erase) 상태에 따라 문턱 전압(Vth)은 달라진다. 이에 따라, 채널을 턴온(turn-on)하기 위한 게이트 전압(Vg)이 달라지게 된다. 이와 같이 전하트랩층에 트랩 또는 저장되는 전하에 의해서 문턱 전 압(Vth;threshold voltage)이 달라지는 개념을 이용하여 비휘발성 메모리 소자의 동작이 구현되고 있다.
전형적인 플래시 메모리 소자(flash memory device)에서는 금속층 또는 폴리실리콘층을 이용한 플로팅 게이트(folating gate)가 이러한 전하트랩층으로 이용되어 왔다. 또한, 소노스(SONOS;Silicon-Oxide-Nitride-Oxide-Silicon) 소자에서는 실리콘 질화물층이 전하트랩층으로 이용되고 있다.
도 1은 종래의 비휘발성 메모리 소자 중 소노스(SONOS) 메모리 소자를 도시한 단면도이다.
도 1a를 참조하면, 실리콘(Si)으로 이루어지는 반도체 기판(11)에 불순물 도펀트(dopant)가 포함된 소오스/드레인(12a, 12b)이 형성되어 있고, 소오스/드레인(12a, 12b) 사이의 반도체 기판(11)에는 채널 영역(13)이 형성된다. 채널 영역(13) 상부에는 터널링층을 형성하는 터널 산화막(14)이 실리콘 산화막(SiO2)으로 형성되어 있고, 터널 산화막(14) 상부에 전하트랩층으로 사용되는 트랩 질화막(15)이 실리콘 질화막(Si3N4) 등의 유전물질로 형성되어 있다. 트랩 질화막(15) 상부에는 전하차단층(charge blocking layer)으로 사용되는 블로킹 산화막(16)이 실리콘 산화막(SiO2)으로 형성되어 있고, 블로킹 산화막(16) 상부에는 폴리실리콘막으로 형성되어 스위칭 역할을 하는 게이트 전극(17)이 형성되어 적층 구조의 게이트를 갖는 소노스(SONOS) 메모리 소자가 완성된다.
여기서, 터널 산화막(14)은 그 하부의 소오스/드레인(12a, 12b)과 접촉하며, 전하트랩층인 트랩 질화막(15)에는 터널 산화막(14)을 통과하는 전하를 저장하는 트랩 사이트(trap site)를 포함한다.
블로킹 산화막(16)은 전자들이 트랩 질화막(15)의 트랩 사이트에 트랩되는 과정에서 게이트 전극(17)으로 빠져나가는 것을 차단하며, 게이트 전극(17)의 전하가 트랩 질화막(15)으로 주입되는 것을 차단하는 역할을 한다.
이러한 소노스 메모리 소자는 프로그램(Pgm) 시 게이트 전극(17)에 고전압을 인가하여 터널 산화막(14)을 통과한 전자들이 트랩 질화막(15)의 트랩 사이트에 트랩되면서 정보를 저장하게 된다. 이렇게 저장된 정보를 지우기 위한 이레이즈(erase) 동작 시에는 게이트 전극(17)에 큰 음의 게이트 전압(-Vg)을 인가하거나 접지하고, 반도체 기판(11)에 고전압을 인가하여 트랩 질화막(15)에 트랩된 전자를 FN(Fowler-Nordheim) 터널링 방법에 의해 반도체 기판(11)으로 빼내는 과정으로 수행되고 있다.
도 2는 종래의 소노스 메모리 소자의 이레이즈(erase) 동작 시 터널링되는 전자를 나타낸 에너지 밴드 다이어그램(energy band diagram)이다.
도 2에 도시된 바와 같이, 실리콘(Si) 기판 상의 소정 영역에 터널 산화막(SiO2)/트랩 질화막(Si3N4)/블로킹 산화막(SiO2)/게이트 전극(폴리실리콘막)으로 이루어진 소노스 메모리 소자를 형성하되, 전하트랩층으로 사용되는 트랩 질화막은 5.1eV의 에너지 밴드 갭을 갖는 물질로 형성시킨 것이다.
이레이즈 동작을 위하여 게이트 전극을 통해 큰 음전압을 인가하면, 터널 산 화막에 존재하는 1.8eV의 에너지 장벽(energy barrier)이 낮아진다. 에너지 장벽이 낮아지게 되면, 트랩 질화막에 트랩된 전자가 터널 산화막을 터널링하여 기판으로 추출된다.
상기와 같은, 이레이즈 동작시 이레이즈 동작에 불필요한 또 다른 전자의 흐름이 발생하게 되는데, 블로킹 산화막 사이에 존재하는 3.2eV의 에너지 장벽이 낮아져서 게이트 전극의 전자가 블로팅 산화막을 통하여 트랩 질화막으로 전자가 터널링 하는 현상, 이른바 백 터널링(Back tunneling)이 발생한다.
소노스 메모리 소자의 문턱 전압(Vth)은 트랩 질화막에 전자가 트랩된 경우와 트랩되지 않은 경우에 따라 변하는 특성을 지니고 있으므로, 백 터널링된 음전하는 트랜지스터 구조체의 문턱 전압(Vth)을 양극 방향으로 변화(shifting)시키게 되는 것이다. 이는 소노스 메모리 소자의 큰 문제점으로 알려져 왔다.
도 3은 종래의 소노스 메모리 소자의 이레이즈(erase) 시간에 따른 셀의 문턱 전압(Vth) 특성의 변화를 도시한 그래프(graph)이다.
도시된 바와 같이, 종래의 소노스 메모리 소자에서는 이레이즈 동작을 위하여 게이트 전극을 통해 전압을 인가하면, 이레이즈 시간이 증가함에 따라 A부분에서 셀의 문턱 전압(Vth)이 증가하는(program effect) 백 터널링 현상이 발생하는 것을 확인할 수 있었다. 이러한 백 터널링은 이레이즈의 정상적인 동작에 악영향을 미치게 되며, 심지어 이레이즈 동작을 멈추게 한다.
상술한 바와 같은 백 터널링은 결국 이레이즈 효율을 저하시키는 큰 요인으로 이해되고 있다. 실질적으로, 비휘발성 메모리 소자의 디자인 룰(design rule)이 감소될수록 이레이즈 효율의 개선이 중요시되고 있으며, 이러한 이레이즈 효율을 개선을 위해서는 이레이즈 특성을 열화시키는 데 크게 기여하는 전자의 백 터널링 문제의 개선을 우선적으로 고려해야 한다.
게이트 전극의 전자가 전하트랩층으로 터널링 하는 백 터널링 현상을 방지하기 위해서는 블로킹 산화막의 두께를 두껍게 형성시켜야 한다. 그러나 블로킹 산화막의 두께가 두꺼워지면, 게이트 전극의 채널 영역 제어가 어려워지는 문제점이 있다.
본 발명은 서로 다른 에너지 밴드 갭을 갖는 물질을 적층하여 전하트랩층을 형성함으로써 게이트 전극으로부터 전하트랩층으로의 전자의 백 터널링 현상이 발생하더라도 이레이즈 효율을 개선할 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 비휘발성 메모리 소자는, 반도체 기판 상에 형성된 제1 절연막, 제1 절연막 상에 형성된 제1 전하트랩층과 제1 전하트랩층 상에 형성된 제2 전하트랩층을 포함하며, 제1 전하트랩층의 에너지 밴드 갭이 제2 전하트랩층의 에너지 밴드 갭보다 낮은 전하트랩층, 전하트랩층 상에 형성된 제2 절연막 및 제2 절연막 상에 형성된 게이트 전극을 포함한다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 반도체 기판 상에 제1 절연막을 형성하는 단계, 제1 절연막 상에 제1 에너지 밴드 갭을 갖는 제1 전하트랩층을 형성하는 단계, 제1 전하트랩층 상에 제1 에너지 밴드 갭보다 높은 제2 에너지 밴드 갭을 갖는 제2 전하트랩층을 형성하는 단계, 제2 전하트랩층 상에 제2 절연막을 형성하는 단계 및 제2 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일실시예를 보다 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 4a 내지 도 4f는 본 발명의 일실시예에 따른 소노스 메모리 소자 및 그 제조 방법을 설명하기 위한 공정단면도이다.
도 4a를 참조하면, 반도체 기판(410) 상부에 제1 절연막(420)을 형성한다. 여기서, 제1 절연막(420)은 실리콘 산화막(SiO2)으로 형성하는 것이 바람직하며, 이 경우 산화(Oxidation) 공정에 의해 형성할 수 있다.
도 4b를 참조하면, 제1 절연막(420) 상부에는 서로 다른 에너지 밴드 갭(Energy Band Gap)을 갖는 물질을 적층하여 전하 저장 노드(storage node)로서 전하트랩층(430)을 형성한다.
보다 자세하게, 제1 절연막(420)과 인접하여 형성되는 제1 전하트랩층(430a)은 트랩 분포를 타이트(tight)하게 만들어 제1 절연막(420)을 통한 터널링 효율을 증대시키기 위해 에너지 밴드 갭이 낮은 물질로 형성한다. 바람직하게, 제1 전하트랩층(430a)은 3.0 내지 5.1eV 미만의 에너지 밴드 갭을 갖는 물질로 형성한다. 더욱 바람직하게, 제1 전하트랩층(430a)은 실리콘 리치 질화막(Si-rich Nitride)으로 형성하며, 이때 실리콘 리치 질화막(Si-rich Nitride)은 Si:N의 조성비가 1:1인 SiN으로서 약 3.7eV의 에너지 밴드 갭을 갖는다.
제1 전하트랩층(430a) 상부에는 후속한 공정에 의해 형성된 게이트 전극(미도시)과 인접하여 제2 절연막(미도시)을 통한 전하트랩층(430)으로의 전자의 유입을 감소시키기 위해 에너지 밴드 갭이 제1 전하트랩층(430a)의 에너지 밴드 갭보다 높은 물질로 제2 전하트랩층(430b)을 형성한다. 바람직하게, 제2 전하트랩층(430b)은 5.1 내지 8.5eV 미만의 에너지 밴드 갭을 갖는 물질로 형성한다. 더욱 바람직하게, 제2 전하트랩층(430b)은 질소 리치 질화막(N-rich Nitride)으로 형성하며, 이때, 질소 리치 질화막(N-rich Nitride)은 Si:N의 조성비가 3:4인 Si3N4로서 약 5.2eV의 에너지 밴드 갭을 갖는다.
이로써, 1.5eV 이상의 에너지 밴드 갭 차이를 갖으며, 하부에 제1 전하트랩층(430a)과 상부에 제2 전하트랩층(430b)의 적층막으로 이루어지는 전하트랩층(430)이 형성된다. 전하트랩층(430)은 화학기상증착(CVD;Chemical Vapor Deposition) 방법으로 형성할 수 있으며, 바람직하게 저압화학기상증착(LPCVD;Low-Pressure CVD) 방법으로 형성한다.
여기서, 전하트랩층(430)의 제1 전하트랩층(430a) 및 제2 전하트랩층(430b) 각각에는 제1 절연막(420)을 통과하는 전하를 저장하는 트랩 사이트를 포함한다.
도 4c를 참조하면, 전하트랩층(430) 상부에 제2 절연막(440)을 형성한다. 제2 절연막(440)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 LPCVD 방법으로 형성하는 것이 바람직하다.
제2 절연막(440)은 전자들이 전하트랩층(430)의 트랩 사이트에 트랩되는 과정에서 게이트 전극으로 빠져나가는 것을 차단하며, 게이트 전극의 전하가 전하트랩층(430)으로 주입되는 것을 차단하는 역할을 한다.
여기서, 제1 절연막(SiO2;420), 전하트랩층(SixNy)(430) 및 제2 절연막(SiO2;440)은 ONO(Oxide-Nitride-Oxide)막으로 불리운다.
도 4d를 참조하면, 제2 절연막(440) 상부에 게이트 전극(450)을 형성한다. 게이트 전극(450)은 폴리실리콘막으로 형성할 수 있다. 게이트 전극(450)은 LPCVD 방법으로 형성하는 것이 바람직하다. 폴리실리콘막과 같은 전도성 물질로 형성된 게이트 전극(450)는 스위칭 역할을 수행한다.
도 4e를 참조하면, 게이트 전극(450), 제2 절연막(440), 전하트랩층(430) 및 제1 절연막(420)을 마스크(미도시)를 이용하여 패터닝하여 스택(stack) 구조의 게이트(460)를 형성한다.
도 4f를 참조하면, 이온 주입 공정을 실시하여 게이트(460) 양측 하부의 반도체 기판(410)에 불순물이 주입된 소오스/드레인(413a, 413b)을 형성한다. 소오스 /드레인(413a, 413b) 영역은 불순물의 활성화를 위한 열처리에 의해 확산되어 게이트(460)와 소정 영역 중첩되게 형성된다. 소오스/드레인(413a, 413b) 사이에는 채널 영역(415)이 형성된다.
이로써, 소오스/드레인(413a, 413b)이 개재된 반도체 기판(410) 상에 제1 절연막(420), 전하트랩층(430), 제2 절연막(440) 및 게이트 전극(450)을 포함하는 소노스 메모리 소자가 완성된다.
상기한 바에 의해, 전하트랩층(430)은 제1 전하트랩층(430a)과 제2 전하트랩층(430b) 각각의 트랩 준위를 이용하여 동작하게 되는데, 제1 전하트랩층(430a)은 에너지 밴드 갭이 3.0 내지 5.1eV 미만으로 트랩 분포를 타이트하게 만들 수 있어, 제1 절연막(420)을 통한 터널링 효율을 증대시킬 수 있다.
반면, 제2 전하트랩층(430b)은 에너지 밴드 갭이 5.1eV 이상으로 제2 절연막(440)을 통한 전하트랩층(430)으로의 전자의 유입을 감소시킬 수 있어 백 터널링 효과를 개선시킬 수 있다.
특히, 본 발명에서는 전하트랩층(430)의 제1 전하트랩층(430a)과 제2 전하트랩층(430b)의 에너지 밴드 갭이 1.5eV 이상의 차이를 보임으로써 터널링 효율을 0.75V이상 향상시킬 수 있어, 제1 절연막(420)의 두께를 50Å이라 가정하면, 1.5MV/cm의 필드 개선효과를 기대할 수 있다.
결과적으로, 본 발명은 서로 다른 에너지 밴드 갭을 갖는 제1 전하트랩층(430a)과 제2 전하트랩층(430b)을 적층하여 전하트랩층(430)을 형성함으로써 1.5eV 이상의 에너지 밴드 갭 차이에 의해 제1 절연막(420)을 통한 터널링 확률을 제2 절연막(440)을 통한 터널링 확률보다 크게하여 게이트 전극(450)으로부터 전하트랩층(430)으로의 전자의 백 터널링 현상이 발생하더라도 소노스 메모리 소자의 이레이즈 효율을 개선할 수 있다.
도 5는 본 발명의 일실시예에 따른 소노스 메모리 소자의 이레이즈 동작 시 터널링되는 전자를 나타낸 에너지 밴드 다이어그램이다.
도 5를 참조하면, 실리콘(Si) 기판 상의 소정 영역에 제1 절연막(SiO2)/제1 전하트랩층(Si-rich Nitride)/제2 전하트랩층(N-rich Nitride)/제2 절연막(SiO2)/게이트 전극(폴리실리콘막)으로 이루어진 소노스 메모리 소자를 형성하되, 제1 전하트랩층은 3.7eV의 에너지 밴드 갭을 갖는 물질로, 제2 전하트랩층은 5.2eV의 에너지 밴드 갭을 갖는 물질로 형성한 것이다.
이레이즈 동작을 위하여 게이트 전극을 통해 큰 음전압을 인가하면, 먼저, 터널 산화막에 존재하는 1.8eV의 에너지 장벽이 낮아져 전하트랩층 중 제1 전하트랩층에 트랩된 전자가 제1 절연막을 터널링하여 기판으로 추출된다. 제1 전하트랩층에 트랩된 전자가 기판으로 추출되면 제1 전하트랩층에는 정공(hole)만 남게 되는데, 이때 제2 전하트랩층에 트랩된 전자가 1.5eV의 에너지 밴드 갭 차이에 의해 낮은 에너지 준위를 갖는 제1 전하트랩층으로 빠른 속도로 이동하게 된다. 마찬가지로, 제2 전하트랩층으로부터 제1 전하트랩층에 트랩된 전자도 제1 절연막을 터널링하여 기판으로 추출된다.
상기와 같은, 이레이즈 동작 시에는 3.2eV의 제2 절연막의 에너지 장벽이 낮 아져 정공이 트랩되어 있는 제2 전하트랩층으로 게이트 전극으로부터 전자가 제2 절연막을 터널링하여 제2 전하트랩층에 전자가 트랩되는 백 터널링이 발생된다.
본 발명에서는 전하트랩층을 1.5eV의 에너지 밴드 갭의 차이를 갖는 제1 전하트랩층과 제2 전하트랩층의 이중층으로 형성함으로써 게이트 전극으로부터 전자가 제2 절연막을 통해 터널링되는 확률을 낮춰 전하트랩층으로의 전자의 유입은 감소시키고, 에너지 밴드 갭 차에 의해 제2 전하트랩층에 비해 낮은 에너지 준위를 갖는 제1 전하트랩층으로의 전자의 조밀도를 높임에 따라 제1 절연막으로 전자가 터널링되는 확률을 증가시켜 문턱 전압(Vth)을 감소시킬 수 있다.
즉, 전하트랩층으로부터 제1 절연막을 통한 터널링 확률을 게이트 전극으로부터 제2 절연막을 통한 터널링 확률보다 크게 하여 백 터널링이 발생하더라도 문턱 전압(Vth)의 증가를 방지하여 이레이즈 효율을 개선할 수 있는 소노스 메모리 소자를 구현할 수 있다.
본 발명의 실시예와 같은 전하트랩층의 설계는 물질의 밴드 갭 에너지를 고려하여 적절하게 설계될 수 있다.
본 발명에서는 설명의 편의를 위하여 소노스 메모리 소자에 대하여 설명하였으나, 이에 한정되는 것은 아니다.
특히, 본 발명은 플로팅 게이트를 전하트랩층으로 사용하는 플래시 메모리 소자에 적용할 경우, 플로팅 게이트는 제1 절연막과 인접하여 전자친화도가 낮은 물질을, 컨트롤 게이트와 인접하여 전자친화도가 높은 물질을 적층하여 형성할 수 있으며, 본 발명에서와 동일한 효과를 얻을 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자라면 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
본 발명은 게이트 전극과 인접하여 밴드 갭이 낮은 물질을, 기판과 인접하여 밴드 갭이 높은 물질을 적층한 전하트랩층을 형성하여 기판과 전하트랩층 사이에 형성된 절연막을 통한 터널링 확률을 게이트 전극과 전하트랩층 사이에 형성된 절연막을 통한 터널링 확률보다 크게 함으로써 게이트 전극으로부터 전하트랩층으로의 전자의 백 터널링 현상이 발생하더라도 문턱 전압 증가를 방지하여 이레이즈 효율이 개선된 비휘발성 메모리 소자를 구현할 수 있다.
Claims (16)
- 반도체 기판 상에 형성된 제1 절연막;상기 제1 절연막 상에 형성된 제1 전하트랩층과 상기 제1 전하트랩층 상에 형성된 제2 전하트랩층을 포함하며, 상기 제1 전하트랩층의 에너지 밴드 갭이 상기 제2 전하트랩층의 에너지 밴드 갭보다 낮은 전하트랩층;상기 전하트랩층 상에 형성된 제2 절연막; 및상기 제2 절연막 상에 형성된 게이트 전극을 포함하는 비휘발성 메모리 소자.
- 삭제
- 제 1 항에 있어서,상기 제1 전하트랩층은 3.0 내지 5.1eV 미만의 에너지 밴드 갭을 갖는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 제2 전하트랩층은 5.1 내지 8.5eV 미만의 에너지 밴드 갭을 갖는 비휘 발성 메모리 소자.
- 제 1 항에 있어서,상기 제1 전하트랩층은 실리콘 리치 질화막(Si-rich Nitride)으로 이루어지는 비휘발성 메모리 소자.
- 제 5 항에 있어서,상기 실리콘 리치 질화막은 Si:N의 조성비가 1:1인 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 제2 전하트랩층은 질소 리치 질화막(N-rich Nitride)으로 이루어지는 비휘발성 메모리 소자.
- 제 7 항에 있어서,상기 질소 리치 질화막은 Si:N의 조성비가 3:4인 비휘발성 메모리 소자.
- 반도체 기판 상에 제1 절연막을 형성하는 단계;상기 제1 절연막 상에 제1 에너지 밴드 갭을 갖는 제1 전하트랩층을 형성하는 단계;상기 제1 전하트랩층 상에 상기 제1 에너지 밴드 갭보다 높은 제2 에너지 밴드 갭을 갖는 제2 전하트랩층을 형성하는 단계;상기 제2 전하트랩층 상에 제2 절연막을 형성하는 단계; 및상기 제2 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 삭제
- 제 9 항에 있어서,상기 제1 전하트랩층은 3.0 내지 5.1eV 미만의 에너지 밴드 갭을 갖는 비휘발성 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 제2 전하트랩층은 5.1 내지 8.5eV 미만의 에너지 밴드 갭을 갖는 비휘발성 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 제1 전하트랩층은 실리콘 리치 질화막(Si-rich Nitride)으로 이루어지는 비휘발성 메모리 소자의 제조 방법.
- 제 13 항에 있어서,상기 실리콘 리치 질화막은 Si:N의 조성비가 1:1인 비휘발성 메모리 소자의 제조 방법.
- 제 9 항에 있어서,상기 제2 전하트랩층은 질소 리치 질화막(N-rich Nitride)으로 이루어지는 비휘발성 메모리 소자의 제조 방법.
- 제 15 항에 있어서,상기 질소 리치 질화막은 Si:N의 조성비가 3:4인 비휘발성 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060096147A KR100827201B1 (ko) | 2006-09-29 | 2006-09-29 | 비휘발성 메모리 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060096147A KR100827201B1 (ko) | 2006-09-29 | 2006-09-29 | 비휘발성 메모리 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080030273A KR20080030273A (ko) | 2008-04-04 |
| KR100827201B1 true KR100827201B1 (ko) | 2008-05-02 |
Family
ID=39532446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060096147A KR100827201B1 (ko) | 2006-09-29 | 2006-09-29 | 비휘발성 메모리 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100827201B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8426907B2 (en) | 2008-11-18 | 2013-04-23 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices including multiple charge trapping layers |
| US8431984B2 (en) | 2008-11-18 | 2013-04-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices including deep and high density trapping layers |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101060618B1 (ko) | 2008-07-29 | 2011-08-31 | 주식회사 하이닉스반도체 | 전하 트랩형 비휘발성 메모리 소자 및 그 제조 방법 |
| CN102420233A (zh) * | 2011-11-02 | 2012-04-18 | 上海宏力半导体制造有限公司 | 提升sonos 器件数据保持力的方法以及sonos 器件结构 |
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| JP2004259986A (ja) | 2003-02-26 | 2004-09-16 | Sharp Corp | メモリ膜およびメモリ素子 |
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- 2006-09-29 KR KR1020060096147A patent/KR100827201B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20080030273A (ko) | 2008-04-04 |
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