KR100652401B1 - 복수의 트랩막들을 포함하는 비휘발성 메모리 소자 - Google Patents
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Abstract
반도체 기판 상에 형성된 터널 절연막과, 터널 절연막 상에 형성된 스토리지 노드와, 스토리지 노드 상에 형성된 블로킹 절연막, 및 블로킹 절연막 상에 형성된 제어 게이트 전극을 포함하는 비휘발성 메모리 소자가 개시된다. 스토리지 노드는 트랩 밀도가 서로 다른 적어도 2 이상의 트랩막들을 포함하고, 블로킹 절연막은 실리콘 산화막보다 높은 유전율을 갖는다.
Description
도 1은 종래 SONOS형 비휘발성 메모리 소자를 보여주는 단면도이다.
도 2는 도 1의 메모리 소자에 대한 소거 상태에서 문턱전압과, 리텐션 상태에서 문턱전압의 변화량의 관계를 보여주는 그래프이다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 보여주는 단면도이다.
도 4는 도 3의 메모리 소자의 트랩막들의 트랩밀도를 나타내는 그래프이다.
도 5는 도 3의 메모리 소자의 에너지 밴드의 연결 관계를 보여주는 그래프이다.
도 6은 도 1 및 도 3의 메모리 소자들에 대한 리텐션 상태에서 플랫밴드 전압의 변화량을 보여주는 그래프이다.
도 7은 도 1 및 도 3의 메모리 소자에 대한 프로그래밍 시간에 따른 플랫밴드 전압을 보여주는 그래프이다.
도 8은 도 1 및 도 3의 메모리 소자에 대한 소거 시간에 따른 플랫밴드 전압을 보여주는 그래프이다.
본 발명은 비휘발성(non-volatile) 메모리 소자에 관한 것으로서, 특히 전하 저장형 스토리지 노드를 구비하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자에는 트랜지스터의 문턱 전압 천이(threshold voltage transition)를 이용하는 것과, 전하 이동(charge displacement)을 이용하는 것과, 저항 변화를 이용하는 것들이 있다. 문턱 전압 천이를 이용하는 메모리 소자는 전하 저장을 위한 스토리지 노드를 구비하고 있다는 점에서 전하 저장형 메모리 소자로 불린다.
예를 들어, 플로팅 게이트(floating gate)를 스토리지 노드로 이용하는 플로 팅 게이트형 메모리 소자와, 전하 트랩층(charge trap layer)을 스토리지 노드로 이용하는 소노스(SONOS)형 메모리 소자가 전하 저장형 메모리 소자에 속한다.
이하 도면을 참조하여 종래 SONOS형 메모리 소자를 설명한다. 도 1은 종래 SONOS형 비휘발성 메모리 소자를 보여주는 단면도이다.
도 1을 참조하면, 메모리 소자(100)는 전하 트랩을 위한 질화막(120)을 스토리지 노드로 이용한다. 스토리지 노드인 질화막(120)과 반도체 기판(105) 사이에는 전하의 터널링 또는 핫캐리어 주입을 위한 터널 절연막, 일 예로 산화막(115)이 형성되어 있다.
또한, 질화막(120)과 제어 게이트 전극(130) 사이에는 블로킹 절연막, 일례로 실리콘 산화막(125)이 형성되어 있다. 반도체 기판(105)은 예를 들어 실리콘 기판이 사용될 수 있고, 제어 게이트 전극(130)은 예를 들어 폴리실리콘으로 형성될 수 있다. 즉, 메모리 소자(100)는 실리콘 기(105)판과 폴리실리콘(130) 사이에 산화막(115)/질화막(120)/산화막(125)이 개재된 SONOS 구조를 이룬다.
한편, 메모리 소자(100)의 기록 동작은 제어 게이트 전극(130)에 양의 기록 전압을 인가하는 방법으로 수행한다. 이에 따라, 소오스/드레인부(110)에서 가속된 전자가 에너지를 얻어 질화막(120)으로 주입될 수 있다. 또는, 반도체 기판(105)의 전자가 터널링(tunneling)에 의해 질화막(120)으로 주입될 수도 있다.
소거 동작은 제어 게이트 전극(130)에 음의 전압을 인가하거나, 또는 반도체 기판(105)에 양의 전압을 인가함으로써 수행할 수 있다. 이에 따라, 질화막(120)에 저장된 전자가 터널링에 의해 반도체 기판(105)으로 소거된다.
소거 동작 시 제어 게이트(130)에 인가되는 전압이 높아지면, 질화막(120)에서 반도체 기판(105)으로의 전하의 터널링뿐만 아니라, 제어 게이트(130)에서 질화막(120)으로의 터널링도 가능해진다. 후자의 경우를 역 터널링(back tunneling)이라고 한다. 즉, 소거 전압이 커짐에 따라, 초반 소거 속도는 빨라지나, 역 터널링 현상이 보다 심해져 결국 소거 동작의 효율이 감소된다.
도 2는 메모리 소자(도 1의 100)에 대한 소거 상태에서 문턱전압(Vth)과, 리텐션 상태에서 문턱전압의 변화량(ΔVth)의 관계를 보여주는 그래프이다.
도 2를 참조하면, 소거 상태에서 포화 문턱전압과 리텐션 특성은 역 비례 관계에 있다는 것을 알 수 있다. 즉, 소거 상태에서 Vth가 낮아지면 리텐션 상태에서 ΔVth가 높아지고, 반대로 리텐션 상태에서 ΔVth가 낮아지면 소거 상태에서 Vth가 높아진다. 도면에서 소거 효율을 높이기 위해서는 소거 상태에서 Vth를 낮추어야 하고, 리텐션 특성을 높이기 위해서는 ΔVth를 낮추어야 한다.
도 1 및 도 2를 같이 참조하면, 예를 들어 블로킹용 산화막(125)에 비해서 상대적으로 터널링용 산화막(115)의 두께를 낮추면, 역 터널링을 감소시켜 소거 특성을 향상시킬 수 있다. 하지만, 산화막(115)의 두께를 낮추면, 제어 게이트 전극(130)에 소거 전압이 인가되지 않은 상태에서도 산화막(115)을 통한 전하의 터널링이 발생할 수 있다. 즉, 메모리 소자(100)의 리텐션(retention) 특성이 나빠진다. 반면에, 산화막(115)의 두께를 높이면 리텐션 특성은 높일 수 있으나, 프로그램 및 소거 특성이 나빠진다.
한편, 질화막(120)의 트랩 밀도가 높아지면 프로그램 및 소거 특성은 향상되나, 리텐션 특성이 나빠진다. 역으로, 질화막(120)의 트랩 밀도가 낮아지면, 프로그램 및 소거 속도가 감소하나 리텐션 특성은 향상된다. 따라서, 프로그램 및 소거 효율과 리텐션 특성을 동시에 향상시키기는 매우 어렵다.
본 발명이 이루고자 하는 기술적 과제는 소거 및 프로그램 효율을 유지 또는 향상시키면서도, 동시에 리텐션 특성을 동시에 향상시킬 수 있는 비휘발성 메모리 소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 반도체 기판 상에 형성된 터널 절연막(tunnel insulating film); 상기 터널 절연막 상에 형성된 스토리지 노드(storage node); 상기 스토리지 노드 상에 형성된 블로킹 절연막(blocking insulating film); 및 상기 블로킹 절연막 상에 형성된 제어 게이트 전극을 포함하는 비휘발성 메모리 소자가 제공된다. 상기 스토리지 노드는 트랩 밀도가 서로 다른 적어도 2 이상의 트랩막들(trapping films)을 포함하고, 상기 블로킹 절연막은 실리콘 산화막보다 높은 유전율을 갖는다.
상기 트랩막들은 상기 터널 절연막과 상기 블로킹 절연막 사이에 적층되어 있는 것이 바람직하다. 나아가, 상기 트랩막들의 트랩 밀도는 상기 블로킹 절연막에 가까워질수록 높아지는 것이 더욱 바람직하다.
상기 트랩막들은 실리콘 질화막(silicon nitride), 실리콘 산화질화막(silicon oxynitride), 또는 나노-크리스탈(nano-crystal)로 형성되어 있을 수 있다. 구체적으로 예를 들어, 상기 트랩막들은 서로 다른 실리콘 농도를 갖는 실리콘 질화막으로 형성된 것이 바람직하다. 나아가, 상기 트랩막들의 실리콘 농도는 상기 블로킹 절연막에 가까워질수록 높아지는 것이 더욱 바람직하다.
상기 블로킹 절연막은 Al2O3, HfO2, ZrO2, 또는 Ta2O5로 형성되어 있을 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 반도체 기판 상에 형성된 터널 절연막; 상기 터널 절연막 상에 형성되고 제 1 트랩 밀도를 갖는 제 1 트랩막과, 상기 제 1 트랩막 상에 형성되고 제 2 트랩 밀도를 갖는 제 2 트랩막을 포함하는 스토리지 노드; 상기 스토리지 노드 상에 형성되고, 실리콘 산화막보다 높은 유전율을 갖는 블로킹 절연막; 및 상기 블로킹 절연막 상의 제어 게이트 전극을 포함하는 비휘발성 메모리 소자가 제공된다.
상기 제 2 트랩 밀도가 상기 제 1 트랩 밀도보다 높은 것이 바람직하다. 상기 트랩막들은 실리콘 질화막, 실리콘 산화질화막, 또는 나노-크리스탈로 형성되어 있을 수 있다.
바람직하게는, 상기 제 1 트랩막은 실리콘 질화막으로 형성되고, 상기 제 2 트랩막은 실리콘 산화질화막으로 형성되어 있을 수 있다. 보다 바람직하게는, 상기 트랩막들은 서로 다른 실리콘 농도를 갖는 실리콘 질화막으로 형성되어 있을 수 있 다. 나아가, 상기 제 2 트랩막의 실리콘 농도가 상기 제 1 트랩막의 실리콘 농도보다 높은 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 소자(200)를 보여주는 단면도이다.
도 3을 참조하면, 메모리 소자(200)는 소오스(210)와 드레인(215) 사이의 반도체 기판(205) 상에 형성된, 터널 절연막(220), 스토리지 노드(250), 블로킹 절연막(260), 및 제어 게이트 전극(270)을 포함한다. 구체적으로 보면, 터널 절연막(220)은 반도체 기판(205) 상에 형성되고, 스토리지 노드(250)는 터널 절연막(220) 상에 형성된다. 또한, 스토리지 노드(250) 상에 블로킹 절연막(260) 및 제어 게이트 전극(270)이 순차로 형성되어 있다. 또한, 이러한 게이트 구조물들(220, 250, 260, 270)의 측벽에는 스페이서 절연막(280)이 더 형성되어 있을 수 있다.
터널 절연막(220)은 핫캐리어 주입 또는 전하의 터널링이 가능한 절연막이다. 예를 들어, 터널 절연막(220)은 실리콘 산화막인 것이 바람직하다. 보다 구체적으로 보면, 터널 절연막(220)은 리텐션 특성과, 프로그램 및 소거 특성을 동시에 확보할 수 있는 두께를 갖는 것이 바람직하다. 터널 절연막(220)의 두께가 낮아지면 리텐션 특성이 나빠지고, 터널 절연막(220)의 두께가 높아지면 프로그램 및 소거 특성이 나빠진다.
스토리지 노드(250)는 트랩 밀도가 서로 다른 두 층의 트랩막들, 즉 하층의 제 1 트랩막(230)과 상층의 제 2 트랩막(240)을 포함하는 것이 바람직하다. 하지만, 본 발명의 다른 실시예에서, 스토리지 노드(250)는 트랩 밀도가 다른 2 이상의 트랩막들(230, 240 등)을 포함하는 것도 가능하다. 도면에는 예시적으로 두 층의 트랩막들(230, 240)만이 도시되었다.
도 4는 메모리 소자(200)의 트랩막들(230, 240)의 트랩밀도를 나타내는 그래프이다.
도 3 및 도 4를 같이 참조하면, 제 1 트랩막(230)은 제 1 트랩 밀도(D1)를 갖고, 제 2 트랩막(240)은 제 2 트랩 밀도(D2)를 갖는다. 도면에 도시된 바와 같이, 제 2 트랩 밀도(D2)가 제 1 트랩 밀도(D1)보다 큰 것이 바람직하다. 즉, 블로킹 절연막(260)에 가까워질수록 트랩 밀도가 높아지는 것이 바람직하다.
예를 들어, 트랩막들(230, 240)은 실리콘 질화막(silicon nitride), 실리콘 산화질화막(silicon oxynitride), 또는 나노-크리스탈(nano-crystal)로 형성될 수 있다. 보다 구체적으로 보면, 트랩막들(230, 240)은 서로 다른 실리콘 농도를 가는 실리콘 질화막으로 형성된 것이 바람직하다. 트랩밀도는 실리콘 농도에 비례하므로, 트랩막들(230, 240)의 실리콘 농도는 블로킹 절연막(260)에 가까워질수록 높아 질 수 있다. 이에 따라, 제 2 트랩막(240)의 트랩 밀도(D2)가 제 1 트랩막(230)의 트랩 밀도(D1)보다 높아질 수 있다. 다른 예로, 제 1 트랩막(230)은 실리콘 산화질화막이고, 제 2 트랩막(240)은 실리콘 질화막일 수 있다.
다시 도 1을 참조하면, 블로킹 절연막(260)은 스토리지 노드(250)를 제어 게이트 전극(270)과 분리시키며, 동시에 소거 동작 시 제어 게이트 전극(270)으로부터 스토리지 노드(250)로 전하의 역 터널링 현상을 막아주는 역할을 한다. 또한, 블로킹 절연막(260)은 제어 게이트 전극(270)과 반도체 기판(205) 사이의 커패시턴스에 영향을 미친다.
본 발명의 실시예에서, 블로킹 절연막(260)은 실리콘 산화막보다 높은 유전율을 갖는다. 즉, 블로킹 절연막(260)은 고유전율(high-k) 절연막으로 형성된다. 보다 구체적으로 보면, 블로킹 절연막(260)은 Al2O3, HfO2, ZrO2, 또는 Ta2O5로 형성될 수 있다. 이에 따라, 스토리지 노드(250)와 반도체 기판(205) 사이의 전기장의 세기가 높아져, 메모리 소자(200)의 동작 특성, 예를 들어 프로그램 및 소거 특성이 향상될 수 있다.
또한, 고유전율 블로킹 절연막(260)을 이용함으로써, 반도체 기판(205)과 제어 게이트 전극(270) 사이의 커패시턴스를 적절하게 유지하면서 블로킹 절연막(260)의 두께를 높일 수 있다. 이에 따라, 메모리 소자(200)의 소거 동작 시 역 터널링 형상을 억제하여, 소거 효율을 높일 수 있다. 이러한 동작 특성은 후술하는 실험 결과를 참조할 수 있다.
제어 게이트 전극(270)은 도핑된 폴리실리콘, 금속 또는 이들의 합성막으로 형성될 수 있다. 또한 절연막 스페이서(280)는 실리콘 산화막 또는 실리콘 산화막과 실리콘 질화막의 합성막으로 형성될 수 있다.
이하, 메모리 소자(200)의 동작을 설명한다. 메모리 소자(200)의 프로그램 동작은 제어 게이트 전극(270)에 프로그램 전압, 예를 들어 양의 전압을 인가하여 스토리지 노드(250)에 전자를 저장하는 방식으로 수행할 수 있다. 메모리 소자(200)의 소거 동작은 제어 게이트 전극(270)에 소거 전압, 예를 들어 음의 전압을 인가하여 스토리지 노드(250)에 저장된 전자를 반도체 기판(205)으로 소거하는 방식으로 수행할 수 있다.
도 5는 메모리 소자(200)의 에너지 밴드의 연결 관계를 보여주는 그래프이다.
도 3 및 도 5를 같이 참조하면, 메모리 소자(200)의 반도체 기판(205), 터널 절연막(220), 스토리지 노드(250), 블로킹 절연막(260), 제어 게이트 전극(270)에 각각 대응하는 에너지 밴드들(205a, 220a, 250a, 260a, 270a)의 연결관계가 도시되어 있다. 스토리지 노드(250)의 에너지 밴드(250a)는 제 1 트랩막(230)의 에너지 밴드(230a)와 제 2 트랩막(240)의 에너지 밴드(240a)를 포함한다.
메모리 소자(200)의 소거 동작 시, 제어 게이트 전극(270)과 반도체 기판(205) 사이에 인가된 전압에 의해, 스토리지 노드(250)와 반도체 기판(205) 사이에 전기장이 유도된다. 이에 따라 스토리지 노드(250)에 저장되어 있던 전자가 반도체 기판(205)으로 이동된다.
리텐션 상태에서는, 다음의 두 가지의 전자 이동 경로(P1, P2)를 통해 스토리지 노드(250)에 저장된 전자가 소실될 수 있다. 첫째, 전자가 스토리지 노드(250) 내의 트랩 사이트를 순차로 이동하여, 터널 절연막(220)과 스토리지 노드(250)의 경계로 이동한 후, 터널 절연막(220)을 터널링하여 반도체 기판으로 이동한다(P1 경로).
둘째, 스토리지 노드(250)에 저장되어 있던 전자가, 컨덕션 밴드(conduction band)로 여기된(excited) 다음, 컨덕션 밴드를 타고 터널 절연막(220)과 스토리지 노드(250)의 경계로 이동한 후, 터널 절연막(220)을 터널링하여 반도체 기판으로 이동한다(P2 경로). 예를 들어, 전자는 열 에너지가 공급되면 컨덕션 밴드로 여기될 수 있다.
첫 번째 P1 경로를 통한 전자의 소실은 트랩 대 밴드 터널링 경로에 해당하고, 두 번째 P2 경로를 통한 전자의 소실은 직접적인 밴드 대 밴드 터널링 경로에 해당한다. 따라서, P1 경로를 통한 전자의 소실은 스토리지 노드(250)의 트랩 밀도에 영향을 받을 수 있다.
보다 구체적으로 보면, P1 경로를 통한 전자의 소실은 스토리지 노드(250)의 트랩 밀도에 비례한다. 스토리지 노드(250)의 트랩 밀도가 높을수록, 스토리지 노드(250) 내의 전자가, 트랩 사이트를 통해서 스토리지 노드(250)와 터널 절연막(220)의 계면으로 이동될 수 있는 확률이 높아지기 때문이다.
하지만, 터널 절연막(220)에 근접한 제 1 트랩막(230)은, 전체 스토리지 노드(250)의 트랩 밀도보다 낮은 트랩 밀도(D1)를 갖고 있기 때문에, P1 경로를 통한 전자의 소실을 억제할 수 있다. 즉, 비록 트랩 밀도(D2)가 높은 제 2 트랩막(240)을 통해서 전자가 제 1 트랩막(230)으로 이동하더라도, 제 1 트랩막(230)에서는 전자의 이동 확률이 감소된다.
한편, 스토리지 노드(250)의 트랩 밀도가 너무 낮으면, 프로그램 및 소거 속도가 감소되기 때문에, 적절한 정도의 트랩 밀도를 갖도록 제 2 트랩막(240)의 트랩 밀도를 높이는 것이 가능하다. 따라서, 본 발명의 실시예에 따르면, 리텐션 상태에서 전자의 소실을 감소시키고, 동시에 프로그램 및 소거 속도를 종래와 같이 유지하거나 더 향상시킬 수 있다. 동작 속도에 대해서는 아래의 실험 결과를 참조하여 보다 자세하게 설명된다.
또한, 본 발명의 다른 실시예에서는 스토리지 노드(250)는 2 이상의 트랩막들(230, 240 등)을 포함할 수 있고, 이 경우 트랩막들(230, 240 등)의 트랩 밀도는 블로킹 절연막(260)에 가까워질수록 증가할 수 있다.
이하, 도 6 내지 도 8을 참조하여 메모리 소자(200)의 동작 특성에 대한 실험 결과를 설명한다.
도 6은 종래 메모리 소자(도 1의 100, A)와, 본 발명의 실시예에 따른 메모리 소자(도 3의 200, B)에 대한 리텐션 상태에서 플랫밴드 전압의 변화량(ΔVfb)을 보여주는 그래프이다. 도 6을 참조하면, 본 발명의 실시예에 따른 메모리 소자(B) 의 경우, 종래 메모리 소자(A)에 ΔVfb을 비해 절반 이상으로 낮출 수 있다. 리텐션 상태에서 ΔVfb의 감소는 전자의 소실 감소를 의미한다.
도 7은 종래 메모리 소자(도 1의 100, ■)와 본 발명의 실시예에 따른 메모리 소자(도 3의 200, ●)에 대한, 프로그래밍 시간에 따른 플랫밴드 전압(Vfb)을 보여주는 그래프이다. 도 7을 참조하면, 메모리 소자(●)를 이용하면, 종래 메모리 소자(■)에 비해 보다 빠른 속도로 Vfb을 변화시킬 수 있음을 알 수 있다. 프로그램 동작에서 Vfb의 빠른 증가는 스토리지 노드(250)에 전자가 빠르게 저장됨을 의미한다. 결국, 프로그램 동작 속도가 향상됨을 의미한다.
도 8은 종래 메모리 소자(도 1의 100, ■)와 본 발명의 실시예에 따른 메모리 소자(도 3의 200, ●)에 대한 소거 시간에 따른 플랫밴드 전압(Vfb)을 보여주는 그래프이다. 도 8을 참조하면, 프로그램 시와 마찬가지로, 메모리 소자(●)를 이용하면, 종래 메모리 소자(■)에 비해 보다 빠른 속도로 Vfb을 변화시킬 수 있음을 알 수 있다. 즉, Vfb의 빠른 감소는 스토리지 노드(250)에 전자가 빠르게 소거됨을 의미하고, 결국 소거 동작 속도가 향상됨을 의미한다.
다시 도 3을 참조하면, 메모리 소자(200)는, 트랩 밀도가 서로 다른 복수의 트랩층들(230, 240)을 구비하여, 리텐션 특성과 소거 및 프로그램 동작 특성을 동시에 향상시킬 수 있다. 또한, 고유전율을 갖는 블로킹 절연막(260)을 더 구비하여, 프로그램 및 소거 동작 특성을 더욱 향상시킬 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 비휘발성 메모리 소자(200)를 이용하면, 트랩 밀도가 서로 다른 복수의 트랩층들(230, 240)을 통해서 리텐션 특성과 소거 및 프로그램 동작 특성을 동시에 향상시킬 수 있다.
보다 구체적으로 보면, 터널 절연막(220)에 인접한 제 1 트랩층(230)의 트랩 밀도를 낮게 하여, 리텐션 시 트랩 사이트를 통한 전자의 이동을 감소시켜 전자의 소실 양을 감소시킬 수 있다. 블로킹 절연막(260)에 인접한 제 2 트랩층(240)의 트랩 밀도를 제 1 트랩층(230)의 트랩 밀도보다 높게 하여, 스토리지 노드(250)의 전체 트랩 밀도를 일정값 이상으로 유지하여 프로그램 및 소거 특성을 종래와 같이 유지하거나 또는 보다 향상시킬 수 있다.
또한, 고유전율 블로킹 절연막(260)을 이용함으로써, 반도체 기판(205)과 제어 게이트 전극(270) 사이의 커패시턴스를 적절하게 유지하면서 블로킹 절연막(260)의 두께를 높일 수 있다. 이에 따라, 메모리 소자(200)의 소거 동작 시 역 터널링 형상을 억제하여, 소거 효율을 높이고, 또한 프로그램 특성을 향상시킬 수 있다.
Claims (18)
- 반도체 기판 상에 형성된 터널 절연막;상기 터널 절연막 상에 형성된 스토리지 노드;상기 스토리지 노드 상에 형성된 블로킹 절연막; 및상기 블로킹 절연막 상에 형성된 제어 게이트 전극을 포함하고,상기 스토리지 노드는 상기 터널 절연막과 상기 블로킹 절연막 사이에 적층되고 트랩 밀도가 서로 다른 적어도 2 이상의 트랩막들을 포함하고, 상기 트랩막들의 트랩 밀도는 상기 터널 절연막에 가까운 트랩막보다 상기 블로킹 절연막에 가까운 트랩막이 더 높도록 배치되고, 상기 블로킹 절연막은 실리콘 산화막보다 높은 유전율을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
- 삭제
- 삭제
- 제 1 항에 있어서, 상기 트랩막들은 실리콘 질화막, 실리콘 산화질화막, 또는 나노-크리스탈로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 트랩막들은 서로 다른 실리콘 농도를 갖는 실리콘 질화막으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 5 항에 있어서, 상기 트랩막들의 실리콘 농도는 상기 블로킹 절연막에 가까워질수록 높아지는 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 블로킹 절연막은 Al2O3, HfO2, ZrO2, 또는 Ta2O5로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 터널 절연막은 실리콘 산화막으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 터널 절연막 외측의 상기 반도체 기판에는 각각 소오스 및 드레인이 더 형성되어 있는 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판 상에 형성된 터널 절연막;상기 터널 절연막 상에 형성되고 제 1 트랩 밀도를 갖는 제 1 트랩막과, 상기 제 1 트랩막 상에 상기 제 1 트랩 밀도보다 높은 제 2 트랩 밀도를 갖는 제 2 트랩막을 포함하는 스토리지 노드;상기 스토리지 노드 상에 형성되고, 실리콘 산화막보다 높은 유전율을 갖는 블로킹 절연막; 및상기 블로킹 절연막 상의 제어 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 삭제
- 제 10 항에 있어서, 상기 트랩막들은 실리콘 질화막, 실리콘 산화질화막, 또는 나노-크리스탈로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 10 항에 있어서, 상기 제 1 트랩막은 실리콘 질화막으로 형성되고, 상기 제 2 트랩막은 실리콘 산화질화막으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 10 항에 있어서, 상기 트랩막들은 서로 다른 실리콘 농도를 갖는 실리콘 질화막으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 14 항에 있어서, 상기 제 2 트랩막의 실리콘 농도가 상기 제 1 트랩막의 실리콘 농도보다 높은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 10 항에 있어서, 상기 블로킹 절연막은 Al2O3, HfO2, ZrO2, 또는 Ta2O5로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 10 항에 있어서, 상기 터널 절연막 외측의 상기 반도체 기판에는 각각 소오스 및 드레인이 더 형성되어 있는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 10 항에 있어서, 상기 터널 절연막은 실리콘 산화막으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101018710B1 (ko) | 2008-07-23 | 2011-03-04 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 게이트 형성방법 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2440968B (en) * | 2006-08-16 | 2011-02-02 | Advanced Risc Mach Ltd | Protecting system control registers in a data processing apparatus |
| US20080079061A1 (en) * | 2006-09-28 | 2008-04-03 | Advanced Micro Devices, Inc. | Flash memory cell structure for increased program speed and erase speed |
| KR100890040B1 (ko) * | 2006-10-23 | 2009-03-25 | 주식회사 하이닉스반도체 | 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법 |
| US8101989B2 (en) * | 2006-11-20 | 2012-01-24 | Macronix International Co., Ltd. | Charge trapping devices with field distribution layer over tunneling barrier |
| KR100913395B1 (ko) * | 2006-12-04 | 2009-08-21 | 한국전자통신연구원 | 메모리 소자 및 그 제조방법 |
| US7687360B2 (en) * | 2006-12-22 | 2010-03-30 | Spansion Llc | Method of forming spaced-apart charge trapping stacks |
| KR100894098B1 (ko) * | 2007-05-03 | 2009-04-20 | 주식회사 하이닉스반도체 | 빠른 소거속도 및 향상된 리텐션 특성을 갖는 불휘발성메모리소자 및 그 제조방법 |
| WO2008146760A1 (ja) * | 2007-05-24 | 2008-12-04 | National Institute Of Advanced Industrial Science And Technology | 記憶素子及びその読み出し方法 |
| US9449831B2 (en) | 2007-05-25 | 2016-09-20 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US20090179253A1 (en) | 2007-05-25 | 2009-07-16 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US8643124B2 (en) | 2007-05-25 | 2014-02-04 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US8940645B2 (en) | 2007-05-25 | 2015-01-27 | Cypress Semiconductor Corporation | Radical oxidation process for fabricating a nonvolatile charge trap memory device |
| US8633537B2 (en) | 2007-05-25 | 2014-01-21 | Cypress Semiconductor Corporation | Memory transistor with multiple charge storing layers and a high work function gate electrode |
| JP2009004510A (ja) | 2007-06-20 | 2009-01-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| CN101364615B (zh) * | 2007-08-08 | 2011-05-25 | 旺宏电子股份有限公司 | 非易失性存储器与非易失性存储器的形成方法 |
| KR20090017040A (ko) * | 2007-08-13 | 2009-02-18 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| US7772072B2 (en) | 2007-08-28 | 2010-08-10 | Macronix International Co., Ltd. | Method for manufacturing non-volatile memory |
| US20090067256A1 (en) * | 2007-09-06 | 2009-03-12 | Micron Technology, Inc. | Thin gate stack structure for non-volatile memory cells and methods for forming the same |
| KR100945923B1 (ko) * | 2007-11-07 | 2010-03-05 | 주식회사 하이닉스반도체 | 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법 |
| US7973357B2 (en) | 2007-12-20 | 2011-07-05 | Samsung Electronics Co., Ltd. | Non-volatile memory devices |
| KR101008982B1 (ko) * | 2007-12-21 | 2011-01-17 | 주식회사 하이닉스반도체 | 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법 |
| JP2009170660A (ja) * | 2008-01-16 | 2009-07-30 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP2009260151A (ja) | 2008-04-18 | 2009-11-05 | Tokyo Electron Ltd | 金属ドープ層の形成方法、成膜装置及び記憶媒体 |
| JP2010040994A (ja) * | 2008-08-08 | 2010-02-18 | Toshiba Corp | 半導体記憶装置、及びその製造方法 |
| CN103066074A (zh) * | 2011-10-21 | 2013-04-24 | 华东师范大学 | 一种具有双层电介质电荷捕获层的dc-sonos存储器及其制备方法 |
| US9666697B2 (en) * | 2013-07-08 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device including an electron trap layer |
| US20150008428A1 (en) | 2013-07-08 | 2015-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| KR102066743B1 (ko) | 2014-01-09 | 2020-01-15 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성방법 |
| US10720444B2 (en) | 2018-08-20 | 2020-07-21 | Sandisk Technologies Llc | Three-dimensional flat memory device including a dual dipole blocking dielectric layer and methods of making the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4151229B2 (ja) * | 2000-10-26 | 2008-09-17 | ソニー株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| US6709928B1 (en) * | 2001-07-31 | 2004-03-23 | Cypress Semiconductor Corporation | Semiconductor device having silicon-rich layer and method of manufacturing such a device |
| US6797650B1 (en) * | 2003-01-14 | 2004-09-28 | Advanced Micro Devices, Inc. | Flash memory devices with oxynitride dielectric as the charge storage media |
-
2005
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-
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- 2006-02-16 JP JP2006039660A patent/JP2006229233A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101018710B1 (ko) | 2008-07-23 | 2011-03-04 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 게이트 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1832201A (zh) | 2006-09-13 |
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| US20060255399A1 (en) | 2006-11-16 |
| KR20060091649A (ko) | 2006-08-21 |
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