CN1832201A - 具有多个捕获膜的非易失性存储器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 93
- 238000003949 trap density measurement Methods 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 239000012212 insulator Substances 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- NCMAYWHYXSWFGB-UHFFFAOYSA-N [Si].[N+][O-] Chemical compound [Si].[N+][O-] NCMAYWHYXSWFGB-UHFFFAOYSA-N 0.000 claims description 5
- 239000002096 quantum dot Substances 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 10
- 230000004888 barrier function Effects 0.000 abstract 3
- 230000014759 maintenance of location Effects 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 230000005641 tunneling Effects 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 208000000044 Amnesia Diseases 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 231100000863 loss of memory Toxicity 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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Abstract
本发明提供一种非易失性存储器件，其包括：形成在半导体衬底上的隧道绝缘膜；形成在该隧道绝缘膜上的存储节点；形成在该存储节点上的阻挡绝缘膜；以及形成在该阻挡绝缘膜上的控制栅极电极。该存储节点至少包括具有不同陷阱密度的两层捕获膜，该阻挡绝缘膜具有比硅氧化物膜的介电常数大的介电常数。
Description
技术领域
本发明涉及非易失性存储器件和制造这样的器件的方法，更具体地，涉及包括用于存储电荷的存储节点的非易失性存储器件以及制造包括这样的存储节点的存储器件的方法。
背景技术
写和擦除数据期间，非易失性存储器件可利用一种或更多种方法，包括例如修改晶体管的阈值电压转变、移置电荷和/或改变电阻。利用修改阈值电压转变这种方法的那些非易失性存储器件通常包括用于存储电荷的存储节点，因此可以称为储电存储器件(charge storing memory device)。储电存储器件的示例包括利用浮置栅极作为存储节点的浮置栅极存储器件和利用电荷捕获层(trapping layer)作为存储节点的SONOS存储器件。
图1是传统SONOS型非易失性存储器件100的横截面图，其利用氮化物膜120作为用于捕获电荷的存储节点。隧道绝缘膜例如氧化物膜115形成在氮化物膜120与半导体衬底105例如硅衬底之间，隧穿电荷或注入的热载流子穿过隧道绝缘膜移动。
阻挡绝缘膜(blocking insulating film)例如硅氧化物膜125形成在氮化物膜120与由例如多晶硅形成的控制栅极电极130之间。存储器件100具有传统的SONOS结构，其中氧化物膜115、氮化物膜120、以及硅氧化物膜125置于半导体衬底105与多晶硅130之间。
为了对存储器件100进行写操作，足够大的正电压施加到控制栅极电极130。响应于施加到控制栅极130的电压，从源极/漏极区域110被加速的热载流子，即电子，能穿过氧化物膜115被注入到氮化物膜120中，及/或来自半导体衬底105的电子能通过隧穿穿过氧化物膜115而被增加到氮化物膜120。
相反地，为了对存储器件100进行擦除操作，足够大的负电压施加到控制栅极电极130及/或足够大的正电压施加到半导体衬底105。响应于通过所施加的电压建立的控制栅极电极130与衬底105之间的电压差，先前存储在氮化物膜120中的电子通过穿过氧化物膜115隧穿到半导体衬底105中而被除去。
除了使氮化物膜120中的电子隧穿到衬底105中之外，擦除操作期间建立的电压差还可诱导来自控制栅极电极130的电子穿过硅氧化物膜125隧穿到氮化物膜120中，该现象称为“回隧穿(back tunneling)”。因此，随着擦除电压增大，电子从存储节点被除去的速率即初始擦除速度(initial erasingspeed)增大，但是将增加电子到存储节点的回隧穿的可能性也增大，从而降低擦除操作的效率。
图2是示出与图1的器件100基本对应的非易失性存储器件中该器件在擦除状态或条件下的阈值电压Vth与在保持(retention)状态或条件下相同器件的阈值电压变化ΔVth之间的关系的曲线。如图2所示，擦除状态的阈值电压与保持状态的阈值电压变化成反比。也就是说，当在擦除状态下Vth减小时，在保持状态下ΔVth增大。相反，在保持状态下ΔVth减小时，在擦除状态下Vth增大。因此，为了提高擦除效率，在擦除状态下Vth必须减小，而为了改进保持特性，保持状态期间ΔVth必须减小。
如图1和2所示，如果氧化物膜115的厚度相对于硅氧化物膜125的厚度减小，则擦除特性或性能通过减小回隧穿的相对影响而能被提高。然而，随着氧化物膜115的厚度减小，这样的可能性会增加，即即使没有擦除电压施加到控制栅极电极130，来自存储节点120的电荷穿过氧化物膜115的一些隧穿也能发生，从而降低存储器件100的保持特性。相反，随着氧化物膜115的厚度增加从而抑制电子穿过膜的移动，存储器件100的保持特性能被改进，但是通常这样的改进以降低写和/或擦除特性的代价实现。
类似地，随着氮化物膜120的陷阱密度(trap density)增加，写和擦除特性趋于改进，但是保持特性或性能趋于降低。相反地，当氮化物膜120的陷阱密度减小时，写(也替代地称为编程(programming))和擦除特性趋于降低，而保持特性趋于改进。因此，对于包括与图1所示的器件的结构基本对应的结构的半导体器件而言，改进编程和擦除效率同时改进或维持保持特性是困难的。
发明内容
本发明提供非易失性存储器件以及制造这样的器件的方法，该器件表现出改进的擦除和编程效率，同时还趋于表现出改进的或者相当的维持特性。
根据本发明一示例性实施例的非易失性存储器件包括：形成在半导体衬底上的隧道绝缘膜；形成在该隧道绝缘膜上的存储节点；形成在该存储节点上的阻挡绝缘膜；以及形成在该阻挡绝缘膜上的控制栅极电极。该存储节点可包括具有不同陷阱密度(trap density)的至少两层捕获膜，该阻挡绝缘膜可选定为以这样的方式形成，即表现出超过硅氧化物膜介电常数的介电常数。
所述捕获膜可叠置于所述隧道绝缘膜与所述阻挡绝缘膜之间。位于更接近所述阻挡绝缘膜的所述捕获膜，例如外捕获膜，可以比与所述隧道绝缘膜相邻地形成的所述捕获膜，例如内捕获膜，具有更大的陷阱密度。所述捕获膜可由例如硅氮化物和/或硅氮氧化物形成且被设置或配置为非晶膜、多晶膜、纳米晶(nanocrystal)、纳米团簇(nanocluster)和/或纳米点(nanodot)。阻挡绝缘膜可由例如包括诸如Al2O3、HfO2、ZrO2或Ta2O5的一种或更多种的金属氧化物形成。
根据本发明另一实施例的非易失性存储器件包括：形成在半导体衬底上的隧道绝缘膜(tunneling insulating film)；形成在该隧道绝缘膜上的存储节点，该存储节点包括具有第一陷阱密度的第一捕获膜和具有第二陷阱密度的第二捕获膜；形成在该存储节点上的阻挡绝缘膜，该阻挡绝缘膜具有比硅氧化物膜的介电常数大的介电常数；以及形成在该阻挡绝缘膜上的控制栅极电极。
所述第二陷阱密度可大于所述第一陷阱密度。所述捕获膜可由一种或更多种材料形成，所述材料包括例如硅氮化物，硅氮氧化物和/或纳米晶。所述捕获膜不必由相同材料形成。例如，所述第一捕获膜可以是硅氮化物膜且可以与是硅氮氧化物膜的第二捕获膜结合。类似地，即使所述捕获膜由相似材料形成，例如硅氮化物，膜的化学计量(stoichiometry)可被修改使得在两层膜中硅浓度不同。在一实施例中，第二陷阱密度与第一陷阱密度相差至少25％。
附图说明
通过参考下面的描述本发明将变得更加明显，下面的描述中参考附图详细描述了本发明的示例性实施例，附图中：
图1是传统SONOS型非易失性存储器件的横截面图；
图2是示出对于基本根据图1的非易失性存储器件，擦除状态的阈值电压与保持状态的阈值电压变化之间的关系的曲线；
图3是示出根据本发明一示例性实施例的非易失性存储器件的横截面图；
图4是示出具有基本根据图3所示的示例性实施例的结构的非易失性存储器件的捕获膜的陷阱密度的曲线；
图5是示出与具有基本根据图3所示的示例性实施例的结构的非易失性存储器件的材料和结构对应的能带的联系的图形；
图6是示出分别具有与图1和3所示的传统配置和示例性实施例基本对应的结构的非易失性存储器件的保持状态的平带电压(flat band voltage)的改变的大小的图形；
图7是示出根据分别具有与图1和3所示的传统配置和示例性实施例基本对应的结构的非易失性存储器件的编程时间的平带电压的曲线；以及
图8是示出根据分别具有与图1和3所示的传统配置和示例性实施例基本对应的结构的非易失性存储器件的擦除时间的平带电压的曲线图。
这些附图仅用于示例目的而提供，且不符合比例绘制。各实施例中所示的元件的空间关系和相对尺寸，例如构成存储器件和/或栅极结构的各种膜，可能已经被减小、扩展或者重新布置以提高与对应的描述相关的图的清晰度。因此，这些图不应被解释为精确反映可被根据本发明的示例性实施例而制造的实际非易失性存储器件所包括的对应的结构性元件的相对尺寸、值或位置。
具体实施方式
现在将参照附图更全面地描述本发明，附图中示出本发明的特定示例性实施例。然而，本领域技术人员将意识到，本发明可以以许多不同的形式实现，不应被解释为局限于这里提出的实施例。实际上，提供这些实施例使得本公开将彻底和完整，并将向本领域技术人员充分传达本发明的概念。
图3是示出根据本发明一示例性实施例的非易失性存储器件200的横截面图。如图3所示，根据本发明该示例性实施例的非易失性存储器件200包括形成在半导体衬底205上源极和漏极区域210、215之间的隧道绝缘膜220、存储节点250、阻挡绝缘膜260、以及控制栅极电极270。更具体地，隧道绝缘膜220形成在半导体衬底205上，存储节点250形成在隧道绝缘膜220上。阻挡绝缘膜260和控制栅极电极270然后顺序形成在存储节点250上。可选的绝缘间隔物(spacer)280还可设置在形成器件200的层220、250、260和270的侧壁上。
隧道绝缘膜220是绝缘膜，例如二氧化硅，热载流子能被注入到其中或者电荷即电子可穿过它隧穿。隧道绝缘膜220通常设置有或包括有一厚度，该厚度被选定用于提供存储器件200的保持特性与写(也称为编程)和擦除特性之间的可接受的平衡。将意识到，当隧道绝缘膜220的厚度减小时，所得器件的保持特性趋于降低到某一程度。相反地，当隧道绝缘膜220的厚度增大时，保持特性趋于改进而写和擦除特性趋于降低到某一程度。
存储节点250可包括两层不同的捕获膜，例如内或第一捕获膜230和形成在第一捕获膜230或中间捕获膜(未示出)上的外或第二捕获膜240，第一和第二捕获膜230、240具有不同的陷阱密度。然而，在本发明另一示例性实施例中，存储节点250可包括多于两层捕获膜，其每个可具有不同的陷阱密度(未示出)。因此，尽管图3仅示出两层捕获膜，但是本领域技术人员将能够制备多于两层捕获层的结构并调整层的相对陷阱密度从而实现与捕获膜230、240的陷阱密度对应的“阶梯(stepped)”或“渐变(graduated)”的陷阱密度的序列。
图4是示出根据图3所示的器件200的非易失性存储器件的捕获膜230和240的陷阱密度的图形。如图3和4所示，第一捕获膜230具有第一陷阱密度D1，第二捕获膜240具有第二陷阱密度D2。如图4所示，第二陷阱密度D2可大于第一陷阱密度D1。换言之，位于比第一捕获膜230更接近阻挡绝缘膜260的第二捕获膜240比第一捕获膜230具有更大的陷阱密度，第一捕获膜230比第二捕获膜240位于更远离所述阻挡绝缘膜。
第一和第二捕获膜230和240可由多种材料形成，所述材料包括例如硅氮化物和/或硅氮氧化物，且可以被配置或提供为非晶膜、多晶膜、纳米晶、纳米团簇和纳米点。在一些示例性实施例中，第一和第二捕获膜230和240可以是具有不同的硅浓度的硅氮化物膜。因为陷阱密度通常与膜的硅浓度成比例，所以位于更接近阻挡绝缘膜260(即位于更远离衬底205)的捕获膜趋于具有更高的硅浓度。因此，第二捕获膜240的第二陷阱密度D2可以大于第一捕获膜230的第一陷阱密度D1。在其它示例性实施例中，第一捕获膜230和第二捕获膜240可例如分别由硅氮氧化物膜和硅氮化物膜形成。
再次，如图1所示，阻挡绝缘膜260将存储节点250与控制栅极电极270分隔开，同时，阻挡来自控制栅极电极270的电子穿过阻挡绝缘膜260到存储节点250中的反隧穿(reverse tunneling)或回隧穿(back tunneling)。另外，本领域技术人员将意识到，阻挡绝缘膜260的成分和厚度将影响控制栅极电极270与半导体衬底205之间的电容。
在根据本发明的示例性实施例中，阻挡绝缘膜260具有比硅氧化物膜的介电常数大的介电常数κ(例如大于约3.9)。即，阻挡绝缘膜260由具有“高”介电常数的绝缘膜形成，例如选自包括例如Al2O3、HfO2、ZrO2和/或Ta2O5的组的金属氧化物。因此，存储节点250与半导体衬底205之间的电场强度增大，从而趋于改进非易失性存储器件200的相应的操作特性，例如写和擦除特性。
本领域技术人员还将意识到，阻挡绝缘膜260的厚度可以增大同时将半导体衬底205与控制栅极电极270之间的电容维持在适当水平。这可以通过引入具有较“高”介电常数的阻挡绝缘膜260且调节阻挡绝缘膜和隧道绝缘膜220的相对厚度从而提供所需程度的电容补偿来实现。因此，非易失性存储器件200的擦除效率能通过抑制擦除操作期间的反隧穿而提高。
控制栅极电极270能由掺杂的多晶硅、金属或金属合金、硅化物或者两种或更多种这些材料的复合膜形成。此外，如本领域技术人员公知的，可选的间隔物绝缘膜280可由硅氧化物膜或例如硅氧化物膜和硅氮化物膜的复合膜形成。
现在将描述具有与图3所示的器件200基本对应的结构的非易失性存储器件的操作。通过向控制栅极电极270施加编程电压例如足够大的正电压来将电子存储在存储节点250中，由此对非易失性存储器件200进行编程或写操作。相反地，通过向控制栅极电极270施加擦除电压例如足够大的负电压来将存储在存储节点250中的电子移至半导体衬底205，由此对非易失性存储器件200进行擦除操作。
图5是示出图3的非易失性存储器件200的各材料层的能带之间的关系的图形。如图3和5所示，能带205a、220a、250a、260a和270a分别对应于非易失性存储器件200的半导体衬底205、第一绝缘膜220、存储节点层250、阻挡绝缘膜260、以及控制栅极电极270。与存储节点250对应的能带250a包括与第一捕获膜230对应的能带230a和与第二捕获膜240对应的能带240a。
擦除操作期间，通过在非易失性存储器件200的控制栅极电极270与半导体衬底205之间施加电压可以在存储节点250与半导体衬底205之间产生电场。响应于该电场，存储在存储节点250中的电子将趋于穿过隧道绝缘膜220移动到半导体衬底205中。
对于在保持状态的器件200，存储在存储节点250中的电子可通过两个电子移动路径P1和P2而失去。第一，通过在存储节点250中通过陷阱点(trapsite)顺序移动而移至隧道绝缘膜220与存储节点250之间的边界之后，电子可通过隧穿穿过隧道绝缘膜220而移至半导体衬底205(路径P1)。
第二，存储在存储节点250中的电子被激发至与导带对应的能级(energylevel)且然后能够沿导带移至隧道绝缘膜220与存储节点250之间的边界后，该电子可通过隧穿穿过隧道绝缘膜220而移至半导体衬底205(路径P2)。例如，当向电子提供足够的热能时电子可被激发至导带能级。
电子通过第一电子移动路径P1的失去对应于陷阱至能带(trap-to-band)隧穿路径，电子通过第二电子移动路径P2的失去对应于直接的能带至能带(band-to-band)隧穿路径。因此，电子通过第一电子移动路径P1的泄漏或失去能通过改变存储节点250的陷阱密度而受到影响。
更具体地，电子通过第一电子移动路径P1从存储节点250失去或泄漏的速率通常将与存储节点的陷阱密度成比例。这是因为，随着存储节点250的陷阱密度增大，存储节点250中的电子移至存储节点250与隧道绝缘膜220之间的边界的可能性增大。
然而，通过形成与隧道绝缘膜220相邻的具有比存储节点250的总体陷阱密度低的第一陷阱密度D1的第一或内捕获膜230，电子通过第一电子移动路径P1的失去能被抑制。换言之，电子能移动穿过具有第一陷阱密度D1的第一捕获膜230的可能性减小了，即使由于第二捕获膜240较高的第二陷阱密度D2而电子能更容易地穿过第二捕获膜240移至第一捕获膜。
当存储节点250的复合或平均陷阱密度减小时，编程(或写)和擦除速度将相应地降低。因此，第二捕获膜240的陷阱密度可提高到足以提供所需的总体或平均陷阱密度及操作性能的水平。因此，本发明的示例性实施例抑制了在保持状态时电子从存储节点的损失，同时器件的编程和擦除速度和/或操作性能可被维持在与采用图1的传统结构所得到的大致对应的水平或对其有所改进。下面将参考实验结果更详细地描述操作速度。
另外，在本发明另一示例性实施例中，存储节点250可包括多于两层的不同捕获膜(未示出)。在这样的构造中，位于更接近阻挡绝缘膜260的捕获膜将趋于具有比位于更远离阻挡绝缘膜260即更接近隧道绝缘膜220和衬底205的捕获层的陷阱密度更高的陷阱密度。
现在将参照图6至8详细描述与器件200所示的器件对应的非易失性存储器件的操作。图6是示出具有基本根据图1的构造的非易失性存储器件A和具有基本根据图3的构造的非易失性存储器件B在保持状态中平带电压的改变的大小的图形。如图6所示，在非易失性存储器件B的情况下，ΔVfb能减小至低于非易失性存储器件A的ΔVfb的一半的水平。保持状态ΔVfb的下降表明电子损失减小。
图7是根据与图1所示的器件100基本对应的非易失性存储器件和与图3所示的器件200基本对应的非易失性存储器件200的编程时间的平带电压Vfb的曲线。如图7所示，与用符号“■”绘制的非易失性存储器件100的平带电压Vfb相比，具有与器件200基本对应的结构的非易失性存储器件能表现出用符号“●”绘制的平带电压Vfb的更迅速变化。在编程操作中，平带电压Vfb的更迅速的增加表明电子更迅速地存储在存储节点250中且反映了在编程操作方面的改进。
图8是示出根据与图1所示的器件100基本对应的非易失性存储器件和与图3所示的器件200基本对应的非易失性存储器件的擦除时间的平带电压的曲线。如图8所示，与图7所示的编程操作一样，当与非易失性存储器件100的平带电压Vfb(再次用符号“■”绘制)相比时，非易失性存储器件200表现出更迅速的平带电压Vfb(再次用符号“●”绘制)的改变。在擦除操作中，平带电压Vfb的该更迅速的降低对应于电子从存储节点250更迅速地擦除或除去，且表明擦除操作得到改进。
因此，因为图3所示的示例性实施例利用具有不同陷阱密度的多捕获层230和240，所以具有与器件200所示的结构基本对应的结构的非易失性存储器件能同时提供改进的保持特性和改进的擦除和编程特性。另外，编程和擦除特性还能通过还包括具有增大的介电常数的阻挡绝缘膜260而被改进。
虽然参照其示例性实施例特别显示和描述了本发明，但是本领域普通技术人员应理解，在不偏离权利要求定义的本发明的思想和范围的情况下，能进行形式和细节上的各种变化。
本申请要求享有2005年2月16日向韩国知识产权局提交的韩国专利申请No.10-2005-0012914的优先权，在此引用其全部内容作为参考。
Claims (20)
1.一种非易失性存储器件，包括：
隧道绝缘膜，其形成在半导体衬底上且具有第一介电常数κ1；
存储节点，其形成在该隧道绝缘膜上；
阻挡绝缘膜，其形成在该存储节点上且具有第二介电常数κ2；以及
控制栅极电极，其形成在该阻挡绝缘膜上，
其中该存储节点至少包括具有第一陷阱密度Dt1的第一捕获膜和具有第二陷阱密度Dt2的第二捕获膜，其满足表达式Dt1≠Dt2，且
其中该第一和第二介电常数满足表达式κ2＞κ1。
2.如权利要求1所述的非易失性存储器件，其中：
所述隧道绝缘膜包括二氧化硅构成的主要部分。
3.如权利要求1所述的非易失性存储器件，其中：
该第一捕获膜与该半导体衬底间隔开第一距离d1，该第二捕获膜与该半导体衬底间隔开第二距离d2，由此表达式d1＜d2和Dt1＜Dt2都被满足。
4.如权利要求2所述的非易失性存储器件，其中：
该第一和第二捕获膜每个包括独立地选自包括硅氮化物和硅氮氧化物的组的至少一种材料。
5.如权利要求3所述的非易失性存储器件，其中：
该第一捕获膜包括具有第一硅浓度CSi1的硅氮化物；且
该第二捕获膜包括具有第二硅浓度CSi2的硅氮化物，其满足表达式CSi1≠CSi2。
6.如权利要求5所述的非易失性存储器件，其中：
该第一和第二硅浓度满足表达式CSi1＜CSi2。
7.如权利要求1所述的非易失性存储器件，其中：
该阻挡绝缘膜由选自含有Al2O3、HfO2、ZrO2或Ta2O5的组的材料形成。
8.如权利要求1所述的非易失性存储器件，其中：
该隧道绝缘膜主要含有硅氧化物。
9.如权利要求1所述的非易失性存储器件，还包括：
源极区域和漏极区域，其形成在所述半导体衬底中与隧道绝缘膜的相对边缘相邻。
10.一种非易失性存储器件，包括：
隧道绝缘膜，其形成在半导体衬底上且具有第一介电常数κ1；
存储节点，其形成在该隧道绝缘膜上且包括n多个捕获膜，该捕获膜至少包括具有第一陷阱密度DtI的内捕获膜和具有第二陷阱密度DtO的外捕获膜；
阻挡绝缘膜，其形成在该存储节点上且具有大于3.9的第二介电常数κ2；以及
控制栅极电极，其形成在该阻挡绝缘膜上。
11.如权利要求10所述的非易失性存储器件，其中：
满足表达式DtI＜DtO。
12.如权利要求10所述的非易失性存储器件，其中：
该捕获膜每个由独立地选自含有硅氮化物和硅氮氧化物的组的材料形成。
13.如权利要求10所述的非易失性存储器件，其中：
该捕获膜每个具有独立地选自包括非晶膜、多晶膜、纳米晶、纳米团簇和纳米点的组的结构。
14.如权利要求10所述的非易失性存储器件，其中：
该第一捕获膜是硅氮化物膜SixNy；且
该第二捕获膜是硅氮氧化物膜SiaObNc。
15.如权利要求10所述的非易失性存储器件，其中：
所述n个捕获膜中的每个是硅氮化物膜且所述捕获膜中的每个具有不同的硅浓度CSi。
16.如权利要求15所述的非易失性存储器件，其中：
所述n个捕获膜中的每个与所述半导体衬底分隔开间隔距离d且具有硅浓度CSi，布置所述捕获膜从而每个捕获膜具有比具有更小间隔距离的每个捕获膜的硅浓度大的硅浓度。
17.如权利要求15所述的非易失性存储器件，其中：
所述n个捕获膜中的每个与半导体衬底分隔开间隔距离d，布置所述捕获膜从而每个捕获膜具有比具有更小间隔距离的每个捕获膜的陷阱密度更大的陷阱密度。
18.如权利要求10所述的非易失性存储器件，其中：
所述阻挡绝缘膜由选自含有Al2O3、HfO2、ZrO2或Ta2O5的组的材料形成。
19.如权利要求10所述的非易失性存储器件，还包括：
源极区域和漏极区域，其形成在所述半导体衬底中与所述隧道绝缘膜的相对边缘相邻。
20.如权利要求10所述的非易失性存储器件，其中：
所述n多个捕获膜中的每个具有从每个相邻捕获膜的陷阱密度变化至少25％的陷阱密度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050012914A KR100652401B1 (ko) | 2005-02-16 | 2005-02-16 | 복수의 트랩막들을 포함하는 비휘발성 메모리 소자 |
| KR12914/05 | 2005-02-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1832201A true CN1832201A (zh) | 2006-09-13 |
Family
ID=36990247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2006100043939A Pending CN1832201A (zh) | 2005-02-16 | 2006-02-16 | 具有多个捕获膜的非易失性存储器件 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20060255399A1 (zh) |
| JP (1) | JP2006229233A (zh) |
| KR (1) | KR100652401B1 (zh) |
| CN (1) | CN1832201A (zh) |
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| US12009401B2 (en) | 2022-09-26 | 2024-06-11 | Longitude Flash Memory Solutions Ltd. | Memory transistor with multiple charge storing layers and a high work function gate electrode |
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| US20060255399A1 (en) | 2006-11-16 |
| JP2006229233A (ja) | 2006-08-31 |
| KR20060091649A (ko) | 2006-08-21 |
| KR100652401B1 (ko) | 2006-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |