CN1883046A - 电荷捕获存储器件以及用于操作和制造该单元的方法 - Google Patents
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Abstract
电荷捕获层包括在源和漏结上方的两个条带。电荷捕获层和栅极电介质的厚度选择成在擦除过程期间便于产生电子Fowler－Nordheim隧穿到向些条带中。编程是通过将热空穴注入到独立地用于两位存储的这些条带中而进行的。
Description
技术领域
本发明通常涉及一种半导体存储器件，特别涉及一种电荷捕获存储器件。
背景技术
具有电荷捕获层的存储器件、尤其是包括作为存储介质的氧化物-氮化物-氧化物层序列的SONOS存储单元通常通过沟道热电子注入是可编程的。US5768192和US6011725公开了一种所谓NMOR单元的特殊类型的电荷捕获存储单元，可用于在各个栅电极边缘下面的源极和漏极上储存信息位。被编程的单元在反向模式中被读取，从而实现充分的两位分离。通过热空穴注入进行擦除。在利用全驱动晶体管编程期间每个单元的电流消耗大约为100μA。朝向中间沟道区的电荷增量大大减少了可能的编程循环的数量。因此，不可能将该单元缩短到亚100nm技术，因为中间沟道区中的电荷增加量在再编程过程中不能被完全中和。因此，存储单元的性能将随着编程循环的数量增加而退化。
US2003/0185055A1和C.C.Yeh等人的相应的文章“PHINES：ANovel Low Power Program/Erase，Small Pitch，2-Bit per cell FlashMemory”，2002 IEEE，公开了一种具有电子捕获擦除状态的非易失性半导体存储单元，它是作为快闪存储器工作的，并能储存两位。擦除是通过电子从任一沟道或栅电极向常规电荷捕获层序列的储存层例如ONO层序列发生Fowler-Nordheim隧穿来进行的。在编程这个存储器时，电空穴注入到非导电电荷捕获层中。可以在源极和漏极上，这意味着在沟道的两端诱发热空穴注入。这种工作方法避免了高编程电流。难以中和在中间沟道区上捕获的电荷导致了在小于大约1.5V的相同单元内的不同编程状态中的小编程窗口。这对于可测量性也是不利的。
本发明的目的是提供一种具有低功耗、良好可收缩性、和对于大量编程循环的高耐久性的电荷捕获快闪存储器件。
本发明的另一目的是提供一种尤其适合于根据本发明的快闪存储器件的操作方法。
本发明的再一目的是提供一种本发明的快闪存储器件的制造方法。
发明内容
本发明的电荷捕获存储器件包括通过两条带介质材料形成的电荷捕获层，这两条带介质材料位于栅电极与源极和漏极的上边界之间。源极和漏极结是在衬底的半导体材料内形成源极和漏极的掺杂区的边界。与半导体本体的上表面邻接的结的上边界界定了沟道的长度。薄的小条带存储材料位于源极、漏极和沟道区的部件与栅电极的下边缘之间并在栅极介电层内被包围。选择栅极介电层和电荷捕获条带的厚度以便于在擦除期间电子主要地隧穿到电荷捕获层中。在这种操作模式中，正电压施加于栅电极。这种电压在栅极介电层和半导体界面中的反型层之间产生电位差。
栅极介电层和电荷捕获条带的厚度适合于使得单个栅极介电层的区域中的电场强度在擦除过程的每个阶段中小于或至多等于在电荷捕获层的区域内的底部氧化物膜中的电场强度值。如果栅极介电层是氧化物，例如二氧化硅，则用等效氧化物厚度可以最好地评价电荷捕获层的厚度，这取决于电荷捕获层的材料，例如氮化硅。电荷捕获层还可以是包括Ta、Hf、La、Zr、Ti、Nb、Cr、V、Y、Ce和/或Pr的氧化物或硅酸盐。
在氮化硅的情况下，由于相对电容率或相对介电常数，等效氧化物厚度大约是实际物理厚度的一半。例如为10nm厚的氮化物层等效于大约5nm厚的二氧化硅层。电场强度是沿着所选路径的电压的导数。这个值必须保持跨越电荷捕获条带大于在中间沟道区上方跨越单个栅极介电层。通过这种方式，可以大大减少注入到中间沟道区上方的单个栅极介电层中的电荷量。这导致该器件具有较少的退化、较好的可靠性和在编程循环期间的较好行为，这明显提高了循环擦耐久性。还提高了循环之后的数据保持性。获得低功耗和改进的两位分离，同时该单元可收缩到大约100nm栅极长度的尺寸。
附图说明
下面按照附图进一步详细地介绍本发明的优选和其他实施例以及例子，其中：
图1是电荷捕获存储器件的剖面图；
图2表示跨越电荷捕获层的电位图；
图3表示包括存储单元阵列的存储器件实例的电路方案；
图4表示根据另一实施例的图3的电路方案；
图5表示用于擦除、读取和写程序的简化电位图；
图6表示作为阈值电压偏移的函数的层厚的比例图；
图7表示作为相对层厚的函数的层厚的比例图；
图8表示优选制造方法的中间产物的剖面图；
图9表示在存储单元阵列中的沟槽隔离、字线和间隔物以及提供作为与位线的局部互连的区域的相对位置；
图10表示具有施加的位线的图9的示意图；
图11-22表示制造根据图9和10的阵列的优选方法的中间产物。
具体实施方式
图1表示存储器件的优选实施例的剖面图。在半导体本体1或衬底中，优选是p掺杂的，源极和漏极区2通过优选为n+掺杂的掺杂区形成。栅极介电层3设置在所述半导体本体1的上表面上。栅极介电层3是位于同一存储单元的源区和漏区之间的沟道区的中间部分上方的单层。在沟道两端，栅极介电层构成为电荷捕获层序列4，包括通过具有比栅极介电层3的材料更高的相对电容率或相对介电常数的材料的两个条带5形成的电荷捕获层5。例如，如果栅极介电层是二氧化硅，则电荷捕获层5的材料可以是氮化硅。电荷捕获层5的条带位于在图1中由虚线表示的结6的上边界上方。这些结6是源和漏区2与半导体本体1的相反掺杂的半导体材料之间的边界。结6与衬底的上表面在沟道的端部邻接，所述沟道的端部在结之间从源极延伸到漏极。
在栅极介电层3上方，设置栅电极7，其可以形成各个字线的一部分并且可以是结构化的多晶硅或金属层。另一层可以已提供作为上字线层8，其可以是金属的，或者如果栅电极是多晶硅，则是金属硅化物，尤其是硅化钨。栅电极或字线被例如是氮化硅的覆盖层9和例如是二氧化硅的侧壁间隔物10电隔离。在存储单元阵列中，位于字线上方并跨越字线延伸的到位线的局部互连可以施加在相邻存储单元的栅电极之间以及在图1中标记为LI的区域中的相邻字线之间。这些互连通过衬底表面上的介电层中的开口14与源和漏区2相连。电荷捕获层5的条带位于栅电极7的下边缘下方。
通过这种结构，如果在栅电极和源、漏之间施加适当的电压，可以跨越电荷捕获层序列4产生电场。典型的栅极电压为+12V，而源、漏例如处于-5V。该电场诱发了电子从衬底出来穿过栅极介电层进入电荷捕获层5的Fowler-Nordheim隧穿效应。尽管不能完全避免少量的电子隧穿经过栅极介电层3的中间部分，但是可以使存储单元的结构适合为有助于电荷捕获层条带的区域中的电子流。除了所选材料之外，在这方面来说层厚是重要的。
图1示出了用小箭头表示的层厚，它们区分了沟道的中间部分中的单一栅极介电层3的厚度thS1、包括这些条带的电荷捕获层序列4的区域中栅极介电层的总厚度thS2、以及电荷捕获层5的厚度th。这些层厚设置成使得电荷捕获层序列4的区域中的电场强度大于或至少等于沟道的中间部分上方的单一栅极介电层中的电场强度。由于电场强度的值由沿着所选路径的电压的导数给出，因此必须考虑电极之间的层的总厚度和根据该材料的相对电容率的电压降。这里，这些电极是栅电极7和位于栅极介电层下方的导电半导体材料。为了简化计算，引入等效氧化物厚度，其取代了在计算电场强度时的层的实际物理厚度。在氮化硅的电荷捕获层的情况下，嵌入在栅电极介质单层的周围的二氧化硅中，氮化物层的等效氧化物厚度大约是其物理厚度的一半。因此，如果V表示施加的电压，则栅极介电层的中间部分中的电场的平均值是V/ths1。在电荷捕获层序列4的区域中，该电压由于电荷捕获层5中的电荷而改变了电压偏移VSH。这里，电场具有值(V-VSH)/(thS2-0.5th)。跨越电荷捕获层序列的平均电场必须大于或至少等于单层栅极介电层3的区域中的电场。这个条带件给出了两倍的thS2乘以VSH和V的比率的厚度th的最小值：th≥2thS2 VSH/V。对于V＝12V，VSH＝2.5V和thS2＝16.5nm，th必须为至少6.875nm。因此，可以很容易地符合该条带件。其它实施例可以在尺寸上有所偏离，但是可以实现穿过电荷捕获层序列的隧穿电流比栅极介电层3的中间区域中的电子通量大通常100倍，这是充分的操作性能所需要的。该条带件可以更一般性地表述。电荷捕获层5的厚度th应该至少是条带区域中的栅极介电层的总厚度thS2、条带材料的等效氧化物厚度的倒数值、以及由于擦除而导致的存储单元的阈值电压的偏移与用于擦除而施加于栅电极的电压的商的乘积。这里，假设栅极介电层由氧化硅形成。下面参照图6和7介绍进一步的计算和实施例。
图2表示跨越电荷捕获层序列4的电位的示意图。与半导体本体1的上表面的距离XV是横坐标项，所述距离XV由图1的左手侧上的垂直箭头表示并以nm测量。电位值由粗曲线给出，对应于栅电极在0V的未带电ONO层序列，下面的细曲线是栅电极在12.5V的带电ONO层的电位，并且虚线表示对于栅电极处于12.5V时的未带电ONO层的电位。底部氧化物厚度是4.0nm，氮化物电荷捕获层厚度是8.0nm，等于4.0nm的等效氧化物厚度，并且上部阻挡氧化物层是4.5nm厚。为了对比，还示出了对于栅电极在12.5V时的二氧化硅的16.5nm厚的简单栅极介电层的电位。在下面的底部氧化物层的范围内，栅电极位于12.5V的未带电和带电ONO层的电位曲线的负斜率的绝对值分别表示为1V/nm和0.8V/nm。用于在电荷捕获层中心的1.2V的带电和未带电ONO层的电位差由双箭头表示。从这个图中还能读出在沟道的中间区域中的16.5nm厚氧化物层和电荷捕获层条带的中心平面的电位之间2.5V的电压偏移。
通过降低沟道各个端上的阈值电压来进行编程，其意味着写过程。这是通过利用在nA范围内的相对低电流从沟道进行热空穴注入来实现的。为了这个目的，负电压施加于栅电极，并且给栅极边缘的源区或漏区输送正电压脉冲，其中将对电荷捕获层进行编程。电荷载流子注入发生在结6附近，并且由于电荷捕获层条带的有限延伸，缓解了沟道中间中的电荷载流子的中和不足的问题。这导致明显改进的循环行为。
典型的操作电压如下：为了擦除存储单元，向栅电极施加典型为12V的电压，源极和漏极处于-5V，并且衬底可以也设置为-5V；为了写两位单元的一位，给栅电极施加典型为-7V，源极设置为0V或浮置，漏极处于4V；通过给栅电极施加3V、给源极施加1.6V和给漏极施加0V，读取该单元。如果可以容忍稍微更长的擦除时间，则衬底电位和源极与漏极电位可以选择为0V。为了写或读取其他位，将源极和漏极之间的编程和读取电压颠倒。
如果存储单元被集成在形成虚接地体系结构的存储单元阵列中，则在相邻存储单元中也发生热空穴注入。如果必须在图1的右手侧上的存储单元中对位进行编程，则将+4V的电压施加于漏区2。这个电位也存在于这个漏区左侧的结6处，这意味着在图1中的左侧存储单元的右侧上的电荷捕获层条带5下方。为了避免这个相邻存储单元的电荷捕获层条带的编程，如1的左侧所示，相邻单元的源区设置为通常为+2V的抑制电压。因此，在编程过程中，与被选择用于编程的位线相邻的位线必须设置为抑制电压。这个要求可以用连接到每个全局位线的两个局部位线的位线结构、或者利用连接到每个全局位线的四个局部位线来满足。
图3表示设置成储单元矩阵阵列的存储单元TM的电路方案，其中存储单元用字线行和位线列连接。在位线序列中，分别连续编号的连续奇数或偶数的成对位线在每个情况下连接到一个全局位线BLG。这样，可以将抑制电压施加于与被选择用于寻址将要编程的存储单元的位线相邻的局部位线BLL。局部位线可以通过开关晶体管TS来选择。如果需要具有更精确确定的电位的接地源，而不是浮置的，则必须在其中设计附加的源输送线和相应的开关晶体管。应该注意的是，图3的方案没有示出从源极向漏极的单元晶体管的沟道方向的实际取向，其是跨越了字线。
图4表示用于设置位线的根据图3的电路方案，其中每个全局位线BLG连接到四个局部位线BLL，如图4所示。局部位线类似于图3所示的设置而连接成交指梳状结构。例如，如果+4V施加于将要编程的存储单元的漏区，则导向这个漏区的局部位线BLL连接到所述电压。附属的选择晶体管导通，使得该开关闭合。2V的抑制电压施加于连接到局部位线的全局位线BLG，所述局部位线与包括被选择用于编程的局部位线的位线相交指。如果所选择的局部位线例如是位线BLLn-1；3，则局部位线BLLm；2可以设置为2V的抑制电压，从而在这些局部位线之间的存储单元中不发生编程。由于局部位线BLLm；3通过各个选择晶体管而与全局位线BLGm断开，则位线BLLn-1；3和BLLm；3之间的存储单元晶体管的所有源区都浮置，并且可以经连接到当前存储单元晶体管的栅电极上的字线而被选择作为存储地址。
图5示意性地表示现有技术存储单元(左侧)和本发明存储单元(右侧)的跨越沟道的电位。考虑读取该沟道的左端上的位。通过穿通的机理，可以减少在两位单元中将不被读取的右侧位的影响。这个效果是由于因通常为1.6V的正结电压而使空间电压区延伸造成的。因而，减小了空间电荷区范围内的电位，并且实际上抵消了最终具有高阈值电压的右侧位的影响。对于现有技术单元来说这是不可能的，因为穿通不会延伸得足够远。这可以在图5中看出。
图5a)表示没有施加读取电压时的擦除状态下的电子电位。图5b)表示当施加指示的读取电压时的电子电位。图5c)表示在左位编程和右位擦除情况下的电位。图5d)表示在这种情况下的读取电位；所施加的电压在图中插入。图5e)表示在左位擦除和右位编程情况下的初始电位。图5f)表示在两个位都编程状态下的电位。对应的读取电位与图5b)和5d)所示的相同。图5a1)到图5f1)与图5a2)到图5f2)的比较表示由于在本发明的存储单元中沟道的中间区域上方被捕获的电荷减少而产生的减少的效果。如果电荷捕获层在中间沟道区中被中断，则穿通区域延伸到电荷捕获层条带的边缘，并且，由于沟道的中间区域处于低电位，因此可以在不受干扰的情况下读取左手位。沟道的中间区域保持没有电子，而不管Foeler-Nordheim擦除机理。满足了充分两位分离和因而无干扰读取的基本要求。基本上改进了在大量编程循环上的单元的耐久性。
图6表示了示意图，其中示出了厚度th和thS1的比例γ作为阈值电压偏移VSH的函数。这些曲线取决于电荷捕获层的材料和参数
δ＝(thS2-thS1)/thS1：
γ＝[1+2δ-(1-4VSH/(EONO×thS1))1/2]×εN/[2(εN-εOX)]，
其中EONO是充电之前的电荷捕获层序列的区域的二氧化硅膜中的电场，εN和εOX分别是电荷捕获层的材料和栅极介电层的相对电容率。通过设置(1+a)1/2≈1+a/2：γ≈(δ+VSH/(EONO×thS1))×εN/(εN-εOX)，实际表示的曲线近似为线性。曲线A是用于氮化硅(Si3N4，εN＝7.8)的电荷捕获层的函数，δ＝0；曲线B、C和D是用于材料HfO2(εN＝25)、Al2O3(εN＝12)和Si3N4(εN＝7.8)的相应曲线，其中每种情况下δ＝0.125。
水平直线E表示如果阈值电压偏移VSH至少为2.0，在氮化硅的电荷捕获层和δ＝0.125的情况下必须具有至少为0.5的th/thS1。水平直线F是th/thS1的最大可能值的极限。这个值由以下公式给出：(thS2-min(thS2-th))/thS2，其中“min(…)”表示对于电荷捕获层序列的底部(下部)和阻挡(上部)氧化物层的厚度的总和所需的最小值。在典型例子中，δ＝0.125，thS1＝16nm，thS2＝18nm，min(thS2-th)＝9nm，线F的纵坐标值是0.5625。
2V的阈值电压偏移通常被看作是能区别逻辑零和逻辑一的编程状态所必要的。线F和线A、B、C、D之一表示优选实施例的值的上限和下限。阈值电压偏移的实际值不应该偏离2.0V的优选值太远。
图7表示在thS2-th＝9nm的每种情况下，对于不同厚度thS1、电压偏移VSH和电荷捕获材料，作为δ的函数的th/thS1的三个图。曲线F是对应图6中的线F的上限。图7的第一图中的曲线D表示对于氮化硅的电荷捕获层、thS1＝16nm、VSH＝2V的函数。第二图表示对于thS1＝14nm、VSH＝2V(曲线D)和VSH＝1.75V(曲线G)的函数。第三图表示对于HfO2(相对电容率25)的电荷捕获层、thS1＝12nm和VSH＝2V的函数。
从图7的图中看出，可以得出下列优选实施例。如果栅极介电层是二氧化硅且电荷捕获层是氮化硅，则在这些条带之间的区域中的电荷捕获层的层厚和栅极介电层的层厚的比例优选在0.3和0.7之间。如果栅极介电层是二氧化硅且电荷捕获层是Al2O3，则在这些条带之间的区域中的电荷捕获层的层厚和栅极介电层的层厚的比例优选在0.25和0.6之间。如果栅极介电层是二氧化硅且电荷捕获层是HfO2，则在这些条带之间的区域中的电荷捕获层的层厚和栅极介电层的层厚的比例优选在0.2和0.5之间。
图8表示优选制造方法的中间产物的剖面图。图8a)表示具有已经构成为具有公共边缘的栅极介电层3和栅电极7的衬底。该衬底优选是硅，并且栅极介电层优选是二氧化硅。利用湿法刻蚀步骤，例如使用缓冲HF，除去栅电极侧壁下面的该材料，如图8b)所示。干法刻蚀工艺也是适用的，但是湿法刻蚀是优选的。氧化物层例如是16nm厚，如同存储单元的上述实施例中的情况。然后，在上和下表面上制作氧化物层，其中已经除去了栅极电介质3，留下为电荷捕获层的条带提供的空间。
氧化物层可以作为热氧化物生长，它通常大约为4nm厚。这在图8c)中示出，其中假设了多晶硅的栅电极7。在这种情况下，热氧化物也生长在栅电极的侧壁上和下边缘的下表面上。热氧化物膜11在多晶硅上比在衬底上生长得稍厚，这是因为重掺杂的多晶硅和结晶硅的生长速度不同。
如果栅电极是金属，这在原则上也是可行的，则制作在栅电极的下表面上的上部氧化物层必须用分离的工艺步骤淀积，例如利用HTO淀积工艺(高温氧化物)。然而，该方法的最佳方式采用多晶硅作为栅电极。热氧化物不必生长到总的所需厚度；相反，只生长例如2nm厚的薄层并淀积附加氧化物层，例如HTO，也可以是有利的。这提供了更好地使层厚适应于需求的可能性。在任何情况下，上部氧化物层应该比下部氧化物层至少厚0.5nm。
然后进行为电荷捕获层提供的材料的保形淀积(conformaldeposition)，在本例中是氮化硅，这可以例如通过LPCVD(低压化学汽相淀积)来进行。在这种工艺步骤中，半导体本体和栅电极之间的狭缝用氮化物完全填充，如图8d)所示。然后从栅电极的侧壁和与栅电极横向相邻的衬底的上表面除去氮化物层12。氮化物优选通过湿法刻蚀工艺步骤除去。
然后，如图8e)所示，在注入用于形成源区和漏区2的掺杂原子之前，可以淀积氧化物间隔物13，以便保护电荷捕获层5的剩余氮化物条带。如果注入是在热氧化之后和淀积氮化物条带5之后进行的，则将不存在掺杂原子向沟道区的过度扩散，这可能使结扩散出电荷捕获层条带5下面的区域。可以除去初步间隔物13，并用栅电极的最终侧壁隔离代替，如图8f所示。然后进行本身公知且类似于现有技术的附加工艺步骤，以便完成制造工艺。
图9表示提供STI隔离21、具有横向间隔物23的字线22、和将要彼此导电连接和导电连接到位线的区域的相对位置的存储阵列的平面图。STI隔离(浅沟槽隔离)是彼此以一定距离平行设置的隔离槽，并且在每种情况下在其之间存在平行于每个字线22下面的隔离槽延伸的晶体管的沟道区。因此字线在相对于字线的纵向方向横向地设置的沟道区上方延伸。单元晶体管的源区和漏区在每种情况下都按照横向地邻接于字线的方式存在。源区和漏区在图9中以阴影方式加亮的区域LI中导电连接，这些已经参照图1描述过，并表示为局部互连，短块的隔离槽在每种情况下被桥接。
图10表示包括在字线22上方施加的位线24的这种设置的平面图。在图9中用阴影方式表示的区域在每种情况下在图10中都用相同的小写字母表示。局部互连通过位线24接触连接。位线接触25用虚线表示，如图10中的隐藏轮廓并用交叉表示。此外，位线接触25在每种情况下都用大写字母表示，其对应附属局部互连的小写字母。在图10中可以看出，位线24在每种情况下都电接触连接到局部互连上，其在每种情况下以字线22之间隔一个间隙依次设置在位线的方向上。
下面将参照图11-22介绍相应制造方法。图11、13、16、18和21表示在不同工艺步骤之后的穿过存储单元阵列的有源区域的剖面图。图12、14、17、19和22表示不同工艺步骤之后的穿过存储单元阵列之间的电绝缘区域的剖面图。根据图9所示的示意图，这些绝缘区域是沿着字线跨越存储单元每个序列的相邻存储单元之间的字线延伸的浅沟槽隔离(STI)。
图11表示具有两个相邻存储单元和源区与漏区2的衬底或半导体本体1。包括栅电极的字线7/8垂直于图的平面通过覆盖层9而绝缘。字线之间的空间用电介质15填充，优选是二氧化硅。
图12表示在STI的区域中与图11的剖面图共面的剖面。沟槽填料16可以是氧化物，其在垂直方向用湿法刻蚀步骤被部分地除去，以便形成将用电荷捕获层序列填充的空隙空间。因此，在横向于栅极电介质的内部条带的区域17中，存在将要用电介质15填充的更深的开口。在其下端分叉的点状垂直线表示在相反字线侧壁上生长的介电层之间的共同边界。
图13和14表示在已经将电介质15平面化到覆盖层9的上平面之后根据图11和12的剖面。
图15表示字线WL、有源区域AA和浅沟槽隔离STI的设置的平面图。图13和14的剖面的位置已经用箭头和罗马数字表示。将抗蚀剂层施加于阴影区域，其留下对应局部互连区域LI的无表面的区域，并且其中随后将开口19蚀刻到电介质15中。
图16和17表示再次用于有源区域和STI区域的、在使用抗蚀剂层做掩模刻蚀开口19之后的单元阵列的结构。图17清楚地表示电介质15的剩余部分的位置，其已经留在桥接字线之间的间隙的抗蚀剂层的条带下面。开口19的底部形成栅极介电层之间的开口14，这已经参照图1介绍过了。
图18和19表示再次用于有源区域和STI区域的、在形成侧壁间隔物23之后的单元阵列的结构，照样地通过间隔物材料层例如二氧化硅的保形淀积和各向异性刻蚀。
图20表示对应图15的平面图，其中图18和19的剖面用箭头和罗马数字表示。间隔物23和残余电介质15以及开口19的位置可清楚地区别开来。开口19用为局部互连提供的导电材料填充。由于开口14，在局部互连和源、漏区2之间产生接触。
图21表示将局部互连26的材料淀积到开口19中、然后平面化之后的穿过有源区域的剖面图。字线通过侧壁间隔物23和覆盖层9与局部互连26电绝缘。然后将位线施加于上表面上。为此，将另一介电层淀积到平面化表面上，并设有在局部互连上方的通孔或接触孔。导电材料，优选是金属层方案，如Ti/TiN/W或如铝的金属被淀积，并被构成为跨越字线延伸的位线，如图10所示，并且穿过所述通孔接触局部互连。图10还表示哪些位线连接到哪些局部互连。
图22表示在STI区域中的局部互连的结构和设置。与图10的对比表明位线优选设置在STI的区域中，即设置在如图22所示的剖面的平面中。
尽管已经参照优选实施例介绍了本发明，应该理解，本发明不限于这里所述的细节。尤其是，电荷捕获层序列的层可以按照非平面方式设置，以便通过优化栅区中的电场来满足特殊要求。
附图标记列表
1 半导体本体
2 源区或漏区
3 栅极介电层
4 电荷捕获层序列
5 电荷捕获层
6 结
7 栅电极
8 上部字线层
9 覆盖层
10 侧壁间隔物
11 氧化物膜
12 氮化物层
13 氧化物间隔物
14 开口
15 介质
16 沟槽填料
17 横向区域
18 抗蚀剂层
19 开口
20 ---
21 STI隔离
22 字线
23 间隔物
24 位线
25 位线接触
BLG 全局位线
BLL 局部位线
LI 局部互连区域
th 电荷捕获层的厚度
thS1 栅极介电层的厚度
thS2 栅极介电层的总厚度
TM 存储器晶体管
TS 选择晶体管
WL 字线
Claims (11)
1、电荷捕获存储器件，包括：
半导体本体或衬底，其具有设置在所述半导体本体或衬底中的至少一个存储单元；
源区和漏区，通过所述半导体本体或衬底中的掺杂区形成并通过结限制；
栅极电介质，在所述源区和漏区之间的所述半导体本体或衬底的表面上并具有层厚；
在所述栅极电介质上的栅电极；和
形成在所述栅极电介质内的电荷捕获层，该电荷捕获层包括两个条带，其各位于所述结的上边界和所述栅电极之间并且被所述栅极电介质包围，
所述条带是由具有比栅极电介质更高的相对电容率的材料形成的，和
所述条带的层厚是相对于所述条带之间的区域中所述栅极电介质的所述层厚以及所述条带的区域中所述栅极电介质的总层厚而提供的，以使得施加于所述栅电极并用于诱发电子Fowler-Nordheim隧穿到所述电荷捕获层中而提供的正电压在所述条带的所述区域中产生电场强度，其大于或等于在所述存储单元的擦除过程中在所述条带之间的所述区域中的电场强度。
2、根据权利要求1的电荷捕获存储器件，其中：
所述条带的所述区域中所述栅极电介质的所述总层厚大于所述条带之间的所述区域中所述栅极电介质的所述层厚。
3、根据权利要求1或2的电荷捕获存储器件，其中：
所述栅极电介质是二氧化硅，所述电荷捕获层是氮化硅；和
在所述条带之间的所述区域中，所述电荷捕获层的所述层厚与所述栅极电介质的所述层厚的比例在0.3和0.7之间。
4、根据权利要求1或2的电荷捕获存储器件，其中：
所述栅极电介质是二氧化硅，所述电荷捕获层是Al2O3；和
在所述条带之间的所述区域中，所述电荷捕获层的所述层厚与所述栅极电介质的所述层厚的比例在0.25和0.6之间。
5、根据权利要求1或2的电荷捕获存储器件，其中：
所述栅极电介质是二氧化硅，所述电荷捕获层是HfO2；和
在所述条带之间的所述区域中，所述电荷捕获层的所述层厚与所述栅极电介质的所述层厚的比例在0.2和0.5之间。
6、一种用于操作存储器件的方法，所述存储器件包括：
半导体本体或衬底，其具有设置在所述半导体本体或衬底中的至少一个存储单元；
源区和漏区，通过所述半导体本体或衬底中的掺杂区形成并通过结限制；
栅极电介质，在所述源区和漏区之间的所述半导体本体或衬底的表面上并具有层厚；
在所述栅极电介质上的栅电极；和
形成在所述栅极电介质内的电荷捕获层，该电荷捕获层包括两个条带，其各位于所述结的上边界和所述栅电极之间并且被所述栅极电介质包围，
所述条带是由具有比栅极电介质更高的相对电容率的材料形成的，和
所述条带的层厚是相对于所述条带之间的区域中所述栅极电介质的所述层厚以及所述条带的区域中所述栅极电介质的总层厚而提供的，以使得施加于所述栅电极并用于诱发电子Fowler-Nordheim隧穿到所述电荷捕获层中而提供的正电压在所述条带的所述区域中产生电场强度，其大于或等于在所述存储单元的擦除过程中在所述条带之间的所述区域中的电场强度，
由此
通过给所述栅电极施加正电压以便诱发电子Fowler-Nordheim隧穿到所述电荷捕获层中，来擦除所述存储单元，
通过施加于所述栅电极的负电压和施加于与所述条带相邻的所述源和漏区之一的正电压影响而实现的热空穴注入，在所述电荷捕获层的所述条带之一上单独地对所述存储单元进行编程，和
通过在所述存储单元的所述源和漏区之间施加电压来读取所述存储单元，该电压与用于编程所施加的电压相反。
7、根据权利要求6的方法，由此：
在存储单元阵列中，所述存储单元阵列包括：
至少第一存储单元和与所述第一存储单元相邻的第二存储单元；和
连续的的掺杂区域，其包括作为其整体部分的所述第一存储单元的所述源和漏区中的第一个以及所述第二存储单元的所述源和漏区中的第一个；
通过给所述第二存储单元的所述源和漏区中的第二个施加正抑制电压，在与所述第一存储单元的所述源和漏区中的所述第一个相邻的所述第一存储单元的所述条带之一上对所述第一存储单元进行编程。
8、一种用于操作存储器件的方法，所述存储器件包括：
半导体本体或衬底，其具有设置在所述半导体本体或衬底中的至少一个存储单元；
源区和漏区，通过所述半导体本体或衬底中的掺杂区形成并通过结限制；
栅极电介质，其位于所述源区和漏区之间的所述半导体本体或衬底的表面上并具有层厚；
在所述栅极电介质上的栅电极；和
形成在所述栅极电介质内的电荷捕获层，该电荷捕获层包括两个条带，其各位于所述结的上边界和所述栅电极之间并被所述栅极电介质包围，
其中
在第一步骤中，在所述半导体本体或衬底的所述表面上淀积并构成作为栅极电介质提供的材料层和为所述栅电极提供的材料层，从而形成具有侧壁的所述栅电极；
在第二步骤中，进行刻蚀工艺，以便在所述栅电极的相反侧上从所述栅电极下方除去所述栅极电介质的部分；
在第三步骤中，在上表面和下表面上制作氧化物层，其中已经除去了所述栅极电介质，留下为所述电荷捕获层的所述条带提供的空间；
在第四步骤中，淀积为所述电荷捕获层提供的材料，从而填充所述空间；
在第五步骤中，除去所述材料的多余淀积物从而形成所述条带；
在第六步骤中，在所述栅电极处形成侧壁间隔物；和
在第七步骤中，进行注入从而制作所述源和漏区。
9、根据权利要求8的方法，其中：
在第一步骤中，栅电极由硅衬底上的多晶硅形成，和
在第三步骤中，所述氧化物层是通过硅的热氧化制作的。
10、根据权利要求9的方法，其中：
在第三步骤中，所述氧化物层制作为使得所述栅电极的下表面上的氧化物层比所述衬底的上表面上的氧化物层厚至少0.5nm。
11、根据权利要求8的方法，其中：
在第一步骤中，所述栅电极构成为以便形成存储单元阵列内的大量字线之一的部分，和
在第七步骤之后，将导电材料填充到所述字线之间的间隙中，并构成为形成局部互连，并且位线位于所述局部互连上方并与所述字线电绝缘，
所示局部互连提供作为所述源和漏区与所述位线之间的电连接，
所述位线以隔一个所述字线之间的所述间隙的方式接触连接到所述局部互连上，在每种情况下从而接触随后沿着所述字线设置的所述存储单元中的两个的所述源和漏区。
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