TWI813345B - 非揮發性記憶體裝置及其控制方法 - Google Patents

Abstract

一種非揮發性記憶體裝置的控制方法，非揮發性記憶體裝置包含一組記憶體單元、周期電晶體、參考電晶體及控制電路，控制電路耦接於該組記憶體單元、周期電晶體及參考電晶體。控制方法包含於該組記憶體單元的編程操作或抹除操作時，控制電路讀取周期電晶體，及於讀取到該周期電晶體在抹除狀態(或編程狀態)後，控制電路依序將該參考電晶體從參考狀態設置至抹除狀態(或編程狀態)，及將參考電晶體從抹除狀態(或編程狀態)回復至參考狀態，參考狀態係介於抹除狀態及編程狀態之間。

Description

非揮發性記憶體裝置及其控制方法

本發明關於記憶體裝置，特別是非揮發性記憶體裝置及其控制方法。

非揮發性記憶體已廣泛運用於個人電腦、電信、消費電子及其它各種領域，其中多次可程式(multi-time programmable，MTP)記憶體、電可擦除可編程唯讀記憶體(electrically erasable programmable read-only memory，EEPROM)及快閃記憶體皆為廣泛使用的非揮發性記憶體。由於非揮發性記憶體的閘極氧化層缺陷，在多次編程-抹除周期後電子會陷入閘極氧化層，稱為周期入陷電子效應(cycling trapped effect)。若電子從閘極氧化層逃逸則非揮發性記憶體所產生的資料電流會發生飄移，此時若使用固定的參考電流讀取非揮發性記憶體則會造成資料讀取錯誤。相關技術使用修整(trimming)技術來人工調整參考電流，然而這個方式費時且不精確。

本發明實施例提供一種非揮發性記憶體裝置的控制方法，非揮發性記憶體裝置包含一組記憶體單元、周期電晶體、參考電晶體及控制電路，控制電路耦接於該組記憶體單元、周期電晶體及參考電晶體。控制方法包含於該組記憶體單元的編程操作或抹除操作時，控制電路讀取周期電晶體，及於讀取到該周期電晶體在抹除狀態後，控制電路依序將該參考電晶體從參考狀態設置至 抹除狀態，及將參考電晶體從抹除狀態回復至參考狀態，參考狀態係介於抹除狀態及編程狀態之間。

本發明實施例另提供一種非揮發性記憶體裝置的控制方法，非揮發性記憶體裝置包含一組記憶體單元、周期電晶體、參考電晶體及控制電路，控制電路耦接於該組記憶體單元、周期電晶體及參考電晶體。控制方法包含於該組記憶體單元的編程操作或抹除操作時，控制電路讀取周期電晶體，及於讀取到周期電晶體在編程狀態後，控制電路依序將參考電晶體從參考狀態設置至編程狀態，及將參考電晶體從編程狀態回復至參考狀態，參考狀態係介於抹除狀態及編程狀態之間。

本發明實施例另提供一種非揮發性記憶體裝置，包含一組記憶體單元、周期電晶體、參考電晶體、比較電路及控制電路。比較電路包含比較器，耦接於周期電晶體及參考電晶體，用以於該組記憶體單元的編程操作或抹除操作時，比較周期電晶體所產生的周期電流及參考電晶體所產生的參考電流以產生比較結果。控制電路耦接於該組記憶體單元、周期電晶體、參考電晶體及比較器，用以依據比較結果控制周期電晶體及參考電晶體的操作。

1,M0(0,0)至M0(P,Q),M1(0,0)至M1(P,Q):非揮發性記憶體單元

10:基底

12:汲極

13:通道區

14:源極

16:閘極氧化層

18:浮動閘極

20a,20b,22a,22b,30,31,50至52:分布

4:非揮發性記憶體裝置

40:控制電路

401,402:比較器

41至4R:群組

411:第一組子記憶體單元

412:參考電流更新電路

413:第二組子記憶體單元

414,415:輸入輸出電路

416,417:比較電路

4140,4142,4150,4152,4162,4172:多工器

4144,4154,4164,4174:比較器

53:抹除周期

54:編程周期

55至58:周期

600:控制方法

S602至S610:步驟

ADR:位址

BL0(0)至BL0(Q),BL1(0)至BL1(Q),BLc,BLr:位元線

C:電容

CLKwt,CLKrd:時脈訊號

cmpd0,cmpd1,cmpc,cmpr:比較結果

E:抹除狀態

Ev,Rve:下限值電流

ic:周期電流

i00至i0q,i10至i1q,id0,id1:資料電流

ir:參考電流

ir0,ir1,irc,irr:選定參考電流

Icell:電流

N:數量

M0,M1:讀取裕度

MA:記憶體陣列

P:編程狀態

Pv,Rvp:上限值電流

R:讀取狀態

Rf:固定參考電流

Rv:參考狀態

S0,Sd0,S1,Sd1,Sc,Sr:選擇訊號

SL:源線

t1至t10:時間

Tc(0)至Tc(P),Tc:周期電晶體

Tr(0)至Tr(P),Tr:參考電晶體

Vg:閘極電壓訊號

Vd:汲極電壓訊號

Vs:源極電壓訊號

WL(0)至WL(P):字元線

第1圖係為本發明實施例中之一種非揮發性記憶體單元的示意圖。

第2圖係為周期入陷電子效應的示意圖。

第3圖係為周期入陷電子效應的分布圖。

第4A圖係為本發明實施例中之一種非揮發性記憶體裝置的示意圖。

第4B圖係為第4A圖中之非揮發性記憶體裝置的部分電路之電路示意圖。

第5圖顯示第4A圖中之非揮發性記憶體裝置的控制方法的示意圖。

第6圖係為第4A圖中之非揮發性記憶體裝置的一種控制方法的流程圖。

第7圖係為第4A圖中之非揮發性記憶體裝置之編程/抹除操作的時序圖。

第8圖係為第4A圖中之非揮發性記憶體裝置之讀取操作的時序圖。

第1圖係為本發明實施例中之一種非揮發性記憶體(non-volatile memory，NVM)單元1的示意圖。NVM單元1可為單級(single level)多次可程式(multi-time programmable，MTP)記憶體單元，且可以電晶體例如N型電晶體的形式表示。NVM單元1包含基底10、源極14、通道區13、汲極12、閘極氧化層16、浮動閘極18及電容C。基底10可由半導體形成，源極14及汲極12可由摻雜區形成，例如N型摻雜區。通道區13可形成於源極14及汲極12之間及浮動閘極18之下。閘極氧化層16可包含二氧化矽或其他介電材料，且浮動閘極18可包含摻雜多晶矽。

汲極12可接收汲極電壓訊號Vd，源極14可接收源極電壓訊號Vs，浮動閘極18可經由電容C接收閘極電壓訊號Vg，且基底10可接地。控制電路可控制汲極電壓訊號Vd、源極電壓訊號Vs及閘極電壓訊號Vg以對NVM單元1執行編程操作、抹除操作及讀取操作。

於編程時，控制電路可將閘極電壓訊號Vg設為連續脈衝波，每個脈衝波可具有相同脈福，例如9V，及將汲極電壓訊號Vd接高壓，例如9V，及源極電壓訊號Vs維持在接地電壓，例如0V，藉以將負電荷引入至浮動閘極18。當浮 動閘極18中儲存的負電荷達到預定數量，例如9個負電荷時，NVM單元1被設於編程狀態(或邏輯0)。

於抹除時，控制電路可將汲極電壓訊號Vd設為高電壓準位，例如9V，將源極電壓訊號Vs維持在接地電壓，及將閘極電壓訊號Vg設為低電壓準位，例如0V，藉以將負電荷從浮動閘極18移除，浮動閘極18可不儲存負電荷，且NVM單元1被設於抹除狀態(或邏輯1)。

於讀取時，控制電路可將閘極電壓訊號Vg設為讀取電壓準位，如2V，並將汲極電壓訊號Vd設為低電壓準位，將源極電壓訊號Vs維持在接地電壓，藉以依據汲極12的資料電流大小，來判斷NVM單元1中儲存的資料，進而完成資料讀取操作。舉例而言，若NVM單元1被設於編程狀態，則由於浮動閘極18中的負電荷而使通道區13難以形成，因此從汲極12不會或僅流出少量資料電流，控制電路可依據汲極12的資料電流來判定NVM單元1中的資料為編程狀態。若NVM單元1被設於抹除狀態，則由於浮動閘極18中沒有負電荷，通道區13可形成，因此從汲極12會有較大的電流，控制電路可依據汲極12的資料電流判定NVM單元1中的資料為抹除狀態。

控制電路可重複對NVM單元1進行編程操作及抹除操作，一次編程操作及一次抹除操作可稱之為一個編程-抹除(program-erase,PE)周期。隨著PE周期的次數增加，一些負電荷可能會陷入閘極氧化層16，因此浮動閘極18僅需儲存較預定數量還少的負電荷即可將NVM單元1設於編程狀態。舉例而言，在第1圖，2個負電荷陷入閘極氧化層16，因此浮動閘極18僅需儲存7個負電荷即可達成編程狀態(9個負電荷)。然而閘極氧化層16的負電荷保留力(retention capability) 不佳，經過一段時間之後，負電荷會從閘極氧化層16中逃逸，造成編程狀態及抹除狀態的資料電流皆增加，這個現象稱為周期入陷電子效應(cycling trapped effect)。周期入陷電子效應可能會讓控制電路誤判NVM單元1中的資料。

NVM裝置可包含複數個NVM單元1，設置為陣列形式。由於個別的NVM單元1的特性可能因為製程、電壓及溫度(process,voltage and temperature,PVT)而有些微差異，複數個NVM單元1可形成一群分布，如第2圖所示。第2圖係為周期入陷電子效應的示意圖，其中橫軸表示電流Icell，縱軸表示數量N。分布20a表示複數個NVM單元1在編程狀態P及無周期入陷電子效應的電流分布，分布22a表示複數個NVM單元1在抹除狀態E且無周期入陷電子效應的電流分布，分布20b表示複數個NVM單元1在編程狀態P且有周期入陷電子效應的電流分布，及分布22b表示複數個NVM單元1在抹除狀態E且有周期入陷電子效應的電流分布。

相關技術採用固定參考電流Rf來讀取資料，例如由能隙(bandgap)參考電路產生固定參考電流Rf。固定參考電流Rf可大致位於分布20a的最大資料電流及分布22a的最小資料電流的中間，藉以最佳化編程狀態P的讀取裕度及抹除狀態E的讀取裕度。若NVM單元1的資料電流超出固定參考電流Rf，則控制電路可判定NVM單元1的資料為抹除狀態E，若NVM單元1的資料電流小於固定參考電流Rf，則控制電路可判定NVM單元1的資料為編程狀態P。在發生周期入陷電子效應後，由於NVM單元1中的負電荷減少，因此分布20a及分布22a會分別向右飄移而形成分布20b及分布22b。然而，固定參考電流Rf仍然維持不變，造成抹除狀態E的讀取裕度M1增加，及編程狀態P的讀取裕度M0減小。若NVM單元1中的負電荷減少過多，則分布20b中的某些NVM單元1的資料電流可能會超過固 定參考電流Rf，且編程狀態P的讀取裕度M0可能會小於0，造成控制電路將分布20b中的某些NVM單元1的資料誤判為抹除狀態E。

周期入陷電子效應和NVM單元1的位置相關。第3圖係為周期入陷電子效應的分布圖，其中橫軸表示位址ADR，縱軸表示單位為微安(microamperes)的電流Icell。分布31表示抹除狀態E的NVM單元1的電流分布，分布30表示編程狀態P的NVM單元1的電流分布。

分布30及分布31皆顯示相較於較小位址(例如小於位址2048)及較大位址(例如大於位址8192)的NVM單元1，中間位址(例如介於位址2048及位址8192之間)的NVM單元1的資料電流更大，即周期入陷電子效應具有區域性特性，中間位址的NVM單元1的周期入陷電子效應較嚴重，較小位址及較大位址的NVM單元1的周期入陷電子效應較輕微。本發明實施例中的非揮發性記憶體裝置可依據位址動態調整參考電流ir，而使參考電流ir在所有的位址都大致位於分布30及分布31的中間，進而同時最佳化編程狀態P的讀取裕度及抹除狀態E的讀取裕度。相較之下，若採用固定參考電流Rf(例如Rf=13.5微安)來讀取資料，則中間位址的NVM單元1的資料電流會超出參考電流Rf，導致相關技術中的非揮發性記憶體裝置將編程狀態P的NVM單元1誤判為抹除狀態E。

第4A圖係為本發明實施例中之一種非揮發性記憶體裝置4的示意圖。非揮發性記憶體裝置4可依據NVM單元的位置而動態調整參考電流ir，最佳化NVM單元之編程狀態P的讀取裕度及抹除狀態E的讀取裕度，同時使NVM單元不受周期入陷電子效應的影響。

非揮發性記憶體裝置4可包含字元線WL(0)至WL(P)、位元線BL0(0)至BL0(Q)、位元線BLc、位元線BLr、位元線BL1(0)至BL1(Q)、源線SL、記憶體陣列MA、輸入輸出(input/output，IO)電路414、輸入輸出電路415、比較電路416、比較電路417及控制電路40，其中P及Q為正整數，例如P等於1023，Q等於15。位元線BL0(0)至BL0(Q)、位元線BLc、位元線BLr、及位元線BL1(0)至BL1(Q)可為區域位元線、全域位元線或其組合。記憶體陣列MA包含群組41至4R，R為大於1之正整數，例如R等於16。每個群組的設置及運作方式相似，且皆有對應的輸入輸出電路及比較電路，以下針對群組41進行解釋。群組41對應輸入輸出電路414、輸入輸出電路415、比較電路416及比較電路417，及包含第一組子記憶體單元411、參考電流更新電路412及第二組子記憶體單元413。第一組子記憶體單元411可包含NVM單元M0(0,0)至M0(P,Q)，設置為(P+1)乘(Q+1)的陣列，且第二組子記憶體單元413可包含NVM單元M1(0,0)至M1(P,Q)，設置為(P+1)乘(Q+1)的陣列。參考電流更新電路412可包含周期電晶體Tc(0)至Tc(P)，設置為一行及(P+1)列，及參考電晶體Tr(0)至Tr(P)，設置為一行及(P+1)列。

參考電流更新電路412可設於第一組子記憶體單元411及第二組子記憶體單元413之間，用以提供讀取第一組子記憶體單元411及/或第二組子記憶體單元413所需的參考電流ir。例如，在0.15微米(micrometer，um)製程，每個NVM單元的寬乘長尺寸可為2.0um x 3.93um，16個NVM單元的總寬度可為32um，因此每個參考電晶體Tr(0)至Tr(P)(下稱Tr)的左右邊可各涵蓋16個NVM單元的寬度(32um)，且參考電流更新電路412所產生的電路面積負擔(overhead)為6.25%(=2/(16+16))。每個參考電晶體Tr及左右邊涵蓋16個NVM單元位置相近，因此PVT環境相近，導致元件特性亦相似。惟本發明不限於此，在一些實施例中，參考電流更新電路412亦可設於第一組子記憶體單元411及第二組子記憶體單元 413之左邊或第一組子記憶體單元411及第二組子記憶體單元413之右邊，每個參考電晶體Tr及涵蓋的32個NVM單元位置相近，且其裝置特性相似。在另一些實施例中，參考電流更新電路412亦可設於其他數量的子記憶體單元之間、左邊或右邊，提供讀取其他數量的子記憶體單元所需的參考電流ir。參考電流更新電路412涵蓋的子記憶體單元的數量越多則其產生的電路面積負擔越小。例如，當PVT變化較小時，參考電流更新電路412可設於左邊2個子記憶體單元及右邊2個子記憶體單元之間，用以提供讀取4個子記憶體單元所需的參考電流ir，其產生的電路面積負擔約為3.13%(=2/(32+32))。依此類推。

NVM單元M0(0,0)至M0(P,Q)、NVM單元M1(0,0)至M1(P,Q)、周期電晶體Tc(0)至Tc(P)及參考電晶體Tr(0)至Tr(P)中之每一者的結構及運作方式可相似於NVM單元1，其解釋可於前述段落找到，在此不再贅述。字元線WL(0)可耦接於第一組子記憶體單元411的第0列NVM單元(M0(0,0)至M0(0,Q))的浮動閘極、周期電晶體Tc(0)的浮動閘極、參考電晶體Tr(0)的浮動閘極、及第二組子記憶體單元413的第0列NVM單元(M1(0,0)至M1(0,Q))的浮動閘極。依照相似於字元線WL(0)的耦接方式，字元線WL(1)至WL(P)可分別耦接於第一組子記憶體單元411的第1列至第P列NVM單元的浮動閘極、周期電晶體Tc(1)至Tc(P)的浮動閘極、參考電晶體Tr(1)至Tr(P)的浮動閘極、及第二組子記憶體單元413的第1列至第P列NVM的浮動閘極。字元線BL0(0)可耦接於第一組子記憶體單元411的第0行NVM單元(M0(0,0)至M0(P,0))的汲極，且依照相似於字元線BL0(0)的耦接方式，位元線BL0(1)至BL0(Q)可分別耦接於於第一組子記憶體單元411的第1行至第Q行NVM單元的汲極，位元線BLc可耦接於周期電晶體Tc(0)至Tc(P)的汲極，位元線BLr可耦接於參考電晶體Tr(0)至Tr(P)的汲極，及位元線BL1(0)至BL1(Q)可分別耦接於於第二組子記憶體單元413的第0行至第Q行NVM單元的汲極。源 線SL可耦接於接地端、NVM單元M0(0,0)至M0(P,Q)的源極、周期電晶體Tc(0)至Tc(P)的源極、參考電晶體Tr(0)至Tr(P)的源極、及NVM單元M1(0,0)至M1(P,Q)的源極，接地端可提供接地電壓。

輸入輸出電路414可耦接於第一組子記憶體單元411、參考電流更新電路412及控制電路40，以使控制電路40經由輸入輸出電路414讀取或寫入NVM單元M0(0,0)至M0(P,Q)。於讀取NVM單元M0(0,0)至M0(P,Q)中之選定NVM單元時，輸入輸出電路414可經由位元線BL0(0)至BL0(Q)接收各自的資料電流i00至i0q及經由位元線BLr接收參考電流ir以產生比較結果cmpd0，及將比較結果cmpd0輸出至控制電路40，比較結果cmpd0表示選定NVM單元的狀態，例如為抹除狀態E或編程狀態P。

輸入輸出電路415可耦接於第二組子記憶體單元413、參考電流更新電路412及控制電路40，以使控制電路40經由輸入輸出電路415讀取或寫入NVM單元M1(0,0)至M1(P,Q)，輸入輸出電路414可相鄰於輸入輸出電路415。於讀取NVM單元M1(0,0)至M1(P,Q)中之選定NVM單元時，輸入輸出電路415可經由位元線BL1(0)至BL1(Q)接收各自的資料電流i10至i1q及經由位元線BLr接收參考電流ir以產生比較結果cmpd1，及將比較結果cmpd1輸出至控制電路40，比較結果cmpd1表示選定NVM單元的狀態，例如為抹除狀態E或編程狀態P。

比較電路416可耦接於參考電流更新電路412及控制電路40，以使控制電路40經由比較電路416讀取或寫入周期電晶體Tc(1)至Tc(P)。於讀取周期電晶體Tc(1)至Tc(P)中之選定周期電晶體時，比較電路416可經由位元線BLc接收周期電流ic及經由位元線BLr接收參考電流ir以產生比較結果cmpc，及將比較結果 cmpc輸出至控制電路40，比較結果cmpc表示選定周期電晶體的狀態，例如為抹除狀態E或編程狀態P。

比較電路417可耦接於參考電流更新電路412及控制電路40，以使控制電路40經由比較電路417讀取或寫入參考電晶體Tr(0)至Tr(P)。於讀取周期電晶體Tc(0)至Tc(P)中之選定周期電晶體時，比較電路417可經由位元線BLr接收參考電流ir以產生比較結果cmpr，及將比較結果cmpr輸出至控制電路40，比較結果cmpr表示選定參考電晶體的狀態，例如為抹除狀態E、編程狀態P或抹除狀態E及編程狀態P之間的參考狀態。

控制電路40可接收比較結果cmpd0、cmpd1、cmpc及cmpr，及經由字元線WL(0)至WL(P)、位元線BL0(0)至BL0(Q)、位元線BLc、位元線BLr、及位元線BL1(0)至BL1(Q)耦接於群組41以控制NVM單元M0(0,0)至M0(P,Q)、NVM單元M1(0,0)至M1(P,Q)、周期電晶體Tc(0)至Tc(P)及參考電晶體Tr(0)至Tr(P)的操作，及傳送選擇訊號至輸入輸出電路414、輸入輸出電路415、比較電路416及比較電路417以控制其操作。

第一組子記憶體單元411及第二組子記憶體單元413可形成一組記憶體單元。周期電晶體Tc(0)至Tc(P)可分別被設置為編程狀態P或抹除狀態E中之一者。每個周期電晶體Tc(0)至Tc(P)(下稱Tc)可切換(toggle)於編程狀態P及抹除狀態E之間，即從編程狀態P切換至抹除狀態E(進行抹除操作)，或從抹除狀態E切換至編程狀態P(進行編程操作)。每個周期電晶體Tc進行抹除操作及編程操作所需的時間和該組記憶體單元中的NVM單元一樣，因此周期電晶體Tc的抹除操作及編程操作可與NVM單元同時進行而不需多花費時間。參考電晶體Tr(0)至Tr(P)可 分別依據周期電晶體Tc(0)至Tc(P)的狀態而被設於各自的小周期並回復至參考狀態，用以分別產生該組記憶體單元的第0列至第P列NVM單元的參考電流ir。舉例而言，參考電晶體Tr(0)可產生該組記憶體單元的第0列NVM單元的參考電流ir。參考電晶體Tr(0)至Tr(P)各自的參考狀態係介於抹除狀態E及編程狀態P之間。

第4B圖係為非揮發性記憶體裝置4的輸入輸出電路414、輸入輸出電路415、比較電路416、比較電路417及控制電路40之電路示意圖。輸入輸出電路414可包含多工器4140、多工器4142及比較器4144。多工器4140可包含(Q+1)個輸入端，分別用以接收資料電流i00至i0q；選擇端，用以接收選擇訊號S0；及輸出端，用以輸出選定資料電流id0，選擇訊號S0可由控制電路40產生。多工器4140可依據選擇訊號S0選擇資料電流i00至i0q中之一者作為選定NVM單元的選定資料電流id0。多工器4142可包含3個輸入端，分別用以接收參考電流ir、下限值電流Ev及上限值電流Pv；選擇端，用以接收選擇訊號Sd0；及輸出端，用以輸出選定參考電流ir0，選擇訊號Sd0可由控制電路40產生。多工器4142可依據選擇訊號Sd0選擇參考電流ir、下限值電流Ev及上限值電流Pv中之一者作為選定參考電流ir0。比較器4144可包含第一輸入端，用以接收選定資料電流id0；第二輸入端，用以接收選定參考電流ir0；及輸出端，用以輸出比較結果cmpd0。

第5圖顯示NVM單元M0(0,0)至M0(P,Q)，M1(0,0)至M1(P,Q)、周期電晶體Tc(1)至Tc(P)及參考電晶體Tr(0)至Tr(P)的電流分布，其中橫軸表示電流Icell，縱軸表示數量N。分布50表示NVM單元M0(0,0)至M0(P,Q)，M1(0,0)至M1(P,Q)、周期電晶體Tc(0)至Tc(P)及參考電晶體Tr(0)至Tr(P)在編程狀態P的電流分布，分布51表示NVM單元M0(0,0)至M0(P,Q)，M1(0,0)至M1(P,Q)、周期電晶體Tc(0)至Tc(P)及參考電晶體Tr(0)至Tr(P)在抹除狀態E的電流分布，且分布52表示 參考電晶體Tr(0)至Tr(P)在參考狀態Rv的電流分布，參考狀態Rv係介於抹除狀態E及編程狀態P之間。分布50可具有上限值電流Pv，分布51可具有下限值電流Ev，分布52可具有下限值電流Rve及上限值電流Rvp。下限值電流Rve及上限值電流Pv之間的差值可為編程狀態P的讀取裕度，下限值電流Ev及上限值電流Rvp之間的差值可為抹除狀態E的讀取裕度。以下搭配第5圖解釋輸入輸出電路414的運作。於讀取選定記憶體單元時，多工器4142可依據選擇訊號Sd0選定參考電流ir作為選定參考電流ir0，且比較器4144可比較選定資料電流id0及選定參考電流ir0以產生比較結果cmpd0。例如，若選定資料電流id0超出選定參考電流ir0，則比較結果cmpd0可表示選定記憶體單元在抹除狀態E；若選定資料電流id0小於選定參考電流ir0，則比較結果cmpd0可表示選定記憶體單元在編程狀態P。於寫入編程狀態P至選定記憶體單元之後的驗證程序，多工器4142可依據選擇訊號Sd0選定上限值電流Pv作為選定參考電流ir0，且比較器4144可比較選定資料電流id0及選定參考電流ir0以產生比較結果cmpd0。例如，若選定資料電流id0超出選定參考電流ir0，則比較結果cmpd0可表示選定記憶體單元仍未寫入編程狀態P，因此驗證失敗；若選定資料電流id0小於選定參考電流ir0，則比較結果cmpd0可表示選定記憶體單元已寫入編程狀態P，因此驗證成功。於抹除選定記憶體單元之後的抹除驗證程序，多工器4142可依據選擇訊號Sd0選定下限值電流Ev作為選定參考電流ir0，且比較器4144可比較選定資料電流id0及選定參考電流ir0以產生比較結果cmpd0。例如，若選定資料電流id0小於選定參考電流ir0，則比較結果cmpd0可表示選定記憶體單元尚未設置至抹除狀態E，因此抹除驗證失敗；若選定資料電流id0超出選定參考電流ir0，則比較結果cmpd0可表示選定記憶體單元已設置至抹除狀態E，因此抹除驗證成功。

相似於輸入輸出電路414，輸入輸出電路415可包含多工器4150、多 工器4152及比較器4154。多工器4150可包含(Q+1)個輸入端，分別用以接收資料電流i10至i1q；選擇端，用以接收選擇訊號S1；及輸出端，用以輸出選定資料電流id1，選擇訊號S1可由控制電路40產生。多工器4150可依據選擇訊號S1選擇資料電流i10至i1q中之一者作為選定NVM單元的選定資料電流id1。多工器4152可包含3個輸入端，分別用以接收參考電流ir、下限值電流Ev及上限值電流Pv；選擇端，用以接收選擇訊號Sd1；及輸出端，用以輸出選定參考電流ir1，選擇訊號Sd1可由控制電路40產生。多工器4152可依據選擇訊號Sd1選擇參考電流ir、下限值電流Ev及上限值電流Pv中之一者作為選定參考電流ir1。比較器4154可包含第一輸入端，用以接收選定資料電流id1；第二輸入端，用以接收選定參考電流ir1；及輸出端，用以輸出比較結果cmpd1。多工器4150、多工器4152及比較器4154的運作方式分別相似於多工器4140、多工器4142及比較器4144，其解釋可參考前面段落，在此不再贅述。

比較電路416可包含多工器4162及比較器4164。多工器4162可包含3個輸入端，分別用以接收參考電流ir、下限值電流Ev及上限值電流Pv；選擇端，用以接收選擇訊號Sc；及輸出端，用以輸出選定參考電流irc，選擇訊號Sc可由控制電路40產生。多工器4162可依據選擇訊號Sc選擇參考電流ir、下限值電流Ev及上限值電流Pv中之一者作為選定參考電流irc。比較器4164可包含第一輸入端，用以接收周期電流ic；第二輸入端，用以接收選定參考電流irc；及輸出端，用以輸出比較結果cmpc。多工器4162及比較器4164的運作方式分別相似於多工器4142及比較器4144，其解釋可參考前面段落，在此不再贅述。

比較電路417可包含多工器4172及比較器4174。多工器4172可包含4個輸入端，分別用以接收下限值電流Rve、上限值電流Rvp、下限值電流Ev及上 限值電流Pv；選擇端，用以接收選擇訊號Sr；及輸出端，用以輸出選定參考電流irr，選擇訊號Sr可由控制電路40產生。多工器4172可依據選擇訊號Sr選擇下限值電流Rve、上限值電流Rvp、下限值電流Ev及上限值電流Pv中之一者作為選定參考電流irr。比較器4174可包含第一輸入端，用以接收參考電流ir；第二輸入端，用以接收選定參考電流irr；及輸出端，用以輸出比較結果cmpr。

以下搭配第5圖解釋比較電路417的運作。於選定參考電晶體從參考狀態Rv編程至編程狀態P之後的驗證程序，多工器4172可依據選擇訊號Sr選定上限值電流Pv作為選定參考電流irr，且比較器4174可比較參考電流ir及選定參考電流irr以產生比較結果cmpr。例如，若參考電流ir超出選定參考電流irr，則比較結果cmpr可表示選定參考電晶體仍未編程至編程狀態P，因此驗證失敗；若參考電流ir小於選定參考電流irr，則比較結果cmpr可表示選定參考電晶體已編程至編程狀態P，因此驗證成功。於選定參考電晶體從編程狀態P編程至參考狀態Rv的驗證程序，多工器4172可依據選擇訊號Sr選定下限值電流Rve作為選定參考電流irr，且比較器4174可比較參考電流ir及選定參考電流irr以產生比較結果cmpr。例如，若參考電流ir小於選定參考電流irr，則比較結果cmpr可表示選定參考電晶體仍未編程至參考狀態Rv，因此驗證失敗；若參考電流ir超出選定參考電流irr，則比較結果cmpr可表示選定參考電晶體已編程至參考狀態Rv，因此驗證成功。

於選定參考電晶體從參考狀態Rv編程至抹除狀態E之後的驗證程序，多工器4172可依據選擇訊號Sr選定下限值電流Ev作為選定參考電流irr，且比較器4174可比較參考電流ir及選定參考電流irr以產生比較結果cmpr。例如，若參考電流ir小於選定參考電流irr，則比較結果cmpr可表示選定參考電晶體仍未編程至抹除狀態E，因此驗證失敗；若參考電流ir超出選定參考電流irr，則比較結 果cmpr可表示選定參考電晶體已編程至抹除狀態E，因此驗證成功。於選定參考電晶體從抹除狀態E編程至參考狀態Rv的驗證程序，多工器4172可依據選擇訊號Sr選定上限值電流Rvp作為選定參考電流irr，且比較器4174可比較參考電流ir及選定參考電流irr以產生比較結果cmpr。例如，若參考電流ir超出選定參考電流irr，則比較結果cmpr可表示選定參考電晶體仍未編程至參考狀態Rv，因此驗證失敗；若參考電流ir小於選定參考電流irr，則比較結果cmpr可表示選定參考電晶體已編程至參考狀態Rv，因此驗證成功。

第5圖顯示NVM裝置4的控制方法的示意圖。在一些實施例中，於出廠時，控制電路40可將NVM單元M0(0,0)至M0(P,Q)、NVM單元M1(0,0)至M1(P,Q)、及周期電晶體Tc(0)至Tc(P)設置為抹除狀態E的預設狀態，及將參考電晶體Tr(0)至Tr(P)設置至參考狀態Rv的預設狀態，參考狀態Rv係介於抹除狀態E及編程狀態P之間。例如參考狀態Rv的預設狀態可實質上位於分布50的上限值電流Pv及分布51的下限值電流Ev的中間的分布52，藉以最佳化複數個NVM單元之編程狀態P的讀取裕度及抹除狀態E的讀取裕度。NVM單元M0(0,0)至M0(P,Q)、NVM單元M1(0,0)至M1(P,Q)、及周期電晶體Tc(0)至Tc(P)可切換於抹除狀態E及編程狀態P之間。且於編程操作，分布51中任一選定的NVM單元可經由編程周期54而從抹除狀態E切換至編程狀態P。於抹除操作，分布50中任一選定的NVM單元可經由抹除周期53而從編程狀態P切換至抹除狀態E。PE周期包含一個抹除周期53及一個編程周期54。

舉例而言，於該組記憶體單元的第0列NVM單元的編程操作或抹除操作時，控制電路40可讀取參考電晶體Tr(0)以產生參考電流ir，及讀取周期電晶體Tc(0)以產生周期電流ic，比較器416可比較周期電流ic及參考電流ir以產生比較 結果cmpc，且控制電路40可依據比較結果cmpc控制周期電晶體Tc(0)及參考電晶體Tr(0)的操作。若周期電流ic超出參考電流ir則比較結果cmpc表示周期電晶體Tc(0)在抹除狀態E，若周期電流ic小於參考電流ir則比較結果cmpc表示周期電晶體Tc(0)在編程狀態P。若比較結果cmpc表示周期電晶體Tc(0)係在抹除狀態E，則控制電路40可將周期電晶體Tc(0)由抹除狀態E切換至編程狀態P。且控制電路40可依序經由周期57將參考電晶體Tr(0)從參考狀態Rv設置至抹除狀態E，及經由周期58將參考電晶體Tr(0)從抹除狀態E回復至參考狀態Rv。

於該組記憶體單元的第0列NVM單元的編程操作或抹除操作時，若比較結果cmpc表示周期電晶體Tc(0)係在編程狀態P，則控制電路40可將周期電晶體Tc(0)由編程狀態P切換至抹除狀態E。控制電路40可依序經由周期55將參考電晶體Tr(0)從參考狀態Rv設置至編程狀態P，及經由周期56將參考電晶體Tr(0)從編程狀態P回復至參考狀態Rv。因此，於每個PE周期，參考電晶體Tr(0)皆會經歷周期55到58。由於周期55等效於一部分的編程周期54，周期56等效於一部分的抹除周期53，周期57等效於剩餘部分的抹除周期53，周期58等效於剩餘部分的編程周期54，因此周期58及55中的總共電荷變化量約等於編程周期54中的電荷變化量，且周期56及57中的總共電荷變化量約等於抹除周期53中的電荷變化量，參考電晶體Tr(0)等效於經歷一次PE周期，造成參考電晶體Tr(0)及該組記憶體單元的第0列NVM單元的周期入陷電子效應的程度相似，且一段時間後參考電晶體Tr(0)及該組記憶體單元的第0列NVM單元的電流飄移方向及飄移程度亦相似，藉以最佳化該組記憶體單元的第0列NVM單元之編程狀態P的讀取裕度及抹除狀態E的讀取裕度。舉例而言，在第5圖，若該組記憶體單元的第0列NVM單元的編程狀態P及抹除狀態E分別在分布50及分布51之內，且參考電晶體Tr(0)在分布52之內，則一段時間後，分布50、分布51及分布52皆會向右飄移相似距離， 因此編程狀態P的讀取裕度及抹除狀態E的讀取裕度會維持不變，以正確讀取NVM單元的資料。此外，由於參考電晶體Tr(0)及該組記憶體單元的第0列NVM單元的位置相近，若PVT環境改變，則分布50、分布51及分布52皆會向左飄移相似距離或向右飄移相似距離，因此編程狀態P的讀取裕度及抹除狀態E的讀取裕度維持會維持不變，以正確讀取NVM單元的資料。

於該組記憶體單元的NVM單元M1(0,0)的讀取操作時，控制電路40可讀取參考電晶體Tr(0)以產生參考電流ir，讀取NVM單元M1(0,0)以產生資料電流id，比較器415可比較參考電流ir及資料電流id以產生比較結果cmpd1，且控制電路40可依據比較結果cmpd1判斷NVM單元M1(0,0)的資料。若資料電流id超出參考電流ir則比較結果cmpd1表示NVM單元M1(0,0)的資料為抹除狀態E，若資料電流id小於參考電流ir則比較結果cmpd1表示NVM單元M1(0,0)的資料為編程狀態P。

雖然非揮發性記憶體裝置4中的NVM單元為MTP記憶體單元，熟習此技藝者亦可依據實際需求在非揮發性記憶體裝置4中採用其他種類的NVM單元，例如電可擦除可編程唯讀記憶體(electrically erasable programmable read-only memory，EEPROM)NOR快閃記憶體及NAND快閃記憶體。此外，雖然非揮發性記憶體裝置4中的NVM單元為單級記憶體單元，熟習此技藝者亦可依據實際需求變更參考電流更新電路412的參考電晶體設置，以將本發明應用於多級(multi-level)記憶體單元。舉例而言，對於雙級(double level)記憶體單元而言，每個NVM單元可儲存2位元資料且可被設置為4個狀態中之一者，參考電流更新電路412可包含3個參考電晶體，分別依據本發明實施例的方式產生讀取3個編程狀態所需的3種參考電流。

第6圖係為非揮發性記憶體裝置4的一種控制方法600的流程圖。控制方法600包括步驟S602至S610，其中步驟S604及S606用以於讀取到周期電晶體在抹除狀態後控制周期電晶體及參考電晶體的操作，且步驟S608及S610用以於讀取到周期電晶體在編程狀態後控制周期電晶體及參考電晶體的操作。任何合理的步驟改變、順序或調整都落在本公開內容的範圍內。步驟S602至S610解釋如下：步驟S602：於一組記憶體單元的編程操作或抹除操作時，控制電路40讀取周期電晶體；若周期電晶體在抹除狀態，繼續步驟S604及步驟S606；若周期電晶體在編程狀態，繼續步驟S608及步驟S610；步驟S604：控制電路40將周期電晶體由抹除狀態切換至編程狀態；步驟S606：控制電路40依序將參考電晶體從參考狀態設置至抹除狀態，及將參考電晶體從抹除狀態回復至參考狀態；步驟S608：控制電路40將周期電晶體由編程狀態切換至抹除狀態；步驟S610：控制電路40依序將參考電晶體從參考狀態設置至編程狀態，及將參考電晶體從編程狀態回復至參考狀態。

於出廠時，非揮發性記憶體裝置4中所有的周期電晶體及NVM單元會被設於抹除狀態E，所有的參考電晶體會被設於預設狀態，預設狀態為初始的參考狀態Rv。在步驟S602，於收到一組記憶體單元(即第一組子記憶體單元411及第二組子記憶體單元413)的編程指令或抹除指令後，控制電路40判定該組記憶體單元要進行編程操作或抹除操作，並讀取周期電晶體。該組NVM單元可為一 列NVM單元、複數列NVM單元、或一部分NVM單元，例如該組NVM單元可為第一組子記憶體單元411的第0列或第二組子記憶體單元413的第0列。

若在步驟S602讀取到周期電晶體在抹除狀態E，則在步驟S604，控制電路40將周期電晶體從抹除狀態E切換至編程狀態P，及在步驟S606，控制電路40依序將參考電晶體從參考狀態Rv設置至抹除狀態E，及將參考電晶體從抹除狀態E回復至參考狀態Rv，藉以使參考電晶體經歷周期57及周期58。步驟S604及步驟S606可同時進行。

若在步驟S602讀取到周期電晶體在編程狀態P，則在步驟S608，控制電路40將周期電晶體從編程狀態P切換至抹除狀態E，及在步驟S610，控制電路40依序將參考電晶體從參考狀態Rv設置至編程狀態P狀態，及將參考電晶體從編程狀態P回復至參考狀態Rv，藉以使參考電晶體經歷周期55及周期56。步驟S608及步驟S610可同時進行。於該組NVM單元完成一個PE周期後，參考電晶體亦等效完成一個PE周期，因此參考電晶體和該組NVM單元的周期入陷電子效應的程度相似，因此編程狀態P的讀取裕度及抹除狀態E的讀取裕度維持不變且不會惡化。

第7圖係為NVM裝置4的PE周期之時序圖，包含時脈訊號CLKwt、NVM單元M1(0,0)、周期電晶體Tc(0)及參考電晶體Tr(0)。時脈訊號CLKwt用於NVM單元M1(0,0)的抹除/編程操作。在時間t1及t2之間，NVM單元M1(0,0)及周期電晶體Tc(0)被初始至抹除狀態E，且參考電晶體Tr(0)被初始至參考狀態Rv。在時間t2，控制電路40收到NVM單元M1(0,0)的抹除/編程指令，時脈訊號CLKwt開始上升。在時間t2及t3之間，控制電路40對NVM單元M1(0,0)及周期電晶體Tc(0) 進行讀取操作(R)以讀取NVM單元M1(0,0)的原始狀態(E)及周期電晶體Tc(0)的原始狀態(E)，參考電晶體Tr(0)維持於參考狀態Rv。在時間t3及t4之間，此階段執行抹除動作，因此周期電晶體Tc(0)維持於抹除狀態E，NVM單元M1(0,0)被設置至目標狀態(E)，且由於周期電晶體Tc(0)的原始狀態為抹除狀態E，因此參考電晶體Tr(0)從參考狀態Rv設置至抹除狀態E。只有當NVM單元M1(0,0)的原始狀態和目標狀態有差異時，例如原始狀態為抹除狀態E，目標狀態為編程狀態P，或原始狀態為編程狀態P，目標狀態為抹除狀態E，NVM單元M1(0,0)才會被切換。在時間t4及t5之間，此階段執行編程動作，因此周期電晶體Tc(0)由抹除狀態E切換至編程狀態P，及參考電晶體Tr(0)由抹除狀態E切換至參考狀態Rv，NVM單元M1(0,0)被設置至目標狀態(P)。在一些實施例中，在時間t3至t4之間的長度及時間t4至t5之間的長度可能相近，時間t3至t4之間的時段用以設置抹除狀態E，且時間t4至t5之間的時段用以設置編程狀態P。

在時間t6，時脈訊號CLKwt開始上升，控制電路40收到NVM單元M1(0,0)的抹除/編程指令。在時間t6及t7之間，控制電路40對NVM單元M1(0,0)及周期電晶體Tc(0)進行讀取操作(R)以讀取NVM單元M1(0,0)的原始狀態(E或P)及周期電晶體Tc(0)的原始狀態(P)。

在時間t7及t8之間，此階段執行抹除動作，因此NVM單元M1(0,0)被設置至目標狀態(E)，周期電晶體Tc(0)由編程狀態P切換至抹除狀態E，參考電晶體Tr(0)則維持於參考狀態Rv。在時間t8及t9之間，此階段執行編程動作，因此NVM單元M1(0,0)被設置至目標狀態(P)，且由於周期電晶體Tc(0)的原始狀態為編程狀態P，因此參考電晶體Tr(0)從參考狀態Rv設置至編程狀態P，而周期電晶體Tc(0)維持狀態不變。在一些實施例中，在時間t7至t8之間的長度及時間t8至t9 之間的長度可能相似，時間t7至t8之間的時段用以設置抹除狀態E，且時間t8至t9之間的時段用以設置編程狀態P。在時間t9及t10之間，此階段執行抹除動作，參考電晶體Tr(0)從編程狀態P回復至參考狀態Rv，周期電晶體Tc(0)維持於抹除狀態E，NVM單元M1(0,0)維持於目標狀態(E或P)。

時間t2至t10可視為一個PE周期，NVM裝置4可重複時間t2及t10之間的動作以使參考電晶體Tr(0)及NVM單元M1(0,0)的周期入陷電子效應的程度相似，使編程狀態P的讀取裕度及抹除狀態E的讀取裕度維持不變，以正確讀取NVM單元的資料。

第8圖係為NVM裝置4之讀取操作的時序圖，包含時脈訊號CLKrd、記憶體陣列MA、周期電晶體Tc及參考電晶體Tr。時脈訊號CLKwt用於記憶體陣列MA的讀取操作。在時間t1，控制電路40收到記憶體陣列MA的第一組選定NVM單元的讀取指令，時脈訊號CLKrd開始上升。在時間t1及t2之間，控制電路40對第一組選定NVM單元進行讀取操作(R)，第一組選定NVM單元的相應參考電晶體Tr維持於參考狀態Rv，周期電晶體Tc維持於原始狀態(E或P)。在時間t2，控制電路40收到記憶體陣列MA的第二組選定NVM單元的讀取指令，時脈訊號CLKrd開始上升。在時間t1及t2之間，控制電路40對第二組選定NVM單元進行讀取操作(R)，第二組選定NVM單元的相應參考電晶體Tr維持於參考狀態Rv，周期電晶體Tc維持於原始狀態(E或P)。NVM裝置4可重複時間t1及t2之間的動作以讀取多組選定NVM單元。

第4A及6圖的實施例的非揮發性記憶體裝置4及其控制方法600使用周期電晶體及參考電晶體調整相應位置的參考電流，使編程狀態P的讀取裕度及 抹除狀態E的讀取裕度維持不變且不會惡化，藉以正確讀取非揮發性記憶體單元的資料。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

600:控制方法

S602至S610:步驟

Claims (16)

1. 一種非揮發性記憶體裝置的控制方法，該非揮發性記憶體裝置包含一字元線、一周期位元線、一參考位元線、一組記憶體單元、一周期電晶體、一參考電晶體及一控制電路，該組記憶體單元包含一控制端，耦接於該字元線，該周期電晶體包含一控制端，耦接於該字元線、一第一端，耦接於該周期位元線、及第二端，該參考電晶體包含一控制端，耦接於該字元線、一第一端，耦接於該參考位元線、及第二端，該控制電路耦接於該組記憶體單元、該周期電晶體及該參考電晶體，該方法包含：於該組記憶體單元的一編程操作或一抹除操作時，該控制電路讀取該周期電晶體，該周期電晶體儲存該參考電晶體的一待進行周期；及於讀取到該周期電晶體在一抹除狀態後，該控制電路依序將該參考電晶體從一參考狀態設置至該抹除狀態，及將該參考電晶體從該抹除狀態回復至該參考狀態，該參考狀態係介於該抹除狀態及一編程狀態之間。
2. 如請求項1所述之方法，另包含：於讀取到該周期電晶體在該抹除狀態後，該控制電路將該周期電晶體由該抹除狀態切換至該編程狀態。
3. 一種非揮發性記憶體裝置的控制方法，該非揮發性記憶體裝置包含一字元線、一周期位元線、一參考位元線、一組記憶體單元、一周期電晶體、一參考電晶體及一控制電路，該組記憶體單元包含一控制端，耦接於該字元線，該周期電晶體包含一控制端，耦接於該字元線、一第一端，耦接於該周期位元線、及第二端，該參考電晶體包含一控制端，耦接於該字元線、一第一端，耦接於該參考位元線、及第二端，該控制電路耦接於該組記憶體單元、該周期電晶體及該參考電晶體，該方法包含： 於該組記憶體單元的一編程操作或一抹除操作時，該控制電路讀取該周期電晶體，該周期電晶體儲存該參考電晶體的一待進行周期；及於讀取到該周期電晶體在一編程狀態後，該控制電路依序將該參考電晶體從一參考狀態設置至該編程狀態，及將該參考電晶體從該編程狀態回復至該參考狀態，該參考狀態係介於一抹除狀態及該編程狀態之間。
4. 如請求項3所述之方法，另包含：於讀取到該周期電晶體在該編程狀態後，該控制電路將該周期電晶體由該編程狀態切換至該抹除狀態。
5. 如請求項1至4任一項所述之方法，另包含：於該組記憶體單元的一讀取操作時，該控制電路讀取該參考電晶體以產生一參考電流，讀取該組記憶體單元中之一記憶體單元以產生一資料電流，及比較該參考電流及該資料電流以判斷該記憶體單元的一資料。
6. 如請求項1至4任一項所述之方法，另包含：將該參考電晶體設置至一預設狀態，該預設狀態係介於該抹除狀態及該編程狀態之間。
7. 如請求項1至4任一項所述之方法，另包含：比較該周期電晶體所產生的一周期電流及該參考電晶體所產生的一參考電流以判斷該周期電晶體係在該抹除狀態或該編程狀態。
8. 一種非揮發性記憶體裝置，包含：一字元線； 一周期位元線；一參考位元線；一組記憶體單元，包含一控制端，耦接於該字元線；一參考電晶體，包含一控制端，耦接於該字元線、一第一端，耦接於該參考位元線、及第二端；一周期電晶體，用以儲存該參考電晶體的一待進行周期，該周期電晶體包含一控制端，耦接於該字元線、一第一端，耦接於該周期位元線、及第二端；一比較電路，包含：一第一比較器，耦接於該周期電晶體及該參考電晶體，用以於該組記憶體單元的一編程操作或一抹除操作時，比較該周期電晶體所產生的一周期電流及該參考電晶體所產生的一參考電流以產生一第一比較結果；及一控制電路，耦接於該組記憶體單元、該周期電晶體、該參考電晶體及該第一比較器，用以依據該第一比較結果控制該周期電晶體及該參考電晶體的操作。
9. 如請求項8所述之非揮發性記憶體裝置，其中當該第一比較結果表示該周期電晶體係在一抹除狀態時，該控制電路用以依序將該參考電晶體從一參考狀態設置至該抹除狀態，及將該參考電晶體從該抹除狀態回復至該參考狀態，該參考狀態係介於該抹除狀態及一編程狀態之間。
10. 如請求項9所述之非揮發性記憶體裝置，其中當該第一比較結果表示該周期電晶體係在該抹除狀態時，則該控制電路另用以將該周期電晶 體由該抹除狀態切換至該編程狀態。
11. 如請求項8所述之非揮發性記憶體裝置，其中當該第一比較結果表示該周期電晶體係在一編程狀態時，該控制電路用以依序將該參考電晶體從一參考狀態設置至該編程狀態，及將該參考電晶體從該編程狀態回復至該參考狀態，該參考狀態係介於一抹除狀態及該編程狀態之間。
12. 如請求項11所述之非揮發性記憶體裝置，其中當該第一比較結果表示該周期電晶體係在該編程狀態時，則該控制電路另用以將該周期電晶體由該編程狀態切換至該抹除狀態。
13. 如請求項8所述之非揮發性記憶體裝置，另包含：一輸入輸出電路，包含一第二比較器，耦接於該參考電晶體及該組記憶體單元，用以比較該參考電晶體所產生的一參考電流及該組記憶體單元中的一記憶體單元所產生的一資料電流以產生一第二比較結果；及該控制電路用以依據該第二比較結果判斷該記憶體單元的一資料。
14. 如請求項13所述之非揮發性記憶體裝置，其中該組記憶體單元包含：一第一組子記憶體單元，耦接於該輸入輸出電路；及一第二組子記憶體單元，耦接於另一輸入輸出電路。
15. 如請求項14所述之非揮發性記憶體裝置，其中該輸入輸出電路係相鄰於該另一輸入輸出電路。
16. 如請求項8所述之非揮發性記憶體裝置，其中：該控制電路用以將該參考電晶體設置至一預設狀態，該預設狀態係介於該抹除狀態及該編程狀態之間。

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