KR20040044360A - 불휘발성반도체기억장치 및 그 데이터소거방법 - Google Patents

불휘발성반도체기억장치 및 그 데이터소거방법 Download PDF

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KR20040044360A
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요시노리 사카모토
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은 불휘발성 반도체기억장치 및 그 데이터소거방법에 관한 것으로, 메모리셀의 개서(改書)횟수를 향상시켜, 데이터 독출의 신뢰성을 대폭으로 향상하는 기술을 제공한다.
메모리셀의 소거를 행할 경우, 임의의 다른 전압레벨로부터 이루어지는 전압을 절환하면서 컨트롤게이트전압(=소프트 이레이스 전압)로서 메모리셀의 컨트롤게이트에 인가하는 소거전압의 절환은 메모리셀의 플로팅게이트에 축적된 전하량에 따라 행하고, 상기 메모리셀의 터널막에 관한 전압이 대략 일정하게 되도록 한다. 소거커멘드를 접수하면, CPU(11a)가 제어신호를 디코더(11b)에 출력하고, 그 디코드신호에 기초하여 소거전압 절환회로(14)가 있는 전압의 소프트 이레이스 전압을 생성한다. 그 후, 순차적으로 전압이 다른 소프트 이레이스 전압에 절환하면서 메모리셀의 이레이스를 행한다. 메모리셀의 소거가 종료하면, 소거검증을 행한다.

Description

불휘발성반도체기억장치 및 그 데이터소거방법{MOVOLATILE MEMORY AND METHOD OF DATE ERASING FOR NONVOLATILE MEMORY}
본 발명은 불휘발성 메모리에 있어서의 신뢰성의 향상기술에 관하여, 특히, 데이터의 소거시의 메모리의 대미지 저감에 적용하여 유효한 기술에 관한 것이다.
최근, 휴대전화를 비롯대서 휴대기기 등의 보급에 따라, 데이터의 대용량, 저비용화가 급격히 진행하는 경향에 있다. 이 새로운 대용량화에 대응하는 기술로서, 하나의 메모리셀에 어떤 전압레벨의 임계치를 복수 설정하고, 2비트 이상의 데이터를 기억시키는 다치(多値)기억기술을 이용한 다치플래시메모리가 알려져 있다.
본 발명자는 다치플래시메모리의 기입동작에 관하여, 일본국특개 2002-109891호 공보(USP 6,490,201)(특허문헌 1)의 출원을 행하고 있다. 이 출원에 있어서 발명자는 플래시메모리의 기입동작에 있어서, 우발적으로 발생하는 과잉기입현상(에러틱 에러)의 방지를 위해, 소거상태의 메모리셀에 최초로 인가하는 기입전압펄스로서, 단시간의 전압펄스를 메모리셀의 컨트롤게이트에 복수회 인가하는 기술에 대해 기재하고 있다.
상기 과잉기입현상은 소거상태의 메모리셀에 최초로 기입전압펄스를 인가했을 때에 발생하는 것이 많다는 것을 찾아내고 있다. 그것으로부터 소거상태의 메모리셀에 최초로 인가하는 기입전압펄스의 인가시간을 짧게 하는 것으로, 메모리셀의 채널영역과 컨트롤게이트간에 인가되는 높은 전계에 위해 생기는 FN터널현상에 의하여 메모리셀의 전하축적영역에 축적되는 전하량을 적게 할 수가 있고, 상기 과잉기입현상이 발생했다고 하더라도, 대폭인 임계치전압의 변화를 방지할 수가 있다.
또, 일본국특개평 10-27486호 공보(USP 5,959,882)(특허문헌 2)에도 동일하게, 기입동작시의 과잉기입현상에 대한 기술이 기재되어 있지만, 특허문헌 1과 특허문헌 2를 비교해보면, 특허문헌 1에 있어서의 기입동작시에 임계치전압의 변화방향과 특허문헌 2에 있어서의 소거동작시의 임계치전압의 변화방향이 동일하고, 특허문헌 1에 있어서의 소거동작시의 임계치전압의 변화방향과 특허문헌 2에 있어서의 기입전압의 임계치전압의 변화방향이 동일한 것을 안다.
이것으로부터 임계치전압의 변화방향에 관계없이, 기입동작시의 과잉기입현상은 발생하고 있다.
한편, 플래시메모리의 소거동작에 있어서는 소거단위마다 메모리셀의 컨트롤게이트에 소거전압을 인가하여, 메모리셀의 채널영역과 컨트롤게이트간에 인가되는 높은 전계에 의해 생기는 FN터널현상에 의해, 메모리셀의 전하축적영역에 축적된 전하를 채널영역에 뽑아내는 것에 의해 행한다.
그런데, 상기와 같은 반도체집적회로장치에 의한 소거기술에서는 다음과 같은 문제점이 있는 것이 본 발명자가 찾아냈다.
앞에 서술한 소거동작시에 있어서, 메모리셀의 각 영역에 가해지는 전계를검토해보면, 전하축적영역과 채널간의 절연막에 특히 높은 전계가 생기게 되어, 이러한 높은 전계에 의해 전하축적영역 - 채널간의 절연막에 스트레스가 발생하여, 절연막의 열화가 생겨 버린다고 하는 문제가 있다. 이것에 의해, 플래시메모리의 보증개서횟수에 제한이 생기고 있다.
전하축적영역 - 채널간의 절연막에 생기는 높은 전계와 그것에 의한 절연막의 열화에 대해서는 상기 특허문헌 1, 2 모두 언급되어 있지 않다.
또, 메모리셀의 기입동작에 있어서는 1의 워드선에 접속되는 메모리셀중, 1 또는 그 이상의 기입대상이 되는 메모리셀에 대해만 임계치전압의 변화를 생기게 하려고 하는 것이고, 소거동작과 같이 소거단위 모든 메모리셀이 임계치전압에 변화를 생기게 하는 것이 아니다.
즉, 본원발명의 소거동작에 있어서의 워드선에의 인가전압제어는 상기 특허문헌 1, 2에 의한 기입전압의 펄스폭의 제어나 기입대상 메모리셀의 선택과는 다른 것이다.
본 발명의 목적은 메모리셀의 개서횟수를 향상하고, 데이터독출의 신뢰성을 대폭으로 향상할 수 있는 불휘발성 반도체기억장치, 및 그 데이터소거방법을 제공하는 데에 있다.
본 발명의 상기 및 그 외의 목적과 신규한 특징은 본 명세서의 서술 및 첨부도면에서 밝혀질 것이다.
본원에 있어서 개시되는 발명중, 대표적인 것의 개요를 간단하게 설명하면 이하와 같다.
1. 본 발명의 불휘발성 반도체기억장치는 복수의 불휘발성 메모리셀을 갖는 메모리 어레이부와, 제어부와, 상기 불휘발성 메모리셀에 공급하는 소정의 전압을 공급하는 전압생성부를 갖고, 상기 불휘발성 메모리셀은 플로팅게이트에 축적된 전하량에 대응한 기억정보를 갖고, 제어부는 불휘발성 메모리셀에 정보를 격납하는 기입동작, 불휘발성 메모리셀에 격납한 정보를 독출하는 독출동작, 불휘발성 메모리셀에 격납한 정보를 소거하는 소거동작의 각 동작을 제어하고, 전압생성부는 소거동작에 있어서 불휘발성 메모리셀에 인가하는 소거전압을 제어부로부터의 제어에 따라 생성하는 소거전압생성부를 갖고, 상기 소거전압생성부는 제어부로부터 출력되는 제어신호에 기초하여, 2이상의 다른 전압레벨의 소거전압을 생성하고, 불휘발성 메모리셀의 콘트롤게이트에 인가하는 것이다.
또, 본원의 그 외의 발명의 개요를 간단하게 나타낸다.
2. 본 발명의 불휘발성 반도체기억장치는 복수의 불휘발성 메모리셀을 갖는 메모리 어레이부와, 제어부와, 불휘발성 메모리셀에 공급하는 소정의 전압을 공급하는 전압생성부를 갖고, 불휘발성 메모리셀은 플로팅게이트에 축적된 전하량에 대응한 기억정보를 갖고, 제어부는 불휘발성 메모리셀에 정보를 격납하는 기입동작, 불휘발성 메모리셀에 격납한 정보를 독출하는 독출동작, 불휘발성 메모리셀에 격납한 정보를 소거하는 소거동작의 각 동작을 제어하고, 전압생성부는 소거동작에 있어서 불휘발성 메모리셀에 인가하는 소거전압을 제어부로부터의 제어에 따라 생성하는 소거전압생성부를 갖고, 상기 소거전압생성부는 제어부로부터 출력되는 제어신호에 기초하여, 불휘발성 메모리셀의 터널막에 가해지는 전압을 대략 일정하게하는 2이상의 다른 전압레벨의 소거전압을 생성하고, 불휘발성 메모리셀의 컨트롤게이트에 인가하는 것이다.
3. 본 발명의 불휘발성 반도체기억장치의 데이터소거방법은 2이상의 다른 전압레벨의 소거전압을 절환하면서 불휘발성 메모리셀의 컨트롤게이트에 인가해서 상기 불휘발성 메모리셀의 데이터를 소거하는 소거동작을 행하고, 소거동작에 있어서는 2이상이 다른 전압레벨의 소거전압이 모두 인가될 때까지 소거검증을 행하지 않는 것이다.
4. 본 발명의 불휘발성 반도체기억장치의 데이터소거방법은 불휘발성 메모리셀의 터널막에 가해지는 전압을 대략 일정하게 하는 2이상의 다른 전압레벨의 소거전압을 절환하면서 불휘발성 메모리셀의 컨트롤게이트에 인가해서 불휘발성 메모리셀의 데이터를 소거하는 소거동작을 행하고, 소거동작에 있어서는 2이상의 다른 전압레벨의 소거전압이 모두 인가될 때까지 소거검증을 행하지 않는 것이다.
도 1은 본 발명의 하나의 실시예에 의한 플래시메모리의 블록도이다.
도 2는 도 1의 플래시메모리에 설치된 소거전압 절환회로의 구성도이다.
도 3은 도 1의 플래시메모리에 설치된 메모리셀의 구성도이다.
도 4는 도 3의 메모리셀에 있어서의 각 막에 가해지는 전압의 관계를 나타내는 설명도이다.
도 5는 도 3의 메모리셀에 있어서의 소거분포의 설명도이다.
도 6은 도 1의 플래시메모리에 있어서의 메모리셀의 소거 시퀀스의 플로차트이다.
도 7은 도 3의 메모리셀의 소거동작에 있어서의 소프트 이레이스 전압 설정의 일례를 나타내는 설명도이다.
도 8은 도 7에 이어지는 소프트 이레이스 전압 설정의 일례를 나타내는 설명도이다.
도 9는 도 8에 이어지는 소프트 이레이스 전압 설정의 일례를 나타내는 설명도이다.
도 10은 도 3의 메모리셀의 소거동작에 있어서의 소프트 이레이스 전압 설정의 다른 예를 나타내는 설명도이다.
도 11은 도 10에 이어지는 소프트 이레이스 전압 설정의 다른 예를 나타내는 설명도이다.
도 12는 도 11에 이어지는 소프트 이레이스 전압 설정의 다른 예를 나타내는 설명도이다.
도 13은 도 12에 이어지는 소프트 이레이스 전압 설정의 다른 예를 나타내는 설명도이다.
도 14는 비교예로서 본 발명자가 검토한 메모리셀의 소거시에 있어서의 전압관계를 나타낸 설명도이다.
도 15는 도 14의 메모리셀에 있어서의 흩어짐을 포함한 소거특성의 설명도이다.
도 16은 도 14의 메모리셀에 있어서의 임계치전압의 설명도이다.
도 17은 도 14의 메모리셀에 있어서의 소거시에 플로팅게이트전압의 설명도이다.
도 18은 도 14의 메모리셀에 있어서의 컨트롤게이트/플로팅게이트간의 전압의 설명도이다.
도 19는 본 발명의 하나의 실시예에 의한 소프트 이레이스 전압을 분할수가 다른 메모리셀의 임계치전압의 궤적을 비교한 설명도이다.
도 20은 본 발명의 하나의 실시예에 의한 소거시의 소프트 이레이스 전압을 분할수가 다른 플로팅게이트전압의 궤적을 비교한 설명도이다.
도 21은 본 발명자가 검토한 메모리셀의 소거와 본 실시예에 의한 2분할한 소프트 이레이스 전압에 의한 메모리셀의 소거와의 고온방치 리텐션특성을 비교한 시험데이터이다.
이하, 본 발명의 실시예를 도면에 기초하여 상세하게 설명한다.
도 1은 본 발명의 하나의 실시예에 의한 플래시메모리의 블록도, 도 2는 도 1의 플래시메모리에 설치된 소거전압절환회로의 구성도, 도 3은 도 1의 플래시메모리에 설치된 메모리셀의 구성도, 도 4는 도 3의 메모리셀에 있어서의 각 막에 가해지는 전압의 관계를 나타내는 설명도, 도 5는 도 3의 메모리셀에 있어서의 소거분포의 설명도, 도 6은 도 1의 플래시메모리에 있어서의 메모리셀의 소거시퀀스의 플로차트, 도 7 ~ 도 9는 도 3의 메모리셀의 소거동작에 있어서의 소프트 이레이스전압설정의 일례를 나타내는 설명도, 도 10 ~ 도 13은 도 3의 메모리셀의 소거동작에 있어서의 소프트 이레이스 전압설정의 다른 예를 나타내는 설명도, 도 14는 비교예로서 본 발명자가 검토한 메모리셀의 소거시에 있어서의 전압관계를 나타낸 설명도, 도 15는 도 14의 메모리셀에 있어서의 흩어짐을 포함한 소거특성의 설명도, 도 16은 도 14에 메모리셀에 있어서의 임계치전압의 설명도, 도 17은 도 14의 메모리셀에 있어서의 소거시의 플로팅게이트전압의 설명도, 도 18은 도 14의 메모리셀에 있어서의 컨트롤게이트/플로팅게이트 사이의 전압의 설명도, 도 19는 본 발명의 하나의 실시예에 의한 소프트 이레이스 전압을 분할수가 다른 메모리셀의 임계치전압의 궤적을 비교한 설명도, 도 20은 본 발명의 하나의 실시예에 의한 소거시의 소프트 이레이스 전압을 분할수가 다른 플로팅게이트전압의 궤적을 비교한 설명도, 도 21은 본 발명자가 검토한 메모리셀의 소거와 본 실시예에 의한 2분할한 소프트 이레이스 전압에 의한 메모리셀의 소거와의 고온방치 리텐션특성을 비교한 시험데이터이다.
본 실시예에 있어서, 플래시메모리(불휘발성 반도체기억장치)(1)에는 도 1에 도시하는 것과 같이, 로직컨트롤(2), 및 입출력컨트롤회로(3)가 설치되어 있다.
로직컨트롤(2)는 접속처가 되는 마이크로 컴퓨터 등의 호스트에서 입력되는 제어용신호를 일시적으로 격납하고, 동작로직의 제어를 행한다. 입출력 컨트롤회로(3)에는 호스트에서 입출력되는 커멘드, 외부어드레스, 프로그램데이터 등의 각종신호가 입력되어, 제어용신호에 기초하여 커멘드, 외부어드레스, 데이터를 각각의 커멘드 레지스터(4), 어드레스 레지스터(5), 데이터레지스터/센스앰프(6)에 출력한다.
어드레스 레지스터(5)에는 컬럼어드레스버퍼(7) 및 로우어드레스버퍼(8)가 접속되어 있다. 이들 컬럼어드레스버퍼(7), 로우어드레스버퍼(8)는 어드레스 레지스터(5)에서 출력된 어드레스를 일시적으로 격납한다.
컬럼어드레스버퍼(7)에는 컬럼어드레스디코더(9)가 접속되어 있고, 로우어드레스버퍼(8)에는 로우어드레스디코더(10)가 접속되어 있다. 컬럼어드레스디코더(9)는 컬럼어드레스버퍼(7)에서 출력된 컬럼어드레스에 기초하여 디코드를 행하고, 로우어드레스디코더(10)는 로우어드레스버퍼(8)에서 출력된 로우어드레스에 기초하여 디코더를 행한다.
로직컨트롤(2), 커멘드레지스터(4)에는 제어회로(제어부)(11)가 접속되어 있고, 이 제어회로(11)에 의해 데이터레지스터/센스앰프(6)가 제어되어 있다.
데이터레지스터/센스앰프(6), 로우어드레스디코더(10)에는 전기적인 데이터의 소거가 가능하고, 데이터의 보존에 전원이 불필요한 메모리셀 어레이(12)가 접속되어 있다. 메모리셀 어레이(12)는 기억의 최소단위인 불휘발성의 메모리셀(S)(도 3)이 규칙적으로 어레이 모양으로 늘어놓아져 있다. 이 메모리셀 어레이(12)에 설치된 메모리셀(S)은 예를 들면, 데이터의 기입, 소거를 상기 메모리셀(S)의 채널부 전면에서 터널전류를 흘러, 플로팅게이트에 있어서의 전하의 방출, 주입함으로써 행하고 있다.
또, 입출력 컨트롤회로(3)에는 검증전압생성부(전압생성부)(13)가 접속되어 있다. 이 검증전압생성부(13)는 검증동작에 이용되는 검증전압을 생성, 및 전압제어해서 메모리셀 어레이(12)에 공급한다.
또, 검증전압생성부(13)에는 소거전압절환회로(소거전압생성부)(14)가 설치되어 있다. 소거전압절환회로(14)는 도 2에 도시하는 것과 같이, 신호절환부(15), 및 소거전하출력부(16)로부터 이루어진다.
신호절환부(15)는 디코드신호에 기초하여 제어신호를 출력한다. 디코드신호는 제어회로(11)에 설치된 CPU(11a), 및 디코더(11b)에 의해 생성된다. I/O포트를 통해 입력된 커멘드는 CPU(11a)에 입력되고, 상기 CPU(11a)에 의해 커멘드신호가 디코더(11b)에 출력된다. 이 신호를 디코더(11b)가 디코드해서 신호절환부(15)에 출력한다.
소거전압출력부(16)는 신호절환부(15)의 제어신호에 기초하여 임의의 소거전압을 출력하고, 워드선전위로서 공급한다.
소거전압출력부(16)는 트랜지스터(T1 ~ Tn, Tr1 ~ Trn)로부터 구성되어 있다. 트랜지스터(T1 ~ Tn)는 각각 다이오드접속 되어 있고, 이들 트랜지스터(T1 ~ Tn)가 각각 검증전압생성부(13)가 생성한 승압전압과 워드선과의 사이에 직렬접속된 구성으로 되어 있다.
트랜지스터(Tr1 ~ Trn)의 한쪽 접속부에는 검증전압생성부(13)가 생성한 승압전압이 공급되도록 접속되어 있다. 트랜지스터(Tr1)의 다른쪽 접속부에는 트랜지스터(T1)의 한쪽 접속부가 접속되어 있고, 트랜지스터(Tr2 ~ Trn)의 다른쪽 접속부에는 트랜지스터(T2 ~ Tn)의 한쪽의 접속부가 각각 접속되어 있다.
트랜지스터(Tr1 ~ Trn)의 게이트에는 신호절환부(15)에서 출력되는 제어신호가 입력되도록 접속되어 있다.
그리고, 신호절환부(15)의 제어신호에 의해 임의의 트랜지스터(Tr1 ~ Trn)를 선택해서 ON시킴으로써, 승압전압 - (1.6V ×트랜지스터(T1 ~ Tn)의 단수)의 소거전압이 출력된다.
메모리셀 어레이(12)에 설치된 메모리셀(S)의 구성에 대해서, 도 3을 이용해서 설명한다.
메모리셀(S)은 예를 들면, 소스(SC), 드레인(D)로부터 이루어지는 확산층과, 그들 소스(SC)/드레인(D)간의 반도체기판(W)상에 터널막을 통해 플로팅게이트(FG)가 현성되고, 상기 플로팅게이트(FG)의 상방에는 층간절연막을 통해 컨트롤(CG)이 형성된 스택드구조로 구성되어 있다.
메모리셀(S)은 컨트롤게이트(CG)에 워드선전압(Vword)이 인가되어, 높은 에너지장벽에 둘러싸여진 플로팅게이트(FG)중에 전하를 보지함으로써 정보를 기억한다.
여기서, 메모리셀(S)에 있어서의 각 막에 가해지는 전압의 관계에 대해서 설명한다.
도 4(a)에 도시하는 것과 같이, 터널막에 가해지는 전압을 Vfg, 반도체기판(W)/컨트롤게이트(CG)간에 가해지는 전압을 Vcg로 하면, 플로팅게이트(FG)/컨트롤게이트(CG)간에 가해지는 전압은 Vcg - Vfg가 된다.
따라서, 도 4(b)에 도시하는 것과 같이, 터널막에 가해지는 전계(Vfg)와 층간절연막에 가해지는 전계(Vcg - Vfg)는 플로팅게이트(FG)에 보지되어 있는 전하량과 플로팅게이트(FG)를 둘러싸는 각 전위간의 용량결합에 의해 나타난다.
또, 메모리셀(S)의 소거분포로서는 도 5에 도시하는 것과 같이, 디플릿(이른바, 과잉소거)체크레벨(디플릿체크전압(VWV O ~ +1V))에서, 소거검증레벨(소거검증전압(VEV ~ 1.6V))의 범위에 맞춘다.
도 5에서 도시한 소거분포에 있어서의 메모리셀(S)의 소거시퀀스를 도 6의 플로차트를 이용해서 설명한다.
우선, 소거동작이 시작하면, 최초의 소거검증을 행한다(스텝 S101). 이 때, 메모리셀(S)이 소거되어 있을 경우에는 정상종료가 된다. 또, 메모리셀(S)이 소거되어 있지 않을 경우, 메모리셀(S)의 소거를 행한다(스텝 S102).
이 스텝(S102)의 처리에 있어서는 임의의 다른 전압레벨(예를 들면, 8개의 전압레벨)로 이루어지는 전압을 절환하면서 컨트롤게이트전압(Vcg)(=소프트 이레이스 전압(소거전압)VEW(0) ~ VEW(N))로서 메모리셀(S)의 컨트롤게이트(CG)에 인가한다.
소거전압의 절환은 메모리셀(S)의 플로팅게이트(FG)에 축적되어 있는 전하량에 따라 행하고, 상기 메모리셀(S)의 터널막에 가해지는 전압이 대략 일정하게 되도록 한다.
I/O핀을 통해 소거커멘드가 접수되면, CPU(11a)(도 2)가 제어신호를 디코더(11b)(도 2)에 출력하고, 그 디코드신호에 기초하여 소거전압절환회로(14)(도 2)가 있는 전압의 소프트 이레이스 전압(VEW)(0)을 생성하여, 워드선에 공급한다. 그 후, 순차적으로 전압이 다른 소프트 이레이스 전압(VEW; 1 ~ VEW; N)으로절환하면서 메모리셀(S)의 컨트롤게이트(CG)에 인가하여 이레이스를 행한다.
메모리셀(S)의 소거가 종료하면, 다시 소거검증을 행하고(스텝 S103), 메모리셀(S)이 소거되어 있을 경우에는 디플릿체크를 행한다(스텝 S104).
메모리셀(S)이 소거되어 있지 않는 경우에는 메모리셀(S)이 소거될 때까지 스텝(S102, S103)의 처리를 반복해서 행한다. 2회째 이후의 스텝(S102)에 있어서의 처리는 예를 들면, 최종적으로 인가한 소프트 이레이스 전압(VEW)(N)만을 인가시간을 가변해서 인가하거나, 혹은 소프트 이레이스 전압(VEW)(N)과 동일한 정도의 전압에서, 상기 소프트 이레이스 전압(VEW)(N)보다도 높은 전압을 서서히 절환하면서 인가하도록 해도 좋다.
스텝(S104)의 디플릿체크가 정상이라면, 소거분포의 위쪽 가장자리체크를 행하고(스텝 S105), 정상이라면 종료가 된다. 디플릿체크에서 이상이 있으면, 기입데이터를 세팅하고(스텝 S106), 다시 메모리셀(S)에 데이터를 기입하고(스텝 S107), 기입검증을 행한다(스텝 S108).
스텝(S108)의 기입검증이 정상이 되면, 스텝(S105)의 처리를 행하고 정상의 경우에는 정상종료가 되고, 이상의 경우에는 강제종료가 된다. 스텝(S108)의 기입검증이 이상일 때에는 다시 기입펄스를 세팅한다(스텝 S109). 스텝(S107, S109)의 처리는 스텝(S108)의 기입검증이 정상으로 될 때까지 반복해서 행해진다.
다음으로, 도 6의 스텝(S102)에 도시한 메모리셀(S)의 소거동작에 있어서의 소프트 이레이스 전압(VEW; 0 ~ VEW; N)의 설정기술에 대해서 설명한다.
먼저, 소거시간(=tEP)의 최대지연비트(메모리소거특성이 가장 늦는 비트)를tEP/N(=100㎲/N)로 소거하는 시퀀스에 대해, 도 7 ~ 도 9를 이용해서 설명한다. 이들 도 7 ~ 도 9에 있어서는 세로 축에 메모리셀(S)의 임계치전압(Vth)을 나타내고, 가로 축에 도수를 나타내고 있다.
우선, 도 7에 도시하는 것과 같이, 메모리셀(S)의 임계치전압(Vth)분포의 진폭(=VWV-VEV=△Vth)과 소거시간(tEP)(=100㎲)을 N분할하고, 각 임계치전압(Vth)을 높은 쪽으로부터, 임계치전압(Vth)(0)(=디플릿체크전압(VWV - △Vth/N)), 임계치전압(Vth)(1)=Vth0 - △Vth/N ~ 임계치전압(Vth(N-1)=Vth(N-1)-△Vth/N와 최소인가펄스폭(tEP/N)을 결정한다.
그리고, 도 8에 도시하는 것과 같이, N-1번째에 오는 최대지연비트의 임계치전압(Vth(N-1))을 tEP/N의 기간에서, 임계치전압(Vth)(N)까지 소거할 수 있는 컨트롤게이트전압(Vcg)을 설정(=소프트 이레이스 전압(VEW)(N))하고, 그 때의 플로팅게이트전압(Vfg)을 계산한다.
이것에 의해, 도 9에 도시하는 것과 같이, 플로팅게이트전압(Vfg)을 일정하게 유지하도록 각 임계치전압(Vth(0) ~ Vth(N-1))의 전압(=소프트 이레이스 전압(VEW(1) ~ VEW(N-1))을 설정한다.
또, 소거시간의 typ(표준)비트를 소거시간(tEP/2)(=50㎲), 분할수(N-1)로 소거한 후, 나머지 소거시간(tEP/2)(=50㎲)으로 최대지연비트까지 소거하는 소프트 이레이스 전압(VEW(0) ~ VEW(N))의 설정기술에 대해, 도 10 ~ 도 13을 이용해서 설명한다. 이들 도 10 ~ 도 13에 있어서도, 세로 축에 메모리셀(S)의 임계치전압(Vth)을 나타내고, 가로 축에 도수를 나타내고 있다.
우선, 도 10에 도시하는 것과 같이, 임계치(Vth)분포의 진폭(=VWV-VEV=△Vth)과 소거시간(tEP)을 N분할하고, 각 임계치전압(Vth)을 높은 쪽으로부터 임계치전압(Vth)(0)(=VWV - △Vth/N)), 임계치전압(Vth)(1)=Vth(0) - △Vth/N ~ 임계치전압(Vth(N-1)=Vth(N-1)-△Vth/N와 최소인가펄스폭(tEP/2/(N-1))을 결정한다.
도 11에 도시하는 것과 같이, N-2번째에 오는 typ비트의 임계치전압(Vth(N-2))을 임계치전압(Vth)(N-1)까지 소거시간(tEP/2/(N-1))의 시간으로 소거할 수 있는 컨트롤게이트전압(Vcg)을 설정한다. 그 때의 플로팅게이트전압(Vfg)을 계산한다.
그리고, 도 12에 도시하는 것과 같이, 플로팅게이트전압(Vfg)을 일정하게 유지하도록 각각의 임계치전압(Vth(0) ~ Vth(N-2))의 컨트롤게이트전압(Vcg)(=소프트 이레이스 전압(VEW(1) ~ VEW(N-2))을 설정하고, 또, 도 13에 도시하는 것과 같이, 최대지연비트를 tEP/2(=50㎲)로 소거할 수 있는 컨트롤게이트전압(Vcg)을 설정한다.
다음으로, 비교예로서 본 발명자가 검토한 메모리셀(S10)의 데이터소거방법에 대해, 도 14 ~ 도 18을 이용해서 설명한다.
도 14는 메모리셀(S10)에 있어서의 소거시의 전압관계를 나타낸 설명도이다. 메모리셀(S10)은 메모리셀(S)(도 3)과 동일하게, 소스(SC10), 드레인(D10)으로부터 이루어지는 확산층과, 그들 소스(SC10)/드레인(D10)간의 반도체기판(W10)상에 터널막을 통해 플로팅게이트(FG10)가 형성되고, 상기 플로팅게이트(FG10)의 상방에는층간절연막을 통해 컨트롤(CG10)이 형성된 구성으로부터 이루어진다.
소거를 행할 때에는 컨트롤게이트(CG10)에 대해 부전압(~ -16V정도), 반도체기판(W10)에 대해 정전압(약 0V ~ 약 2V)을 인가함으로, 플로팅게이트(FG10)중의 전자를 터널막을 통해 방출한다.
도 15는 메모리셀(S10)의 흩어짐을 포함한 소거특성을 나타낸 설명도이다. 도 15에 있어서는 세로 축에 메모리셀(S10)의 임계치전압(Vth(V))을 나타내고, 가로 축에 소거시간(tEP)을 나타내고 있다.
이 경우, 컨트롤게이트전압(Vcg)이 약 -16V정도, 기판전압(Vwe11)이 약 2V정도에서, 메모리소거특성이 가장 늦은 최대지연비트가 소거검증을 통과할 때까지 소거/검증을 반복한다.
그래서, 도시하는 것과 같이 검증횟수에 의한 소거시간의 증가를 저감하기 위해, 긴 펄스를 인가해서 소거를 행하고 있었다. 예를 들면, 소거시간(tEP)(=100㎲)의 펄스를 인가해서, 검증횟수는 1회이다.
또, 도 16 ~ 도 18은 이 소거동작에 있어서, typ비트메모리셀의 메모리임계치전압의 궤적과 터널막, 및 층간절연막이 느끼는 전계의 궤적을 나타낸 설명도이다.
도 16에 나타내는 소거시간(tEP)-(~20㎲까지)의 임계치전압 검증레벨을 통과할 때까지의 사이에는 도 17, 도 18에 도시하는 것과 같이, 터널막, 및 층간절연막에 높은 전계가 가해지고, 그 후, 최대지연비트가 소거검증을 통과할 때까지(tEP ~ 100㎲)정상적으로 전계가 계속 가해진다.
이것에 의하여, 메모리셀(S10)의 터널막, 층간절연막에 대미지가 생겨지고, 기입된 데이터의 임계치전압이 내리고, 독출불량이 발생해지는 우려가 있다.
도 19, 도 20은 본 발명에 의한 소프트 이레이스 전압(VEW)을 2개의 전압레벨(2분할), 및 8개의 전압레벨(8분할)로 해서 메모리셀(S)에 인가했을 때의 소거에 관한 typ비트 메모리셀의 임계치전압의 궤적과 터널막, 및 층간절연막이 느끼는 전계의 궤적과의 설명도이다.
도 19에 도시하는 것과 같이, 소거초기(tEP ~ 20㎲까지)의 임계치전압이 검증레벨을 통과할 때까지의 사이에 가해지는 전계를 완화하고, 그 후, 최대지연비트가 소거검증을 통과할 때까지(tEP ~ 100㎲) 정상적으로 전계가 계속 가해지게 됨으로 층간절연막 전계을 완화할 수가 있다.
또, 도 20에 도시하는 것과 같이, 8분할한 소프트 이레이스 전압(VEW)의 경우는 2분할한 소프트 이레이스 전압(VEW)의 경우에 비교해서 메모리셀(S)의 플로팅게이트전압(Vfg)을 일정하게 할 수가 있고, 보다 층간절연막 전계를 완화할 수가 있다.
도 21은 본 발명자가 검토한 메모리셀(S10)의 소거와 본 발명에 의한 2분할한 소프트 이레이스 전압(VEW)에 의한 메모리셀(S)의 소거와의 고온방치레텐션특성을 비교한 시험데이터이다.
도시하는 것과 같이, 본 발명에 의한 메모리셀(S)의 소거방법에서는 30만회 개서한 후에 있어서도 데이터의 10만시간 보지가 가능하게 되어 있고, 플래시메모리(1)의 개서보증횟수를 대폭으로 향상할 수가 있다.
그것에 의하여, 본 실시예에 따르면, 소거동작에 의한 메모리셀(S)의 터널막, 및 층간절연막에 가해지는 전계를 완화할 수가 있으므로, 상기 메모리셀(S)의 개서횟수의 향상, 및 데이터의 독출불량을 방지하고, 플래시메모리(1)의 신뢰성을 향상할 수가 있다.
이상, 본 발명자에 의해 이루어진 발명의 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러가지 변경가능하다는 것은 말할 것도 없다.
즉, 기입동작에 있어서는 종래의 기술에 있어서 설명한 기술을 가지고 기입대상인 메모리셀이 접속된 워드선에 인가하는 기입전압레벨을 2회이상 변화시키고, 또는 기입전압의 펄스폭을 변화시켜도 좋다.
본원에 의해 개시되는 발명중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
(1) 소거동작시에 불휘발성 메모리셀에 가해지는 스트레스를 대폭으로 저감할 수가 있다.
(2) 상기 (1)에 의하여, 불휘발성 반도체기억장치의 신뢰성을 향상할 수가 있다.

Claims (11)

  1. 복수의 불휘발성 메모리셀을 갖는 메모리 어레이부와, 제어부와, 상기 불휘발성 메모리셀에 공급하는 소정의 전압을 공급하는 전압생성부를 갖고,
    상기 불휘발성 메모리셀은 플로팅게이트에 축적된 전하량에 대응한 기억정보를 갖고,
    상기 제어부는 상기 불휘발성 메모리셀에 정보를 격납하는 기입동작, 상기 불휘발성 메모리셀에 격납한 정보를 독출하는 독출동작, 상기 불휘발성 메모리셀에 격납한 정보를 소거하는 소거동작의 각 동작을 제어하고,
    상기 전압생성부는 상기 소거동작에 있어서 상기 불휘발성 메모리셀에 인가하는 소거전압을 상기 제어부로부터의 제어에 따라 생성하는 소거전압생성부를 갖고,
    상기 소거전압생성부는 상기 제어부로부터 출력되는 제어신호에 기초하여, 2이상의 다른 전압레벨의 소거전압을 생성하고, 상기 불휘발성 메모리셀의 컨트롤게이트에 인가하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  2. 복수의 불휘발성 메모리셀을 갖는 메모리 어레이부와, 제어부와, 상기 불휘발성 메모리셀에 공급하는 소정의 전압을 공급하는 전압생성부를 갖고,
    상기 불휘발성 메모리셀은 플로팅게이트에 축적된 전하량에 대응한 기억정보를 갖고,
    상기 제어부는 상기 불휘발성 메모리셀에 정보를 격납하는 기입동작, 상기 불휘발성 메모리셀에 격납한 정보를 독출하는 독출동작, 상기 불휘발성 메모리셀에 격납한 정보를 소거하는 소거동작의 각 동작을 제어하고,
    상기 전압생성부는 상기 소거동작에 있어서 상기 불휘발성 메모리셀에 인가하는 소거전압을 상기 제어부로부터의 제어에 따라 생성하는 소거전압생성부를 갖고,
    상기 소거전압생성부는 상기 제어부로부터 출력되는 제어신호에 기초하여, 상기 불휘발성 메모리셀의 터널막에 가해지는 전압을 대략 일정하게 하는 2이상의 다른 전압레벨의 소거전압을 생성하고, 상기 불휘발성 메모리셀의 컨트롤게이트에 인가하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 소거전압생성부가 상기 2이상의 다른 전압레벨의 소거전압을 상기 불휘발성 메모리셀의 컨트롤게이트에 인가한 후, 소거검증을 행하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  4. 청구항 1 ~ 3중 어느 한 항에 있어서,
    상기 소거전압생성부가 생성하는 소거전압은 상기 불휘발성 메모리셀의 컨트롤게이트에 최초로 인가하는 전압레벨이 가장 작고, 2번째 이후에 인가되는 소거전압은 전에 인가된 소거전압보다도 전압레벨이 큰 것을 것을 특징으로 하는 불휘발성 반도체기억장치.
  5. 플로팅게이트에 축적된 전하량에 대응한 기억정보를 갖는 불휘발성 메모리셀을 갖는 불휘발성 반도체기억장치의 데이터소거방법에 있어서,
    2이상의 다른 전압레벨의 소거전압을 절환하면서 상기 불휘발성 메모리셀의 컨트롤게이트에 인가해서 상기 불휘발성 메모리셀의 데이터를 소거하는 소거동작을 행하고,
    상기 소거동작에 있어서는 상기 2이상의 다른 전압레벨의 소거전압이 모두 인가될 때까지 소거검증을 행하지 않는 것을 특징으로 하는 불휘발성 반도체기억장치의 데이터소거방법.
  6. 플로팅게이트에 축적된 전하량에 대응한 기억정보를 갖는 불휘발성 메모리셀을 갖는 불휘발성 반도체기억장치의 데이터소거방법에 있어서,
    상기 불휘발성 메모리셀의 터널막에 가해지는 전압을 대략 일정하게 하는 2이상의 다른 전압레벨의 소거전압을 전환하면서 상기 불휘발성 메모리셀의 컨트롤게이트에 인가해서 상기 불휘발성 메모리셀의 데이터를 소거하는 소거동작을 행하고,
    상기 소거동작에 있어서는 상기 2이상의 다른 전압레벨의 소거전압이 모두 인가될 때까지 소거검증을 행하지 않는 것을 특징으로 하는 불휘발성 반도체기억장치의 데이터소거방법.
  7. 청구항 5 또는 6에 있어서,
    상기 소거전압은 상기 불휘발성 메모리셀의 컨트롤게이트에 최초로 인가하는 소거전압의 전압레벨이 가장 작고, 2번째 이후에 절환되는 소거전압은 전에 인가된 소거전압보다도 전압레벨이 큰 것을 특징으로 하는 불휘발성 반도체기억장치의 데이터소거방법.
  8. 1의 반도체기판상에 메모리 어레이부와, 제어부와, 전압생성부를 갖고,
    상기 메모리 어레이부는 복수의 워드선과, 복수의 불휘발성 메모리셀을 갖고,
    각각의 불휘발성 메모리셀은 제 1불순물층에 접속되는 제 1단자와, 제 2불순물층에 접속되는 제 2단자와, 제어게이트에 접속되는 제 3단자를 갖고,
    상기 제 1불순물층과 상기 제 2불순물층과의 사이의 채널영역의 상부에 있어서, 상기 제어게이트와의 사이에 전하축적층을 갖고, 전하측적층과 채널영역과의 사이에 제 1절연막을 갖고,
    각각의 워드선에는 대응하는 1이상의 불휘발성 메모리셀의 제 3단자가 접속되고,
    상기 전하축적층에 축적되어 있는 전하의 양에 따라, 각각의 불휘발성 메모리셀에 데이터가 격납되고, 상기 전하축적층에 전하를 주입하는 제 1동작과, 상기 전하축적층으로부터 전하를 뽑아내는 제 2동작을 상기 제어부가 제어함으로써 전하의 양이 제어되고,
    상기 제 2동작을 행하기 위해, 상기 제어게이트와 채널영역과의 사이에, 제어게이트에 접속되는 워드선을 통하여, 상기 전압생성부에서 생성한 전압이 인가되고,
    상기 제 2동작기간중에 있어서, 상기 제 1절연막에 인가되는 전압이 소정의 전압범위내가 되도록, 상기 전압생성부에서 생성하는 전압이 2회이상 변화되는 것을 특징으로 하는 불휘발성메모리.
  9. 청구항 8에 있어서,
    상기 제 1동작에 있어서, 상기 제어게이트와 채널영역과의 사이에, 제어게이트에 접속되는 워드선을 통하여, 상기 전압생성부에서 생성한 전압이 인가되고,
    상기 제 1동작기간중에 있어서, 상기 전압생성부에서 생성하는 전압이 변화되는 것을 특징으로 하는 불휘발성메모리.
  10. 청구항 9에 있어서,
    상기 제 1동작에 있어서, 상기 제어게이트와 채널영역과의 사이에 인가되는 전압과 상기 제 2동작에 있어서 상기 제어게이트와 채널영역과의 사이에 인가되는 전압은 극성이 다른 것을 특징으로 하는 불휘발성메모리.
  11. 청구항 10에 있어서,
    상기 불휘발성 메모리셀에 격납해야할 데이터에 따라, 복수의 임계치전압분포의 1에 포함되도록, 상기 전하축적층에 축적되어 있는 전하의 양에 따라 상기 불휘발성 메모리셀의 임계치전압이 변화되고,
    상기 제 1동작에 의해 제 1 임계치전압분포에 상기 불휘발성 메모리셀의 임계치전압이 포함되도록 임계치전압의 변화제어가 행해지고, 상기 제 1 동작기간중에 상기 불휘발성 메모리셀의 임계치전압이 상기 제 1 임계치전압분포에 포함되어 있는가의 여부를 판단하는 제 1 판정동작이 행해지고,
    상기 제 2동작에 의해 제 2 임계치전압분포에 상기 불휘발성 메모리셀의 임계치전압이 포함되도록 임계치전압의 변화제어가 행해지고, 상기 제 2동작기간중에 상기 불휘발성 메모리셀의 임계치전압이 상기 제 2 임계치전압분포에 포함되어 있는가의 여부를 판단하는 제 2 판정동작이 행해지고,
    상기 제 1동작은 1의 워드선에 접속되는 복수의 불휘발성메모리중, 적어도 1의 불휘발성메모리에 대해 임계치전압의 변화제어가 행해지고,
    상기 제 2동작은 1의 워드선에 접속되는 복수의 불휘발성메모리 모두에 대해 임계치전압의 변화제어가 행해지는 것을 특징으로 하는 불휘발성메모리.
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