KR100749736B1 - 플래시 메모리 장치 및 그것의 소거 방법 - Google Patents

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Abstract

본 발명에 따른 플래시 메모리 장치의 소거 방법은, 서로 상이한 워드라인 바이어스 전압을 생성하는 단계와; 상기 서로 상이한 워드라인 바이어스 전압을 상기 복수의 워드라인에, 소거 전압(Vera)을 메모리 셀의 벌크영역에 인가하는 소거 단계와; 소거 상태를 검증하는 단계를 포함한다. 이러한 본 발명의 소거 방법에 의하면, 셀들의 소거 커플링비(Erase Coupling Ratio)의 편차에 따라 발생하는 소거 후의 문턱전압 산포의 확산을 억압할 수 있다.

Description

플래시 메모리 장치 및 그것의 소거 방법{FLASH MEMORY DEVICE AND ERASE METHOD THEREOF}
도 1은 소거 시 셀의 인가 전압 조건을 설명하는 도면.
도 2는 셀들의 커플링비의 차이에 따른 소거 후의 문턱전압 분포의 차이를 설명하는 도면.
도 3은 본 발명에 따른 소거 시 각각 다른 워드라인 전압을 인가하기 위한 방법을 설명하는 블록도.
도 4a는 도 3의 각 워드라인별 인가되는 전압의 세 레벨을 보여주는 타이밍도.
도 4b는 도 3의 각 워드라인별 인가되는 전압의 다양한 레벨의 인가전압 조건을 설명하는 타이밍도.
도 5는 본 발명에 따른 소거 방법을 설명하기 위한 흐름도.
*도면의 주요부분에 대한 부호의 설명*
10 : 컨트롤 게이트 20 : 플로팅 게이트
100: 소거 전 문턱전압 분포
110 : 소거 이후의 느린 소거 속도 특성을 가지는 셀들의 문턱전압 분포
120 : 바람직한 소거 속도의 특성의 셀들의 문턱전압 분포
130 : 빠른 소거 속도 특성을 가지는 셀들의 문턱전압 분포
200 : 전압 발생기 210 : X-디코더
220 : 메모리 블록(Block)
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 전기적인 소거 및 프로그램이 가능한 플래시 메모리 장치에 관한 것이다.
일반적으로 플래시 메모리는 터널링 현상을 이용하여 전하를 플로팅 게이트(Floating Gate)에 저장하거나 플로팅 게이트에 저장된 전하를 채널로 이탈시키는 방식으로 프로그래밍(Programming) 및 소거(Erase)한다. 상술한 프로그램 및 소거 방식은 저장 데이터에 대한 우수한 보존성을 충족하고 있어 비휘발성 메모리로 적합하다. 또한 플래시 메로리는 고집적화, 저소비전력 및 외부 충격에 대해 강한 내구성을 구비하고 있어 모바일 기기의 보조기억장치 및 기타 응용분야에서 점점 그 용도가 증가하고 있는 추세이다. 도 1은 상술한 플래시 메모리의 일반적인 셀 구조를 설명하기 위한 도면이다. 도 1을 참조하면, 일반적인 플래시 메모리의 셀은 컨트롤 게이트(10), 플로팅 게이트(20), 소오스 영역(30a), 드레인 영역(30b), 그리고 채널을 형성하는 P-웰(40)영역으로 간략히 구분될 수 있다. 컨트롤 게이트(Control Gate)(10)와 플로팅 게이트(Floating Gate)(20)의 사이는 큰 용량을 가지도록 산화막/질화막/산화막(Oxide/Nitride/Oxide : ONO) 구조의 유전체막이 형성되 어 있고, 플로팅 게이트(20)와 벌크 사이는 Fowler-Nordheim 터널링(이하 F-N 터널링)에 적합한 구조의 터널 산화막으로 구성되어 있다. 따라서 컨트롤 게이트(10)와 플로팅 게이트(20) 간에는 두 도전성 게이트와 유전체막에 의한 용량(C1)이, 플로팅 게이트(20)와 벌크(40) 사이에는 터널 산화막에 의한 터널 용량(C2)이 존재하게 되고, 이러한 용량분포에 따라 프로그램, 소거 및 읽기 동작을 위한 인가전압의 분배가 이루어진다. 상술한 도면에 기초하여 셀 데이터의 일반적인 소거동작을 설명하면, 소거동작은 컨트롤 게이트(10)의 워드라인 전압(VWL)은 0V를, P-웰에는 약 20V 정도 크기의 소거 전압(Vera)을 인가함으로 이루어진다. 이상의 바이어스 조건 하에서 터널 용량(C2)에 분배되는 직류전압에 의한 F-N 터널링 현상으로 플로팅 게이트(20)에 저장된 전자가 터널 산화막을 통과하여 벌크로 이동하게 된다. 표 1은 일반적인 플래시 메모리 셀의 소거시 인가되는 한 블록에서의 바이어스 조건이다.
워드라인(WL) 0
선택트랜지스터(SSL/GSL) F
공통 소스 라인(CSL) F
비트라인(BL) F
P-웰(벌크) Vera
표 1에서 F는 floating 상태를 나타낸다. 표 1의 바이어스 전압 인가시, 플로팅 게이트(20) 내의 전자가 터널링 현상에 의하여 벌크 내로 이동하도록 기여하게 되는 전압은 결국 벌크(40)와 플로팅 게이트(20) 간에 분배되는 터널링 전압(Vtun)에 의존한다. 그리고 터널링 전압(Vtun)은 컨트롤 게이트(10)와 플로팅 게이트(20) 간의 용량 C1과 플로팅 게이트(20)와 벌크(40) 간의 터널 용량 C2의 크기에 의해 결정된다. 상술한 터널 용량(C2)은 단지 플로팅 게이트와 벌크 간의 용량 이외에도 이웃하는 플로팅 게이트와 벌크 내에 존재하는 각 층간 용량의 영향을 총체적으로 합성한 용량으로 볼 수 있다. 소거시 터널링에 기여하는 전압의 비율을 의미하는 인자로 소거 커플링비(Erase Coupling Ratio : α era)가 아래의 수학식 1과 같이 정의된다.
Figure 112005031130647-pat00002
상술한 소거 커플링비에 의한 플로팅 게이트의 전위는
Figure 112005031130647-pat00003
와 같이 표현할 수 있고, 결과적으로 터널링 산화막에 인가되는 터널링 전압(Vtun)은 아래의 수학식 3과 같이 벌크 혹은 P-웰에 인가되는 소거 전압(Vera)에서 상술한 V FG를 차감한 크기만큼 분배됨을 알 수 있다.
Figure 112005031130647-pat00004
이상의 사실을 고려할 때, 하나의 블록 내의 모든 셀들의 소거 커플링비(α era)가 일정하다면 상술한 표 1의 바이어스 조건에서는 동일한 소거 전압에 따른 동일한 터널링 전압(Vtun)의 분배로 플로팅 게이트 내의 전자가 이탈하는 정도가 균일하게 될 것이다. 따라서 소거동작 이후에 셀들은 협소한 문턱전압 산포 특성을 가지게 될 것이다. 그러나 제조공정에 있어서 워드라인의 패턴 변화, 공정변화 등에 따라 워드라인의 폭이나 간격이 일정하지 않게 되고 이런 이유로 셀 별로 다른 소거 커플링비(α era) 특성을 가지게 된다. 이러한 조건은 소거동작 이후 각 셀 별 혹은 동일한 워드라인을 공유하게 되는 페이지 단위별로 다른 문턱전압 특성을 야기시킨다. 결과적으로 각 셀 별 소거 커플링비(α era)의 편차는 메모리 장치 전체적으로 광범위한 문턱전압 산포를 갖게 만들 수 있다.
도 2는 상술한 소거 커플링비의 셀 별, 혹은 페이지별 편차에 따르는 소거 이후의 문턱전압의 산포 정도를 설명하기 위한 도면이다. 도 2는 일반적인 플래시 메모리 셀의 프로그램되어 있는 상태의 문턱전압 분포(100)와, 상술한 셀 별 소거 커플링비의 편차에 의한 소거 속도의 차이로 소거 이후 넓은 산포를 가지는 셀들의 문턱전압 분포(110, 120, 130)를 도시하였다.
도면을 보다 상세하게 설명하면, 상술한 표 1의 바이어스 조건에 의한 소거 동작 이후 문턱전압 분포는 셀들의 소거 커플링비의 편차에 의해 프로그램 상태의 문턱전압 분포(100)로부터 도시한 바와 같이 넓은 산포를 가지는 분포(110, 120, 130)로 이동하게 된다. 이 경우 바람직한 문턱전압의 하한(Voe)을 벗어나는 과잉 소거된 셀들(130)과 터널링 전압(Vtun)의 크기가 작아 효율적인 터널링 현상이 일어나지 못하여 바람직한 문턱전압의 상한(Vde)보다 우편에 분포하게 되는 부족 소거된 셀들(110)이 존재하게 된다. 본 발명의 상세한 설명에서는 과잉 소거된 셀을 소거 속도가 빠른 셀, 부족 소거되는 셀을 소거 속도가 느린 셀이라 칭하기로 한다. 소거 속도가 빠른 셀과 소거 속도가 느린 셀들의 존재로 인해, 동일한 소거 전압(Vera)을 적용하더라도 셀들은 서로 다른 문턱전압을 가지게 된다. 소거 속도가 느린 셀들은 상술한 소거 커플링비(α era)가 작아 동일한 소거 전압(Vera) 인가시 타 셀보다 터널링에 기여하는 전압의 크기가 상대적으로 낮아 플로팅 게이트(20) 내의 전자가 충분히 이탈하지 못한 경우의 셀들이다. 반면, 소거 속도가 빠른 셀들은 소거 커플링비(α era)가 블록 내의 다른 셀들보다 커서 동일한 소거 전압(Vera) 인가시에도 플로팅 게이트(20) 내의 전자가 벌크로 이탈하기에 충분한 전압이 분배되는 셀들이다.
상술한 바와 같이 동일한 소거 전압(Vera)으로 셀들의 데이터를 소거하였으나 소거 커플링비의 편차에 따라 셀 별 서로 다른 문턱전압의 분포를 갖게 된다. 도 2와 과잉 소거된 셀들과 부족 소거된 셀들의 존재로 소거 이후의 문턱전압 산포폭이 넓게 된다는 것은 프로그램 시에 프로그램 속도의 차이를 갖게 만든다. 과잉 소거된 셀들은 그렇지 않은 셀들보다 프로그램 속도가 빠르기 때문에 프로그램 시에 과잉프로그램(Over-Program)상태로 되기 쉽다. 또한, 문턱전압의 이동폭이 다른 셀들보다 크기 때문에 인접한 셀들과의 플로팅 게이트 간 용량성 커플링 (Capacitive Coupling)을 야기시켜 결과적으로 인접 셀들의 문턱전압을 필요 이상으로 증가시키는 문제점도 발생하게 된다. 따라서 소거 동작에서의 셀들의 문턱전압 편차를 줄여 문턱전압 산포의 확장을 억제하는 것이 중요한 이슈로 등장하게 된다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 소거 커플링비의 편차에서 비롯되는 소거시의 문턱전압 산포의 확장을 억제하는 플래시 메모리 장치 및 그것의 소거 방법을 제공하는 데 있다.
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 복수의 워드라인들을 구비한 메모리 셀 어레이를 포함하는 플래시 메모리 장치는 소거 동작시 제 1 소거 전압과 제 2 소거 전압을 생성하되, 상기 제 1 소거 전압은 서로 상이한 전압 레벨들을 갖는 복수의 전압들인 것을 특징으로 하는 전압 발생기와; 상기 소거 동작시 상기 제 1 소거 전압을 상기 메모리 셀 어레이의 상기 복수의 워드라인들로 전달하는 행디코더를 포함하되, 상기 메모리 셀 어레이는 상기 복수 레벨의 제 1 소거 전압을 상기 복수의 워드라인들에, 상기 제 2 소거 전압을 벌크영역에 인가하여 소거되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 메모리 셀 어레이의 셀들은 상기 복수의 워드라인들에 인가되는 상기 제 1 소거 전압에 의해 각각 서로 상이한 워드라인과 벌크간 전계 세기를 가지는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 서로 상이한 워드라인과 벌크간 전계 세기는 각 메모리 셀의 소거 속도의 편차를 감소시키는 것을 특징으로 한다.
상술한 제반 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 적어도 2개의 워드라인들을 포함하는 플래시 메모리 장치의 소거 방법은, 상기 2개의 워드라인 중 제 1 워드라인과 벌크 사이에 제 1 전계를 인가하고, 상기 2개의 워드라인들 중 제 2 워드라인과 상기 벌크 사이에 제 2 전계를 인가하되, 상기 제 1 전계와 상기 제 2 전계는 서로 다른 세기인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 벌크에는 소거 전압(Vera)이 인가되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 1 워드라인에는 제 1 전압이, 상기 제 2 워드라인에는 제 2 전압이 인가되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 1 전계는 상기 제 1 전압과 상기 벌크 간의 전위차에 기인한 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 2 전계는 상기 제 2 전압과 상기 벌크 간의 전위차에 기인한 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 1 전계와 상기 제 2 전계는, 상기 제 1 워드라인과 상기 제 2 워드라인에 연결된 각 메모리 셀의 소거 속도의 차이를 감소시키는 전계 세기인 것을 특징으로 한다.
상술한 제반 목적을 달성하기 위한 본 발명의 또 다른 플래시 메모리 장치의 소거 방법에 의하면, 벌크에 고전압을 인가하고, 워드라인들로 워드라인 전압들을 각각 인가하여 메모리 셀들을 소거하는 단계와; 상기 메모리 셀들이 정상적으로 소거되었는지를 판별하는 단계를 포함하되, 상기 워드라인 전압들 중 적어도 일부는 나머지와 다른 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 메모리 셀들은 상기 벌크의 고전압과 각각 인가되는 상기 워드라인 전압들과의 전위차에 의해 형성되는 전계에 의해 소거되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 워드라인 전압들은 소거 속도가 빠른 셀에 인가되는 전압이 소거 속도가 느린 셀에 인가되는 전압보다 높은 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 판별하는 단계는 정상적인 소거가 이루어지지 않은 경우에는 상기 소거하는 단계를 반복하도록 제어하는 것을 특징으로 한다.
또한, 상술한 제반 목적을 달성하기 위한 본 발명의 또 다른 특징에 따르면, 복수의 워드라인을 포함하는 플래시 메모리 장치의 소거 방법에 있어서, 복수 레벨의 워드라인 바이어스 전압을 생성하는 단계와; 상기 복수 레벨의 워드라인 바이어스 전압을 상기 복수의 워드라인에, 소거 전압(Vera)을 메모리 셀의 벌크에 인가하는 소거 단계와; 소거 상태를 검증하는 단계를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 복수 레벨의 워드라인 바이어스 전압은 소거 시 상기 메모리 셀의 커플링비 차이에 따라 발생하는 소거 속도의 편차를 감소시키기 위한 전압인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 복수 레벨의 워드라인 바이어스 전압은 빠 른 소거 속도 특성의 셀에 인가되는 전압이 느린 소거 속도 특성의 셀에 인가되는 전압보다 높은 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 복수 레벨의 워드라인 바이어스 전압은 부(-)전압을 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 소거 전압(Vera)은 벌크에 인가되는 고전압인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 검증 단계는 소거 실패(Erase Fail)시 상기 소거 단계를 반복적으로 시행하도록 제어되는 것을 특징으로 한다.
상술한 본 발명에 의한 소거 방법들의 특징들에 따르면, 소거시 워드라인에 서로 다른 바이어스 전압을 인가하여 메모리 셀들의 소거 속도를 수렴할 수 있어, 문턱전압의 산포의 확산을 억제할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 바람직한 실시예를 보여주는 블록도이다. 도 3을 참조하면, 본 발명의 메모리 장치는 소거시 워드라인에 인가되는 워드라인 바이어스 전압(V0~V31)을 생성하는 전압 발생기(200)와, 소거 명령(ERA)에 응답하여 전압 발생기(200)의 워드라인 바이어스 전압(V0~V31)을 각 워드라인으로 전달하는 X-디코더(210)와, 전압 발생기(200)의 소거 전압(Vera)과 X-디코더(210)에서 출력되는 워드 라인 바이어스 전압(V0~V31)에 의해 소거되는 메모리 셀들로 이루어진 메모리 블록(220)을 포함한다.
전압 발생기(200)는 소거명령(ERA)에 응답하여 각 워드라인에 인가될 워드라인 바이어스 전압(V0~V31)을 생성한다. 워드라인 바이어스 전압(V0~V31)은 테스트 단계에서 수행된 셀들의 소거 속도 데이터를 근간으로 하여 생성된 전압이다. 셀들의 소거 속도 데이터는 초기 제조시의 테스트 단계에서, 프로그램과 소거 동작을 행한 후 각 셀에 대하여 혹은 페이지 단위로 소거 검증(Verify) 동작을 실시하여 기준 문턱전압에 대하여 빠른 소거 속도 특성을 가진 셀인지, 혹은 느린 소거 속도 특성을 가진 셀인지를 판단하여 수치적인 데이터로 저장한 값을 사용할 수 있다. 또는 테스트 시, 워드라인에 단계별로 증가 또는 감소하는 검증(Verify) 전압을 인가하고 각 단계에서의 셀들의 패스여부를 페이지 버퍼에 기록하여 소거 후의 문턱전압의 위치를 검출하여 데이터화 할 수 있다. 더불어 셀 별 소거 속도 특성뿐 아니라 페이지별 문턱전압 분포를 검증동작을 통하여 검출하고 데이터로 저장할 수 있다. 상술한 셀들의 소거 속도 특성의 구분은 크게는 빠른 소거 속도, 느린 소거 속도로 나뉠 수 있겠으나, 소거 후의 문턱전압 산포를 더욱 협소화되도록 개선하기 위해서는 본 발명의 범위에서 벗어나지 않는 한도 내에서 다양하게 구분 가능함은 물론이다. 이 경우 전압 발생기(200)에서는 더욱 다양한 레벨의 워드라인 바이어스 전압(V0~V31)을 생성해야 하고, 결국 셀의 터널링 전압(Vtun)은 고분해도의 레벨로 인가되어 보다 바람직한 소거 후 문턱전압의 산포 특성을 가능케 한다. 또한, 전압 발 생기는 메모리 블록의 벌크(혹은 P-well)에 인가되어 플로팅 게이트에 저장된 전하를 이탈시키는 고전압의 소거 전압(Vera)을 생성한다.
X-디코더(210)는 소거 명령에 응답하여 전압 발생기(200)에서 생성된 워드라인 바이어스 전압(V0~V31)을 각각의 대응하는 워드라인으로 전달한다. 도면의 X-디코더는 하나의 블록단위에 대하여 어드레스 선택기능을 가진 것으로 도시하였지만, 입력되는 어드레스 신호를 디코딩하여 페이지 단위 혹은 블록단위에 대한 워드라인, 선택라인(SSL/GSL/CSL)의 선택이 명령어에 응답하여 이루어짐은 이 분야에 통상적인 지식을 습득한 자들에게는 자명하다.
메모리 블록(220)은 X-디코더에 의해 제공되는 워드라인 바이어스 전압(V0~V31)과 소거 전압(Vera)에 의해 소거명령(ERA)의 입력시에 소거되는 메모리 셀들의 집합체이다. 본 발명에서는 메모리 셀들이 소거 동작시 동일한 크기의 소거 전압(Vera)과 서로 다른 제어 게이트 전압을 인가받아 결과적으로는 산포가 좁은 문턱전압 특성을 가지게 될 것이다.
상술한 구성을 통하여, 소거 동작시 서로 다른 워드라인 전압을 인가하는 본 발명은 소거동작 이후에 좁은 산포 특성을 가지는 문턱전압 분포를 가능케 하여 소거 속도차에 따르는 문제들을 해결할 수 있는 방법을 제공한다.
도 4a는 본 발명에 따른 워드라인 바이어스 전압을 설명하기 위한 타이밍도이다. 도 4a를 참조하면, 소거 시에 기존의 정상적인 소거 속도를 가지는 셀(WLr)에 인가되는 워드라인 전압(0V)과 느린 소거 속도를 가지는 셀(WLi)에 인가되는 전 압(Va), 빠른 소거 속도 특성을 가지는 셀(WLj)에 인가되는 워드라인 전압(Vb)과 그리고 메모리 블록의 P-웰에 인가되는 소거 전압(Vera)의 상대적 레벨 크기를 도시하였다. 도시한 바와 같은 빠른 소거 속도 특성을 가진 셀과 느린 소거 속도 특성을 가지는 셀로의 양분한 속도 구분의 경우에는 빠른 소거 속도의 셀에 인가되는 워드라인 바이어스 전압은 느린 소거 속도의 셀에 인가되는 워드라인 바이어스 전압보다 큰 전압으로 설정한다(Vb > Va). 본 발명에서는 모두 양(+)전압을 워드라인 에 인가하였지만 필요시 부(-)전압을 인가할 수도 있다. 다만, 소거동작시 빠른 소거 속도 특성의 셀의 워드라인에 인가되는 전압은 느린 소거 속도 특성의 셀의 워드라인에 인가되는 전압보다 높은 전압이면 본 발명의 본질적인 면에서 무관하다.
도 4b는 셀의 문턱전압 분포특성을 보다 다양하게 구분하고, 소거 동작시 인가되는 전압의 종류도 구분된 단위의 크기만큼 다양하게 변화시킨 실시예를 설명하는 타이밍도이다. 각각의 워드라인에 인가되는 워드라인 바이어스 전압(V0~V31)의 크기는 빠른 소거 속도 및 느린 소거 속도 특성이 아니라 보다 다변화된 소거 속도 특성으로 구분하여 생성된다. 그리고 보다 다양한 레벨의 전압들을 각각의 대응하는 워드라인에 인가되도록 하였다. 구분되는 워드라인 바이어스 전압의 레벨이 다양하면 다양할수록 소거동작 이후의 문턱전압 분포에서 산포는 좁아지게 될 것이다.
도 5는 본 발명에 따르는 플래시 메모리의 소거방법을 설명하기 위한 흐름도이다. 이하 본 발명에 따른 플래시 메모리의 소거 동작이 참조 도면에 의거하여 상 세히 설명될 것이다.
소거 명령이 입력되어 소거 동작이 시작되면, 전압 발생기(200)는 메모리 블록의 워드라인으로 공급될 워드라인 바이어스 전압을 생성한다(S10). 각 워드라인으로 공급될 워드라인 바이어스 전압의 레벨은 이미 제조공정의 테스트 단계에서 측정된 셀의 소거 문턱전압 분포 혹은 셀의 소거 속도에 대응하는 값으로 정한다. 다음으로, 전압 발생기(200)에서 생성된 워드라인 바이어스 전압(V0~V31)을 X-디코더(210)가 소거할 블록의 각 워드라인에 인가한다(S20). 이후에는 전압 발생기(200)에서 생성된 소거 전압(Vera)을 소거대상 블록의 벌크(혹은 P-well)에 인가한다(S30). 소거 전압(Vera)이 인가되면 블록내의 셀들은 각각 서로 다른 워드라인 인가전압에 따라 플로팅 게이트와 벌크(P-well) 간에는 각각의 셀 소거 속도에 대응하는 터널링 전압(Vtun)이 분포하게 된다. 따라서 빠른 소거 속도를 가진 셀은 소거 속도가 완화되고, 느린 소거 속도를 가진 셀은 높아진 터널링 전압(Vtun)에 의거, 소거 속도가 빨라지게 될 것이다. 본 흐름도에서는 워드라인 바이어스 전압과 소거 전압(Vera)을 순차적으로 인가하는 방법으로 나열하였으나 워드라인 바이어스 전압과 소거 전압(Vera)은 동시에 인가되도록 구성하여도 무방하다.
소거 전압(Vera)의 인가 단계(S30)가 종료되면 셀들의 소거 이후의 문턱전압 분포의 정도를 확인하기 위한 소거 검증을 실시한다(S40). 소거 검증(S40)의 결과에 따라 희망하는 정도의 협소한 문턱전압 분포를 갖지 못할 경우(Fail) 반복적으로 소거를 하도록 하고(S50), 희망하는 정도의 문턱전압 분포를 나타내게 되면 패 스(Pass)하여 소거 동작을 종료한다.
상술한 단계에 따른 소거동작은 메모리 셀들의 넓은 문턱전압 분포에 따른 자가 승압 (Self-Boosting) 효율의 저하, 과잉 소거된 셀들의 프로그램 시 상대적으로 빠른 프로그램 속도에 의한 과잉프로그램(Over-Program) 문제를 해결할 수 있는 방법을 제공하게 된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명의 플래시 메모리의 소거방법에 따르면, 본 발명은 소거시 과잉 소거 및 부족 소거된 메모리 셀들로 인한 문턱전압 산포의 확장을 억제할 수 있어, 소거동작에 뒤따르는 프로그램동작에서의 안정성을 보장할 수 있다.

Claims (19)

  1. 복수의 워드라인에 연결된 메모리 셀 어레이;
    상기 메모리 셀 어레이의 벌크 영역으로 소거 전압을 제공하고, 상기 복수의 워드라인에 따라 다른 레벨을 갖는 워드라인 전압을 제공하는 소거 전압 발생기; 및
    소거 동작시, 어드레스에 응답하여 상기 워드라인 전압을 대응하는 복수의 워드라인 각각으로 전달하는 행 디코더를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 낸드형 플래시 메모리 셀들을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 소거 전압 발생기는 상기 복수의 워드라인들 중 최외곽 워드라인과 나머지 워드라인들에 대해서 서로 다른 레벨의 전압을 생성하는 플래시 메모리 장치.
  4. 적어도 2개의 워드라인들을 포함하는 플래시 메모리 장치의 소거 방법에 있어서,
    상기 2개의 워드라인 중 제 1 워드라인과 벌크 사이에 제 1 전계를 인가하고,
    상기 2개의 워드라인들 중 제 2 워드라인과 상기 벌크 사이에 제 2 전계를 인가하되,
    상기 제 1 전계와 상기 제 2 전계는 서로 다른 세기인 것을 특징으로 하는 소거 방법.
  5. 제 4 항에 있어서,
    상기 벌크에는 소거 전압(Vera)이 인가되는 것을 특징으로 하는 소거 방법.
  6. 제 5 항에 있어서,
    상기 제 1 워드라인에는 제 1 전압이, 상기 제 2 워드라인에는 제 1 전압과 다른 전압 레벨을 갖는 제 2 전압이 인가되는 것을 특징으로 하는 소거 방법.
  7. 제 4 항에 있어서,
    상기 제 1 워드라인은 상기 적어도 2개의 워드라인들 중 최외곽에 배치된 워드라인인 것을 특징으로 하는 소거 방법.
  8. 제 7 항에 있어서,
    상기 제 1 전압은 상기 제 2 전압보다 높은 것을 특징으로 하는 소거 방법.
  9. 제 4 항에 있어서,
    상기 플래시 메모리 장치는 낸드형 플래시 메모리 셀을 포함하는 것을 특징으로 하는 소거 방법.
  10. 벌크에 고전압을 인가하고, 워드라인들로 워드라인 전압들을 각각 인가하여 메모리 셀들을 소거하는 단계와;
    상기 메모리 셀들이 정상적으로 소거되었는지를 판별하는 단계를 포함하되,
    상기 워드라인 전압들 중 적어도 일부는 나머지와 다른 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  11. 제 10 항에 있어서,
    상기 메모리 셀들은 상기 벌크의 고전압과 각각 인가되는 상기 워드라인 전압들과의 전위차에 의해 형성되는 전계에 의해 소거되는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  12. 제 10 항에 있어서,
    상기 워드라인 전압들은 소거 속도가 빠른 셀에 인가되는 전압이 소거 속도가 느린 셀에 인가되는 전압보다 높은 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  13. 제 10 항에 있어서,
    상기 판별하는 단계는 정상적인 소거가 이루어지지 않은 경우에는 상기 소거하는 단계를 반복하도록 제어하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
  14. 복수의 워드라인을 포함하는 플래시 메모리 장치의 소거 방법에 있어서,
    서로 상이한 워드라인 바이어스 전압들을 생성하는 단계와;
    상기 서로 상이한 워드라인 바이어스 전압들을 상기 복수의 워드라인에, 소거 전압(Vera)을 메모리 셀의 벌크 영역에 인가하는 소거 단계와;
    소거 상태를 검증하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
  15. 제 14 항에 있어서,
    상기 서로 상이한 워드라인 바이어스 전압들의 레벨을 결정하는 단계를 더 포함하는 것을 특징으로 하는 소거 방법.
  16. 제 14 항에 있어서,
    상기 서로 상이한 워드라인 바이어스 전압들은 빠른 소거 속도 특성의 셀에 인가되는 전압이 느린 소거 속도 특성의 셀에 인가되는 전압보다 높은 것을 특징으로 하는 소거 방법.
  17. 제 14 항에 있어서,
    상기 서로 상이한 워드라인 바이어스 전압들은 부(-)전압을 포함하는 것을 특징으로 하는 소거 방법.
  18. 제 14 항에 있어서,
    상기 소거 단계에서 상기 복수의 워드라인 중 최외곽에 배열되는 워드라인과 나머지 워드라인 간에는 서로 상이한 워드라인 바이어스 전압이 인가되는 것을 특징으로 하는 소거 방법.
  19. 제 14 항에 있어서,
    상기 검증 단계는 소거 실패(Erase Fail)시 상기 소거 단계를 반복적으로 시행하도록 제어하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
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