JP2006351168A - フラッシュメモリ装置及びその消去方法 - Google Patents

Abstract

【課題】フラッシュメモリセルの消去速度差を補償する方法を提供する。
【解決手段】フラッシュメモリ装置の消去方法は、互いに異なるワードラインバイアス電圧を生成する段階と、前記互いに異なるワードラインバイアス電圧を前記複数のワードラインに印加し、消去電圧Ｖｅｒａをメモリセルのバルク領域に印加する消去段階と、消去状態を検証する段階とを含む。このような消去方法によると、セルの消去カップリング比（Ｅｒａｓｅ Ｃｏｕｐｌｉｎｇ Ｒａｔｉｏ）の偏差に起因して発生する消去後の閾値電圧分布の拡散を抑制できる。
【選択図】図３

Description

本発明は半導体メモリ装置に係り、さらに詳細には電気的な消去及びプログラムができるフラッシュメモリ装置に関する。

一般的なフラッシュメモリは、トンネリング現像を利用して電荷をフローティングゲートに貯蔵したり、フローティングゲートに貯蔵された電荷をチャネルに放出させたりする方式で、プログラミング及び消去を行う。上述したプログラム及び消去方式は、貯蔵データに対する優秀な保存性を充足していて不揮発性メモリとして適合する。また、フラッシュメモリは、高集積化、低消費電力及び外部衝撃に対する強い耐久性を具備していてモバイル機器の補助記憶装置などの応用分野で用途が拡大している。

図１は、上述のフラッシュメモリの一般的なセル構造を説明するための図面である。図１を参照すると、一般的なフラッシュメモリのセルは、コントロールゲート１０、フローティングゲート２０、ソース領域３０ａ、ドレイン領域３０ｂ、及びチャネルを形成するＰウェル４０領域に簡略に区分できる。コントロールゲート１０とフローティングゲート２０との間には、大きい容量を有するように酸化膜／窒化膜／酸化膜（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ：ＯＮＯ）構造の誘電体膜が形成されている。フローティングゲート２０とバルクとの間は、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング（以下、Ｆ−Ｎトンネリング）を可能にする構造のトンネル酸化膜で構成されている。従って、コントロールゲート１０とフローティングゲート２０との間には二つの導電性ゲートと誘電体膜による容量Ｃ_１が、フローティングゲート２０とバルク４０との間にはトンネル酸化膜によるトンネル容量Ｃ_２が存在し、このような容量分布によってプログラム、消去及び読み出し動作のための印加電圧の分配が行われる。

図１を参照しながらセルデータの一般的な消去動作を説明すれば、消去動作は、コントロールゲート１０にワードライン電圧Ｖ_ＷＬとして０Ｖを、Ｐウェル４０には約２０Ｖの大きさの消去電圧Ｖｅｒａを印加することによって行われる。以上のバイアス条件下でトンネル容量Ｃ_２に分配される直流電圧によるＦ−Ｎトンネリング現像でフローティングゲート２０に貯蔵された電子がトンネル酸化膜を通過してバルクに移動する。表１は、一般的なフラッシュメモリセルの消去時に印加される一つのブロックでのバイアス条件である。

表１において、Ｆはフローティング状態を示す。表１のようなバイアス電圧印加の時、フローティングゲート２０内の電子がトンネリング現像によってバルク内に移動するように寄与する電圧は、バルク４０とフローティングゲート２０との間に分配されるトンネリング電圧Ｖｔｕｍに依存する。そして、トンネリング電圧Ｖｔｕｎは、コントロールゲート１０とフローティングゲート２０との間の容量Ｃ_１とフローティングゲート２０とバルク４０との間のトンネル容量Ｃ_２の大きさによって決定される。但し、上述したトンネル容量Ｃ_２は、フローティングゲートとバルクとの間の容量の他にも、隣り合うフローティングゲートとバルク内に存在する各層との間の容量の影響を総体的に合成した容量であると言える。消去の時、トンネリングに寄与する電圧の比率を意味する因子で、消去カップリング比（Ｅｒａｓｅ Ｃｏｕｐｌｉｎｇ ｒａｔｉｏ：αｅｒａ）が式（１）のように定義される。

・・・（１）
上述した消去カップリング比によるフローティングゲートの電位は、（２）式のように定義される。

・・・（２）
そして、トンネリング酸化膜に印加されるトンネリング電圧Ｖｔｕｍは、式（３）のように、バルクまたはＰウェルに印加される消去電圧ＶｅｒａからＶ_ＦＧを大きさであることが分かる。

・・・（３）
以上からわかるように、一つのブロック内の全てのセルの消去カップリング比αｅｒａが一定であれば、表１のバイアス条件において、同一の消去電圧による同一のトンネリング電圧Ｖｔｕｍの分配によって、フローティングゲート内の電子が放出される程度が均一になる。従って、消去動作の以後にセル群は、狭い範囲内に閾値電圧分布する特性となる。しかし、実際の製造工程においては、ワードラインのパターン変化、工程変化などによってワードラインの幅や間隔が一定しなくなり、このような理由でセル別に異なる消去カップリング比αｅｒａ特性を有することになる。このような条件は、消去動作の以後、各セル別、或いは同一のワードラインを共有するページ単位別に異なる閾値電圧の特性を引き起こす。結果的に各セル別の消去カップリング比αｅｒａの偏差は、メモリ装置の全体にわたって広範囲な閾値電圧分布を生じさせる。

図２は上述した消去カップリング比のセル別、或いはページ別の偏差による消去以後の閾値電圧分布の程度を説明するための図面である。図２は一般的なフラッシュメモリセルのプログラムされている状態の閾値電圧分布１００と、上述したセル別の消去カップリング比の偏差による消去速度の差異であり、消去以後、広い分布範囲を有するセルの閾値電圧分布１１０、１２０、１３０を図示した。

図面をさらに詳細に説明すれば、上述した表１のバイアス条件による消去動作以後の閾値電圧分布はセルの消去カップリング比の偏差によってプログラム状態の閾値電圧分布１００から図示したように広い分布範囲を有する分布１１０、１２０、１３０になる。この場合、望ましい閾値電圧の下限Ｖｏｅを外れる消去過剰のセル１３０と、トンネリング電圧Ｖｔｕｍの大きさが小さくて、効率的なトンネリング現像が引き起こすことができなくて、望ましい閾値電圧の上限Ｖｄｅより右側に分布になる消去不足のセル１１０が存在する。本発明の詳細な説明では、消去過剰のセルを消去速度が速いセル、消去不足のセルを消去速度が遅いセルと呼ぶ。消去速度が速いセルと消去速度が遅いセルの存在によって、同一の消去電圧Ｖｅｒａを印加してもセルは互いに異なる閾値電圧を有する。消去速度が遅いセルは、消去カップリング比α_ｅｒａが小さくて同一の消去電圧Ｖｅｒａ印加時に、他のセルよりトンネリングに寄与する電圧の大きさが相対的に低くてフローティングゲート２０内の電子が十分に放出されなかったセルである。一方、消去速度が速いセルは、消去カップリングα_ｅｒａがブロック内の他のセルより大きくて同一の消去電圧Ｖｅｒａの印加時においてもフローティングゲート２０内の電子がバルクに放出されるのに十分な電圧が分配されるセルである。

上述したように、同一の消去電圧Ｖｅｒａでセルのデータを消去しても、消去カップリング比の偏差によってセル別に互いに異なる閾値電圧の分布が生じる。図２のように消去過剰のセルと消去不足のセルとの存在によって消去以後の閾値電圧分布の幅が広くなることは、プログラム時にプログラム速度の差異を生じさせる。消去過剰のセルは、消去不足のセルよりもプログラム速度が速いからプログラム時に過剰プログラム（Ｏｖｅｒ−Ｐｒｏｇｒａｍ）状態になりやすい。また、閾値電圧の移動幅が他のセルより大きいから隣接セルとのフローティングゲート間の容量性カップリング（Ｃａｐａｃｉｔｉｖｅ Ｃｏｕｐｌｉｎｇ）を引き起こして、結果的に隣接セルの閾値電圧を必要以上に増加させる問題も発生する。従って、消去動作でのセルの閾値電圧の偏差を減らして、閾値電圧散布の拡張を抑制することが重要な問題として登場する。

本発明は上述した問題点に鑑みてなされたものであり、本発明の目的は、例えば、消去カップリング比の偏差に起因する消去時の閾値電圧分布の拡張を抑制するフラッシュメモリの消去方法及び装置を提供することにある。

上述の目的を達成するための本発明の一特徴は、複数のワードラインを具備したメモリセルアレイを含むフラッシュメモリ装置は、消去動作時に、第１消去電圧と第２消去電圧を生成する電圧発生器と、前記消去動作時に前記第１消去電圧を前記メモリセルアレイの前記複数のワードラインに伝達する行デコーダとを含み、前記メモリセルアレイは、前記複数レベルの第１消去電圧が前記複数のワードラインに印加され、前記第２消去電圧がバルク領域に印加されて消去され、前記第１消去電圧は、互い異なる電圧レベルを有する複数の電圧を含むことを特徴とする。

望ましい実施形態によれば、前記メモリセルアレイにおいて、前記複数のワードラインに印加される前記第１消去電圧によって各々互いに異なる強さの電界がワードラインとバルクとの間に印加される。

望ましい実施形態によれば、ワードラインとバルク領域との間に印加される互いに異なる強さの電界がメモリセルの相互間の消去速度の偏差を減少させる。

上述の目的を達成するための本発明の他の特徴は、少なくとも二つのワードラインを含むフラッシュメモリ装置の消去方法は、前記二つのワードライン中の第１ワードラインとバルクとの間に第１電界を印加し、前記二つのワードライン中の第２ワードラインと前記バルクとの間に第２電界を印加し、前記第１電界と前記第２電界は互いに異なる強さであることを特徴とする。

望ましい実施形態によれば、前記バルクには消去電圧が印加される。

望ましい実施形態によれば、前記第１ワードラインには第１電圧が印加され、前記第２ワードラインには第２電圧が印加される。

望ましい実施形態によれば、前記第１電界は前記第１電圧と前記バルクとの間の電位差に起因する。

望ましい実施形態によれば、前記第２電界は前記第２電圧と前記バルクとの間の電位差に起因する。

望ましい実施形態によれば、前記第１電界と前記第２電界の各強さは、前記第１ワードラインと前記第２ワードラインに連結された各メモリセルの消去速度の差異を減少させる強さである。

上述の目的を達成するための本発明のフラッシュメモリ装置の消去方法は、バルクに高電圧を印加し、ワードラインにワードラン電圧を各々印加し、メモリセルを消去する段階と、前記メモリセルが正常に消去されたか否かを判別する段階とを含み、前記ワードライン電圧中の少なくとも一部は残りと異なることを特徴とする。

望ましし実施形態によれば、前記メモリセルは前記バルクの高電圧と各々印加される前記ワードライン電圧との電位差によって形成される電界によって消去される。

望ましい実施形態によれば、前記ワードライン電圧は、消去速度が速いセルに印加される電圧が消去速度が遅いセルに印加される電圧より高い。

望ましい実施形態によれば、前記判別する段階は、正常的な消去が行われない場合には前記消去する段階を繰り返すように制御する。

また、上述の目的を達成するための本発明のまた他の特徴によると、複数のワードラインを含むフラッシュメモリ装置の消去方法において、複数レベルのワードラインバイアス電圧を生成する段階と、前記複数レベルのワードラインバイアス電圧を前記複数のワードラインに印加し、消去電圧をメモリセルのバルクに印加する消去段階と、消去状態を検証する段階とを含むことを特徴とする。

望ましい実施形態によれば、前記複数レベルのワードラインバイアス電圧は、消去時に前記メモリセルのカップリング比の差異によって発生する消去速度の偏差を減少させるための電圧である。

望ましし実施形態によれば、前記複数レベルのワードラインバイアス電圧は速い消去速度特性のセルに印加される電圧が遅い消去速度特性に印加される電圧より高いことを特徴とする。

望ましい実施形態によれば、前記複数レベルのワードラインバイアス電圧は負（−）電圧を含む。

望ましい実施形態によれば、前記消去電圧はバルクに印加される高電圧である。

上述の本発明による消去方法の特徴によると、消去時に、ワードラインに互いに異なるバイアス電圧を印加してメモリセルの消去速度を収斂できるから閾値電圧の分布範囲の拡散を抑制できる。

上述のように、本発明のフラッシュメモリの消去方法によると、消去時に消去過剰及び消去不足のメモリセルによる閾値電圧分布が拡張することを抑制することができ、消去動作に続くプログラムでの安定性を向上させることができる。

以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の最も望ましい実施形態を添付図面を参照して説明する。

図３は本発明の望ましい実施形態を示すブロック図である。図３を参照すると、本発明の望ましい実施形態のメモリ装置は、消去の時、ワードラインに印加されるワードラインバイアス電圧Ｖ_０〜Ｖ_３１を生成する電圧発生器２００と、消去命令ＥＲＡに応答して電圧発生器２００のワードラインバイアス電圧Ｖ_０〜Ｖ_３１を各ワードラインに伝達するＸデコーダ２１０と、電圧発生器２００の消去電圧ＶｅｒａとＸデコーダ２１０から出力されるワードラインバイアス電圧Ｖ_０〜Ｖ_３１によって消去される複数のメモリセルが配列されたメモリブロック２２０とを含む。

電圧発生器２００は、消去命令ＥＲＡに応答して各ワードラインに印加されるワードラインバイアス電圧Ｖ_０〜Ｖ_３１を生成する。ワードラインバイアス電圧Ｖ_０〜Ｖ_３１は、テスト段階で実行されたセルの消去速度データに基づいて生成された電圧である。セルの消去速度データとしては、例えば、初期製造時のテスト段階で、プログラムと消去動作を行った後、各セルに対して、或いはページ単位で消去検証動作を実施して基準閾値電圧に対して速い消去速度の特性を有するセルであるか、或いは遅い消去速度の特性を有するセルであるかを判断して数値的なデータで貯蔵した値を使える。または、テストの時、ワードラインに段階別に増加または減少する検証電圧を印加し、各段階についてセルがパスしたか否かをページバッファに記録して消去後の閾値電圧の位置を検出してデータ化できる。共に、セル別の消去速度の特性のみならず、ページ別の閾値電圧分布を検証動作を通じて検出してデータとして貯蔵できる。上述のセルの消去速度の特性の区分は、速い消去速度と遅い消去速度とに大別されるが、消去後の閾値電圧分布をさらに狭小化するように改善するためには本発明の範囲から外れない限度内で多様に区分可能である。この場合、電圧発生器２００ではさらに多様なレベルのワードラインバイアス電圧Ｖ_０〜Ｖ_３１を生成すべきであり、これにより、セルのトンネリング電圧Ｖｔｕｍは高分解度のレベルで印加されてさらに望ましい消去後の閾値電圧の分布特性を可能とする。また、電圧発生器は、メモリブロックのバルク（或いは、Ｐウェル）に印加されフローティングゲートに貯蔵された電荷を放出させる高電圧の消去電圧Ｖｅｒａを生成する。

Ｘデコーダ２１０は、消去命令に応答して電圧発生器２００から生成されたワードラインバイアス電圧Ｖ_０〜Ｖ_３１を各々対応するワードラインに伝達する。図面のＸデコーダは一つのブロックの単位に対してアドレス選択機能を有するように図示されているが、入力されるアドレス信号をデコーディングしてページ単位或いはブロック単位に対するワードライン、選択ラインＳＳＬ／ＧＳＬ／ＣＳＬの選択が名命令語に応答して行われることはこの分野で通常的な知識を習得した者には自明である。

メモリブロック２２０は、Ｘデコーダによって提供されるワードラインバイアス電圧Ｖ_０〜Ｖ_３１と、消去電圧Ｖｅｒａとによって、消去命令ＥＲＡの入力時に消去されるメモリセルの集合体である。メモリセルが消去動作の時、同一の大きさの消去電圧Ｖｅｒａと、互いに異なる制御ゲート電圧とが印加されて、閾値電圧の分布範囲が狭い特性が得られる。

上述の構成を通じて、消去動作時に互いに異なるワードライン電圧を印加する方法によれば、消去動作の以後に分布範囲が狭い閾値電圧分布を可能とし、消去速度の差による問題を解決できる。

図４Ａは本発明の好適な実施形態のワードラインバイアス電圧を説明するためのタイミング図である。消去の時に既存の正常的な消去速度を有するセルのワードラインＷＬｒには電圧０Ｖが印加され、遅い消去速度を有するセルワードラインＷＬｉには電圧Ｖａが印加され、速い消去速度の特性を有するセルのワードラインＷＬｊには電圧Ｖｂが印加される。また、メモリブロックのＰウェルには、消去電圧Ｖｅｒａが印加される。図示したような速い消去速度の特性を有するセルと遅い消去速度の特性を有するセルへの二分した速度区分の場合には、速い消去速度のセルに印加されるワードラインバイアス電圧は、遅い消去速度のセルに印加されるワードラインバイアス電圧より大きい電圧に設定する（Ｖｂ＞Ｖａ）。この例では陽（＋）電圧のみがワードラインに印加されるが、必要に応じて、負（−）電圧を印加することもできる。消去動作時に速い消去速度特性のセルのワードラインに印加される電圧は遅い消去速度特性のセルのワードラインに印加される電圧より高い電圧であれば十分である。

図４Ｂはセルの閾値電圧の分布特性をより多様に区分し、消去動作時に印加される電圧の種類も多様にした実施形態を説明するタイミング図である。各々のワードラインに印加されるワードラインバイアス電圧Ｖ_０〜Ｖ_３１の大きさは速い消去速度及び遅い消去速度特性ではなく、より多様の消去速度特性に区分して生成される。そして、より多様なレベルの電圧が各々対応するワードラインに印加される。区分されたワードランバイアス電圧のレベルが多様化すればするほど消去動作の以後の閾値電圧分布で分布範囲は狭くなる。

図５は本発明の好適な実施形態によるフラッシュメモリの消去方法を説明するためのフローチャートである。以下、本発明の好適な実施形態によるフラッシュメモリの消去動作が参照図面によって詳細に説明する。

消去の命令が入力されて消去操作が開始されると、電圧発生器２００は、メモリブロックのワードラインに供給されるワードラインバイアス電圧を生成する（Ｓ１０）。各ワードラインに供給されるワードラインバイアス電圧のレベルは、すでに製造工程のテスト段階で測定されたセルの消去閾値電圧分布またはセルの消去速度に対応する値に定められる。次に、電圧発生器２００で生成されたワードラインバイアス電圧Ｖ_０〜Ｖ_３１のうち該当するワードラインバイアス電圧電圧をＸデコーダ２１０が消去するブロックの各々のワードラインに印加する（Ｓ２０）。以後は電圧発生器２００で生成された消去電圧Ｖｅｒａを消去対象ブロックのバルク（または、Ｐウェル）に印加する（Ｓ３０）。消去電圧Ｖｅｒａが印加されたら、ブロック内のセルは各々互いに異なるワードライン印加電圧に従ってフローティングゲートとバルク（Ｐ−ｗｅｌｌ）との間には各々のセル消去速度に対応するトンネリング電圧Ｖｔｕｍが分布する。従って、速い消去速度を有するセルは消去速度が遅くなり、遅い消去速度を有するセルは高くなったトンネリング電圧Ｖｔｕｍによって、消去速度が速くなる。本フローチャートではワードラインバイアス電圧と消去電圧Ｖｅｒａとを順次に印加する方法に示したが、ワードラインバイアス電圧と消去電圧Ｖｅｒａは同時に印加されるように構成しても良い。

消去電圧Ｖｅｒａの印加段階Ｓ３０が終了すれば、セルの消去以後の閾値電圧分布の程度を確認するための消去検証を実施する（Ｓ４０）。消去検証Ｓ４０の結果によって所望する程度の狭小な閾値電圧分布を有することができない場合（Ｆａｉｌ）、繰り返して消去するようにし（Ｓ５０）、所望する程度の閾値電圧分布を示したら、パス（Ｐａｓｓ）して消去動作を終了する。

上述の段階による消去動作は、メモリセルの広い閾値電圧分布によるセルフブースティング（Ｓｅｌｆ−Ｂｏｏｓｔｉｎｇ）効率の低下、過剰消去されたセルのプログラムの時、相対的に速いプログラム速度による過剰プログラム（Ｏｖｅｒ−Ｐｒｏｇｒａｍ）問題を解決できる方法を提供する。

一方、本発明の詳細な説明では具体的な実施例に関して説明したが、本発明の範囲を逸脱しない限度内で様々な変更が可能であることはもちろんである。したがって、本発明の範囲は上述の実施例に極限されず、特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なことによって定めるべきである。

消去の時、セルの印加電圧条件を説明する図面である。 セルのカップリング比の差による消去後の閾値電圧分布の差異を説明する図面である。 本発明の好適な実施形態による消去時において各々異なるワードライン電圧を印加するための方法を説明するブロック図である。 図３の各のワードライン別に印加される電圧の３つのレベルを示すタイミング図である。 図３の各のワードライン別に印加される電圧の多様なレベルの印加電圧条件を説明するタイミング図である。 本発明の好適な実施形態による消去方法を説明するためのフローチャートである。

符号の説明

１０ コントロールゲート
２０ フローティングゲート
１００ 消去前の閾値電圧分布
１１０ 消去以後の遅い消去速度特性を有するセルの閾値電圧分布
１２０ 望ましい消去速度の特性のセルの閾値電圧分布

Claims (25)

1. 複数のワードラインを具備したメモリセルアレイを含むフラッシュメモリ装置において、
   消去動作時に第１消去電圧と第２消去電圧とを生成する電圧発生器と、
   前記消去動作時に前記第１消去電圧を前記メモリセルアレイの前記複数のワードラインに伝達する行デコーダとを含み、
   前記メモリセルアレイは、前記第１消去電圧が前記複数のワードラインに印加され、前記第２消去電圧がバルク領域に印加されて消去され、
   前記第１消去電圧は、互いに異なる電圧レベルを有する複数の電圧を含むことを特徴とするフラッシュメモリ装置。
2. 前記メモリセルアレイにおいて、前記複数のワードラインに印加される前記第１消去電圧によって各々互いに異なる強さの電界がワードラインとバルク領域との間に印加されることを特徴とする請求項１に記載のフラッシュメモリ装置。
3. ワードラインとバルク領域との間に印加される互いに異なる強さの電界が前記セルの相互間の消去速度の偏差を減少させることを特徴とする請求項２に記載のフラッシュメモリ装置。
4. 少なくとも二つのワードラインを含むフラッシュメモリ装置の消去方法において、
   前記二つのワードライン中の第１ワードラインとバルクとの間に第１電界を印加し、
   前記二つのワードライン中の第２ワードラインと前記バルクとの間に第２電界を印加し、前記第１電界と前記第２電界は互いに異なる強さであることを特徴とする消去方法。
5. 前記バルクには消去電圧が印加されることを特徴とする請求項４に記載の消去方法。
6. 前記第１ワードラインには第１電圧が印加され、前記第２ワードラインには第２電圧が印加されることを特徴とする請求項５に記載の消去方法。
7. 前記第１電界は前記第１電圧と前記バルクとの間の電位差に起因することを特徴とする請求項５に記載の消去方法。
8. 前記第２電界は前記第２電圧と前記バルクとの間の電位差に起因することを特徴とする請求項５に記載の消去方法。
9. 前記第１電界と前記第２電界の各強さは、前記第１ワードラインと前記第２ワードラインに連結された各メモリセルの消去速度の差異を減少させる強さであることを特徴とする請求項４に記載の消去方法。
10. バルクに高電圧を印加し、ワードラインにワードライン電圧を各々印加してメモリセルを消去する段階と、
    前記メモリセルが正常に消去されたか否かを判別する段階とを含み、
    前記ワードライン電圧中の少なくとも一部は残りと異なることを特徴とするフラッシュメモリ装置の消去方法。
11. 前記メモリセルは前記バルクの高電圧と各々印加される前記ワードライン電圧との電位差によって形成される電界によって消去されることを特徴とする請求項１０に記載のフラッシュメモリ装置の消去方法。
12. 前記ワードライン電圧は消去速度が速いセルに印加される電圧が消去速度が遅いセルに印加される電圧より高いことを特徴とする請求項１０に記載のフラッシュメモリ装置の消去方法。
13. 前記判別する段階は正常的な消去が行われない場合には、前記消去する段階を繰り返すように制御することを特徴とする請求項１０に記載のフラッシュメモリ装置の消去方法。
14. 複数のワードラインを含むフラッシュメモリ装置の消去方法において、
    互いに異なるワードラインバイアス電圧を生成する段階と、
    前記互いに異なるワードラインバイアス電圧を前記複数のワードラインに印加し、消去電圧をメモリセルのバルクに印加する消去段階と、
    消去状態を検証する段階とを含むことを特徴とする消去方法。
15. 前記互いに異なるワードラインバイアス電圧は、消去時に前記メモリセルのカップリング比の差異によって発生する消去速度の偏差を減少させるための電圧であることを特徴とする請求項１４に記載の消去方法。
16. 前記互いに異なるワードラインバイアス電圧は、速い消去速度特性のセルに印加される電圧が遅い消去速度特性のセルに印加される電圧より高いことを特徴とする請求項１４に記載の消去方法。
17. 前記互いに異なるワードラインバイアス電圧は、負（−）電圧を含むことを特徴とする請求項１４に記載の消去方法。
18. 前記消去電圧は、バルクに印加される高電圧であることを特徴とする請求項１４に記載の消去方法。
19. 前記検証する段階は、消去失敗時に前記消去段階を繰り返して実行するように制御されることを特徴とする請求項１４に記載の消去方法。
20. 少なくとも二つのグループに分類されるワードラインを含むフラッシュメモリ装置の消去方法において、
    前記二つのグループのワードライン中の第１ワードライングループとバルクとの間に第１電界を印加し、
    前記二つのグループのワードライン中の第２ワードライングループと前記バルクとの間に第２電界を印加し、前記第１電界と前記第２電界は互いに異なる強さであることを特徴とする消去方法。
21. 前記バルクには消去電圧が印加されることを特徴とする請求項２０に記載の消去方法。
22. 前記第１ワードライングループには第１電圧が、前記第２ワードライングループには第２電圧が印加されることを特徴とする請求項２１に記載の消去方法。
23. 前記第１電界は前記第１電圧と前記バルク間の電位差に起因することを特徴とする請求項２１に記載の消去方法。
24. 前記第２電界は前記第２電圧と前記バルクと間の電位差に起因することを特徴とする請求項２１に記載の消去方法。
25. 前記第１電界と前記第２電界は、前記第１ワードラインと前記第２ワードラインに連結された各々のメモリセルの消去速度の差異を減少させる電界の強さであることを特徴とする請求項２０に記載の消去方法。

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