TW202145229A - 半導體記憶裝置及讀取方法 - Google Patents

半導體記憶裝置及讀取方法 Download PDF

Info

Publication number
TW202145229A
TW202145229A TW110106270A TW110106270A TW202145229A TW 202145229 A TW202145229 A TW 202145229A TW 110106270 A TW110106270 A TW 110106270A TW 110106270 A TW110106270 A TW 110106270A TW 202145229 A TW202145229 A TW 202145229A
Authority
TW
Taiwan
Prior art keywords
voltage
monitoring
nand string
semiconductor memory
current
Prior art date
Application number
TW110106270A
Other languages
English (en)
Other versions
TWI765582B (zh
Inventor
妹尾真言
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Publication of TW202145229A publication Critical patent/TW202145229A/zh
Application granted granted Critical
Publication of TWI765582B publication Critical patent/TWI765582B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/107—Programming all cells in an array, sector or block to the same state prior to flash erasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

本發明之快閃記憶體包含：NAND型記憶胞陣列，各區塊中形成至少一個監視用NAND串列，用以監視編程及抹除循環頻率；電流偵測部，偵測流經監視用NAND串列之電流；偏移電壓決定部，根據偵測到的電流決定各自附加在讀取通過電壓以及讀取電壓之第一以及第二偏移電壓；讀取電壓生成部，生成附加第一偏移電壓之讀取通過電壓以及附加第二偏移電壓之讀取電壓。

Description

半導體記憶裝置及讀取方法
本發明係關於NAND型快閃記憶體等之半導體記憶裝置，特別係關於記憶胞陣列的讀取方法。
隨著記憶體往小型化邁進，快閃記憶體的耐受特性、資料保持特性之劣化變得顯著(專利文獻1、非專利文獻1)。第1A圖為顯示編程/抹除之循環特性之圖式，縱軸為記憶胞的閾值，橫軸為編程/抹除循環數。從圖中可以明顯地看到，雖然到10-1000循環附近為止，編程/抹除的記憶胞之閾值Vt幾乎沒有變化，從超過數千次附近開始，可以發現閾值Vt慢慢地往正方向移動。這是隨著編程/抹除循環數增加，推測其中一個原因是電子被困在閘極氧化層中，或由於電子的穿隧效應使閘極氧化層本身劣化了。 ＜先前技術文獻＞ ＜專利文獻＞
＜專利文獻1＞日本專利第6249504号公報 ＜非專利文獻1＞The new program/Erase Cycling Degradation Mechanism of NAND Flash Memory Devices, Albert Fayrushin, et al. Flash Core Technology Lab, Samsung Electronics Co, Ltd, IEDM09-823, P34.2.1-2.4
如上所述，若編程/抹除循環數增加，閘極絕緣層等會劣化，記憶胞的閾值Vt會移動。此外，第1B圖為顯示電晶體的壓力次數與Gm(Transconductance，跨導)之關係之示意圖(JL為無接面TFT電晶體、IM為反轉模式TFT電晶體) (Junctionless Nanosheet (3 nm) Poly-Si TFT: Electrical Characteristics and Superior Positive Gate Bias Stress Reliability, Jer-Yi Lin, Malkundi Puttaveerappa Vijay Kumar, Tien-Sheng Chao, 出版於 IEEE Electron Device Letters 2018,Chemistry) 。從圖中可以明顯地看出隨著對電晶體閘極的壓力次數增加，Gm會減少。對電晶體閘極的壓力，與記憶胞的編程/抹除等價，因此，若編程/抹除循環數增加，記憶胞的Gm(跨導)會下降。由於像這樣閾值Vt移動或Gm劣化的現象，恐怕會變得難以正確讀取記憶胞的資料。例如，針對編程/抹除循環數少，或是沒有循環過之嶄新的快閃記憶胞最佳化讀取電壓的情況中，編程/抹除循環數多的記憶胞之閾值Vt往正方向移動，與編程狀態記憶胞的閾值Vt之差值變小，有將抹除狀態的記憶胞錯讀成編程狀態記憶胞的可能性。更進一步地，由於記憶胞的Gm之劣化，即使針對閾值Vt的閘電壓的增量相同，編程/抹除循環數多的記憶胞所能得到的電流量會減少。結果，在放電期間tDIS沒有得到期望的電流，也可能發生同樣的讀取錯誤。
第2圖為習知的NAND型快閃記憶體之讀取動作的時序圖。在預充電期間tPRE，於選擇字元線以及非選擇字元線施加讀取通過電壓VPASSR(開啟被編程的記憶胞之足夠高之電壓)，位元線側的選擇電晶體SEL_D由閘電壓VSGD開啟，源線側的選擇電晶體SEL_S由閘電壓0V關閉，以電壓預充電位元線以及被選擇區塊內的NAND串列。接著，在放電期間tDIS，於選擇字元線施加讀取電壓VREAD(例如：0.2V)，源線側的選擇電晶體SEL_S由閘電壓VSGS開啟。選擇記憶胞為編程狀態的情況中，由於NAND串列為非導通，位元線不會改變電位；而選擇記憶胞為抹除狀態的情況中，NAND串列為導通，位元線的電位下降。接著，在感應期間tSEN，藉由頁緩衝/感應電路偵測被鉗制的位元線電位，判定選擇記憶胞為編程狀態(資料「0」)或是抹除狀態(資料「1」)。
虛線A顯示選擇記憶胞被編程時位元線之電位，實線B、C顯示選擇記憶胞被抹除時位元線之電位，實線B為編程/抹除循環數多、實線C為編程/抹除循環數少的情況之示例。
如上所述，編程/抹除循環數若變多，記憶胞的閾值Vt會往正方向移動，由於Gm會劣化，在放電期間tDIS記憶胞無法流經充足的電流，如實線B所示，位元線的電位沒有充足地下降，與被編程記憶胞之位元線之電位(虛線A)之間的差值變小。也就是讀取邊界變小，會有抹除狀態的記憶胞被誤判定為編程狀態的記憶胞。
本發明的目的是解決這樣的傳統課題，提供可以補償記憶胞之閾值Vt移動或者Gm之劣化的半導體記憶裝置以及讀取方法。
關於本發明之半導體記憶裝置之讀取方法包含：第一步驟，針對NAND型記憶胞陣列的各區塊準備至少一監視用NAND串列，前述NAND串列用以監視編程與抹除之循環頻率；第二步驟，偵測流經前述監視用NAND串列之電流；第三步驟，根據前述偵測電流決定各自附加於讀取通過電壓與讀取電壓之第一偏移電壓與第二偏移電壓；以及第四步驟，在進行記憶胞陣列讀取時，將附加前述第一偏移電壓之讀取經過電壓施加在非選擇字元線上，將附加前述第二偏移電壓之讀取電壓施加在選擇字元線上。
本發明有關之半導體記憶裝置包含：NAND型記憶胞陣列，包含複數個區塊，各區塊中形成至少一個監視用NAND串列，用以監視編程及抹除循環頻率；電流偵測裝置，偵測流經前述監視用NAND串列之電流；決定裝置，根據從前述電流偵測裝置偵測到的電流，決定各自附加在讀取通過電壓以及讀取電壓上之第一以及第二偏移電壓；以及讀取裝置，讀取記憶胞陣列之頁。前述讀取裝置，將附加前述第一偏移電壓之讀取通過電壓施加在非選擇字元線上，將附加前述第二偏移電壓之讀取電壓施加在選擇字元線上。 ＜發明效果＞
根據本發明，因為偵測用以監視編程與抹除之循環頻率之監視用串列NAND之電流，以及根據偵測電流在讀取通過電壓以及讀取電壓上附加偏移電壓，所以可以補償記憶胞之閾值Vt移動或Gm之劣化。藉由如此，可以正確讀取被記憶在記憶胞的資料。
將參照圖式詳細說明關於本發明之實施型態。關於本發明之半導體記憶裝置可以是，舉例來說，NAND型快閃記憶體，或者將這樣的快閃記憶體嵌入微處理器、微控制器、邏輯電路、特殊應用積體電路(Application Specific Integrated Circuit，ASIC)、處理影像或聲音之處理器、處理無線訊號等訊號之處理器等。
第3圖顯示關於本發明實施例之NAND型快閃記憶體之內部構成。關於本實施例之快閃記憶體100之組成包含：記憶胞陣列110，為複數個記憶胞被安排成行列狀；輸入輸出緩衝120，進行資料等之輸入輸出；位址暫存器130，保持經由輸入輸出緩衝120接收之位址；控制器140，根據經由輸入輸出緩衝120接收之指令等控制各部；讀取電壓控制部150，控制讀取電壓以及讀取通過電壓，該讀取電壓以及該讀取通過電壓在讀取動作時施加於選擇字元線以及非選擇字元線；字元線選擇電路160，根據從位址暫存器130之行位址Ax之解碼結果進行區塊之選擇或字元線之選擇；頁緩衝/感應電路170，保持從根據字元線選擇電路160被選擇之頁被讀取之資料，或者保持編程到被選擇之頁的資料；列選擇電路180，根據從位址暫存器130之列位址Ay之解碼結果進行頁緩衝/感應電路170內之列選擇等等；以及內部電壓生成電路190，生成用以讀取、編程以及抹除等等必要之各種電壓(讀取電壓VREAD、讀取通過電壓VPASSR、編程電壓VPGM、抹除電壓VERS等等)。
記憶胞陣列110，包含m個之複數個區塊BLK(0)、BLK(1)、…、BLK(m-1)。其中一種區塊如第4圖所示，由使用者可以使用(或是可以經由使用者存取)之在使用者區域RA形成之1頁分之NAND串列，以及使用者無法使用(或是使用者無法存取)之在非使用者區域RB形成之至少一監視用NAND串列MS所組成。在使用者區域RA組成之一NAND串列包括：閘極與選擇閘線SGS連接之源線側選擇電晶體SEL_S、閘極與虛擬字元線DWLS連接之源線側虛擬記憶胞、各閘與字元線WL0、WL1、…WL31連接之32個記憶胞、閘與虛擬字元線DWLD連接之位元線側虛擬記憶胞，以及閘與選擇閘線SGD連接之位元線側選擇電晶體SEL_D。源線側以及位元線側之虛擬記憶胞可為抹除狀態或編程狀態之任一者。這些NAND串列藉由位元線BL0、BL1、BL2、…BLn與頁緩衝/感應電路170連接。
在非使用者區域RB形成之監視用NAND串列MS與在使用者領域RA形成之NAND串列有同樣的構成，監視用NAND串列MS藉由位元線BLF與頁緩衝/感應電路170連接。監視用NAND串列MS是為了監視該區塊之編程/抹除循環數或是循環頻率而準備。在一種實施方式中，包含於監視用NAND串列MS之2個虛擬記憶胞以及32個記憶胞在該區塊被抹除之後持續被編程。監視用NAND串列之編程，將2個虛擬記憶胞與32個記憶胞一同進行傾印編程(詳述於後)。另外，監視用NAND串列MS之編程，與編程使用者區域RA之記憶胞時相比之下可以為較弱的編程。這是藉由省略監視用NAND串列MS之過度寫入之抑制以及編程校驗，用以抑制編程時間變長，或是其後進行抹除動作時，藉由省略監視用NAND串列MS之抹除校驗，抑制區塊全體之抹除時間變長的同時，用以抑制使用者領域RA之NAND串列之過度抹除。舉例而言，施加於監視用NAND串列MS之記憶胞之編程脈衝數，被限制以比編程使用者區域RA時更少的次數(例如：1次)進行。或者，施加於監視用NAND串列MS之記憶胞之編程電壓，被限制以編程使用者區域RA時更低的電壓進行。或者，施加於監視用NAND串列MS之位元線之電壓，在編程電壓與非編程電壓之間進行。但是，在仔細管理監視用NAND串列MS之記憶胞之編程狀態之閾值的精準度的情況中，也可以進行編程校驗。此時，編程校驗的選擇字元線電壓可以設定為較低，以抑制過度寫入。藉由如此，每次區塊被抹除時，藉由編程該區塊之監視用NAND串列MS，監視用NAND串列MS之記憶胞之Gm等之特性會大致反映該區塊之使用者區域RA之NAND串列之記憶胞之編程/抹除循環數，或是循環頻率。
在其他的實施方式中，監視用NAND串列MS在編程記憶胞陣列之選擇頁時同時被編程。舉例而言，字元線WL0之頁被編程時，監視用NAND串列MS之字元線WL0之記憶胞同時被編程(資料「0」)。經由如此，監視用NAND串列MS之記憶胞之Gm等之特性大致反映使用者區域RA之同一頁之記憶胞之編程/抹除循環數。
另外，記憶胞陣列110，可以是在基板表面上2維地形成，也可以是在垂直於基板表面的方向上3維地形成。另外，記憶胞可以是記憶1位元(2值資料)之SLC型態，也可以是記憶多位元的型態。
控制器140包含狀態機或微控制器，控制快閃記憶體的各動作。讀取動作，於位元線施加些許正電壓，於選擇字元線施加讀取電壓VREAD，於非選擇字元線施加讀取通過電壓VPASSR，將位元線側選擇電晶體以及源線側選擇電晶體開啟，於源線施加0V。編程動作，於選擇字元線施加高電壓之編程電壓VPGM，於非選擇位元線施加中間電位，將位元線側選擇電晶體開啟，將源線側選擇電晶體關閉，於位元線供應取決於「0」或「1」之資料之電位。抹除動作，於區塊內所有選擇位元線施加0V，於P型井施加高電壓之抹除電壓VERS，從基板抽出浮閘之電子，以區塊單位進行資料抹除。
控制器140，如同上述一般，進行被選擇之區塊之抹除時，抹除動作之後接著進行監視用NAND串列MS之編程。抹除動作，於選擇區塊之全部的字元線施加0V，於P型井區域施加抹除脈衝，進行抹除校驗。其後，編程監視用NAND串列MS。在一種實施方式中，監視用NAND串列MS被進行傾印編程。也就是說，於選擇區塊之虛擬字元線DWLS/DWLD以及所有字元線施加編程電壓，於監視用NAND串列MS之位元線BLF施加編程電壓(例如：0V)，於使用者區域RA之各位元線施加禁止編程電壓，將監視用NAND串列MS之所有記憶胞一同編程。藉由一次進行NAND串列MS之編程，抑制選擇區塊之抹除所需要的時間變長。但是，選擇區塊之抹除時間有餘裕的情況，監視用NAND串列MS從源線側開始依序以頁為單位實施編程也無妨。
本實施例中，控制器140進行讀取動作時(包含編程校驗)，由讀取電壓控制部150控制讀取電壓VREAD以及讀取通過電壓VPASSR施加在選擇字元線以及非選擇字元線上。在一種實施方式中，讀取電壓控制部150在控制器140的控制下，在讀取動作之預充電期間中，偵測流經監視用NAND串列MS之電流，從偵測到的電流與基準電流之差值決定附加在讀取電壓VREAD以及讀取通過電壓VPASSR之偏移電壓。隨著編程/抹除循環數變多，記憶胞之Gm(跨導)會減少。流經記憶胞之電流會變小。流經監視用NAND串列之記憶胞之電流，會反映出該區塊之編程/抹除循環數或循環頻率。基準電流為流經編程/抹除循環數少，或沒有進行過循環之嶄新的抹除狀態之記憶胞的電流。
讀取電壓控制部150，舉例而言，如第4A圖所示，連接監視用NAND串列MS之源線側，包括：電流偵測部152，偵測流經監視用NAND串列之電流IDET；比較部154，比較偵測到的電流IDET與基準電流IREF；偏移電壓決定部156，根據比較部154的比較結果決定偏移電壓Vofs1/Vofs2；以及讀取電壓生成部158，根據由偏移電壓決定部156決定之偏移電壓Vofs1/Vofs2生成讀取通過電壓VPASSR+Vofs1以及讀取電壓VREAD+Vofs2。在其他實施方式中，讀取電壓控制部150，舉例來說，如第4B圖所示。也可以連接到監視用NAND串列之位元線側。讀取電壓控制部150由硬體及/或軟體構成。
經由電流偵測部152進行監視用NAND串列MS之電流之偵測時，位元線側選擇電晶體SEL_D、源線側選擇電晶體SEL_S被導通，於虛擬字元線DWLS/DWLD以及所有字元線上施加讀取通過電壓VPASSR，所有記憶胞成為導通狀態。另外，於連接到監視用NAND串列MS之位元線BLF上施加電壓。該電壓，舉例來說，為頁緩衝/感應電路170進行讀取動作時施加之預充電電壓。藉由如此，從監視用NAND串列MS之位元線側到源線側有電流流過。如第4A圖所示之構成的情況中，從位元線BLF流入之電流經由電流偵測部152被偵測；如第4B圖所示之構成的情況中，向源線側流出之電流經由電流偵測部152被偵測。
比較部154比較經由電流偵測部152被偵測之電流IDET與預先準備之基準電流IREF。基準電流IREF，舉例來說，在偵測監視用NAND串列MS之電流時施加與被施加電壓相同之電壓時，為流經在抹除狀態中未進行編程/抹除循環之嶄新的NAND串列之電流。比較部154，計算被偵測之電流IDET與基準電流IREF之差值，提供該差值給偏移電壓決定部156。差值可以是顯示是否為IDET＜IREF之資訊，也可以是表示IREF-IDET之差值大小的資訊。
基準電流IREF之生成方法可以任意選擇，舉例而言，使用嶄新的NAND串列之複製(虛擬)生成基準電流IREF，或使用記憶胞陣列之未使用之NAND串列生成基準電流IREF，或使用電流源電路、電阻、電晶體等生成基準電流IREF。另外，基準電流IREF也可以取決於控制器140之指示被調整。舉例而言，根據用以補償製造變異之修整資料調整基準電流IREF。
偏移電壓決定部156，根據比較部154之比較結果決定偏移電壓Vofs1/Vofs2。偏移電壓Vofs1為放電期間(也可以部分包含感應期間)中，附加在施加於非選擇字元線之讀取通過電壓VPASSR上之電壓。偏移電壓Vofs2為放電期間(也可以部分包含感應期間)中，附加在施加於選擇字元線之讀取電壓VREAD上之電壓。
在一種實施方式中，偏移電壓決定部156在經由比較部154偵測IDET＜IREF時，決定預定之偏移電壓Vofs1/Vofs2。決定方法可以任意選擇，舉例而言，可以響應偵測到IDET＜IREF(或是IREF-IDET＞一定值)，啟用偏移電壓生成電路。
在其他實施方式中，偏移電壓決定部156，經由比較部154偵測IREF-IDET之差值時，偏移電壓Vofs1/Vofs2之決定取決於差值。決定方法可以任意選擇。舉例而言，先準備規定差值之大小與偏移電壓Vofs1/Vofs2間之關係之查照表，偏移電壓決定部156參照該查照表決定偏移電壓Vofs1/Vofs2。或者，若比較部154之差值為數位訊號，偏移電壓決定部156取決於該數位訊號決定偏移電壓Vofs1/Vofs2。若比較部154之差值為類比訊號，偏移電壓決定部156可將類比訊號A/D轉換為數位訊號，決定偏移電壓Vofs1/Vofs2。
讀取電壓生成部158在讀取動作時，在從內部電壓生成電路190接收之讀取通過電壓VPASSR、讀取電壓VREAD之上附加由偏移電壓決定部156決定之偏移電壓Vofs1/Vofs2，生成讀取通過電壓VPASSR+Vofs1、讀取電壓VREAD+Vofs2。偵測到的電流IDET與基準電流IREF之差值未滿一定值的情況，偏移電壓Vofs1、Vofs2也可以為0。
針對本實施例之快閃記憶體之讀取動作，參照第5圖之時序圖做說明。控制器140藉由輸入輸出緩衝120接收從主機裝置讀出之指令、位址，開始讀取動作。
預充電期間tPRE包含電流偵測期間tDET，與位元線之預充電並行，偵測流經監視用NAND串列MS之電流。首先，偵測NAND串列MS之電流。字元線選擇電路106，於選擇字元線以及非選擇字元線施加讀取通過電壓VPASSR。讀取通過電壓VPASSR為無論記憶胞之編程如何皆導通記憶胞之電壓，舉例而言，大約為0.6V。字元線選擇電路160更進一步地，施加閘電壓VSGD導通位元線側選擇電晶體SEL_D，另外，施加一定之脈衝幅之閘電壓VSGS，在一定期間內導通源線側選擇電晶體SEL_S。
藉由如此，監視用NAND串列MS在從位元線側到源線側變成導通狀態的期間中，頁緩衝/感應電路170於位元線BL0、BL1、…、BLn、BLF施加預充電電壓。但是，若是可能，在電流偵測期間tDET，也可以只於連接到監視用NAND串列MS之位元線BLF施加預充電電壓。藉由如此，電流流經監視用NAND串列MS，該電流經由電流偵測部152被偵測。流經監視用NAND串列MS之記憶胞之電流Icell，從嶄新時的電流Imax開始，隨著編程/抹除循環數以ΔI遞減。藉由如此，在電流偵測期間tDET，讀取電壓生成部158根據偵測到的電流IDET與基準電流IREF之差值，生成讀取通過電壓VPASSR+Vofs1、讀取電壓VREAD+Vofs2。
電流偵測期間tDET結束時，字元線選擇電路160，源線側選擇電晶體SEL_S之閘電壓設為0V，源線側選擇電晶體SEL_S設為非導通。另外，字元線選擇電路160，由讀取電壓生成部158生成之讀取通過電壓VPASSR+Vofs1施加於選擇字元線以及非選擇字元線。這是與習知的讀取通過電壓VPASSR比較，只有偏移電壓Vofs1為較高的電壓。藉由如此，該區塊的使用者區域RA之記憶胞之Gm的劣化經由偏移電壓Vofs1被補償，抑制位元線以及NAND串列充電電壓比預期電壓更低。
預充電後，進行位元線以及NAND串列之放電。在放電期間tDIS，字元線選擇電路160，讀取電壓生成部158生成之讀取電壓VREAD+ Vofs2施加於選擇字元線，另外，於源線側選擇電晶體SEL_S施加閘電壓VSGS，導通源線側選擇電晶體SEL_S。藉由如此，選擇記憶胞為編程狀態之NAND串列，保持原本的預充電電壓(以虛線A表示)，選擇記憶胞為抹除狀態之NAND串列，將預充電電壓於源線SL放電。實線B顯示編程/抹除循環數多的NAND串列以及位元線之放電電位，實線C顯示編程/抹除循環數少或是沒有循環之NAND串列以及位元線之放電電位。
在本實施例中，藉由於選擇字元線施加讀取電壓VREAD+ Vofs2，即使是編程/抹除循環數較多之抹除狀態之記憶胞，也可以隨著偏移電壓Vofs2之增加流經更多電流，藉由如此補償記憶胞之Gm之劣化，可以讓實線B之放電電位與實線C之放電電位在同一位準。
接下來，在感應期間tSEN，頁緩衝/感應電路170，感應位元線之電位，判定選擇記憶胞為編程狀態(資料「0」)或是抹除狀態(資料「1」)。因為充分確保包含被編程之記憶胞之位元線之電位(虛線A)以及包含抹除狀態之記憶胞之位元線之電位(實線B/C)的讀取邊界之差值，防止了抹除狀態之記憶胞不小心被誤判為編程狀態之記憶胞。
上述實施例中，雖然顯示在讀取動作之預充電期間中進行監視用NAND串列MS之電流之偵測，偵測電流之時機不限於此，也可能在其他動作時進行。舉例而言，可以在輸入快閃記憶體的電源時、抹除區塊時、編程頁時等實施。在這個情況中，電流偵測部152將有關偵測電流之資料保持於電晶體等，根據在進行讀取動作時從電晶體讀取之資料決定偏移電壓Vofs1、Vofs2。
上述實施例中，雖然針對記憶胞陣列之頁讀取動作進行例示，本實施例之讀取方法同樣可以適用於編程動作時之編程校驗之讀取。
上述實施例中，雖然經由監視用NAND串列之偵測電流IDET與基準電流IREF之比較決定偏移電壓Vofs1、Vofs2，但不限於此，不一定需要與基準電流比較。例如，也可以預先準備好規定偵測電流IDET之大小與偏移電壓Vofs1/Vofs2之關係之查照表，參照該查照表決定偏移電壓Vofs1/Vofs2。
雖然上述實施例中準備單一個監視用NAND串列，也可以準備複數個監視用NAND串列。例如，一部分之監視用NAND串列之所有記憶胞在區塊抹除時被編程，其他部分之監視用NAND串列在編程選擇頁時，在資料「0」之編程數超過半數的情況中，編程該頁對應之記憶胞。一部分的監視用NAND串列之所有記憶胞之編程，無論編程之資料如何，皆假設記憶胞之最壞情況之劣化；相反地，其他監視用串列之編程，近似於選擇頁之記憶胞之實際劣化。控制器140也可以經由使用者設定等，偵測一部分監視用NAND串列以及其他監視用NAND串列雙方之電流，比較該平均值與基準電流IREF，決定偏移電壓Vofs1/Vofs2。
針對本發明之第二實施例進行說明。上述實施例為使用頁緩衝/感應電路170偵測位元線之電壓的電壓偵測方式，而第2實施例中，使用偵測流經位元線之電流的電流偵測方式判定記憶胞之資料「0」、「1」。如第5圖所示，雖然電壓偵測方式在預充電位元線之後讓預充電電壓放電，因為電流偵測方式只要感應流經位元線之電流，不需要預充電和放電之步驟。
電流偵測方式之感應電路，舉例來說，經由級聯電路將電流轉換為電壓，判定記憶胞之資料「0」、「1」，或藉由比較流經NAND串列之電流以及基準電流判定記憶胞之資料「0」、「1」。使用電壓偵測方式之感應電路的情況，雖然為了經由位元線間之容量結合以抑制雜訊，選擇偶數位元線與奇數位元線的一部分並將其他部份接地之屏蔽讀取很常見，但電流偵測方式之感應電路可以同時選擇讀取所有位元線。
第6圖為根據習知的電流感應方式說明快閃記憶體之讀取動作的時序圖。在充電期間tCHA，於選擇字元線以及非選擇字元線施加讀取通過電壓VPASSR，藉由閘電壓VSGD開啟位元線側選擇電晶體SEL_D，藉由閘電壓VSGS開啟源線側選擇電晶體SEL_S，頁緩衝/感應電路170傳送電流給位元線以及被選擇區塊內之NAND串列。
接下來，在感應期間tSEN，於選擇字元線施加讀取電壓VREAD(例如：0.2V)。選擇記憶胞為編程狀態的情況中，因為NAND串列不導通，流經位元線之電流變成GND位準。選擇記憶胞為抹除狀態的情況中，因為NAND串列導通，位元線流經一定之電流。此處，虛線A顯示選擇記憶胞正在被編程時的位元線之電流，實線B、C顯示選擇記憶胞正在被抹除時的位元線之電流。實線B因為編程/抹除循環數較多，記憶胞之Gm劣化使位元線之電流降低。實線C因為編程/抹除循環數較少(包含沒有循環)，記憶胞之Gm劣化較少，位元線的電流較大。實線B的情況中，因為與虛線A之讀取邊界之差值變小，可能發生記憶胞之讀取資料之誤判。
第7圖為說明根據第2實施例之電流偵測方式之讀取動作的時序圖。本實施例的情況中，在充電期間tCHA，偵測流經監視用NAND串列MS的電流，根據該偵測結果將決定之偏移電壓Vofs1/Vofs2幾乎即時地施加在讀取通過電壓VPASSR以及讀取電壓VREAD上。藉由如此，在感應期間tSEN，包含編程/抹除循環數較多之抹除狀態之記憶胞之位元線之電流(實線B)，與包含編程/抹除循環數較少(包含沒有循環)之抹除狀態之記憶胞之位元線之電流(實線C)大致相等。因此，可以對包含編程狀態之記憶胞之位元線之電流(虛線A)保持一定之讀取邊界，抑制記憶胞之讀取資料之誤判。
雖然已經針對本發明較佳的實施方式進行詳述，本發明不限定於特定的實施方式，在申請專利範圍記載之本發明之要旨的範圍內，可能有各種變形與變更。
100:快閃記憶體 110:記憶胞陣列 120:輸入輸出緩衝 130:位址暫存器 140:控制器 150:讀取電壓控制部 152:電流偵測部 154:比較部 156:偏移電壓決定部 158:讀取電壓生成部 160:字元線選擇電路 170:頁緩衝/感應電路 180:列選擇電路 190:內部電壓生成電路 A:虛線A B:實線B C:實線C RA:使用者區域 RB:非使用者區域 MS:監視用NAND串列 VREAD/VPASSR:讀取電壓/讀取通過電壓 Vofs1/Vofs2:偏移電壓 IREF:基準電流 IDET:偵測到的電流 SGS、SGD:選擇閘線 DWLS、DWLD:虛擬字元線 WL0~WL31:字元線 BL0~BLF:位元線 SL:源線
[第1A圖]為顯示NAND型快閃記憶體之資料重寫次數(編程/抹除循環數)與記憶胞之閾值的關係的示意圖。 [第1B圖]為顯示電晶體之壓力與Gm之關係的示意圖。 [第2圖]為說明習知快閃記憶體之讀取動作的時序圖。 [第3圖]為顯示關於本發明實施例之快閃記憶體之構成的方塊圖。 [第4A圖]為顯示關於本發明實施例之監視用NAND串列以及讀取電壓控制部之構成範例之示意圖。 [第4B圖]為顯示關於本發明實施例之監視用NAND串列以及讀取電壓控制部之其他構成範例之示意圖。 [第5圖]為根據本發明實施例說明快閃記憶體之讀取動作的時序圖。 [第6圖]為根據習知的電流感應方式說明快閃記憶體之讀取動作的時序圖。 [第7圖]為關於本發明其他實施例，根據電流感應方式說明快閃記憶體之讀取動作的時序圖。
150:讀取電壓控制部
152:電流偵測部
154:比較部
156:偏移電壓決定部
158:讀取電壓生成部
160:字元線選擇電路
170:頁緩衝/感應電路
RA:使用者區域
RB:非使用者區域
MS:監視用NAND串列
VREAD/VPASSR:讀取電壓/讀取通過電壓
Vofs1/Vofs2:偏移電壓
IREF:基準電流
IDET:偵測到的電流
SGS、SGD:選擇閘線
DWLS、DWLD:虛擬字元線
WL0~WL31:字元線
BL0~BLF:位元線
SL:源線

Claims (19)

  1. 一種半導體記憶裝置的讀取方法，包括： 第一步驟，針對NAND型記憶胞陣列的各區塊準備至少一監視用NAND串列，前述監視用NAND串列用以監視編程與抹除之循環頻率； 第二步驟，偵測流經前述監視用NAND串列之電流； 第三步驟，根據前述偵測電流決定各自附加於讀取通過電壓與讀取電壓之第一偏移電壓與第二偏移電壓；以及 第四步驟，在進行記憶胞陣列讀取時，將附加前述第一偏移電壓之讀取經過電壓施加在非選擇字元線上，將附加前述第二偏移電壓之讀取電壓施加在選擇字元線上。
  2. 如請求項1之半導體記憶裝置的讀取方法，其中前述第一步驟更包括在區塊進行抹除時，編程前述監視用NAND串列。
  3. 如請求項2之半導體記憶裝置的讀取方法，其中前述監視用NAND串列之所有記憶胞一起被編程。
  4. 如請求項1之半導體記憶裝置的讀取方法，其中前述第一步驟包含：記憶胞陣列的選擇頁被編程時，編程前述監視用NAND串列對應之記憶胞。
  5. 如請求項4之半導體記憶裝置的讀取方法，其中前述監視用NAND串列之編程，是比編程記憶胞陣列的使用者使用區域之頁時更弱的編程 。
  6. 如請求項1之半導體記憶裝置的讀取方法，其中前述第二步驟，在記憶胞陣列執行讀取時被實施。
  7. 如請求項6之半導體記憶裝置的讀取方法，其中前述第二步驟，在位元線預充電期間中被實施。
  8. 如請求項7之半導體記憶裝置的讀取方法，其中前述第二步驟，在位元線預充電期間中，藉由僅在一定期間導通源線側選擇電晶體，使前述監視用NAND串列進入導通狀態，且至少在對監視用NAND串列連接之位元線施加預充電電壓時，偵測流經監視用NAND串列之電流。
  9. 如請求項1之半導體記憶裝置的讀取方法，其中前述第二步驟將關於偵測電流之資訊儲存在電晶體，前述第三步驟，根據從前述電晶體讀取之資訊決定前述第一以及第二偏移電壓。
  10. 如請求項1之半導體記憶裝置的讀取方法，其中前述第三步驟，根據第二步驟中偵測到的電流與基準電流之差值決定前述第一以及第二偏移電壓。
  11. 如請求項1之半導體記憶裝置的讀取方法，其中前述監視用NAND串列，是配備於沒有被使用者使用的記憶胞陣列之區域或使用者無法存取的記憶胞陣列之區域。
  12. 一種半導體記憶裝置，包括： NAND型記憶胞陣列，包含複數個區塊，各區塊中形成至少一個監視用NAND串列，用以監視編程及抹除循環頻率； 電流偵測裝置，偵測流經前述監視用NAND串列之電流； 決定裝置，根據從前述電流偵測裝置偵測到的電流，決定各自附加在讀取通過電壓以及讀取電壓上之第一以及第二偏移電壓；以及 讀取裝置，讀取記憶胞陣列之頁； 前述讀取裝置，將附加前述第一偏移電壓之讀取通過電壓施加在非選擇字元線上，將附加前述第二偏移電壓之讀取電壓附加在選擇字元線上。
  13. 如請求項12之半導體記憶裝置，其中該半導體記憶裝置更包括編程裝置，在區塊被進行抹除時，將前述監視用NAND串列的全部記憶胞一起編程。
  14. 如請求項12之半導體記憶裝置，其中半導體記憶裝置更包括編程裝置，在編程記憶胞陣列的選擇頁時，編程前述監視用NAND串列對應之記憶胞。
  15. 如請求項13或14之半導體記憶裝置，其中前述編程裝置，執行比編程記憶胞陣列的使用者使用區域之頁時更弱的編程
  16. 如請求項12之半導體記憶裝置，其中前述電流偵測裝置，在由前述讀取裝置進行讀取動作時實施電流偵測。
  17. 如請求項16之半導體記憶裝置，其中前述電流偵測裝置，在位元線的預充電期間中，藉由僅在一定期間導通源線側選擇電晶體，使前述監視用NAND串列進入導通狀態，且至少在對監視用NAND串列連接之位元線施加預充電電壓時，偵測流經監視用NAND串列之電流。
  18. 如請求項12之半導體記憶裝置，其中前述電流偵測裝置包含儲存有關於偵測電流之資訊的電晶體，前述決定裝置，根據從前述電晶體讀取的資訊決定前述第一以及第二偏移電壓。
  19. 如請求項12之半導體記憶裝置，其中前述決定裝置，根據比較裝置之比較結果決定前述第一以及第二偏移電壓，該比較裝置計算前述電流偵測裝置偵測到的電流與基準電流之差值。
TW110106270A 2020-05-22 2021-02-23 半導體記憶裝置及讀取方法 TWI765582B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-089309 2020-05-22
JP2020089309A JP6887044B1 (ja) 2020-05-22 2020-05-22 半導体記憶装置および読出し方法

Publications (2)

Publication Number Publication Date
TW202145229A true TW202145229A (zh) 2021-12-01
TWI765582B TWI765582B (zh) 2022-05-21

Family

ID=76310208

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110106270A TWI765582B (zh) 2020-05-22 2021-02-23 半導體記憶裝置及讀取方法

Country Status (5)

Country Link
US (1) US11423998B2 (zh)
JP (1) JP6887044B1 (zh)
KR (2) KR20210145073A (zh)
CN (1) CN113724768B (zh)
TW (1) TWI765582B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355200B2 (en) * 2020-08-18 2022-06-07 Micron Technology, Inc. Hybrid routine for a memory device
US11475954B2 (en) 2020-11-15 2022-10-18 Macronix International Co., Ltd. Fast interval read setup for 3D NAND flash
US11488657B1 (en) * 2021-04-19 2022-11-01 Macronix International Co., Ltd. Fast interval read setup for 3D memory
US11803326B2 (en) 2021-04-23 2023-10-31 Macronix International Co., Ltd. Implementing a read setup burst command in 3D NAND flash memory to reduce voltage threshold deviation over time
US11385839B1 (en) 2021-04-27 2022-07-12 Macronix International Co., Ltd. Implementing a read setup in 3D NAND flash memory to reduce voltage threshold deviation over time

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3063618D1 (en) 1979-09-28 1983-07-07 Rotork Controls Actuator with alternative motor or manual drive
JPH0320403Y2 (zh) 1985-09-18 1991-05-01
JP3161130B2 (ja) 1993-02-24 2001-04-25 株式会社ノーリツ 給湯装置
US5576992A (en) 1995-08-30 1996-11-19 Texas Instruments Incorporated Extended-life method for soft-programming floating-gate memory cells
US6282145B1 (en) 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
JP4406527B2 (ja) * 2002-09-03 2010-01-27 Ｏｋｉセミコンダクタ株式会社 半導体集積回路装置
US7696035B2 (en) * 2006-11-13 2010-04-13 Sandisk Corporation Method for fabricating non-volatile memory with boost structures
KR20080061937A (ko) * 2006-12-28 2008-07-03 주식회사 하이닉스반도체 모니터링 셀을 구비하는 플래시 메모리소자, 그 프로그램및 소거 방법
KR100891005B1 (ko) * 2007-06-28 2009-03-31 삼성전자주식회사 고온 스트레스로 인한 읽기 마진의 감소를 보상하기 위한플래시 메모리 장치 및 그것의 읽기 전압 조정 방법
US7508715B2 (en) * 2007-07-03 2009-03-24 Sandisk Corporation Coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
JP5057340B2 (ja) * 2008-03-31 2012-10-24 株式会社ジャパンディスプレイウェスト 光検出装置、電気光学装置及び電子機器
US7852683B2 (en) * 2008-07-02 2010-12-14 Sandisk Corporation Correcting for over programming non-volatile storage
US8238161B2 (en) * 2008-11-17 2012-08-07 Samsung Electronics Co., Ltd. Nonvolatile memory device
US8395936B2 (en) * 2011-05-09 2013-03-12 Sandisk Technologies Inc. Using channel-to-channel coupling to compensate floating gate-to-floating gate coupling in programming of non-volatile memory
KR20120128014A (ko) * 2011-05-16 2012-11-26 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법
KR20130034533A (ko) * 2011-09-28 2013-04-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9171627B2 (en) * 2012-04-11 2015-10-27 Aplus Flash Technology, Inc. Non-boosting program inhibit scheme in NAND design
US9645177B2 (en) * 2012-05-04 2017-05-09 Seagate Technology Llc Retention-drift-history-based non-volatile memory read threshold optimization
JP5631436B2 (ja) * 2013-04-09 2014-11-26 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
CN104347117B (zh) * 2013-08-06 2018-07-06 华邦电子股份有限公司 半导体存储装置及其擦除方法
JP2015176623A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置及びメモリコントローラ
TW201535385A (zh) * 2014-03-14 2015-09-16 Toshiba Kk 非揮發性半導體記憶裝置及記憶體系統
CN105895157B (zh) 2014-05-12 2019-08-20 旺宏电子股份有限公司 降低临界电压的方法、非挥发性记忆体及其擦除操作方法
KR102273185B1 (ko) * 2014-07-09 2021-07-06 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 구동 방법
US9613713B2 (en) * 2014-09-16 2017-04-04 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2016062623A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体記憶装置
JP6088602B2 (ja) * 2015-08-12 2017-03-01 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
JP6144741B2 (ja) * 2015-09-28 2017-06-07 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリ
US9721652B2 (en) * 2015-11-17 2017-08-01 Sandisk Technologies Llc State dependent sensing for wordline interference correction
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
KR102504294B1 (ko) * 2016-03-25 2023-02-28 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 이에 대한 독출/검증 동작 방법
JP6249504B1 (ja) 2016-08-24 2017-12-20 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR20180046067A (ko) * 2016-10-27 2018-05-08 에스케이하이닉스 주식회사 메모리 제어 장치 및 방법
US9761320B1 (en) * 2016-12-19 2017-09-12 Sandisk Technologies Llc Reducing hot electron injection type of read disturb during read recovery phase in 3D memory
KR102532998B1 (ko) * 2018-04-16 2023-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR102564566B1 (ko) * 2018-11-02 2023-08-11 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
KR20200130008A (ko) * 2019-05-10 2020-11-18 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
US10783941B1 (en) * 2019-05-28 2020-09-22 Intel Corporation Floating block select based programming time (tPROG)
KR20210010726A (ko) * 2019-07-18 2021-01-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US11250926B2 (en) * 2019-10-16 2022-02-15 Sandisk Technologies Llc Positive feedback and parallel searching enhanced optimal read method for non-volatile memory
US10902925B1 (en) * 2019-11-19 2021-01-26 SanDiskTechnologies LLC Peak and average current reduction for open block condition
US11551768B2 (en) * 2020-11-06 2023-01-10 Sandisk Technologies Llc Read and verify methodology and structure to counter gate SiO2 dependence of non-volatile memory cells

Also Published As

Publication number Publication date
KR20230121968A (ko) 2023-08-22
US11423998B2 (en) 2022-08-23
CN113724768A (zh) 2021-11-30
JP2021184324A (ja) 2021-12-02
CN113724768B (zh) 2023-10-13
TWI765582B (zh) 2022-05-21
US20210366561A1 (en) 2021-11-25
JP6887044B1 (ja) 2021-06-16
KR20210145073A (ko) 2021-12-01

Similar Documents

Publication Publication Date Title
TWI765582B (zh) 半導體記憶裝置及讀取方法
US7835190B2 (en) Methods of erase verification for a flash memory device
KR102069864B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
US8508996B2 (en) Method of programming non-volatile memory device and non-volatile memory device using the same
TWI391944B (zh) 非揮發性儲存裝置及用於程式化非揮發性儲存器之方法
JP5106817B2 (ja) 信頼性を向上させることができるフラッシュメモリ装置
KR101126006B1 (ko) 열화에 응답한 메모리 장치의 제어
US9030875B2 (en) Non-volatile memory device
KR101184814B1 (ko) 불휘발성 메모리 장치 및 이의 프로그램 방법
US10332603B2 (en) Access line management in a memory device
KR20110037986A (ko) 비휘발성 저장 소자를 위한 소거-검증 프로세스
TWI549134B (zh) Ｎａｎｄ型快閃記憶體及其程式化方法
KR20070057716A (ko) 멀티 레벨 셀을 갖는 플래시 메모리 장치의 프로그램 방법
TWI744212B (zh) 半導體記憶裝置及其讀取方法