TWI391944B - 非揮發性儲存裝置及用於程式化非揮發性儲存器之方法 - Google Patents

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Description

非揮發性儲存裝置及用於程式化非揮發性儲存器之方法
本發明係關於非揮發性儲存器的技術。
半導體記憶體已風行於各種電子器件中。舉例而言，非揮發性半導體記憶體用於蜂巢式電話、數位相機、個人數位助理、行動計算器件、非行動計算器件及其他器件中。電可擦可程式化唯讀記憶體(EEPROM)及快閃記憶體為最為風行之非揮發性半導體記憶體。
EEPROM及快閃記憶體均利用定位於半導體基板中之通道區域上方且與其絕緣的浮動閘極。將浮動閘極定位於源極區域與汲極區域之間。控制閘極經提供於浮動閘極上方且與浮動閘極絕緣。藉由保持於浮動閘極上的電荷之量來控制電晶體之臨限電壓。亦即，藉由浮動閘極上的電荷之位準來控制在接通電晶體以允許其源極與汲極之間的傳導之前必須施加至控制閘極的電壓之最小量。因此，記憶體單元(其可包括一或多個電晶體)可藉由改變浮動閘極上之電荷的位準以改變臨限電壓而被程式化及/或擦除。
每一記憶體單元可儲存資料(類比或數位)。當儲存一位元之數位資料時(稱為二進位記憶體單元)，記憶體單元之可能臨限電壓經劃分為被指派邏輯資料"1"及"0"之兩個範圍。在NAND型快閃記憶體之一實例中，臨限電壓在記憶體單元經擦除之後為負的，且經界定為邏輯"1"。在程式化之後，臨限電壓為正的，且經界定為邏輯"0"。當臨限 電壓為負且藉由向控制閘極施加0伏特而嘗試讀取時，記憶體單元將接通以指示正儲存邏輯1。當臨限電壓為正且藉由向控制閘極施加0伏特而嘗試讀取操作時，記憶體單元將不接通，其指示儲存邏輯零。
記憶體單元亦可儲存多個層級之資訊(稱為多狀態記憶體單元)。在儲存多層級資料之情況下，將可能臨限電壓之範圍劃分為資料層級的數目。舉例而言，若儲存四層級資訊，則將存在四個臨限電壓範圍，將其指派給資料值"11"、"10"、"01"及"00"。在NAND型記憶體之一實例中，在擦除操作之後的臨限電壓為負的，且經界定為"11"。正臨限電壓用於狀態"10"、"01"及"00"。若在每一記憶體單元中儲存八層級資訊(或狀態)(例如，關於三位元之資料)，則將存在八個臨限電壓範圍，將其指派給資料值"000"、"001"、"010"、"011"、"100"、"101"、"110"及"111"。經程式化至記憶體單元中之資料與記憶體單元之臨限電壓位準之間的特定關係取決於對於記憶體單元所採用的資料編碼機制。舉例而言，美國專利第6,222,762號及美國專利申請公開案第2004/0255090號(其兩者均以全文引用之方式併入本文中)描述用於多狀態快閃記憶體單元之各種資料編碼機制。在一實施例中，藉由使用格雷碼指派而將資料值指派給臨限電壓範圍以使得若浮動閘極之臨限電壓錯誤地偏移至其相鄰實體狀態，則將僅影響一個位元。在一些實施例中，可對於不同字線改變資料編碼機制，可隨時間而改變資料編碼機制，或可反轉隨機字線之 資料位元，以減小資料樣式敏感性及記憶體單元上之均勻損耗。可使用不同編碼機制。
在對EEPROM或快閃記憶體器件(諸如NAND快閃記憶體器件)進行程式化時，通常向控制閘極施加程式電壓且位元線接地。來自通道之電子注入浮動閘極中。當電子於浮動閘極中累積時，浮動閘極變得帶負電，且記憶體單元之臨限電壓升高以使得記憶體單元處於程式化狀態。可在題為"Source Side Self Boosting Technique For Non－Volatile Memory"之美國專利第6,859,397號中及題為"Detecting Over Programmed Memory"之美國專利申請公開案第2005/0024939號中找到關於程式化之較多資訊，兩案均以全文引用之方式而併入本文中。在許多器件中，將在程式化操作期間施加至控制閘極之程式電壓作為一系列脈衝而施加，其中脈衝之量值以預定步長而對於每一連續脈衝增大。
許多非揮發性儲存系統包括以行及列排列的記憶體單元之陣列。控制線(例如，字線、位元線或其他類型之控制線)連接至各種列及行。在一實例中，字線用以存取記憶體單元之列，而位元線用以存取記憶體單元的行。在此配置中，程式化電壓之脈衝系列施加至連接至所選擇記憶體單元之集合的所選擇字線。潛在地，接收脈衝之所選擇記憶體單元中的每一者使其臨限電壓回應於此而升高。在記憶體單元達到其目標臨限電壓時，將記憶體單元鎖定於進一步程式化之外。已觀察到，隨著記憶體單元變得被鎖 定，記憶體單元干擾其相鄰記憶體單元的預期程式化速率。此效應可使得相鄰記憶體單元超過其所要目標臨限電壓，且因此變得受到過度程式化。在一些狀況下，過度程式化之記憶體單元將導致在被讀取時之錯誤。
本文中描述降低程式化期間鄰近記憶體單元之間的干擾之影響的技術。
一實施例包括：在第一時間對非揮發性儲存元件之第一群執行程式化，在不同於第一時間之第二時間對非揮發性儲存元件的第二群執行程式化，及一起驗證非揮發性儲存元件之第一群及非揮發性儲存元件的第二群。
一實施例包括向非揮發性儲存元件之一集合施加多個程式化脈衝，該操作包括在不意欲程式化非揮發性儲存元件之第二子集的情況下以第一程式化脈衝程式化非揮發性儲存元件的第一子集，及在不意欲程式化非揮發性儲存元件之第一子集的情況下以第二程式化脈衝程式化非揮發性儲存元件的第二子集。過程進一步包含在施加第一程式化脈衝及第二程式化脈衝之後執行對非揮發性儲存元件之集合的驗證過程。驗證過程包括：驗證非揮發性儲存元件之第一子集是否已回應於第一程式化脈衝達到一或多個目標值，及驗證非揮發性儲存元件之第二子集是否已回應於第二程式化脈衝達到一或多個目標值。
一實施例包括，在第一觸發之前一起程式化且一起驗證非揮發性儲存元件之第一群及非揮發性儲存元件的第二 群。在第一觸發之後，非揮發性儲存元件之第一群獨立於非揮發性儲存元件之第二群經程式化，且非揮發性儲存元件的第一群與非揮發性儲存元件之第二群一起進行驗證。
一實施例包括在偵測到第一條件之前執行一或多個程式化循環之集合，該或該等程式化循環各自包括使用第一脈衝程式化非揮發性儲存元件的第一子集，及獨立地使用第二脈衝程式化非揮發性儲存元件的第二子集。該或該等程式化循環包括一起驗證非揮發性儲存元件之第一子集與非揮發性儲存元件的第二子集。在偵測到第一條件之後，執行一或多個程式化循環之群，該或該等程式化循環各自包括使用一脈衝一起程式化非揮發性儲存元件之第一子集及非揮發性儲存元件之群的第二子集。一或多個程式化循環之群包括一起驗證非揮發性儲存元件之第一子集與非揮發性儲存元件的第二子集。
一實施例包含(包括非揮發性儲存元件之第一群及非揮發性儲存元件的第二群之)複數個非揮發性儲存元件及與非揮發性儲存元件通信的一或多個管理電路。該或該等管理電路獨立於程式化非揮發性儲存元件之第二群而程式化非揮發性儲存元件的第一群。該或該等管理電路與驗證非揮發性儲存元件之第二群一起而驗證非揮發性儲存元件的第一群。
一實施例包含(包括非揮發性儲存元件之第一群及非揮發性儲存元件的第二群之)複數個非揮發性儲存元件及與非揮發性儲存元件通信的一或多個管理電路。在觸發之 前，該或該等管理電路執行一或多個程式化循環之第一集合；且在觸發之後，該或該等管理電路執行一或多個程式化循環的第二集合。一或多個程式化循環之第一集合各自使用一脈衝來一起程式化非揮發性儲存元件的群。一或多個程式化循環之第一集合各自一起驗證非揮發性儲存元件的群。一或多個程式化循環之第二集合各自使用第一脈衝來程式化非揮發性儲存元件之第一子集，且獨立地使用第二脈衝來程式化非揮發性儲存元件的第二子集。一或多個程式化循環之第二集合各自一起驗證非揮發性儲存元件的群。
一實施例包含非揮發性儲存元件之第一群、非揮發性儲存元件之第二群以及與非揮發性儲存元件之第一群及非揮發性儲存元件的第二群通信之一或多個管理電路。在一條件之前，該或該等管理電路獨立於非揮發性儲存元件之第二群而程式化非揮發性儲存元件之第一群，且一起驗證非揮發性儲存元件之第一群與非揮發性儲存元件的第二群。在條件之後，該或該等管理電路一起程式化並驗證非揮發性儲存元件之第一群與非揮發性儲存元件的第二群。
快閃記憶體系統之一實例使用NAND結構，其包括串聯配置夾於兩個選擇閘極之間的多個電晶體。將串聯之電晶體及選擇閘極稱為NAND串。圖1為展示一NAND串之俯視圖。圖2為其等效電路圖。圖1及圖2描繪之NAND串包括串聯且夾於第一(或汲極側)選擇閘極120與第二(或源極側)選 擇閘極122之間的四個電晶體100、102、104及106。選擇閘極120經由位元線接觸點126而使NAND串連接至位元線。選擇閘極122使NAND串連接至源極線128。藉由向選擇線SGD施加適當電壓而控制選擇閘極120。藉由向選擇線SGS施加適當電壓而控制選擇閘極122。電晶體100、102、104及106中之每一者具有控制閘極及浮動閘極。舉例而言，電晶體100具有控制閘極100CG及浮動閘極100FG。電晶體102包括控制閘極102CG及浮動閘極102FG。電晶體104包括控制閘極104CG及浮動閘極104FG。電晶體106包括控制閘極106CG及浮動閘極106FG。控制閘極100CG連接至字線WL3，控制閘極102CG連接至字線WL2，控制閘極104CG連接至字線WL1，且控制閘極106CG連接至字線WL0。
注意，雖然圖1及圖2展示NAND串中之四個記憶體單元，但四個記憶體單元之使用僅被提供作為實例。NAND串可具有四個以下記憶體單元或四個以上記憶體單元。舉例而言，一些NAND串將包括八個記憶體單元、16個記憶體單元、32個記憶體單元、64個記憶體單元、128個記憶體單元等等。本文中之論述不限於NAND串中之記憶體單元的任何特定數目。
使用NAND結構之快閃記憶體系統的典型架構將包括若干NAND串。每一NAND串藉由其受選擇線SGS控制的源極選擇閘極而連接至源極線，且藉由其受選擇線SGD控制的汲極選擇閘極而連接至其相關聯之位元線。每一位元線及 經由位元線接觸點連接至彼位元線的各別NAND串構成記憶體單元之陣列之行。多個NAND串共用位元線。通常，位元線在NAND串之頂部上在垂直於字線之方向上延伸且連接至一或多個感測放大器。
NAND型快閃記憶體之相關實例及其操作提供於以下美國專利/專利申請案中，其均以引用方式併入本文中：美國專利第5,570,315號；美國專利第5,774,397號；美國專利第6,046,935號；美國專利第6,456,528號；及美國專利公開案第US 2003/0002348號。本文中之論述亦可應用於除NAND之外的其他類型之快閃記憶體以及其他類型之非揮發性記憶體。
亦可使用除NAND快閃記憶體外之其他類型的非揮發性儲存器件。舉例而言，非揮發性記憶體器件亦由使用介電層用於儲存電荷之記憶體單元製造。替代較早描述之導電浮動閘極元件，使用介電層。利用介電儲存元件之此等記憶體器件已由Eitan等人在2000年11月之IEEE Electron Device Letters第11期第21卷第543至545頁"NROM：A Novel Localized Trapping,2－Bit Nonvolatile Memory Cell"中進行描述。ONO介電層延伸越過源極擴散與汲極擴散之間的通道。用於一資料位元之電荷定位於介電層中鄰近於汲極處，且用於另一資料位元之電荷定位於介電層中鄰近於源極處。舉例而言，美國專利第5,768,192號及第6,011,725號揭示一種具有夾於兩個二氧化矽層之間的捕集介電質之非揮發性記憶體單元。藉由獨立地讀取介電質內在空間上分 離之電荷儲存區域的二進位狀態而實施多狀態資料儲存。亦可使用其他類型之非揮發性儲存器。
圖3說明具有用於並行讀取並程式化記憶體單元(例如，NAND多狀態快閃記憶體)之頁面(或其他單位)的讀取/寫入電路之記憶體器件210。記憶體器件210可包括一或多個記憶體晶粒或晶片212。記憶體晶粒212包括記憶體單元之(二維或三維)陣列200、控制電路220及讀取/寫入電路230A及230B。在一實施例中，在陣列之相對兩側以對稱方式實施藉由各種周邊電路而進行的對記憶體陣列200之存取，從而使每一側上的存取線路及電路之密度減半。讀取/寫入電路230A及230B包括多個感測區塊300，其允許並行讀取或程式化記憶體單元之頁面。可藉由字線經由列解碼器240A及240B且藉由位元線經由行解碼器242A及242B對記憶體陣列200定址。字線及位元線為控制線之實例。在典型實施例中，控制器244與一或多個記憶體晶粒212包括於同一記憶體器件210(例如，抽取式儲存卡或封裝)中。經由線路232在主機與控制器244之間且經由線路234在控制器與一或多個記憶體晶粒212之間轉移命令及資料。
控制電路220與讀取/寫入電路230A及230B合作以對記憶體陣列200執行記憶體操作。控制電路220包括狀態機222、晶片上位址解碼器224及功率控制模組226。狀態機222提供對記憶體操作之晶片級控制。晶片上位址解碼器224提供主機或記憶體控制器所使用之位址與解碼器240A、240B、242A及242B使用之硬體位址之間的位址介 面。功率控制模組226控制在記憶體操作期間供應至字線及位元線的功率及電壓。在一實施例中，功率控制模組226包括可產生比電源電壓大之電壓的一或多個電荷泵。
在一實施例中，控制電路220、功率控制電路226、解碼器電路224、狀態機電路222、解碼器電路242A、解碼器電路242B、解碼器電路240A、解碼器電路240B、讀取/寫入電路230A、讀取/寫入電路230B及/或控制器244中之一者或任一組合可稱為一或多個管理電路。該或該等管理電路執行本文中描述之過程。
圖4描繪記憶體單元陣列200之例示性結構。在一實施例中，將記憶體單元之陣列劃分為大量記憶體單元區塊(例如，區塊0至1023，或另一數量之區塊)。如對於快閃EEPROM系統為常見的，區塊為擦除之單位。亦即，每一區塊含有一同經擦除的最小數目之記憶體單元。亦可使用其他擦除單位。
區塊含有經由位元線(例如，位元線BL0－BL69623)及字線(WL0、WL1、WL2、WL3)而存取之一組NAND串。圖4展示串聯連接以形成NAND串之四個記憶體單元。雖然展示每一NAND串中包括四個單元，但可使用四個以上或以下之單元(例如，16個、32個、64個、128個或另一數目之記憶體單元可處於一NAND串上)。NAND串之一端子經由汲極選擇閘極(連接至選擇閘極汲極線SGD)連接至相應位元線，且另一端子經由源極選擇閘極(連接至選擇閘極源極線SGS)連接至源極線。
通常將每一區塊劃分為許多個頁面。在一實施例中，頁面為程式化之單位。亦可使用其他程式化單位。通常將資料之一或多個頁面儲存於一列記憶體單元中。舉例而言，可將資料之一或多個頁面儲存於連接至共同字線之記憶體單元中。頁面可儲存一或多個區段。區段包括使用者資料及附加項資料(亦稱為系統資料)。附加項資料通常包括標頭資訊及已根據區段之使用者資料而計算出的錯誤校正碼(ECC)。控制器(或其他組件)在資料經程式化至陣列中時計算ECC，且亦在資料被自陣列讀取時檢查ECC。或者，將ECC及/或其他附加項資料儲存於與其所關於之使用者資料不同的頁面中或甚至不同的區塊中。使用者資料之區段通常為512位元組，其對應於磁碟機中區段之大小。大量頁面形成區塊，在(例如)8個頁面至高達32個、64個、128個或128個以上頁面之間。亦可使用不同大小之區塊、頁面及區段。
圖5為個別感測區塊300之方塊圖，將其分割為稱為感測模組480之核心部分及共同部分490。在一實施例中，將存在對於每一位元線的單獨的感測模組480及對於多個感測模組480之集合的一共同部分490。在一實例中，感測區塊將包括一個共同部分490及八個感測模組480。群中之感測模組中之每一者將與相關聯的共同部分經由資料匯流排472通信。可在以全文引用方式併入本文中之美國專利申請公開案第2006/0140007號中找到一實例。
感測模組480包含感測電路470，其判定所連接之位元線 中的傳導電流是否在預定位準以上或以下。在一些實施例中，感測模組480包括通常稱為感測放大器之電路。感測模組480亦包括用以設定所連接之位元線上的電壓狀況之位元線鎖存器482。舉例而言，鎖存於位元線鎖存器482中之預定狀態將導致所連接之位元線被拉至表示程式化抑制的狀態(例如，Vdd)。
共同部分490包含處理器492、資料鎖存器494之集合及耦合於資料鎖存器494之集合與資料匯流排420之間的I/O介面496。處理器492執行計算。舉例而言，其功能中之一者為判定儲存於所感測之記憶體單元中的資料及將所判定之資料儲存於資料鎖存器之集合中。資料鎖存器494之集合用以儲存在讀取操作期間由處理器492判定之資料位元。其亦用以儲存在程式化操作期間自資料匯流排420匯入之資料位元。所匯入之資料位元表示意欲經程式化至記憶體中的寫入資料。I/O介面496在資料鎖存器494與資料匯流排420之間提供介面。
在讀取或感測期間，系統之操作處於狀態機222之控制下，該狀態機222控制不同控制閘極電壓向經定址之記憶體單元的供應(藉由使用功率控制226)。隨著該電壓步進經過對應於記憶體所支援之各種記憶體狀態的各種預定義控制閘極電壓，感測模組480可在此等電壓中之一者處跳脫(trip)，且輸出將自感測模組480經由匯流排472而被提供至處理器492。在彼點處，處理器492藉由考慮感測模組之跳脫事件及關於自狀態機經由輸入線路493施加之控制閘極 電壓的資訊而判定所得記憶體狀態。其接著計算針對記憶體狀態之二進位編碼且將所得資料位元儲存至資料鎖存器494中。在核心部分之另一實施例中，位元線鎖存器482服務於雙重用途，作為用於鎖存感測模組480之輸出的鎖存器且亦作為如上文描述之位元線鎖存器。
預期一些實施將包括多個處理器492。在一實施例中，每一處理器492將包括一輸出線路(圖5中未描繪)以使得輸出線路中之每一者有線地邏輯或連接(wired－OR'd)至一起。在一些實施例中，輸出線路在連接至有線邏輯或線路之前經反轉。此組態致能在程式化驗證過程期間對程式化過程何時完成的快速判定，因為接收有線邏輯或線路之狀態機可判定所程式化之所有位元何時已達到所要位準。舉例而言，當每一位元已達到其所要位準時，彼位元之邏輯零將被發送至有線邏輯或線路(或者資料1經反轉)。當所有位元輸出資料0(或經反轉之資料1)時，狀態機就知曉需終止程式化過程。在每一處理器與八個感測模組通信之實施例中，狀態機可能(在一些實施例中)需要讀取有線邏輯或線路八次，或者邏輯經添加至處理器492以累計相關聯之位元線的結果以使得狀態機僅需讀取有線邏輯或線路一次。
資料鎖存器堆疊494含有對應於感測模組的資料鎖存器之堆疊。在一實施例中，對於每一感測模組480存在三個(或四個，或另一數目)資料鎖存器。在一實施例中，鎖存器各為一個位元。
在程式化或驗證期間，將待經程式化之資料自資料匯流排420儲存於資料鎖存器494之集合中。在驗證過程期間，處理器492相對於所要記憶體狀態而監視所驗證的記憶體狀態。當兩者一致時，處理器492設定位元線鎖存器482以使得將位元線拉至表示程式化抑制之狀態。此抑制耦合至位元線之記憶體單元使其免於進一步的程式化，即使其在其控制閘極上經受程式化脈衝。在其他實施例中，處理器最初載入位元線鎖存器482且感測電路在驗證過程期間將其設定為抑制值。
在一些實施中(但未作要求)，將資料鎖存器實施為移位暫存器以使得儲存於其中之並行資料經轉換為串行資料以用於資料匯流排420，且反之亦然。在一較佳實施例中，對應於m個記憶體單元之讀取/寫入區塊的所有資料鎖存器可被鏈接至一起以形成區塊移位暫存器以使得可藉由串行轉移而輸入或輸出資料之區塊。特定言之，讀取/寫入模組之組經調適以使得其資料鎖存器之集合中的每一者將順序地將資料移至資料匯流排中或移出資料匯流排，如同其為整個讀取/寫入區塊之移位暫存器的部分一般。
可在以下文獻中找到關於感測操作及感測放大器之額外資訊：(1)於2004年3月25日發表的美國專利申請公開案第2004/0057287號，"Non－Volatile Memory And Method With Reduced Source Line Bias Errors"；(2)於2004年6月10日發表的美國專利申請公開案第2004/0109357號，"Non－Volatile Memory And Method with Improved Sensing"；(3) 美國專利申請公開案第20050169082號；(4)於2005年4月5日申請，發明者為Jian Chen的題為"Compensating for Coupling During Read Operations of Non－Volatile Memory"之美國專利公開案第2006/0221692號；及(5)於2005年12月28日申請，發明者為Siu Lung Chan及Raul－Adrian Cernea的題為"Reference Sense Amplifier For Non－Volatile Memory"之美國專利申請案第11/321,953號。所有五個緊於以上列出之專利文獻均以全文引用之方式併入本文中。在成功程式化過程(連同驗證)之末尾，記憶體單元之臨限電壓應處於適當的用於經程式化之記憶體單元之臨限電壓的一或多個分布內或用於經擦除之記憶體單元之臨限電壓的分布內。圖6說明當每一記憶體單元儲存三位元資料時，記憶體單元陣列之實例臨限電壓分布(或資料狀態)。然而，其他實施例可對於每一記憶體單元使用三個以上或以下位元之資料(例如，對於每一記憶體單元四個或四個以上位元之資料)。
在圖6之實例中，每一記憶體單元儲存三位元資料；因此，存在八個有效資料狀態S0至S7。在一實施例中，資料狀態S0低於0伏特，且資料狀態S1至S7高於0伏特。在其他實施例中，所有八個資料狀態高於0伏特，或可實施其他配置。在一實施例中，臨限電壓分布S0寬於分布S1至S7。
每一資料狀態對應於儲存於記憶體單元中之三個位元的唯一值。在一實施例中，S0＝111，S1＝110，S2＝101，S3＝100，S4＝011，S5＝010，S6＝001且S7＝000。亦可使用 資料至狀態S0至S7的其他映射。在一實施例中，儲存於記憶體單元中之資料的所有位元係儲存於同一邏輯頁面中。在其他實施例中，儲存於記憶體單元中之資料的每一位元對應於不同頁面。因此，儲存三位元資料之記憶體單元將包括第一頁面、第二頁面及第三頁面中之資料。在一些實施例中，連接至同一字線之所有記憶體單元將使資料儲存於資料的相同三個頁面中。在一些實施例中，連接至一字線之記憶體單元可(例如，藉由奇數位元線及偶數位元線或藉由其他配置而)分組為不同頁面集合。
在一些先前技術器件中，記憶體單元將被擦除至狀態S0。自狀態S0，記憶體單元可被程式化為狀態S1至S7中的任一者。在一實施例中，對於通常所說之全序列程式化，記憶體單元可自擦除狀態S0直接程式化為經程式化狀態S1至S7中的任一者。舉例而言，可首先擦除待程式化之記憶體單元的群體，以使得該群體中之所有記憶體單元處於擦除狀態S0中。在將一些記憶體單元自狀態S0程式化至狀態S1的同時，將其他記憶體單元自狀態S0程式化至狀態S2，自狀態S0程式化至狀態S3，自狀態S0程式化至狀態S4，自狀態S0程式化至狀態S5，自狀態S0程式化至狀態S6及自狀態S0程式化至狀態S7。藉由圖6之七個彎箭頭圖形描繪全序列程式化。
圖7A至圖7I揭示用於程式化非揮發性記憶體之另一過程，其藉由對於任一特定記憶體單元，在寫入至先前頁面之鄰近記憶體單元之後寫入關於特定頁面之彼特定記憶體 單元而減小浮動閘極與浮動閘極之耦合效應。圖7A至圖7I之過程為三步驟程式化過程。在第一步驟之前，記憶體單元將被擦除，使得其處於狀態S0的擦除臨限分布中。
圖7A至圖7I之過程假設每一記憶體單元儲存三位元資料，其中每一位元處於一不同頁面中。資料之第一位元(最左側位元)與第一頁面相關聯。中間位元與第二頁面相關聯。最右側位元與第三頁面相關聯。資料狀態與資料之相關性如下：S0＝111，S1＝110，S2＝101，S3＝100，S4＝011，S5＝010，S6＝001且S7＝000。然而，其他實施例可使用其他資料編碼機制。
在程式化第一頁面時(如圖7A中所描述)，若位元將為資料"1"，則記憶體單元將保持於狀態S0(臨限電壓分布502)中。若位元將為資料"0"，則記憶體單元將被程式化為狀態S4(臨限電壓分布504)。在程式化相鄰記憶體單元之後，如圖7B中所描繪，相鄰浮動閘極之間的電容耦合可使得狀態S4變寬。狀態S0亦可能變寬，但在S0與S1之間存在足以忽略影響之餘量。關於相鄰浮動閘極之間的電容耦合之更多資訊可在美國專利第5,867,429號及美國專利第6,657,891號中找到，該兩個專利全文以引用方式併入本文中。
在程式化第二頁面時(參見圖7C)，若記憶體單元處於狀態S0且第二頁面位元為資料"1"，則記憶體單元保持於狀態S0中。在一些實施例中，第二頁面之程式化過程將使臨限電壓分布502變緊為新的S0。若記憶體單元處於狀態 S0，且待寫入至第二頁面之資料為"0"，則記憶體單元移動至狀態S2(臨限電壓分布506)。狀態S2具有驗證點(最低電壓)C＊ 。若記憶體單元處於狀態S4，且待寫入至記憶體單元之資料為"1"，則記憶體單元保持於S4中。然而，如圖7C中所描繪，狀態S4藉由使記憶體單元自臨限電壓分布504移動至狀態S4之臨限電壓分布508而變緊。臨限電壓分布508具有驗證點(與臨限電壓分布504的E＊＊ 相比較)E＊ 。若記憶體單元處於狀態S4，且待寫入至第二頁面之資料為"0"，則記憶體單元使其臨限電壓移動至狀態S6(臨限電壓分布510)，其中存在驗證點G＊ 。
在程式化相鄰記憶體單元之後，如藉由圖7D之臨限電壓分布506、508及510所描繪，狀態S2、S4及S6歸因於浮動閘極與浮動閘極之耦合而變寬。在一些狀況下，狀態S0亦可變寬。
圖7E、圖7F、圖7G及圖7H描繪第三頁面的程式化。雖然可使用一圖表來展示程式化，但出於清晰之原因而在四個圖表中描繪過程。在已程式化第二頁面之後，記憶體單元處於狀態S0、S2、S4或S6中。圖7E展示針對第三頁面進行程式化之處於狀態S0的記憶體單元。圖7F展示針對第三頁面進行程式化之處於狀態S2的記憶體單元。圖7G展示針對第三頁面進行程式化之處於狀態S4的記憶體單元。圖7H展示針對第三頁面進行程式化之處於狀態S6的記憶體單元。圖7I展示在已(並行或串行地)對記憶體單元之群體執行圖7E、圖7F、圖7G及圖7H之過程之後的臨限電壓分 布。
若記憶體單元處於狀態S0，且第三頁面資料為"1"，則記憶體單元保持於狀態S0。若第三頁面之資料為"0"，則記憶體單元之臨限電壓升高而處於狀態S1中，其中存在驗證點B(參見圖7E)。
若記憶體單元處於狀態S2，且待寫入於第三頁面中之資料為"1"，則記憶體單元將保持於狀態S2中(參見圖7F)。然而，將執行某程式化以使臨限分布506變緊為具有為C伏特之驗證點的新狀態S2。若待寫入至第三頁面之資料為"0"，則記憶體單元將被程式化至狀態S3，其中存在為D伏特之驗證點。
若記憶體單元處於狀態S4，且待寫入至第三頁面之資料為"1"，則記憶體單元將保持於狀態S4中(參見圖7G)。然而，將執行某程式化，使得臨限電壓分布508將變緊為具有驗證點E之新狀態S4。若記憶體單元處於狀態S4且待寫入至第三頁面之資料為"0"，則記憶體單元將使其臨限電壓升高而處於狀態S5中，其中存在驗證點F。
若記憶體單元處於狀態S6，且待寫入至第三頁面之資料為"1"，則記憶體單元將保持於狀態S6中(參見圖7H)。然而，將存在某程式化，使得臨限電壓分布510變緊而處於新狀態S6中，其中存在G處之驗證點。若第三頁面資料為"0"，則記憶體單元將使其臨限電壓程式化為狀態S7，其中存在H處之驗證點。當第三頁面之程式化完結時，記憶體單元將處於圖7I中描繪之八個狀態中的一者中。
圖8描繪用於程式化一組記憶體單元之頁面之次序的一實例。表提供用於關於圖4之四個字線(WL0、WL1、WL2及WL3)進行程式化的次序；然而，該表可經調適以容納多於或少於四個以上或以下的字線。記憶體單元之連接至WL0之第一頁面經程式化，繼之以記憶體單元之連接至WL1之第一頁面的程式化，繼之以記憶體單元之連接至WL0之第二頁面之程式化，繼之以記憶體單元之連接至WL2之第一頁面的程式化，繼之以記憶體單元之連接至WL1之第二頁面之程式化等。
圖9為描述用於程式化連接至所選擇字線之記憶體單元之程式化過程的流程圖。在一實施例中，圖9之過程用以程式化記憶體單元之區塊。在圖9之過程之一實施中，記憶體單元經預程式化以在記憶體單元上維持均勻損耗(步驟550)。在一實施例中，記憶體單元被預程式化為狀態7、隨機樣式或任何其他樣式。在一些實施中，不需要執行預程式化。
在步驟552中，在程式化之前(以區塊或其他單位為單位)擦除記憶體單元。在一實施例中，藉由將p型井提昇至擦除電壓(例如，20伏特)歷時充分時間週期且在源極及位元線浮動的同時使所選擇區塊的字線接地來擦除記憶體單元。歸因於電容耦合，未選擇之字線、位元線、選擇線及共同源極線亦被提昇至該擦除電壓的相當大部分。強電場因此施加至所選擇記憶體單元之隧道氧化層，且在通常藉由福勒－諾爾德哈姆(Fowler－Nordheim)穿隧機制而將浮動 閘極之電子發射至基板側時擦除所選擇記憶體單元。隨著電子自浮動閘極轉移至p型井區域，所選擇單元的臨限電壓降低。可對整個記憶體陣列、個別區塊或單元之另一單位執行擦除。在一實施例中，在擦除記憶體單元之後，經擦除之記憶體單元中之全部將處於狀態S0中(參見圖6)。
在步驟554，執行軟性程式化以使經擦除記憶體單元之擦除臨限電壓的分布變窄。一些記憶體單元可由於擦除過程而處於比必要深的擦除狀態中。軟性程式化可施加程式化脈衝，以使經較深擦除之記憶體單元的臨限電壓移動為較接近於擦除驗證位準。舉例而言，查看圖6，步驟554可包括使與狀態S0相關聯的臨限電壓分布變緊。在步驟556中，如本文中所描述程式化區塊之記憶體單元。可使用上述各種電路在狀態機指導下執行圖9的過程。在其他實施例中，可使用上述各種電路在控制器指導下執行圖9的過程。在執行圖9之過程之後，可讀取區塊的記憶體單元。
圖10為描述用於對連接至共同字線之記憶體單元執行程式化之過程的一實施例之流程圖。在圖9之步驟556過程期間可執行圖10之過程一或多次。舉例而言，圖10之過程可用以執行圖6的全序列程式化，在此狀況下圖10之過程針對每一字線將執行一次。在一實施例中，程式化過程以自最接近源極線之字線開始朝向位元線逐漸移動的次序來執行。關於圖7A至圖7I之程式化過程，圖10之過程亦可用以針對字線執行資料之頁面的程式化，在此狀況下圖10之過程對於每一字線將執行三次。亦可使用其他配置。在狀態 機222指導下執行圖10之過程。
通常，在程式化操作期間施加至控制閘極之程式化電壓係作為一系列程式化脈衝而施加。程式化脈衝之間為致能驗證的驗證脈衝之集合。在許多實施中，程式化脈衝之量值隨著每一連續脈衝以預定步長增加。在圖10之步驟608中，程式化電壓(Vpgm)被初始化為開始量值(例如，~12至16 V或另一合適位準)，且藉由狀態機222維持之程式化計數PC初始化為1。在步驟610中，程式化信號Vpgm之程式脈衝施加至所選擇字線(經選擇以用於程式化的字線)。未經選擇字線接收一或多個升壓電壓(例如，~9伏特)以執行在此項技術中已知的升壓機制。若記憶體單元應被程式化，則相應位元線接地。另一方面，若記憶體單元應保持於其當前臨限電壓，則相應位元線連接至VDD 以抑制程式化。關於升壓機制之更多資訊可在美國專利第6,859,397號及美國專利申請案第11/555,850號中找到，該兩者均以引用方式併入本文中。
在步驟610中，程式化脈衝同時施加至連接至所選擇字線的所有記憶體單元，使得連接至所選擇字線之記憶體單元中的全部一起被程式化。亦即，其同時(或在重疊之時間期間)被程式化。以此方式，連接至所選擇字線之記憶體單元中的全部將同時使其臨限電壓改變，除非其已被鎖定在程式化之外。
在步驟612中，使用目標位準之適當集合驗證所選擇記憶體單元的狀態。圖10之步驟612包括執行一或多個驗證 操作。一般而言，在驗證操作及讀取操作期間，所選擇字線連接至一電壓，該電壓之位準針對每一讀取及驗證操作而經規定(例如，參見圖7I之B、C、D、E、F、G及H)，以判定所關註記憶體單元之臨限電壓是否已達到此位準。在施加字線電壓後，量測記憶體單元之傳導電流，以判定記憶體單元是否回應於施加至字線的電壓而接通。若傳導電流經量測為大於某一值，則假設記憶體單元接通，且施加至字線之電壓大於記憶體單元的臨限電壓。若傳導電流未經量測為大於某一值，則假設記憶體單元未接通，且施加至字線之電壓不大於記憶體單元的臨限電壓。
存在於讀取或驗證操作過程中量測記憶體單元之傳導電流的許多方式。在一實例中，記憶體單元之傳導電流藉由其使感測放大器中之專用電容器放電或充電的速率而受到量測。在另一實例中，所選擇之記憶體單元的傳導電流允許(或未能允許)包括記憶體單元的NAND串使相應位元線放電。在一時間週期後量測位元線上的電壓，以瞭解其是否已放電。注意，本文中所描述之技術可與在此項技術中已知之用於驗證/讀取的不同方法一起使用。關於驗證/讀取之更多資訊可在全文以引用方式併入本文中之以下專利文獻中找到：(1)於2004年3月25日發表之美國專利申請公開案第2004/0057287號"Non－Volatile Memory And Method With Reduced Source Line Bias Errors"；(2)於2004年6月10日發表之美國專利申請公開案第2004/0109357號"Non－Volatile Memory And Method with Improved Sensing"；(3) 美國專利申請公開案第20050169082號；及(4)於2005年4月5日申請之發明人為Jian Chen的標題為"Compensating for Coupling During Read Operations of Non－Volatile Memory"之美國專利公開案第2006/0221692號。
若偵測到所選擇記憶體單元之臨限電壓已達到適當目標位準，則記憶體單元藉由(例如)在後續程式化脈衝期間中將其位元線電壓提昇至Vdd而鎖定於進一步程式化之外。另外，在程式化操作(例如，步驟610)期間將通過電壓(pass voltage)(例如，~10伏特)施加至未經選擇字線。未經選擇字線(處於通過電壓)耦接至未經選擇位元線(處於Vdd)，從而使得(例如，大約八伏特之)電壓存在於未經選擇位元線的通道中，其防止程式化。用於將記憶體單元鎖定於於程式化之外之其他機制亦可與本文中所描述的技術一起使用。
返回參看圖10，在步驟614中，檢查記憶體單元中之全部是否已達到其目標臨限電壓。若如此，則程式化過程完成且成功，因為所有所選擇記憶體單元均被程式化且經驗證至其目標狀態。在步驟616中報告"通過"狀態。注意在一些實施中，在步驟614中，檢查至少預定數目之記憶體單元是否已適當程式化。此預定數目可小於所有記憶體單元之數目，藉此允許程式化過程在所有記憶體單元已達到其適當驗證位準之前停止。在讀取過程期間可使用錯誤校正來校正未成功程式化的記憶體單元。
在步驟614中，若判定並非所有記憶體單元已達到其目 標臨限電壓，則程式化過程繼續。在步驟618中，相對於程式化極限值(PL)檢查程式化計數器PC。程式化極限值之一實例為20；然而，可使用其他值。若程式化計數器PC不小於程式化極限值，則在步驟630中判定尚未成功程式化之記憶體單元的數目是否等於或小於預定數目。若未成功程式化之記憶體單元的數目等於或小於預定數目，則程式化過程被標記為通過，且在步驟632中報告通過狀態。在許多狀況下，可在讀取過程期間使用錯誤校正來校正未成功程式化的記憶體單元。然而，若未成功程式化之記憶體單元之數目大於預定數目，則程式化過程被標記為失敗，且於步驟634中報告失敗狀態。
在步驟618中，若判定程式化計數器PC小於程式化極限值PL，則過程在步驟620處繼續，在此時間期間程式化計數器PC增加1，且程式化電壓Vpgm增加至下一量值。舉例而言，下一脈衝將具有大於先前脈衝一步長(例如，0.1至0.4伏特之步長)的量值。在步驟622中，判定觸發是否已發生。在一實施例中，在程式化電壓Vpgm(例如，程式化脈衝)之量值達到觸發電壓時，觸發已發生。其他實施例可使用其他觸發(例如，基於時間、程式化之位元的數目、脈衝數目、電流等)。若觸發尚未發生，則過程返回步驟610，且(處於在步驟620中設定之新量值的)下一程式脈衝施加至所選擇字線，使得對所有位元線(除了因為達到目標狀態而被鎖定的彼等記憶體單元外)之程式化發生。過程如上所述自步驟610繼續。
觸發經設定，使得其信號傳輸或以其他方式指示涉及電容耦合之鎖定條件。一般而言，在鄰近浮動閘極之間存在電容耦合。在兩個鄰近浮動閘極(第一浮動閘極及第二浮動閘極)正在程式化時，電容耦合保持恆定及/或可預測。在第一浮動閘極因為其達到其目標狀態而鎖定於程式化之外時，彼第一浮動閘極之電壓電位將因為升壓而增加。因為第一浮動閘極具有較高電壓電位，所以至第二浮動閘極之電容耦合增加。較高電容耦合將使第二浮動閘極上的電壓增加，其將使第二浮動閘極之程式化速度增加。此可引起過度程式化。過度程式化方面之風險在自較慢程式化(在兩個鄰近記憶體單元均仍正在程式化時)至較快程式化(在正程式化一記憶體單元且抑制其鄰近記憶體單元程式化時)的轉變處為較大的。
圖11A展示兩個鄰近浮動閘極806及810。每一浮動閘極806及810定位於各別活動區804及808上方。共同字線多晶矽層802充當兩個浮動閘極之控制閘極，且亦提供浮動閘極之間的屏蔽805。屏蔽805降低浮動閘極806與810之間的耦合。圖11A展示正在程式化之兩個浮動閘極；因此，其活動區被設定於零伏特。如上所述，若浮動閘極中之一者被鎖定於程式化之外，則使其活動區升壓至7伏特與10伏特之間，藉此使各別浮動閘極的電壓電位升壓且引起至其鄰近浮動閘極的增加之電容耦合。鄰近浮動閘極將接著較快地程式化。較快程式化可引起過度程式化。
雖然浮動閘極806與810之間的屏蔽805有助於降低電容 耦合，但在大電壓施加至字線時，多晶矽屏蔽805變為空乏的。舉例而言，圖11B展示相同之兩個浮動閘極806及810，在字線多晶矽層802中存在虛線812。虛線812之下的區為空乏的。因為虛線812之下的區為空乏的，所以其並不提供對上述電容耦合的完全屏蔽。
圖11C展示相同之兩個浮動閘極806及810，其具有虛線812之下的空乏區域。然而，圖11C展示被鎖定於程式化之外的浮動閘極806。因此，活動區804處於高電壓，此使得浮動閘極806處於高電壓。因為浮動閘極806處於較高電壓且屏蔽805為空乏的，所以浮動閘極806與810之間的電容耦合將使得浮動閘極810具有較高電位且因此較快地程式化。
在一實施例中，如關於圖11C所描述，器件特性(包括模擬)用以判定多晶矽字線層802在何字線電壓處變為空乏的從而使得耦合發生。在其他實施例中，此字線電壓可藉由測試實際矽而進行量測。在一些實施例中，可測試每一片矽。在其他實施例中，可測試零件之樣本，且可在零件之整個群上使用所量測電壓。用於判定開始空乏之電壓的其他手段亦可被使用。
空乏足夠嚴重以引起如上所述之程式化速度之增加的彼字線電壓為在圖10之步驟622中使用的觸發電壓。因此，若Vpgm程式化脈衝之量值已達到觸發電壓(對於該觸發電壓，在字線多晶矽層中存在足以允許耦合之空乏)，則滿足觸發，且過程進行至圖10之步驟624。字線多晶矽層為 空乏的且允許耦合(在一相鄰者被鎖定且另一相鄰者仍在程式化時)藉此潛在地使程式化加速之條件在本文中被稱為鎖定條件。
若在步驟622中已滿足觸發，則在步驟624中判定額外鎖定條件之機會是否為低的。如上所論述，在一記憶體單元正在程式化、鄰近記憶體單元被鎖定於程式化之外且字線電壓足夠高時，鎖定條件發生。鎖定條件引起較快程式化。在存在自較慢程式化至較快程式化之轉變時，過度程式化可發生。因此，在一實施例中，系統進行檢查以瞭解是否存在可歸因於鎖定條件之開始而發生的自緩慢程式化至快速程式化之潛在轉變。系統藉由檢查新/額外鎖定條件之潛在數目而檢查自緩慢程式化至快速程式化的潛在轉變。在一些實施例中，系統可容許小數目錯誤，因為此等錯誤可在讀取過程期間使用此項技術中已知之錯誤校正機制來校正。因此，若潛在鎖定條件之數目足夠小，則系統可容許錯誤可能，且無需在程式化期間對錯誤進行校正。在新鎖定條件之機會對於圖10中描繪之當前程式化過程為低之彼等狀況下，接著過程自步驟624繼續返回至步驟610，且施加下一程式化脈衝以程式化在尚未被鎖定於程式化之外之所有位元線上的記憶體單元。在步驟624中，若判定新/額外鎖定條件之潛在數目並非為低，則過程進行以執行步驟626及628，該等步驟包括獨立地且在不同於程式化奇數位元線上之記憶體單元的時間程式化偶數位元線上的記憶體單元。
返回參看圖4，描繪記憶體單元之區塊(區塊i)。在一實施例中，沿一字線之記憶體單元被分為兩個群。第一群為連接至奇數位元線(例如，BL1、BL3、BL5…)之所有彼等記憶體單元。第二群包括連接至偶數位元線(例如，BL0、BL2、BL4…)之所有記憶體單元。如自圖4可見，偶數位元線及奇數位元線為交錯的。因此，連接至偶數位元線之記憶體單元的群與連接至奇數位元線之記憶體單元交錯。若僅偶數位元線正在程式化，則連接至奇數位元線之記憶體單元中的全部將被鎖定。此將保證正在程式化之任何記憶體單元將使其兩個鄰近記憶體單元被鎖定的情形。雖然此可引起耦合，但由於保證兩個相鄰者被鎖定，所以耦合為可預測且恆定的。因此，過度程式化為不太可能的。連接至字線之記憶體單元可被劃分為兩個以上群，且可被劃分為不同於奇數及偶數群之類型的群。
在圖10之步驟626中，程式化脈衝施加至所選擇字線以僅程式化連接至偶數位元線的彼等記憶體單元。因此，偶數位元線將處於零伏特，而奇數位元線將被施加Vdd。在步驟626期間，將僅程式化偶數位元線。在執行步驟626之後，執行步驟628，該步驟628包括向同一所選擇字線施加程式化脈衝。在步驟628期間，將僅程式化連接至奇數位元線的記憶體單元。因此，步驟628將包括向奇數位元線施加零伏特及向偶數位元線施加Vdd。因此，步驟626及628包括向同一字線(且因此向連接至彼字線之記憶體單元的同一集合)施加兩個連續程式化脈衝；然而，在第一脈 衝期間僅程式化偶數記憶體單元(步驟626)，且在第二脈衝期間僅程式化奇數記憶體單元(步驟628)。因此，連接至偶數位元線之記憶體單元(偶數記憶體單元)獨立於連接至奇數位元線的記憶體單元(奇數記憶體單元)而程式化。舉例而言，若WL2_i為所選擇字線(參見圖4)，則在步驟626中將程式化連接至BL0、BL2、BL4及WL2_i的記憶體單元，且在步驟628中將程式化連接至BL1、BL3、BL5及WL2_i的記憶體單元。雖然奇數記憶體單元接收步驟626之程式化脈衝，但在步驟626期間抑制奇數記憶體單元程式化。雖然偶數記憶體單元在步驟628期間接收程式化脈衝，但在步驟628期間抑制偶數記憶體單元程式化。在步驟628之後，過程返回步驟612，且偶數位元線及奇數位元線上之記憶體單元均一起經驗證(除非在一些實施中記憶體單元因為其達到其目標而已於先前被鎖定)。如上所述，過程自步驟612繼續。在步驟626與628之間不執行驗證操作。
圖12為程式化電壓Vpgm的實例波形。圖12之信號包括脈衝702、704、706、708、710、712、714、716、718、720、722、724、726、728、730、732、734及736。程式化脈衝702至720均在觸發之前被施加。彼等脈衝之量值中的每一者小於觸發電壓。脈衝702至720作為圖10之步驟610之迭代的部分而施加。在施加脈衝720之後，已達到觸發電壓(例如，Vpgm之量值大於觸發電壓)，且過程獨立於奇數位元線而執行偶數位元線的程式化(步驟626及步驟628)。因此，圖12展示722及724處的兩個脈衝。程式化脈 衝722係用於程式化連接至偶數位元線之記憶體單元(步驟626)，且程式化脈衝724係用於程式化連接至奇數位元線的記憶體單元(步驟724)；然而，兩個脈衝722及724均施加至同一所選擇字線。在圖12之實例中，過程獨立地繼續程式化奇數位元線與偶數位元線(首先程式化偶數位元線且隨後程式化奇數位元線)。舉例而言，脈衝726及728為圖10之步驟626及628的下一迭代。脈衝730及732為步驟626及628的後續迭代。在圖12之實例中，脈衝734及736為步驟626及628的最後迭代。在施加脈衝734及736之後，所有記憶體單元受到適當驗證(或已驗證足夠記憶體單元)，使得過程成功完成。
圖13提供程式化脈衝Vpgm之另一實例波形。圖13之實例包括自所有位元線程式化(步驟610)轉變至偶數位元線與奇數位元線之獨立程式化(步驟626及628)且接著轉變回所有位元線程式化的程式化過程。在步驟610之迭代期間施加程式化脈衝750、752、754、756、758、760、762、764、766及768。在程式化脈衝768之後，已達到觸發電壓，且過程執行步驟626及628以藉由程式化脈衝770程式化連接至偶數位元線的記憶體單元且藉由程式化脈衝772程式化連接至奇數位元線的記憶體單元。圖13展示步驟626及628的三個迭代。在步驟626及628之第二迭代中，程式化脈衝774用以程式化連接至偶數位元線的記憶體單元，且程式化脈衝776用以程式化連接至奇數位元線的記憶體單元。在步驟626及628之第三迭代中，程式化脈衝 778用以程式化連接至偶數位元線的記憶體單元，且程式化脈衝780用以程式化連接至奇數位元線的記憶體單元。在於步驟628中施加程式化脈衝780之後，判定鎖定條件之發生率為低的。因此，在步驟624之後，過程在步驟610處繼續，且程式化脈衝782經施加以程式化連接至所有位元線的記憶體單元(除因為已達到目標狀態而已被鎖定的彼等記憶體單元外)。圖10之過程的下一迭代將包括在步驟610施加一程式化脈衝784。在施加程式化脈衝784之後，判定已驗證足夠記憶體單元，且程式化過程已成功完成。
如上所述，在程式化脈衝之間執行一組驗證操作。在一實施例中，驗證脈衝針對每一驗證操作而施加至所選擇字線。舉例而言，若存在記憶體單元可處於之八個潛在資料狀態，則將存在七個驗證操作且因此存在七個驗證脈衝。圖14展示程式化脈衝706、708及710(亦參見圖12)及施加於程式化脈衝706、708及710之間的驗證脈衝之一實例。如上所述，圖14之每一驗證脈衝與一驗證操作相關聯。
圖15亦展示程式化脈衝與其之間的驗證脈衝。圖15展示圖12之程式化脈衝722、724、726、728、730及732。此等六個程式化脈衝係與在已達到觸發電壓之後施加程式化脈衝相關聯。因此，獨立地程式化奇數及偶數記憶體單元。如上所論述，程式化脈衝722程式化連接至偶數位元線之記憶體單元，而程式化脈衝724程式化連接至奇數位元線的記憶體單元。在一實施例中，不存在程式化脈衝722與724之間的驗證操作。在程式化脈衝724之後且在下一對脈 衝726、728之前，施加一組驗證脈衝以執行驗證操作。在脈衝726與728之間，不執行驗證操作。在脈衝728之後且在下一對脈衝(730、732)之前，施加一組驗證脈衝以執行相應組之驗證操作。
圖16描繪各種信號在程式化期間的行為。更具體而言，圖式展示圖10之步驟610、626或628之一迭代期間的操作。所描繪之程式化操作可被分組為位元線預充電階段、程式化階段及放電階段。
在位元線預充電階段之週期(1)期間，源極選擇電晶體藉由使SGS維持於0 V而斷開，而汲極選擇電晶體藉由使SGD走高至VSG而接通，藉此允許位元線存取NAND串。在位元線預充電階段之週期(2)期間，允許被抑制程式化之NAND串之位元線電壓(BL抑制)上升至由VDD給定的預定電壓。當被抑制程式化之NAND串之位元線電壓上升至VDD時，被抑制程式化的NAND串將浮動(當在週期(3)中汲極選擇電晶體上之閘極電壓SGD降低至VDD時)。程式化NAND串之位元線電壓(BL pgm)被有效地拉低至0 V。在一些替代實施例中，程式化NAND串之位元線電壓基於其相鄰者中之一者或兩者是否處於程式化抑制模式中而經加偏壓。關於此偏壓之更多資訊可在美國專利7,187,585中找到，其全文以引用方式併入本文中。
在程式化階段之週期(4)期間，未經選擇字線(WL_unsel)被設定為VPASS以致能NAND串的升壓。由於被抑制程式化之NAND串正浮動，所以施加至未經定址之記憶體電晶 體之控制閘極的高VPASS升壓至其通道及電荷儲存元件之電壓，藉此抑制程式化。VPASS通常被設定為相對於Vpgm(例如，~12至24 V)的某中間電壓(例如，~10 V)。
在程式化階段之週期(5)期間，程式化電壓Vpgm作為程式化脈衝施加至所選擇字線(WL_sel)。週期(5)之程式化脈衝對應於圖12之脈衝702至736或圖13的脈衝750至784中之任一者。將不程式化被抑制之(亦即，具有經升壓之通道及電荷儲存單元的)記憶體單元。將程式化(連接至所選擇字線之)所選擇記憶體單元。在放電階段之週期(6)期間，允許各種控制線及位元線放電。
圖17為描述用於判定額外鎖定條件之機會是否為低之過程(參見圖10的步驟624)的一實施例之流程圖。在步驟850中，比較每一記憶體單元與其沿同一字線的鄰近記憶體單元。在步驟852中，系統對至鎖定條件中之潛在轉變的數目X計數。若兩個鄰近記憶體單元兩者仍正在程式化，則潛在鎖定條件存在，此係因為相鄰記憶體單元中之一者可在另一者達到該另一者之目標且鎖定之前潛在地達到其目標。因此，在一實施例中，步驟852包括對仍正在程式化之鄰近記憶體單元對的數目計數。若潛在鎖定條件之數目大於臨限值(步驟854)，則額外鎖定條件之機會並非為低(步驟858)。若潛在鎖定條件之數目不大於臨限值，則額外鎖定條件之機會為低(步驟856)。步驟854之臨限值基於可藉由錯誤校正碼校正的位元數目來設定。舉例而言，一實施例包括可改正高達七位元之不正確資料(總計達資料之 大約0.01%)的錯誤校正碼。因此，若潛在鎖定條件之數目小於七，則額外鎖定條件之機會為低(步驟856)。亦可使用其他臨限值。在另一實施例中，步驟850將包括僅比較記憶體單元之子集與其相鄰者，且結果將對於整個群體進行外插並與臨限值進行比較。
圖18為可實施圖17之過程的硬體之一實例的方塊圖。所有記憶體單元之資料鎖存器494(參見圖5)向移位暫存器880提供資料。在一實施例中，移位暫存器880可包括實際資料鎖存器494。移位暫存器880包括位元線中之全部的所有資料。資料一次被移出一位元，首先移位至一位元暫存器882中且接著移位至一位元暫存器884中。暫存器882中之資料及來自暫存器884的資料被發送至NOR閘886。NOR閘886之輸出被發送至累加器888。累加器888之輸出被提供至狀態機222，該狀態機222判定潛在鎖定條件之數目是否不大於臨限值。圖18之電路對鄰近位元線儲存0－0之發生率計數。在一實例中，為了組態感測電路以在位元線上施加適當電壓，資料鎖存器用以儲存特定記憶體單元是應被程式化還是被抑制程式化的指示。在一實施例中，各別資料鎖存器將在位元線將被抑制之情況下儲存一(1)，且將在位元線將經設立以用於程式化之情況下儲存零(0)。亦可使用相反極性。因此，圖18之電路將找尋資料為0－0之鄰近位元線，且使用累加器888對彼情形發生的次數計數。若累加器888計數0－0之次數大於臨限值，則狀態機推斷額外鎖定條件之機會並非為低(且在圖10中，過程將在步驟626 處繼續)。
圖19係描述判定額外鎖定條件之機會是否為低的另一實施例。在步驟902中，對仍正在程式化之記憶體單元之數目計數。在替代實施例中，對被鎖定之記憶體單元之數目計數。在步驟904中，判定仍正在程式化之記憶體單元之數目是否小於臨限值。若仍正在程式化之記憶體單元之數目小於臨限值(步驟904)，則額外鎖定條件之機會為低(步驟906)。若被鎖定之記憶體單元之數目不小於臨限值，則額外鎖定條件之機會並非為低(步驟908)。在一實施例中，臨限值可經設定，使得若記憶體單元之僅0.4%仍正在程式化(或99.6%被鎖定)，則額外鎖定條件之機會為低。亦可使用其他臨限值。
圖20為描繪可用以實施圖19之過程之硬體的一實例之方塊圖。圖20展示與比較器電路920通信之用於位元線之群的每一者之處理器492(例如，一處理器492用於8個位元線)中的每一者。處理器中之每一者將指示其各別位元線正在程式化還是被鎖定。比較器920包括一用於對被鎖定之位元線之數目計數的電路。在一實施例中，此可藉由提供來自以上所論述之鎖存器的資料而實現。比較器920可存取一指示臨限值的參數922(參見步驟904)，並比較彼臨限值與鎖定之位元線的和。比較器920之輸出被發送至狀態機222。
返回參看圖10，觸發經使用(步驟622)以將程式化過程自一起程式化奇數記憶體單元與偶數記憶體單元改變為獨 立地程式化奇數記憶體單元與偶數記憶體單元。一實施例包括使用器件特性(包括模擬)來判定適當觸發電壓。在一些實施例中，觸發電壓可針對每一積體電路而被獨立地修整。亦即，在製造積體電路之後，可測試每一積體電路。基於彼測試，可設定或調整觸發電壓。
圖21、圖22及圖23為描述用於修整或設定觸發值之三個實施例的流程圖。可對一區塊執行圖21至圖23之過程。來自彼一區塊之資料可接著用於彼記憶體器件上的所有區塊。在一替代實施例中，可測試多個區塊，且將結果應用至所有區塊。在另一替代實施例中，可對每一區塊執行圖21至圖23之過程，且每一區塊將接著具有其自己的觸發值。在一實施例中，在一區塊中僅測試一字線。在其他實施例中，可測試一個以上字線，且結果可經平均或以其他方式組合。在其他實施中，其他單位(例如，字線、字線群、頁面、區段等)可經選擇以用於測試。
在圖21之步驟1002中，擦除測試中的特定區塊。過程將接著程式化一所選擇字線上的偶數單元。在一實施例中，僅一字線將接受程式化。基於彼一字線，將針對整個區塊、整個晶片、或整個記憶體系統判定新觸發值。在其他實施例中，可程式化多個字線，且可平均資料，或每一字線可具有其自己的觸發值。在步驟1004中，程式化連接至所選擇字線的記憶體單元。步驟1004之程式化過程包括：致能連接至奇數位元線及偶數位元線之記憶體單元中的全部以供程式化且施加具有增加之量值的程式化脈衝，直至 程式化脈衝達到Vpgm_test之量值為止。在一實施例中，Vpgm_test最初設定於自器件特性判定之觸發電壓之下兩伏特。除在步驟620之後過程總是返回步驟610(不存在步驟622至628)外，步驟1004之程式化過程類似於圖10的過程。在步驟1004之程式化過程完成之後，接著在步驟1006中量測連接至偶數位元線之記憶體單元的臨限電壓分布之頂部及底部。在步驟1008中，擦除區塊。
在步驟1010中，再次程式化連接至偶數位元線之記憶體單元；然而，對於步驟1010之程式化脈衝中的全部而言，抑制連接至奇數位元線之記憶體單元程式化。步驟1010包括，施加具有增加之量值的一系列程式化脈衝，直至程式化脈衝之量值等於與步驟1004之Vpgm_test相同的Vpgm_test。在步驟1012中，量測連接至偶數位元線之記憶體單元的臨限電壓分布。在步驟1014中，比較在步驟1012及1006中量測之臨限電壓分布的頂部與底部。在一實施例中，比較兩個臨限電壓分布的下界。在另一實施例中，比較每一臨限電壓分布的上界。若臨限電壓分布之下界(或上界)之間的差異不大於臨限值，則使Vpgm_test增加預定量(例如，0.5伏特或其他值)，且過程藉由返回步驟1002而重複。若兩個臨限電壓分布之最低點之間的差異大於臨限值，則(得自由器件特性判定之值的)觸發電壓在步驟1020中經修改以變為Vpgm_test之當前值。在一些實施例中，可藉由添加某限界(margining)偏移而進一步修改Vpgm_test，從而考慮樣本大小可能不能找準實際最差狀 況的考慮。在一實施例中，步驟1016之臨限值等於0.5伏特，且用於步驟1004及1010中之程式化的程式化脈衝步長為0.4伏特。
圖22提供用於判定或修整觸發電壓之過程的另一實施例。在步驟1050中，擦除考慮中之區塊。在步驟1052中，在連接至奇數位元線的記憶體單元經選擇用於在程式化過程之每一迭代中進行程式化之情況下，程式化連接至偶數位元線之記憶體單元直至其臨限電壓達到Vx伏特的目標位準為止。可藉由實驗設定Vx。Vx之一實例值為3.5伏特。在步驟1054中，記錄在步驟2052期間適當程式化連接至偶數位元線之記憶體單元需要的程式化脈衝之數目。在步驟1056中，擦除考慮中之區塊。在步驟1058中，再次程式化連接至偶數位元線之記憶體單元，直至其臨限電壓已達到Vx伏特為止。在步驟1058中，對於每一循環而言，總是抑制連接至奇數位元線之記憶體單元。在步驟1060中，記錄在步驟1058中程式化記憶體單元需要的程式化脈衝之數目。在步驟1062中，比較測試中之每一者的脈衝之數目(步驟1054與1060)。預測到，在步驟1060中量測之脈衝之數目將小於在步驟1054中量測的脈衝之數目。脈衝之數目的此差異指示與上述鎖定條件相關聯之干擾效應的量值。若差異大於臨限值，則觸發電壓被設定為來自步驟1058之程式化過程之最後脈衝的量值。若差異不大於臨限值，則使電壓VX增加(例如，增加0.5伏特)，且過程返回步驟1050以重複測試。在一實例中，步驟1064之臨限值等於一 脈衝。亦可使用其他臨限值。
圖23為用於判定或修整觸發電壓的另一實施例。在步驟1102中，擦除所選擇區塊。在步驟1104中，程式化連接至偶數位元線之記憶體單元，直至其臨限電壓等於電壓Vy為止。在步驟1104之程式化過程期間，連接至奇數位元線之記憶體單元總是經選擇以供程式化。在步驟1106中，量測連接至偶數位元線之被過度程式化之記憶體單元的數目。舉例而言，可基於模擬而估計理想臨限電壓分布，且可判定彼理想臨限電壓分布的上部位準。若記憶體單元之臨限電壓超出彼理想分布的上部極限，則彼記憶體單元過度程式化。舉例而言，查看圖7I，狀態S6具有下界G及上界OP。若記憶體單元具有大於OP之臨限電壓，則彼記憶體單元被過度程式化。在其他實施例中，過度程式化之比較位準可為不同的。
返回參看圖23，在步驟1108中，又一程式化脈衝施加至所選擇字線。雖然在步驟1108處施加彼程式化脈衝，但抑制連接至奇數位元線之所有記憶體單元程式化。在步驟1104中達到為Vy之臨限電壓的彼等記憶體單元在步驟1108期間將保持鎖定。因此，步驟1108之程式化脈衝將僅程式化尚未達到為Vy之臨限電壓的彼等記憶體單元。在步驟1110中，再次量測過度程式化之記憶體單元的數目。在步驟1112中，比較在步驟1110中量測之過度程式化之單元的數目與在步驟1106中量測之過度程式化之記憶體單元的數目。若過度程式化之記憶體單元之數目上的差異大於臨限 值，則觸發電壓被設定為在步驟1108中施加之脈衝的量值。來自步驟1114之臨限值的一實例為五個記憶體單元。若差異不大於臨限值(步驟1114)，則在步驟1116處使Vy之電壓位準增加(例如，增加0.5伏特)，且過程返回步驟1102並重複。
在一些實施例中，非揮發性儲存系統可進行對觸發電壓之動態調整以考慮歸因於環境或使用條件(諸如，循環歷史、溫度等)的改變。圖24為描述用於基於程式化/擦除循環之數目而動態改變觸發電壓的一實施例之流程圖。程式化/擦除循環包括執行一擦除過程及一程式化過程。隨著非揮發性儲存系統執行許多程式化/擦除循環，電荷可在浮動閘極與通道之間的介電區域中被捕集。此狀況可減小以上關於圖11A至圖11C所論述的空乏區域。因此，隨著器件變得循環許多次，增加觸發電壓使得奇數及偶數記憶體單元之獨立程式化在程式化過程中稍後發生可為可能的。在圖24之步驟1240中，記憶體器件執行X個程式化/擦除循環。在一實例中，X個程式化循環可為10,000個程式化/擦除循環。亦可使用X的其他值。在執行X個程式化/擦除循環之後，在步驟1242中使觸發電壓升高(例如，升高0.5伏特)。在於步驟1242中使觸發電壓升高之後，記憶體系統將在步驟1244中執行Y個程式化/擦除循環。在一實例中，Y個程式化/擦除循環可為5,000個程式化/擦除循環。在步驟1246中，將再次使觸發電壓升高(例如，升高0.2伏特)。在於步驟1246中使觸發電壓升高之後，記憶體系統 將繼續執行程式化/擦除循環(步驟1248)。圖24展示記憶體器件使觸發電壓升高兩次。然而，在其他實施例中，可使觸發電壓升高僅一次或兩次以上。可基於器件特性或實驗手段而判定X及Y的不同值。
圖25為用以執行圖24之過程之組件的一實例之方塊圖。圖25展示與儲存觸發參數之暫存器1282及儲存循環參數之暫存器1284通信的狀態機222。補償電路1286亦與暫存器1282及暫存器1284通信。觸發參數為觸發電壓(或其他觸發)的指示。觸發參數可為對電壓量值、脈衝數目或其他事項的識別。循環參數可指示已執行之程式化/擦除循環的數目。基於循環參數之值，補償電路將更新觸發參數(在適當時)。舉例而言，補償電路1286可更新觸發參數作為圖24之步驟1242及1246的部分。狀態機222在圖10之步驟622期間將使用觸發參數。
圖26為描述用於基於溫度動態調整觸發電壓之實施例的流程圖。在步驟1302中，記憶體系統將量測溫度。在一實施例中，記憶體系統可包括一溫度感測器。基於所量測之溫度，在步驟1304中可調整觸發電壓。預期到，空乏區域在低溫應為狀況較差的，因此觸發在程式化過程中應較早發生。當存在低溫時，此可藉由使觸發電壓降低而完成。若在步驟1302中量測之溫度低於預設數字，則可降低觸發電壓。若在步驟1302中量測之溫度高於預設數字，則可升高觸發電壓。在另一實施例中，狀態機222可儲存一使溫度範圍與觸發電壓相關聯的表。在步驟1302中，狀態機 222將讀取溫度，且在步驟1304中，狀態機222將使用溫度作為對表之關鍵字而在表中查找觸發值。在表中找到之觸發電壓將儲存於一參數中用於在程式化過程期間使用。在另一實施例中，補償電路在步驟1304中將讀取所量測之溫度且調整觸發電壓。在步驟1306中，系統將使用在步驟1304中設定之觸發電壓來執行程式化。在某量之執行程式化之後，過程將返回步驟1302，將再次量測溫度，且在步驟1304中可視需要調整觸發值。在一實施例中，對於每一程式化過程，可執行步驟1302至1306的迴路。在替代實施例中，可對於每N個循環或每N個時間週期等執行過程。
圖27為描繪可實施圖26之過程之組件的一實例之方塊圖。圖27展示與儲存觸發參數之暫存器1350通信的狀態機222。觸發參數為觸發電壓(或其他觸發)的指示。觸發參數可為對電壓量值、脈衝數目或其他事項的識別。補償電路1352與暫存器1350及溫度感測器1354通信。溫度感測器1354輸出指示溫度的信號(電壓或電流)。基於溫度感測器1354之輸出，補償電路1352將更新觸發參數。舉例而言，補償電路1352可更新觸發參數作為圖26之步驟1304的部分。觸發參數之更新可連續地、週期性或按需進行。
已出於說明及描述之目的而提出對本發明之前述詳細描述。其不欲為詳盡的或將本發明限制為所揭示之精確形式。根據以上教示，許多修改及變化為可能的。選擇所描述之實施例以最佳地闡述本發明之原理及其實踐應用來藉此使得熟習此項技術者能夠在各種實施例中且以適於所預 期之特別用途的各種修改而最佳地利用本發明。意欲以所附之申請專利範圍來界定本發明之範疇。
100‧‧‧電晶體
100‧‧‧CG控制閘極
100‧‧‧FG浮動閘極
102‧‧‧電晶體
102‧‧‧CG控制閘極
102‧‧‧FG浮動閘極
104‧‧‧電晶體
104‧‧‧CG控制閘極
104‧‧‧FG浮動閘極
106‧‧‧電晶體
106‧‧‧CG控制閘極
106‧‧‧FG浮動閘極
120‧‧‧第一(或汲極側)選擇閘極
122‧‧‧第二(或源極側)選擇閘極
126‧‧‧位元線接觸點
128‧‧‧源極線
200‧‧‧記憶體單元之(二維或三維)陣列/記憶體陣列
210‧‧‧記憶體器件
212‧‧‧記憶體晶粒或晶片
220‧‧‧控制電路
222‧‧‧狀態機
224‧‧‧晶片上位址解碼器
226‧‧‧功率控制模組
230A‧‧‧讀取/寫入電路
230B‧‧‧讀取/寫入電路
232‧‧‧線路
234‧‧‧線路
240A‧‧‧列解碼器
240B‧‧‧列解碼器
242A‧‧‧行解碼器
242B‧‧‧行解碼器
244‧‧‧控制器
300‧‧‧感測區塊
420‧‧‧資料匯流排
470‧‧‧感測電路
472‧‧‧資料匯流排
480‧‧‧感測模組
482‧‧‧位元線鎖存器
490‧‧‧共同部分
492‧‧‧處理器
493‧‧‧輸入線路
494‧‧‧資料鎖存器/資料鎖存器堆疊
496‧‧‧I/O介面
502‧‧‧臨限電壓分布
504‧‧‧臨限電壓分布
506‧‧‧臨限電壓分布
508‧‧‧臨限電壓分布
510‧‧‧臨限電壓分布
702‧‧‧脈衝
704‧‧‧脈衝
706‧‧‧脈衝
708‧‧‧脈衝
710‧‧‧脈衝
712‧‧‧脈衝
714‧‧‧脈衝
716‧‧‧脈衝
718‧‧‧脈衝
720‧‧‧脈衝
722‧‧‧脈衝
724‧‧‧脈衝
726‧‧‧脈衝
728‧‧‧脈衝
730‧‧‧脈衝
732‧‧‧脈衝
734‧‧‧脈衝
736‧‧‧脈衝
750‧‧‧程式化脈衝
752‧‧‧程式化脈衝
754‧‧‧程式化脈衝
756‧‧‧程式化脈衝
758‧‧‧程式化脈衝
760‧‧‧程式化脈衝
762‧‧‧程式化脈衝
764‧‧‧程式化脈衝
766‧‧‧程式化脈衝
768‧‧‧程式化脈衝
770‧‧‧程式化脈衝
772‧‧‧程式化脈衝
774‧‧‧程式化脈衝
776‧‧‧程式化脈衝
778‧‧‧程式化脈衝
780‧‧‧程式化脈衝
782‧‧‧程式化脈衝
784‧‧‧程式化脈衝
802‧‧‧共同字線多晶矽層
804‧‧‧活動區
805‧‧‧屏蔽
806‧‧‧浮動閘極
808‧‧‧活動區
810‧‧‧浮動閘極
812‧‧‧虛線
880‧‧‧移位暫存器
882‧‧‧一位元暫存器
884‧‧‧一位元暫存器
886‧‧‧NOR閘
888‧‧‧累加器
920‧‧‧比較器
922‧‧‧參數
1282‧‧‧暫存器
1284‧‧‧暫存器
1286‧‧‧補償電路
1350‧‧‧暫存器
1352‧‧‧補償電路
1354‧‧‧溫度感測器
B‧‧‧驗證點
BL0~BL69623‧‧‧位元線
BL‧‧‧pgm程式化NAND串之位元線電壓
C＊ ‧‧‧驗證點(最低電壓)
E‧‧‧驗證點
E＊ ‧‧‧驗證點
F‧‧‧驗證點
G‧‧‧驗證點/下界
G＊ ‧‧‧驗證點
H‧‧‧驗證點
OP‧‧‧上界
S0‧‧‧資料狀態
S1‧‧‧資料狀態
S2‧‧‧資料狀態
S3‧‧‧資料狀態
S4‧‧‧資料狀態
S5‧‧‧資料狀態
S6‧‧‧資料狀態
S7‧‧‧資料狀態
SGD‧‧‧選擇線
SGS‧‧‧選擇線
Vpgm‧‧‧程式化電壓
WL‧‧‧字線
WL0‧‧‧字線
WL1‧‧‧字線
WL2‧‧‧字線
WL2_I‧‧‧所選擇字線
WL3‧‧‧字線
WL_sel‧‧‧所選擇字線
WL_unsel‧‧‧未經選擇字線
圖1為NAND串之俯視圖。
圖2為NAND串之等效電路圖。
圖3為非揮發性記憶體系統之方塊圖。
圖4為描繪記憶體陣列之一實施例的方塊圖。
圖5為描繪感測區塊之一實施例的方塊圖。
圖6描繪臨限電壓分布之實例集合且描述用於程式化非揮發性記憶體的過程。
圖7A至圖7I展示各種臨限電壓分布且描述用於程式化非揮發性記憶體的過程。
圖8為描繪程式化非揮發性記憶體之次序之一實例的表。
圖9描繪一流程圖，該流程圖描述用於程式化非揮發性記憶體之過程的一實施例。
圖10描繪一流程圖，該流程圖描述用於程式化非揮發性記憶體元件之過程的一實施例。
圖11A至圖11C描繪兩個實例鄰近記憶體單元之部分。
圖12描繪程式化脈衝之集合。
圖13描繪程式化脈衝之集合。
圖14描繪程式化脈衝及驗證脈衝之集合。
圖15描繪程式化脈衝及驗證脈衝之集合。
圖16描繪實例波形。
圖17為描述用於判定條件是否存在之過程之一實施例的流程圖。
圖18為判定條件是否存在之電路之一實施例的方塊圖。
圖19為描述用於判定條件是否存在之過程之一實施例的流程圖。
圖20為判定條件是否存在之電路之一實施例的方塊圖。
圖21為描述用於判定改變程式化過程之觸發點之過程的一實施例之流程圖。
圖22為描述用於判定改變程式化過程之觸發點之過程的一實施例之流程圖。
圖23為描述用於判定改變程式化過程之觸發點之過程的一實施例之流程圖。
圖24為描述用於動態調整觸發電壓之過程之一實施例的流程圖。
圖25為說明實施圖24之過程之組件中的一些之方塊圖。
圖26為描述用於動態調整觸發電壓之過程之一實施例的流程圖。
圖27為說明實施圖26之過程之組件中的一些之方塊圖。
(無元件符號說明)

Claims (39)

  1. 一種用於程式化非揮發性儲存器之方法，其包含：決定一第一觸發電壓；在一第一時間程式化非揮發性儲存元件的一第一群；在不同於該第一時間之一第二時間程式化非揮發性儲存元件的一第二群；調整該第一觸發電壓；在調整該第一觸發電壓後偵測該第一觸發電壓，在該第一時間程式化非揮發性儲存元件之該第一群及在該第二時間程式化非揮發性儲存元件之該第二群係在偵測該第一觸發電壓之後執行以回應於偵測該第一觸發電壓；且該方法進一步包含在偵測該第一觸發電壓之前執行一或多個程式化循環，該或該等程式化循環中之每一者包括一起程式化非揮發性儲存元件之該第一群及非揮發性儲存元件的該第二群，執行一或多個程式化循環包含施加一程式化脈衝至非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群，該第一觸發電壓係與該程式化脈衝之一振幅相關聯。。
  2. 如請求項1之方法，其中：非揮發性儲存元件之該第一群連接至一第一控制線；且非揮發性儲存元件之該第二群連接至該第一控制線。
  3. 如請求項1之方法，其中：非揮發性儲存元件之該第一群連接至一字線； 非揮發性儲存元件之該第二群連接至該字線；且非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群中的每一非揮發性儲存元件以一交錯方式連接至不同位元線。
  4. 如請求項1之方法，其中：該對非揮發性儲存元件之該第一群執行程式化包括：向非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群施加一第一程式化脈衝，回應於該第一程式化脈衝抑制非揮發性儲存元件之該第二群程式化，及回應於該第一程式化脈衝允許非揮發性儲存元件之該第一群程式化；且該對非揮發性儲存元件之該第二群執行程式化包括：向非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群施加一第二程式化脈衝，回應於該第二程式化脈衝而抑制非揮發性儲存元件之該第一群程式化，及回應於該第二程式化脈衝而允許非揮發性儲存元件的該第二群程式化。
  5. 如請求項4之方法，其中：非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群中的每一非揮發性儲存元件連接至不同控制線；該等控制線包括偶數控制線及奇數控制線；且非揮發性儲存元件之該第一群連接至該等偶數控制線；且 非揮發性儲存元件之該第二群連接至該等奇數控制線。
  6. 如請求項5之方法，其中：非揮發性儲存元件之該第一群與非揮發性儲存元件之該第二群以一交錯方式排列。
  7. 如請求項1之方法，其中該一起驗證非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群包括：向連接至非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群的一字線施加一或多個驗證信號，且同時感測非揮發性儲存元件之該第一群及非揮發性儲存元件的該第二群。
  8. 如請求項1之方法，其中：非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群並不共同地具有任何非揮發性儲存元件。
  9. 如請求項1之方法，其中：該驗證係在該第二時間之後的一第三時間執行；該第二時間在該第一時間之後；且在該第一時間與該第二時間之間並不執行非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群的驗證。
  10. 如請求項1之方法，其中：該對該第一群執行程式化、對該第二群執行程式化及驗證重複多次，直至足夠的非揮發性儲存元件被適當程式化為止。
  11. 如請求項1之方法，其進一步包含：在製造非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群之後，判定非揮發性儲存元件的該第一群及非揮發性儲存元件之該第二群的該觸發電壓。
  12. 如請求項1之方法，其中：該在該第一時間對非揮發性儲存元件之該第一群執行程式化及該在該第二時間對非揮發性儲存元件之該第二群執行程式化係在一第二觸發之前執行；且該方法進一步包含在該第二觸發之後執行一或多個額外循環，該或該等額外循環中之每一者包括一起程式化非揮發性儲存元件之該第一群及非揮發性儲存元件的該第二群。
  13. 如請求項1之方法，其中：非揮發性儲存元件之該第一群連接至一第一字線；非揮發性儲存元件之該第二群連接至該字線；且非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群中的每一非揮發性儲存元件以一交錯方式連接至不同位元線。
  14. 如請求項13之方法，其進一步包含：該對非揮發性儲存元件之該第一群執行程式化包括：向非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群施加一第一程式化脈衝，回應於該第一程式化脈衝抑制非揮發性儲存元件之該第二群程式化，及回應於該第一程式化脈衝允許非揮發性儲存元件之該第一群 程式化；及該對非揮發性儲存元件之該第二群執行程式化包括：向非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群施加一第二程式化脈衝，回應於該第二程式化脈衝抑制非揮發性儲存元件之該第一群程式化，及回應於該第二程式化脈衝允許非揮發性儲存元件之該第二群程式化。
  15. 如請求項1之方法，其進一步包含：在非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群的操作期間動態調整該第一觸發電壓。
  16. 如請求項1之方法，其進一步包含：基於程式化擦除循環而調整該第一觸發電壓。
  17. 如請求項1之方法，其進一步包含：基於溫度而調整該第一觸發電壓。
  18. 如請求項1之方法，其中：該在該第一時間對非揮發性儲存元件之該第一群執行程式化及該在該第二時間對非揮發性儲存元件的該第二群執行程式化係在偵測到一條件之前且直至偵測到該條件為止而執行；且該方法進一步包含在偵測到該條件之後執行一或多個額外循環，該或該等額外循環中之每一者包括一起程式化非揮發性儲存元件之該第一群及非揮發性儲存元件的該第二群。
  19. 如請求項18之方法，其進一步包含： 判定非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群中的多少者仍正在程式化且具有經選擇以用於程式化的一相鄰非揮發性儲存元件；及基於非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群中的多少者仍正在程式化且具有經選擇以用於程式化的一相鄰非揮發性儲存元件而偵測該條件。
  20. 如請求項18之方法，其進一步包含：使用外插法判定非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群中的多少者仍正在程式化且具有經選擇以用於程式化的一相鄰非揮發性儲存元件；及基於非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群中的多少者仍正在程式化且具有經選擇以用於程式化的一相鄰非揮發性儲存元件而偵測該條件。
  21. 如請求項18之方法，其進一步包含：判定非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群中的多少者仍正在程式化；及基於非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群中的多少者仍正在程式化而偵測該條件。
  22. 如請求項1之方法，其中：非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群為快閃記憶體器件。
  23. 如請求項1之方法，其中：非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群為NAND快閃記憶體器件。
  24. 一種非揮發性儲存裝置，其包含：複數個非揮發性儲存元件，其包括非揮發性儲存元件之一第一群及非揮發性儲存元件的一第二群；及與該等複數個非揮發性儲存元件進行通信之一或多個管理電路，該或該等管理電路執行一程式化過程之一第一階段及該程式化過程之一第二階段，該第二階段包含獨立於程式化非揮發性儲存元件之該第二群而程式化非揮發性儲存元件的該第一群，該或該等管理電路與驗證非揮發性儲存元件之該第二群一起而驗證非揮發性儲存元件的該第一群，該第一階段包含一起程式化非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群，該第二階段係藉由該或該等管理電路在偵測該第一觸發電壓之後執行以回應於偵測該第一觸發電壓，該第一階段係藉由該或該等管理電路在偵測該第一觸發電壓之前執行，該第一階段包含施加一程式化脈衝至非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群，該第一觸發電壓係與該程式化脈衝之一振幅相關聯。
  25. 如請求項24之非揮發性儲存裝置，其進一步包含：一控制線，非揮發性儲存元件之該第一群連接至該控制線，且非揮發性儲存元件之該第二群連接至該控制線。
  26. 如請求項24之非揮發性儲存裝置，其進一步包含：一字線，非揮發性儲存元件之該第一群連接至該字線，且非揮發性儲存元件之該第二群連接至該字線；及 位元線，非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群中的每一非揮發性儲存元件以一交錯方式連接至不同位元線。
  27. 如請求項24之非揮發性儲存裝置，其中：該或該等管理電路藉由向非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群施加一第一程式化脈衝同時抑制非揮發性儲存元件的該第二群程式化，且向非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群施加一第二程式化脈衝同時抑制非揮發性儲存元件之該第一群程式化來獨立於程式化非揮發性儲存元件之該第二群而程式化非揮發性儲存元件的該第一群。
  28. 如請求項24之非揮發性儲存裝置，其中：非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群並不共同地具有任何非揮發性儲存元件。
  29. 如請求項24之非揮發性儲存裝置，其進一步包含：控制線，非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群中的每一非揮發性儲存元件連接至不同控制線，該等控制線包括偶數控制線及奇數控制線，非揮發性儲存元件之該第一群連接至該等偶數控制線，非揮發性儲存元件的該第二群連接至該等奇數控制線。
  30. 如請求項24之非揮發性儲存裝置，其中：非揮發性儲存元件之該第一群相對於非揮發性儲存元件之該第二群以一交錯方式排列。
  31. 如請求項24之非揮發性儲存裝置，其中： 該或該等管理電路在一第二觸發之前獨立於程式化非揮發性儲存元件之該第二群而程式化非揮發性儲存元件的該第一群；且該或該等管理電路在該第二觸發之後且回應於該第二觸發一起程式化非揮發性儲存元件之該第一群與非揮發性儲存元件的該第二群。
  32. 如請求項24之非揮發性儲存裝置，其進一步包含：一字線，非揮發性儲存元件之該第一群連接至該字線，且非揮發性儲存元件之該第二群連接至該字線；及位元線，非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群中的每一非揮發性儲存元件連接至不同位元線。
  33. 如請求項32之非揮發性儲存裝置，其中：該或該等管理電路藉由向非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群施加一第一程式化脈衝同時抑制非揮發性儲存元件的該第二群程式化，且向非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群施加一第二程式化脈衝同時抑制非揮發性儲存元件之該第一群程式化來獨立於程式化非揮發性儲存元件之該第二群而程式化非揮發性儲存元件的該第一群。
  34. 如請求項24之非揮發性儲存裝置，其中：該或該等管理電路動態調整該第一觸發電壓。
  35. 如請求項24之非揮發性儲存裝置，其中：該或該等管理電路基於溫度而調整該第一觸發電壓。
  36. 如請求項24之非揮發性儲存裝置，其中：該或該等管理電路基於程式化循環之數目來調整該第一觸發電壓。
  37. 如請求項24之非揮發性儲存裝置，其中：該或該等管理電路在偵測到一條件之前獨立於程式化非揮發性儲存元件之該第二群而程式化非揮發性儲存元件的該第一群；且該或該等管理電路在偵測到該條件之後且回應於偵測到該條件一起程式化非揮發性儲存元件之該第一群與非揮發性儲存元件的該第二群。
  38. 如請求項24之非揮發性儲存裝置，其中：非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群為快閃記憶體器件。
  39. 如請求項24之非揮發性儲存裝置，其中：非揮發性儲存元件之該第一群及非揮發性儲存元件之該第二群為NAND快閃記憶體器件。
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