KR101938659B1 - 불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템 - Google Patents

Abstract

여기에는 선택된 워드 라인으로 프로그램 전압을 공급하고, 비선택된 워드 라인들로 패스 전압을 공급하는 것을 포함하며, 상기 프로그램 전압이 일정하게 유지되는 프로그램 펄스 구간은 온도의 변화에 따라 변화되는 불 휘발성 메모리 장치의 프로그램 방법이 개시된다.

Description

불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템{NONVOLATILE MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템에 관한 것이다.

반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소(scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.

MROM, PROM, EPROM, EEPROM, PRAM, 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.

불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해, EEPROM, PRAM, 등과 같은 불 휘발성 반도체 메모리 장치들은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.

본 발명의 목적은 신뢰성을 개선할 수 있는 불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템을 제공하는 것이다.

본 발명의 일 특징은 선택된 워드 라인으로 프로그램 전압을 공급하고, 비선택된 워드 라인들로 패스 전압을 공급하는 것을 포함하며, 상기 프로그램 전압이 일정하게 유지되는 프로그램 펄스 구간은 온도의 변화에 따라 상이하게 제어되는 불 휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.

예시적인 실시예에 있어서, 상기 프로그램 펄스 구간은 온도나 낮아질 때 증가하고 온도가 높아질 때 감소한다.

예시적인 실시예에 있어서, 온도 변화에 따라 결정된 상기 프로그램 펄스 구간은 상기 선택된 워드 라인의 물리적인 위치에 따라 추가적으로 변화된다.

예시적인 실시예에 있어서, 상기 선택된 워드 라인이 비트 라인에 인접한 최상위 워드 라인일 때 결정된 프로그램 펄스 구간은 상기 선택된 워드 라인이 상기 최상위 워드 라인을 제외한 나머지 워드 라인들 중 하나일 때 결정된 프로그램 펄스 구간보다 짧다.

예시적인 실시예에 있어서, 온도 변화에 따라 결정된 상기 프로그램 펄스 구간은 특정 프로그램 루프 이후 상대적으로 짧아진다.

본 발명의 다른 특징은 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 상기 메모리 셀 어레이의 워드 라인들 중 하나를 선택하는 어드레스 디코더와; 현재 온도를 검출하고 검출된 현재 온도에 대응하는 온도 코드를 발생하는 온도 코드 발생부와; 그리고 상기 온도 코드에 응답하여 상기 어드레스 디코더를 통해 상기 선택된 워드 라인으로 공급되는 프로그램 전압의 프로그램 펄스 구간을 제어하는 제어 로직을 포함하는 불 휘발성 메모리 장치를 제공하는 것이다.

예시적인 실시예에 있어서, 상기 제어 로직은 상기 온도 코드가 온도의 증가를 나타낼 때 상대적으로 짧아지도록 그리고 상기 온도 코드가 온도의 감소를 나타낼 때 상대적으로 길어지도록 상기 프로그램 펄스 구간을 제어한다.

예시적인 실시예에 있어서, 상기 제어 로직은 상기 선택된 워드 라인의 물리적인 위치에 의거하여 상기 온도 코드에 따라 결정된 상기 프로그램 펄스 구간을 추가적으로 제어한다.

예시적인 실시예에 있어서, 상기 선택된 워드 라인이 비트 라인에 인접한 최상위 워드 라인일 때 결정된 프로그램 펄스 구간은 상기 선택된 워드 라인이 상기 최상위 워드 라인을 제외한 나머지 워드 라인들 중 하나일 때 결정된 프로그램 펄스 구간보다 짧다.

예시적인 실시예에 있어서, 상기 제어 로직은 현재의 프로그램 루프가 특정 프로그램 루프에 도달하였는 지의 여부를 판별하도록 구성된다. 상기 현재의 프로그램 루프가 특정 프로그램 루프에 도달한 것으로 판별될 때, 상기 제어 로직은 상기 특정 프로그램 루프 이전의 프로그램 펄스 구간보다 짧아지도록 온도 변화에 따라 결정된 상기 프로그램 펄스 구간을 제어한다.

본 발명의 예시적인 실시예들에 의하면, 온도 변화, 워드 라인의 물리적인 위치, 프로그램 전압, 그리고/또는 프로그램-소거 사이클에 따라 프로그램 펄스 구간을 가변시킴으로써 소거 디스터번스를 개선하는 것이 가능하다.

도 1은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다.
도 3은 도 1에 도시된 온도 검출기를 개략적으로 보여주는 블록도이다.
도 4는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치의 프로그램 동작시 워드 라인 전압과 채널 전위 사이의 관계를 설명하기 위한 도면이다.
도 5는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치의 프로그램 펄스 구간을 결정하는 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 다른 예시적인 실시예에 따른 불 휘발성 메모리 장치의 프로그램 펄스 구간을 결정하는 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 또 다른 예시적인 실시예에 따른 불 휘발성 메모리 장치의 프로그램 펄스 구간을 결정하는 방법을 설명하기 위한 도면이다.
도 8a은 본 발명의 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 8b는 도 8a에 도시된 메모리 시스템의 동작을 개략적으로 설명하기 위한 흐름도이다.
도 9는 도 8에 도시된 메모리 제어기를 개략적으로 보여주는 블록도이다.
도 10은 본 발명의 실시예에 따른 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 11은 본 발명의 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 12는 도 11에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이다.
도 13은 도 11에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
도 14는 본 발명의 실시예들에 따른 데이터 저장 장치가 적용되는 시스템을 개략적으로 보여주는 도면이다.
도 15는 본 발명의 실시예에 따른 메모리 카드(memory card)를 개략적으로 보여주는 블록도이다.
도 16은 본 발명의 실시예에 따른 디지털 스틸 카메라(digital still camera)를 개략적으로 보여주는 블록도이다.
도 17은 도 15의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.

본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.

메모리 셀에 저장되는 데이터 비트들의 수가 증가함에 따라 상태들(또는, 문턱 전압 산포들) 사이의 마진을 넓게 확보하는 것이 필요하다. 이때, 프로그램 상태들에 대응하는 문턱 전압 산포들이 위치되는 문턱 전압 영역을 결정하는 데 있어서 소거 디스터번스(erase disturbance)는 중요한 요소들 중 하나일 것이다. 프로그램 금지된 메모리 셀의 부스팅 레벨은 누설 전류 특성에 의해서 결정되며, 온도, 프로그램 바이어스 조건, 그리고 선택된 워드 라인의 물리적인 위치에 따라 달라질 것이다. 잘 알려진 바와 같이, 프로그램 금지된 메모리 셀을 포함하는 스트링의 채널 영역은 플로팅 상태에서 워드 라인 바이어스(예를 들면, 패스 전압 및 프로그램 전압)에 의해서 부스팅된다. 채널 부스팅 레벨은 워드 라인에 인가되는 전압, 워드 라인과 채널 사이의 커플링 비율(coupling ratio), 그리고 채널 영역의 누설 전류에 의해서 결정될 것이다. 부스팅 레벨이 낮을수록 소거 디스터번스는 열화될 것이다. 이는 소거 상태와 최하위 프로그램 상태 사이의 마진이 감소하게 한다. 즉, 소거 디스터번스의 열화는 불 휘발성 메모리 장치의 신뢰성을 열화시키는 주 요인이 된다. 소거 디스터번스의 열화를 억제/방지하기 위한 기술이 이하 상세히 설명될 것이다.

도 1은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.

불 휘발성 메모리 장치는, 예를 들면, 낸드 플래시 메모리 장치일 것이다. 하지만, 본 발명이 낸드 플래시 메모리 장치에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 불 휘발성 메모리 장치는 노아 플래시 메모리 장치, 저항성 램(Resistive Random Access Memory: RRAM) 장치, 상변화 메모리(Phase-Change Memory: PRAM) 장치, 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM) 장치, 강유전체 메모리(Ferroelectric Random Access Memory: FRAM) 장치, 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM), 또는 그와 같은 것으로 구성될 수 있다. 또한, 본 발명의 불 휘발성 메모리 장치는 3차원 어레이 구조를 갖도록 구현될 수 있다. 3차원 어레이 구조를 갖는 불 휘발성 메모리 장치는 수직 낸드 플래시 메모리 장치라 불린다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치 뿐만 아니라, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림) 메모리 장치에도 모두 적용 가능하다.

도 1을 참조하면, 불 휘발성 메모리 장치는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130), 제어 로직(140), 읽기/쓰기 회로(150), 입출력 인터페이스(160), 그리고 온도 코드 발생부(170)를 포함한다.

메모리 셀 어레이(110)는 행들(예를 들면, 워드 라인들)과 열들(예를 들면, 비트 라인들)의 교차 영역들에 배열된 메모리 셀들을 포함할 것이다. 메모리 셀들 각각은 1-비트 데이터 또는 멀티-비트 데이터를 저장할 것이다. 어드레스 디코더(120)는 제어 로직(140)에 의해서 제어되며, 메모리 셀 어레이(110)의 행들(예를 들면, 워드 라인들, 스트링 선택 라인(들), 접지 선택 라인(들), 공통 소오스 라인, 등)의 선택 및 구동을 행한다. 전압 발생기(130)는 제어 로직(140)에 의해서 제어되며, 각 동작에 필요한 전압들(예를 들면, 고전압, 프로그램 전압, 읽기 전압, 검증 전압, 소거 전압, 패스 전압, 벌크 전압, 등)을 발생한다. 전압 발생기(130)에 의해서 생성된 전압들은 어드레스 디코더(120)를 통해 메모리 셀 어레이(110)에 제공된다.

읽기/쓰기 회로(150)는 제어 로직(140)에 의해서 제어되며, 메모리 셀 어레이(110)로부터 데이터를 읽도록 또는 프로그램 데이터에 따라 메모리 셀 어레이(110)의 열들(예를 들면, 비트 라인들)을 구동하도록 구성된다. 읽기/쓰기 회로(150)는 비트 라인들 또는 비트 라인 쌍들에 각각 대응하는 복수의 페이지 버퍼들로 구성될 것이다. 페이지 버퍼들 각각은 복수의 래치들을 포함한다. 입출력 인터페이스(160)는 제어 로직(140)에 의해서 제어되며, 외부와 인터페이스하도록 구성된다. 비록 도면에는 도시되지 않았지만, 입출력 인터페이스(160)는 페이지 버퍼들을 선택하기 위한 열 선택기, 데이터를 입력받는 입력 버퍼, 데이터를 출력하는 출력 버퍼, 그리고 그와 같은 것을 포함할 것이다.

온도 코드 발생부(170)는 불 휘발성 메모리 장치의 온도를 검출하고, 검출 결과에 대응하는 온도 코드(Tcode)를 제어 로직(140)으로 제공할 것이다. 제어 로직(140)은 불 휘발성 메모리 장치의 전반적인 동작을 제어하도록 구성된다. 제어 로직(140)은 온도 코드 발생부(170)로부터 제공되는 온도 코드(Tcode)에 따라 프로그램 조건을 결정할 것이다. 즉, 온도 코드(Tcode)에 따라 프로그램 조건이 변경될 것이다. 여기서, 프로그램 조건은 프로그램 펄스(또는, 프로그램 펄스 전압)이 인가되는 프로그램 펄스 시간을 포함할 것이다. 게다가, 제어 로직(140)은 현재 온도, 선택된 워드 라인의 위치, 프로그램 펄스 전압의 레벨, 그리고 프로그램-소거 사이클 횟수 중 적어도 하나 또는 그것 중 적어도 두개의 조합에 따라 프로그램 조건(또는, 프로그램 펄스 시간)을 변경할 것이다. 프로그램 펄스 시간을 가변적으로 제어함으로써 소거 상태의 메모리 셀들이 프로그램되는 것을 억제/방지하는 것이 가능하다.

도 2는 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다. 메모리 셀 어레이(110)의 예시적인 구조들이 설명될 것이다. 일 예로서, 메모리 셀 어레이(110)가 1024개의 메모리 블록들로 나눠진 낸드 플래시 메모리 장치가 설명될 것이다. 각 메모리 블록에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에 있어서, 메모리 블록은 동시에 소거되는 저장 소자들의 최소 단위이다. 각 메모리 블록에는, 예를 들면, 비트 라인들에 각각 대응하는 복수의 열들이 있다. 올 비트 라인 (all bit line: ABL) 구조라 불리는 일 실시예에 있어서, 메모리 블록의 모든 비트 라인들은 읽기 및 프로그램 동작들 동안 동시에 선택될 수 있다. 선택된 워드 라인에 속하며 모든 비트 라인들과 연결된 저장 소자들은 동시에 프로그램될 수 있다.

예시적인 실시예에 있어서, 동일한 열에 속한 복수의 저장 소자들은 낸드 스트링(111)을 구성하도록 직렬로 연결된다. 낸드 스트링의 일 단자는 스트링 선택 라인(SSL)에 의해서 제어되는 선택 트랜지스터를 통해 대응하는 비트 라인에 연결되고, 다른 단자는 접지 선택 라인(GSL)에 의해서 제어되는 선택 트랜지스터를 통해 공통 소오스 라인(CSL)에 연결된다.

오드-이븐 구조(odd-even architecture)라 불리는 다른 예시적인 실시예에 있어서, 비트 라인들은 이븐 비트 라인들(BLe)과 오드 비트 라인들(BLo)로 구분된다. 오드/이븐 비트 라인 구조에 있어서, 선택된 워드 라인에 속하고 오드 비트 라인들과 연결된 저장 소자들이 제 1 시간에 프로그램되는 반면에, 선택된 워드 라인에 속하고 이븐 비트 라인들과 연결된 저장 소자들은 제 2 시간에 프로그램된다. 데이터는 다른 블록들로 프로그램될 수 있고 다른 메모리 블록들로부터 읽혀질 수 있다. 이러한 동작은 동시에 수행될 수 있다.

도 3은 도 1에 도시된 온도 코드 발생부를 개략적으로 보여주는 블록도이다.

도 3을 참조하면, 온도 코드 발생부(170)는 온도 변화에 무관하게 기준 전압(VTREF)을 안정적으로/일정하게 발생하는 기준 전압 발생기(171)와; 기준 전압(VTREF)에 응답하여 현재 온도에 대응하는 온도 전압(VTEMP)을 발생하는 온도 검출기(172)와; 아날로그 형태의 온도 전압(VTEMP)을 디지털 코드(ADC)로 변환하는 레벨 변환기(173)와; 그리고 디지털 코드(ADC)를 온도 코드(Tcode)로 변환하는 온도 코드 변환기(174)를 포함할 것이다. 여기서, 온도 코드 변환기(174)는 디지털 코드(ADC)를 구성하는 비트들의 수를 줄이기 위한 것으로, 디지털 코드(ADC)와 비교하여 볼 때 온도 코드(Tcode)를 구성하는 비트들의 수가 적을 것이다. 온도 코드 발생부(170)는 온도 코드(Tcode)가 디폴트 온도(예를 들면, 허용 가능한 온도 범위의 가장 높은 온도, 가장 낮은 온도, 또는 중간 온도)에 대응하는 값으로 설정되었는 지의 여부를 판별하고, 판별 결과에 따라 온도 검출기(172)를 제어하는 교정부(175)를 더 포함할 것이다. 교정부(175)의 제어에 따라 온도 검출기(172)의 출력 전압(VTEMP)이 가변될 것이다. 온도 검출기(172)의 출력 전압(VTEMP)은 온도 코드(Tcode)가 디폴트 온도(예를 들면, 허용 가능한 온도 범위의 가장 높은 온도, 가장 낮은 온도, 또는 중간 온도)에 대응하는 값으로 설정될 때까지 가변될 것이다. 교정부(175)는, 예를 들면, 테스트 동작시 동작하고 정상 동작시 비활성화될 것이다. 이는 제어 로직(140)에 의해서 제어될 것이다. 현재 온도에 대응하는 온도 코드를 생성하는 온도 코드 발생부(170)의 구성이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.

도 4는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치의 프로그램 동작시 워드 라인 전압과 채널 전위 사이의 관계를 설명하기 위한 도면이다.

프로그램 동작시, 프로그램될 메모리 셀을 포함하는 스트링의 비트 라인은 비트 라인 프로그램 전압(예를 들면, 0V)을 공급받고, 프로그램 금지될 메모리 셀을 포함하는 스트링의 비트 라인은 비트 라인 프로그램 금지 전압(예를 들면, 전원 전압)을 공급받는다. 이때, 스트링 선택 라인에는 스트링 선택 전압(예를 들면, 전원 전압)이 인가될 것이다. 이러한 바이어스 조건에 따르면, 프로그램될 메모리 셀을 포함하는 스트링의 채널은 비트 라인과 전기적으로 연결되는 반면에, 프로그램 금지될 메모리 셀을 포함하는 스트링은 비트 라인과 전기적으로 분리될 것이다. 이러한 바이어스 조건하에서 선택된 메모리 블록의 워드 라인들에는 패스 전압(Vpass)이 각각 인가됨에 따라, 도 4에 도시된 바와 같이, 프로그램 금지될 메모리 셀을 포함하는 스트링의 채널 영역이 부스팅될 것이다. 채널 영역의 부스팅된 전위는 누설 전류로 인해 점차적으로 낮아질 것이다.

이후, 선택된 워드 라인에는 프로그램 전압(Vpgm)이 인가될 것이다. 선택된 워드 라인에는 프로그램 전압(Vpgm)이 인가됨에 따라, 프로그램 금지될 메모리 셀을 포함하는 스트링의 채널 영역은 워드 라인과 채널 사이의 커플링에 의해서 부스팅될 것이다. 프로그램 전압(Vpgm)이 일정하게 유지되는 프로그램 펄스 구간(tpa) 동안, 도 4에 도시된 바와 같이, 부스팅된 레벨이 점진적으로 낮아지게 된다. 이러한 현상은 다양한 원인들로 인해 발생할 것이다. 예를 들면, 그러한 현상은 접합 누설 전류, GIDL, 등과 같은 원인들로 인해 발생할 것이다. 프로그램 펄스 구간(tpa) 내에서 시간이 경과함에 따라, 소거 상태를 갖는 메모리 셀이 디스터번스를 경험하는 정도는 커질 것이다. 채널 영역의 부스팅된 레벨은 워드 라인들의 위치, 온도, 프로그램 전압의 레벨, 프로그램-소거 사이클 수, 등에 따라 상이한 기울기들(SL1, SL2)을 따라 낮아질 것이다. 도 4에는 단지 2개의 기울기들을 따라 부스팅된 레벨이 낮아지는 예가 도시되어 있다. 하지만, 본 발명이 이에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 워드 라인들의 위치, 온도, 프로그램 전압의 레벨, 프로그램-소거 사이클 수, 등에 따라 3개 또는 그 보다 많은 기울기들을 따라 부스팅된 레벨이 낮아질 수 있다.

도 4에서 이해되는 바와 같이, 부스팅된 레벨이 낮아짐에 따라, 워드 라인과 채널 사이의 전위차가 커질 것이다. 이는 프로그램 금지된 메모리 셀이 프로그램됨을 의미한다. 즉, 소거 상태의 메모리 셀에 대한 소거 디스터번스가 열화될 것이다. 본 발명의 경우, 불 휘발성 메모리 장치는 상술한 소거 디스터번스의 열화를 개선하기 위해서 프로그램 전압이 일정하게 유지되는 프로그램 펄스 구간(tpa)을 가변적으로 제어하도록 구성될 것이다. 프로그램 펄스 구간(tpa)은 온도, 워드 라인의 물리적인 위치, 프로그램 전압의 레벨, 그리고 프로그램-소거 사이클 수와 같은 다양한 조건들 중 적어도 하나 또는 그것들 중 적어도 2개의 조합에 따라 가변적으로 제어될 것이다. 이는 이후 상세히 설명될 것이다.

도 5는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치의 프로그램 펄스 구간을 결정하는 방법을 설명하기 위한 도면이다.

불 휘발성 메모리 장치의 허용 가능한 온도 범위는 가장 높은 온도(예를 들면, 85℃)와 가장 낮은 온도(예를 들면, -25℃)에 의해서 정의될 것이다. 허용 가능한 온도 범위가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 허용 가능한 온도 범위는 복수의 온도 영역들을 포함할 것이다. 예를 들면, 허용 가능한 온도 범위는 4개의 온도 영역들(TR1, TR2, TR3, TR4)을 포함할 것이다. 하지만, 허용 가능한 온도 범위에 속하는 온도 영역들의 수가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 채널 영역의 부스팅된 레벨은, 예를 들면, 접합 누설 전류(junction leakage current)로 인해 낮아질 수 있다. 접합 누설 전류의 양은 온도에 따라 변화될 것이다. 이는 채널 영역의 부스팅된 레벨이 낮아지는 기울기가 온도에 따라 달라짐을 의미한다. 예를 들면, 온도가 높아짐에 따라, 채널 영역의 부스팅된 레벨이 낮아지는 기울기는 커질 것이다. 채널 영역의 부스팅된 레벨이 낮아지는 기울기가 커짐에 따라, 채널 영역의 부스팅된 레벨이 상대적으로 빠른 시간 내에 낮아질 것이다. 이에 반해서, 온도가 낮아짐에 따라, 채널 영역의 부스팅된 레벨이 낮아지는 기울기는 작아질 것이다. 채널 영역의 부스팅된 레벨이 낮아지는 기울기가 작아짐에 따라, 채널 영역의 부스팅된 레벨이 상대적으로 느린 시간 내에 낮아질 것이다.

앞서 설명된 바와 같이, 소거 디스터번스는 채널 영역의 부스팅된 레벨이 낮아짐에 따라 열화될 것이다. 채널 영역의 부스팅된 레벨이 낮아짐은 워드 라인과 채널 사이의 전압차가 증가함을 의미한다. 도 4에 도시된 바와 같이, 프로그램 펄스 구간(tpa)의 후반부에서 생기는 워드 라인과 채널 사이의 전압차는 프로그램 펄스 구간(tpa)의 전반부에서 생기는 워드 라인과 채널 사이의 전압차보다 크다. 따라서, 온도의 변화에 따라 프로그램 펄스 구간(tpa)을 줄임으로써 워드 라인과 채널 사이의 전압차를 줄이는 것이 가능하다.

본 발명의 경우, 도 5에 도시된 바와 같이, 프로그램 펄스 구간(tpa)은 온도 변화에 반비례하여 변화되도록 제어될 것이다. 즉, 온도가 낮아짐에 따라 프로그램 펄스 구간(tpa)은 증가될 것이다. 이에 반해서, 온도가 증가함에 따라 프로그램 펄스 구간(tpa)은 감소할 것이다. 프로그램 펄스 구간(tpa)의 제어는 제어 로직(140)의 제어하에 행해질 것이다. 예를 들면, 프로그램 동작시, 온도 코드 발생부(170)는 현재 온도를 기준으로 온도 코드(Tcode)를 생성하고, 제어 로직(140)은 현재 온도를 나타내는 온도 코드(Tcode)에 대응하는 온도 영역에 따라 프로그램 펄스 구간(tpa)을 결정할 것이다. 제어 로직(140)은 결정된 프로그램 펄스 구간(tpa) 동안 프로그램 전압이 선택된 워드 라인으로 공급되도록 어드레스 디코더(120)를 제어할 것이다.

예시적인 실시예에 있어서, 온도 영역들과 프로그램 펄스 구간들 사이의 관계를 나타내는 데이터(또는, 트림 정보)는 제어 로직(140)의 레지스터(미도시됨)에 저장될 수 있다. 그러한 데이터는 메모리 셀 어레이(110)의 특정 영역에 저장되며, 파워-업시 제어 로직(140)의 레지스터에 로드될 것이다.

도 6은 본 발명의 다른 예시적인 실시예에 따른 불 휘발성 메모리 장치의 프로그램 펄스 구간을 결정하는 방법을 설명하기 위한 도면이다.

메모리 블록의 워드 라인들은 복수의 워드 라인 영역들로 구분될 것이다. 예를 들면, 메모리 블록의 워드 라인들은 3개의 워드 라인 영역들(WR1, WR2, WR3)로 구분될 것이다. 하지만, 워드 라인 영역들의 수가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 메모리 블록의 워드 라인들은 2개의 워드 라인 영역들로 또는 4 또는 그 보다 많은 워드 라인 영역들로 구분될 수 있다. 접합 누설 전류는 워드 라인의 위치에 따라 달라질 수 있다. 예를 들면, 워드 라인 영역들(WR1, WR3)에 속한 워드 라인들의 메모리 셀들에 대응하는 채널 전압은 워드 라인 영역(WR2)에 속한 워드 라인들의 메모리 셀들에 대응하는 채널 전압보다 빠르게 낮아질 수 있다. 다시 말해서, 워드 라인 영역(WR2)에 속한 워드 라인들의 메모리 셀들에 대응하는 채널 영역과 비교하여 볼 때, 워드 라인 영역들(WR1, WR3)에 속한 워드 라인들의 메모리 셀들에 대응하는 채널 영역들에서 상대적으로 많은 양의 접합 누설 전류가 발생할 것이다. 그러한 까닭에, 워드 라인(즉, 선택된 워드 라인)의 위치에 따라 프로그램 펄스 구간(tpa)을 제어함으로써 워드 라인과 채널 사이의 전압차를 줄이는 것이 가능하다.

도 6에 도시된 바와 같이, 워드 라인 영역(WR2)에 적용되는 프로그램 펄스 구간(tpa21)은 워드 라인 영역들(WR1, WR3)에 적용되는 프로그램 펄스 구간(tpa11)보다 길다. 접합 누설 전류의 양이 상대적으로 많은 워드 라인 영역에 적용되는 프로그램 펄스 구간(tpa11)은 접합 누설 전류의 양이 상대적으로 적은 워드 라인 영역에 적용되는 프로그램 펄스 구간(tpa21)보다 짧다. 따라서, 접합 누설 전류의 양이 상대적으로 많은 워드 라인 영역에 상대적으로 짧은 프로그램 펄스 구간을 적용함으로써 워드 라인과 채널 사이의 전압차를 줄이는 것이 가능하다. 이는 소거 상태를 갖는 메모리 셀에 대한 소거 디스터번스가 열화되는 것이 억제(방지)됨을 의미한다.

예시적인 실시예에 있어서, 워드 라인 영역들(WR1, WR3)에 적용되는 프로그램 펄스 구간들은 동일하게 설정될 수 있다. 또는, 워드 라인 영역들(WR1, WR3)에 적용되는 프로그램 펄스 구간들은 상이하게 설정될 수 있다. 이러한 경우, 워드 라인 영역들(WR1, WR3)에 적용되는 프로그램 펄스 구간들은 워드 라인 영역(WR2)에 적용되는 프로그램 펄스 구간보다 짧을 것이다.

예시적인 실시예에 있어서, 메모리 블록의 워드 라인들은 2개의 워드 라인 영역들(WR1, (WR2, WR3))으로 구분될 수 있다. 이러한 경우, 워드 라인 영역(WR2, WR3)에는 프로그램 펄스 구간(tpa21)이 적용되고, 워드 라인 영역(WR1)에는 프로그램 펄스 구간(tpa11)이 적용될 것이다.

예시적인 실시예에 있어서, 워드 라인 영역(WR1)은 스트링 선택 라인에 인접한 적어도 하나의 워드 라인(예를 들면, 최상위 워드 라인)을 포함하고, 워드 라인 영역(WR3)은 공통 소오스 라인에 인접한 적어도 하나의 워드 라인(예를 들면, 최하위 워드 라인)을 포함하며, 워드 라인 영역(WR2)은 나머지 워드 라인들을 포함할 것이다. 하지만, 워드 라인 영역들(WR1, WR3)에 각각 속한 워드 라인들의 수가 다양하게 변경될 수 있음은 잘 이해될 것이다.

예시적인 실시예에 있어서, 각 워드 라인 영역에 적용되는 프로그램 펄스 구간은 온도에 따라 변화될 수 있다. 예를 들면, 각 워드 라인 영역에 적용되는 프로그램 펄스 구간은 온도 증가시 상대적으로 짧아지도록 그리고 온도 감소시 상대적으로 길어지도록 제어될 수 있다.

예시적인 실시예에 있어서, 워드 라인 영역들과 프로그램 펄스 구간들 사이의 관계를 나타내는 데이터(또는, 트림 정보)는 제어 로직(140)의 레지스터(미도시됨)에 저장될 수 있다. 그러한 데이터는 메모리 셀 어레이(110)의 특정 영역에 저장되며, 파워-업시 제어 로직(140)의 레지스터에 로드될 것이다.

도 7은 본 발명의 또 다른 예시적인 실시예에 따른 불 휘발성 메모리 장치의 프로그램 펄스 구간을 결정하는 방법을 설명하기 위한 도면이다.

본 발명에 따른 불 휘발성 메모리 장치는 증가형 스텝 펄스 프로그래밍(Incremental Step Pulse Programming: ISPP) 방식을 이용하여 프로그램 동작을 수행할 것이다. ISPP 방식의 경우, 프로그램 전압은 프로그램 루프들의 반복에 따라 정해진 증가분만큼 단계적으로 증가할 것이다. 즉, 프로그램 루프가 반복됨에 따라, 프로그램 전압은 단계적으로 증가할 것이다. 접합 누설 전류로 인해 채널 영역의 부스팅된 전압은 낮아지는 반면에, 프로그램 전압은 프로그램 루프들의 반복시 점차적으로 증가할 것이다. 이는 워드 라인과 채널 사이의 전압차가 점차적으로 증가함을 의미한다. 결과적으로, 소거 상태의 메모리 셀에 대한 소거 디스터번스가 열화될 것이다.

본 발명의 불 휘발성 메모리 장치는 현재 프로그램 루프가 특정 프로그램 루프에 도달하였는 지의 여부에 따라 프로그램 펄스 구간을 제어할 것이다. 예를 들면, 도 7을 참조하면, 현재 프로그램 루프가 특정 프로그램 루프(예를 들면, PL(m+1))에 도달하지 않은 경우, 불 휘발성 메모리 장치의 제어 로직(140)은 제 1 프로그램 펄스 구간(tpa31) 동안 프로그램 전압이 워드 라인에 인가되도록 어드레스 디코더(120)를 제어할 것이다. 현재 프로그램 루프가 특정 프로그램 루프(예를 들면, PL(m+1))에 도달한 경우, 불 휘발성 메모리 장치의 제어 로직(140)은 제 2 프로그램 펄스 구간(tpa32) 동안 프로그램 전압이 워드 라인에 인가되도록 어드레스 디코더(120)를 제어할 것이다. 제 2 프로그램 펄스 구간(tpa32)은 제 1 프로그램 펄스 구간(tpa31)보다 짧다. 즉, 프로그램 동작시, 프로그램 전압이 일정하게 유지되는 프로그램 펄스 구간은 프로그램 전압에 따라 변화될 것이다. 제 2 프로그램 펄스 구간(tpa32)이 제 1 프로그램 펄스 구간(tpa31)보다 짧기 때문에, 특정 프로그램 루프 이후에 생기는 워드 라인과 채널 사이의 전압차를 줄이는 것이 가능하다. 이는 소거 상태를 갖는 메모리 셀에 대한 소거 디스터번스가 특정 프로그램 루프 이후에 열화되는 것이 억제(방지)됨을 의미한다.

앞서의 설명에 따르면, 프로그램 펄스 구간을 줄임에 따라 소거 디스터번스의 열화를 개선하는 것이 가능하다. 비록 도면에는 도시되지 않았지만, 프로그램 펄스 구간은 워드 라인 로딩의 크기에 따라 결정되는 워드 라인 디벨러프 시간, 프로그램될 메모리 셀의 FN 터널링의 양, 등과 같은 요소들을 고려하여 결정될 수 있다.

예시적인 실시예에 있어서, 프로그램 펄스 구간을 결정하는 요소들(예를 들면, 온도, 워드 라인의 위치, 그리고 프로그램 전압)은 독립적으로 사용될 수 있다. 예를 들면, 온도, 워드 라인의 위치, 또는 프로그램 전압을 고려하여 프로그램 펄스 구간이 결정될 수 있다. 이에 반해서, 프로그램 펄스 구간을 결정하는 요소들(예를 들면, 온도, 워드 라인의 위치, 그리고 프로그램 전압) 중 적어도 2개의 요소들이 함께 사용될 수 있다. 예를 들면, 온도 및 워드 라인의 위치, 온도 및 프로그램 전압, 또는 워드 라인의 위치 및 프로그램 전압을 고려하여 프로그램 펄스 구간이 결정될 수 있다. 하지만, 프로그램 펄스 구간을 결정하는 데 필요한 요소들의 조합이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 프로그램 펄스 구간을 결정하는 데 프로그램-소거 사이클 수가 함께 사용될 수 있다.

도 8a은 본 발명의 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다. 도 8b는 도 8a에 도시된 메모리 시스템의 동작을 개략적으로 설명하기 위한 흐름도이다.

도 8a을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1000)은 메모리 제어기(1200)와 멀티-비트 메모리 장치로서 불 휘발성 메모리 장치(1400)를 포함한다. 메모리 제어기(1200)는 외부(예를 들면, 호스트)로부터의 요청(예를 들면, 쓰기 요청, 읽기 요청, 등)에 응답하여 불 휘발성 메모리 장치(1400)를 제어한다. 메모리 제어기(1200)는 외부 요청없이 내부적인 요청(예를 들면, 서든 파워-오프와 관련된 동작, 배경 동작, 등)에 따라 불 휘발성 메모리 장치(1400)를 제어한다. 불 휘발성 메모리 장치(1400)는 메모리 제어기(1200)의 제어에 응답하여 동작하며, 데이터 정보를 저장하는 일종의 저장 매체로서 사용된다. 저장 매체는 하나 또는 그 보다 많은 메모리 칩들로 구성될 수 있다. 불 휘발성 메모리 장치(1400)와 메모리 제어기(1200)는 하나 또는 그 보다 많은 채널들을 통해 통신한다. 불 휘발성 메모리 장치(1400)는, 예를 들면, 낸드 플래시 메모리 장치를 포함한다.

메모리 제어기(1200)는 불 휘발성 메모리 장치(1400)의 프로그램-소거 사이클 수를 관리할 것이다. 메모리 제어기(1200)는 불 휘발성 메모리 장치(1400)의 프로그램-소거 사이클 수가 특정 횟수에 도달하였는 지의 여부를 판별할 것이다. 만약 불 휘발성 메모리 장치(1400)의 프로그램-소거 사이클 수가 특정 횟수에 도달한 것으로 판별되면, 메모리 제어기(1200)는 프로그램 전압이 일정하게 유지되는 프로그램 펄스 구간이 가변되도록 불 휘발성 메모리 장치(1400)를 제어할 것이다. 예를 들면, 만약 불 휘발성 메모리 장치(1400)의 프로그램-소거 사이클 수가 특정 횟수에 도달한 것으로 판별되면, 메모리 제어기(1200)는 프로그램 펄스 구간이 상대적으로 짧아지도록 불 휘발성 메모리 장치(1400)를 제어할 것이다. 불 휘발성 메모리 장치(1400)는 도 1 내지 도 9를 참조하여 설명된 것과 실질적으로 동일하게 구성될 것이다. 불 휘발성 메모리 장치(1400)의 프로그램-소거 사이클 수가 특정 횟수에 도달하였음을 통지받을 때, 불 휘발성 메모리 장치(1400)는 앞서 설명된 요소들(예를 들면, 온도, 워드 라인의 위치, 그리고 프로그램 전압)에 따라 결정된 프로그램 펄스 구간이 짧아지도록 구성될 것이다.

도 8b를 참조하면, 메모리 시스템(1000)의 동작 방법은 불 휘발성 메모리 장치(1400)의 프로그램-소거 사이클 수(PEC)가 특정 횟수(REF)에 도달하였는 지의 여부를 판별하고(S100); 불 휘발성 메모리 장치(1400)의 프로그램-소거 사이클 수가 특정 횟수에 도달한 것으로 판별될 때, 상대적으로 짧아지도록 불 휘발성 메모리 장치(1400)의 프로그램 펄스 구간을 제어하고(S120); 그리고 요청된 동작을 수행하는 것(S140)을 포함할 것이다. 여기서, 불 휘발성 메모리 장치(1400)의 프로그램-소거 사이클 수가 특정 횟수에 도달하지 않은 것으로 판별될 때, 요청된 동작이 수행될 것이다.

예시적인 실시예에 있어서, 불 휘발성 메모리 장치(1400)의 프로그램-소거 사이클 수가 특정 횟수에 도달하였음 통지하는 방식은 다양하게 결정될 수 있다. 예를 들면, 그러한 통지는 파워-업시, 셋 피쳐 명령(set feature command)을 이용하여 행해질 수 있다. 또는, 그러한 통지는 프로그램 동작이 요청될 때마다 행해질 수 있다. 하지만, 통지 방식이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.

도 9는 도 8에 도시된 메모리 제어기를 개략적으로 보여주는 블록도이다. 도 9를 참조하면, 메모리 제어기(1200)는 제 1 인터페이스로서 호스트 인터페이스(1210), 제 2 인터페이스로서 메모리 인터페이스(1220), 중앙 처리 장치(1230), 버퍼 메모리(1240), 그리고 ECC 회로(1250)를 포함한다.

호스트 인터페이스(1210)는 외부(또는, 호스트)와 인터페이스하도록 구성된다. 메모리 인터페이스(1220)는 도 2에 도시된 불 휘발성 메모리 장치(1400)와 인터페이스하도록 구성된다. CPU(1230)는 메모리 제어기(1200)의 전반적인 동작을 제어하도록 구성된다. 예를 들면, CPU(1230)는 플래시 변환 계층(Flash Translation Layer: FTL)과 같은 펌웨어를 운용하도록 구성된다. 버퍼 메모리(1240)는 호스트 인터페이스(1210)를 통해 외부로 전달되는 데이터를 임시 저장하는 데 사용된다. 버퍼 메모리(1240)는 메모리 인터페이스(1220)를 통해 불 휘발성 메모리 장치(1400)로부터 전달되는 데이터를 임시 저장하는 데 사용된다. 버퍼 메모리(1240)는 불 휘발성 메모리 장치(1400)를 제어하는 데 필요한 정보(예를 들면, 맵핑 정보, 등)를 저장하는 데 사용된다. ECC 회로(1250)는 불 휘발성 메모리 장치(1400)에 저장될 데이터를 부호화하도록 그리고 불 휘발성 메모리 장치(1400)로부터 읽혀진 데이터를 복호화하도록 구성될 것이다.

예시적인 실시예에 있어서, 메모리 제어기(1200)는, 비록 도면에는 도시되지 않았지만, 불 휘발성 메모리 장치(1400)에 저장될 데이터를 랜덤화하도록 그리고 불 휘발성 메모리 장치(1400)로부터 읽혀진 데이터를 디-랜덤화하도록 구성된 랜덤화기를 더 포함할 것이다. 랜덤화기의 일예가 미국특허공개번호 제2010/0088574호에 "DATA STORAGE SYSTEM AND DEVICE WITH RANDOMIZER/DE-RANDOMIZER"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.

예시적인 실시예에 있어서, 호스트 인터페이스(1210)는 컴퓨터 버스 표준들, 스토리지 버스 표준들, iFCPPeripheral 버스 표준들, 등 중 하나 또는 그 보다 많은 것들의 조합으로 구성될 수 있다. 컴퓨터 버스 표준들(computer bus standards)은 S-100 bus, Mbus, Smbus, Q-Bus, ISA, Zorro II, Zorro III, CAMAC, FASTBUS, LPC, EISA, VME, VXI, NuBus, TURBOchannel, MCA, Sbus, VLB, PCI, PXI, HP GSC bus, CoreConnect, InfiniBand, UPA, PCI-X, AGP, PCIe, Intel QuickPath Interconnect, Hyper Transport, 등을 포함한다. 스토리지 버스 표준들(Storage bus standards)은 ST-506, ESDI, SMD, Parallel ATA, DMA, SSA, HIPPI, USB MSC, FireWire(1394), Serial ATA, eSATA, SCSI, Parallel SCSI, Serial Attached SCSI, Fibre Channel, iSCSI, SAS, RapidIO, FCIP, 등을 포함한다. iFCPPeripheral 버스 표준들(iFCPPeripheral bus standards)은 Apple Desktop Bus, HIL, MIDI, Multibus, RS-232, DMX512-A, EIA/RS-422, IEEE-1284, UNI/O, 1-Wire, I2C, SPI, EIA/RS-485, USB, Camera Link, External PCIe, Light Peak, Multidrop Bus, 등을 포함한다.

도 10은 본 발명의 실시예에 따른 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다. 컴퓨팅 시스템은 처리 유니트(2101), 사용자 인터페이스(2202), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(2303), 메모리 제어기(2404), 그리고 저장 매체로서 불 휘발성 메모리 장치(2505)를 포함한다.

불 휘발성 메모리 장치(2505)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 즉, 불 휘발성 메모리 장치(2505)는 프로그램 펄스 시간을 가변적으로 제어함으로써 소거 상태의 메모리 셀들에 대한 소거 디스터번스의 열화를 개선하도록 구성될 것이다. 메모리 제어기(2404)는 도 8에 도시된 것과 실질적으로 동일하게 구성될 것이다. 즉, 메모리 제어기(2404)는 불 휘발성 메모리 장치(2505)의 프로그램-소거 사이클 수를 관리할 것이다. 메모리 제어기(2404)는 불 휘발성 메모리 장치(2505)의 프로그램-소거 사이클 수가 특정 횟수에 도달하였는 지의 여부를 판별할 것이다. 만약 불 휘발성 메모리 장치(2505)의 프로그램-소거 사이클 수가 특정 횟수에 도달한 것으로 판별되면, 메모리 제어기(2404)는 프로그램 전압이 일정하게 유지되는 프로그램 펄스 구간이 가변되도록 불 휘발성 메모리 장치(2505)를 제어할 것이다.

불 휘발성 메모리 장치(2505)에는 처리 유니트(2101)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(2404)를 통해 저장될 것이다. 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(2606)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 잘 이해될 것이다.

도 11은 본 발명의 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.

도 11을 참조하면, 반도체 드라이브(4000)(SSD)는 저장 매체(4100)와 제어기(4200)를 포함할 것이다. 저장 매체(4100)는 복수의 채널들을 통해 제어기(4200)와 연결될 것이다. 각 채널에는 복수의 불 휘발성 메모리들이 공통으로 연결될 것이다. 각 불 휘발성 메모리는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 즉, 불 휘발성 메모리는 프로그램 펄스 시간을 가변적으로 제어함으로써 소거 상태의 메모리 셀들에 대한 소거 디스터번스의 열화를 개선하도록 구성될 것이다. 제어기(4200)는 도 8에 도시된 것과 실질적으로 동일하게 구성될 것이다. 즉, 제어기(4200)는 각 불 휘발성 메모리의 프로그램-소거 사이클 수를 관리할 것이다. 제어기(4200)는 각 불 휘발성 메모리의 프로그램-소거 사이클 수가 특정 횟수에 도달하였는 지의 여부를 판별할 것이다. 만약 각 불 휘발성 메모리의 프로그램-소거 사이클 수가 특정 횟수에 도달한 것으로 판별되면, 제어기는 프로그램 전압이 일정하게 유지되는 프로그램 펄스 구간이 가변되도록 각 불 휘발성 메모리를 제어할 것이다.

도 12는 도 11에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이고, 도 13은 도 11에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.

본 발명의 실시예에 따른 반도체 드라이브(4000)는 스토리지를 구성하는 데 사용될 수 있다. 도 12에 도시된 바와 같이, 스토리지는 도 11에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들을 포함할 것이다. 본 발명의 실시예에 따른 반도체 드라이브(4000)는 스토리지 서버를 구성하는 데 사용될 수 있다. 도 13에 도시된 바와 같이, 스토리지 서버는 도 11에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들(4000), 그리고 서버(4000A)를 포함할 것이다. 또한, 이 분야에 잘 알려진 RAID 제어기(4000B)가 스토리지 서버에 제공될 수 있음은 잘 이해될 것이다.

도 14는 본 발명의 실시예들에 따른 데이터 저장 장치가 적용되는 시스템을 개략적으로 보여주는 도면이다.

도 14에 도시된 바와 같이, 본 발명의 실시예에 따른 데이터 저장 장치를 포함한 반도체 드라이브는 메일 서버(8100)에도 적용될 수 있다.

도 15는 본 발명의 실시예에 따른 메모리 카드(memory card)를 개략적으로 보여주는 블록도이다.

메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.

도 15를 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(9221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 제어기(9222), 하나 또는 그 보다 많은 불 휘발성 메모리 장치들(9207)을 포함할 것이다. 제어기(9222)는 프로세서로서, 불 휘발성 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 컨트롤러(9222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 불 휘발성 메모리 장치(9207) 및 인터페이스부(9221)와 커플링되어 있다.

불 휘발성 메모리(9207)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 즉, 불 휘발성 메모리(9207)는 프로그램 펄스 시간을 가변적으로 제어함으로써 소거 상태의 메모리 셀들에 대한 소거 디스터번스의 열화를 개선하도록 구성될 것이다. 제어기(9222)는 도 8에 도시된 것과 실질적으로 동일하게 구성될 것이다. 즉, 제어기(9222)는 불 휘발성 메모리(9207)의 프로그램-소거 사이클 수를 관리할 것이다. 제어기(9222)는 불 휘발성 메모리(9207)의 프로그램-소거 사이클 수가 특정 횟수에 도달하였는 지의 여부를 판별할 것이다. 만약 불 휘발성 메모리(9207)의 프로그램-소거 사이클 수가 특정 횟수에 도달한 것으로 판별되면, 제어기(9222)는 프로그램 전압이 일정하게 유지되는 프로그램 펄스 구간이 가변되도록 불 휘발성 메모리(9207)를 제어할 것이다.

도 16은 본 발명의 실시예에 따른 디지털 스틸 카메라(digital still camera)를 개략적으로 보여주는 블록도이다.

도 16을 참조하면, 디지털 스틸 카메라는 바디(9301), 슬롯(9302), 렌즈(9303), 디스플레이부(9308), 셔터 버튼(9312), 스트로브(strobe)(9318) 등을 포함한다. 특히, 슬롯(9308)에는 메모리 카드(9331)가 삽입될 수 있고, 메모리 카드(9331)는 도 8에서 설명된 메모리 제어기와 도 1에서 설명된 불 휘발성 메모리 장치를 포함할 것이다. 불 휘발성 메모리는 프로그램 펄스 시간을 가변적으로 제어함으로써 소거 상태의 메모리 셀들에 대한 소거 디스터번스의 열화를 개선하도록 구성될 것이다. 제어기는 불 휘발성 메모리 장치의 프로그램-소거 사이클 수를 관리할 것이다. 메모리 제어기는 불 휘발성 메모리 장치의 프로그램-소거 사이클 수가 특정 횟수에 도달하였는 지의 여부를 판별할 것이다. 만약 불 휘발성 메모리 장치의 프로그램-소거 사이클 수가 특정 횟수에 도달한 것으로 판별되면, 메모리 제어기는 프로그램 전압이 일정하게 유지되는 프로그램 펄스 구간이 가변되도록 불 휘발성 메모리 장치를 제어할 것이다.

메모리 카드(9331)가 접촉형(contact type)인 경우, 메모리 카드(9331)가 슬롯(9308)에 삽입될 때 메모리 카드(9331)와 회로 기판 상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(9331)가 비접촉형(non-contact type)인 경우, 무선 신호를 통해서 메모리 카드(9331)가 액세스될 것이다.

도 17은 도 15의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.

도 17을 참조하면, 메모리 카드(9331)는 비디오 카메라(VC), 텔레비전(TV), 오디오 장치(AD), 게임장치(GM), 전자 음악 장치(EMD), 휴대폰(HP), 컴퓨터(CP), PDA(Personal Digital Assistant), 보이스 레코더(voice recorder)(VR), PC 카드(PCC), 등에 사용될 수 있다.

본 발명의 실시예에 있어서, 메모리 셀들은 가변 저항 메모리 셀로 구성될 수 있으며, 예시적인 가변 저항 메모리 셀 및 그것을 포함한 메모리 장치가 미국특허번호 제7529124호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.

본 발명의 다른 실시예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 등을 포함할 것이다.

전하 저장층으로서 전하 트랩 플래시 구조를 갖는 메모리 장치가 미국특허 제6858906호, 미국공개특허 제2004-0169238호, 그리고 미국공개특허 제2006-0180851호에 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 소오스/드레인이 없는 플래시 구조는 대한민국특허 제673020호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.

본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

110: 메모리 셀 어레이
120: 어드레스 디코더
130: 전압 발생기
140: 제어 로직
150: 읽기/쓰기 회로
160: 입출력 인터페이스
170: 온도 코드 발생부

Claims (10)

1. 선택된 워드 라인으로 프로그램 전압을 공급하고,
   비선택된 워드 라인들로 패스 전압을 공급하는 것을 포함하며,
   상기 프로그램 전압이 일정하게 유지되는 프로그램 펄스 구간은 온도의 변화에 따라 상이하게 제어되고,
   상기 프로그램 펄스 구간은 온도가 낮아질 때 증가하고, 온도가 높아질 때 감소하고,
   온도 변화에 따라 결정된 상기 프로그램 펄스 구간은 특정 프로그램 루프 이후 상대적으로 짧아지는 불 휘발성 메모리 장치의 프로그램 방법.
2. 삭제
3. 제 1 항에 있어서,
   온도 변화에 따라 결정된 상기 프로그램 펄스 구간은 상기 선택된 워드 라인의 물리적인 위치에 따라 추가적으로 변화되는 불 휘발성 메모리 장치의 프로그램 방법.
4. 제 3 항에 있어서,
   상기 선택된 워드 라인이 비트 라인에 인접한 최상위 워드 라인일 때 결정된 프로그램 펄스 구간은 상기 선택된 워드 라인이 상기 최상위 워드 라인을 제외한 나머지 워드 라인들 중 하나일 때 결정된 프로그램 펄스 구간보다 짧은 불 휘발성 메모리 장치의 프로그램 방법.
5. 삭제
6. 워드 라인들과 비트 라인들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와;
   상기 메모리 셀 어레이의 워드 라인들 중 하나를 선택하는 어드레스 디코더와;
   현재 온도를 검출하고 검출된 현재 온도에 대응하는 온도 코드를 발생하는 온도 코드 발생부와; 그리고
   상기 온도 코드에 응답하여 상기 어드레스 디코더를 통해 상기 선택된 워드 라인으로 공급되는 프로그램 전압의 프로그램 펄스 구간을 제어하는 제어 로직을 포함하고,
   상기 제어 로직은 상기 온도 코드가 온도의 증가를 나타낼 때 상대적으로 짧아지도록 그리고 상기 온도 코드가 온도의 감소를 나타낼 때 상대적으로 길어지도록 상기 프로그램 펄스 구간을 제어하고,
   상기 제어 로직은 현재의 프로그램 루프가 특정 프로그램 루프에 도달하였는 지의 여부를 판별하도록 구성되며, 상기 현재의 프로그램 루프가 특정 프로그램 루프에 도달한 것으로 판별될 때, 상기 제어 로직은 상기 특정 프로그램 루프 이전의 프로그램 펄스 구간보다 짧아지도록 온도 변화에 따라 결정된 상기 프로그램 펄스 구간을 제어하는 불 휘발성 메모리 장치.
7. 삭제
8. 제 6 항에 있어서,
   상기 제어 로직은 상기 선택된 워드 라인의 물리적인 위치에 의거하여 상기 온도 코드에 따라 결정된 상기 프로그램 펄스 구간을 추가적으로 제어하는 불 휘발성 메모리 장치.
9. 제 8 항에 있어서,
   상기 선택된 워드 라인이 비트 라인에 인접한 최상위 워드 라인일 때 결정된 프로그램 펄스 구간은 상기 선택된 워드 라인이 상기 최상위 워드 라인을 제외한 나머지 워드 라인들 중 하나일 때 결정된 프로그램 펄스 구간보다 짧은 불 휘발성 메모리 장치.
10. 삭제

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