CN113806254B - 存储器系统、存储器控制器及存储器系统的操作方法 - Google Patents

存储器系统、存储器控制器及存储器系统的操作方法 Download PDF

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Abstract

所公开技术的实施例涉及一种存储器系统、存储器控制器以及存储器系统的操作方法。根据本公开的实施例，存储器系统可以计算对存储器装置中包括的存储器页面的编程操作开始与该编程操作暂停之间的时间段T1，可以计算该编程操作暂停与该编程操作恢复之前的时间点之间的时间段T2，可以基于时间段T1和时间段T2来计算待施加到存储器单元以减轻阈值电压分布的改变的读取偏移电压，并且可以在编程操作恢复之前将该读取偏移电压存储在存储器装置中的存储器页面中。因此，该存储器系统能够提高暂停和恢复编程操作的操作的可靠性，并且提高读取操作的性能。

Description

存储器系统、存储器控制器及存储器系统的操作方法
相关申请的交叉引用
本专利文件要求于2020年6月15日提交的申请号为10-2020-0072024的韩国专利申请的优先权和权益，该韩国专利申请通过引用整体并入本文。
技术领域
本专利文件中公开的技术和实施方案涉及一种存储器系统、存储器控制器及存储器系统的操作方法。
背景技术
存储装置是指用于永久或临时存储数据的电子组件。每个存储装置可以包括一个或多个存储介质，以基于来自主机的请求存储数据并进行操作。主机的示例包括计算机、移动终端(例如，智能电话或平板电脑)或各种其它电子装置。可以基于存储介质的类型对存储装置进行分类。例如，硬盘驱动器(HDD)使用磁盘作为存储介质，并且固态驱动器(SSD)、通用闪存装置(UFS)或嵌入式MMC(eMMC)装置使用诸如易失性存储器装置和非易失性存储器装置的半导体装置作为存储介质。
存储器系统可以进一步包括用于控制存储器装置的存储器控制器。存储器控制器可以从主机接收命令，并且可以基于接收的命令来运行或控制存储器系统中包括的易失性存储器或非易失性存储器中读取、写入或擦除数据的操作。存储器控制器可以驱动固件以执行用于控制这种操作的逻辑操作。
发明内容
所公开技术的实施例可以提供一种能够提高暂停(suspend)编程操作之后的读取操作的可靠性的存储器系统、存储器控制器以及存储器系统的操作方法。
另外，本公开的实施例可以提供一种能够提高读取操作性能的存储器系统、存储器控制器以及存储器系统的操作方法。
一方面，本公开的实施例可以提供一种存储器系统，包括：存储器装置，包括存储器单元阵列，该存储器单元阵列包括用于提供数字存储的存储器单元，每个存储器单元可以多个状态进行编程，每个状态定义有相应的阈值电压分布；以及存储器控制器，通信地联接到存储器装置并被配置为控制该存储器装置。
存储器控制器可以响应于在将特定状态编程到存储器页面中包括的存储器单元的编程操作期间接收到暂停编程操作的请求，计算开始编程操作与暂停该编程操作之间的时间段T1，其中暂停编程操作导致特定状态的阈值电压分布的改变。
存储器控制器可以响应于恢复编程操作的请求，计算暂停编程操作与恢复该编程操作之前的时间点之间的时间段T2。
存储器控制器可以基于时间段T1和时间段T2来计算待施加到存储器单元以减轻阈值电压分布的改变的读取偏移电压。
存储器控制器可以在恢复编程操作之前将读取偏移电压存储在存储器装置中的存储器页面中。
存储器控制器可以将读取偏移电压存储在包括存储器单元的存储器页面的页面信息(PI)区域中。
存储器控制器可以将读取偏移电压施加到存储器单元，使得用于读取数据的原始读取电压改变为目标读取电压。
存储器控制器可以基于时间段T1来确定目标读取电压。
存储器控制器可以计算读取偏移电压，使得读取偏移电压的值可以与时间段T2成比例。
存储器控制器可以将读取偏移电压存储在PI区域的保留区域中。
例如，存储器控制器可以将用于确定不同数据位的读取偏移电压存储在保留区域的不同字节中。在这种情况下，存储器控制器可以将两个不同的读取偏移电压存储在第一字节和第三字节中，并且可以将三个不同的读取偏移电压存储在第二字节中。
存储器控制器可以响应于读取存储器单元中发生的失败而施加读取偏移电压。
目标读取电压可以大于原始读取电压。
存储器控制器可以被配置为与主机通信，并且从主机接收暂停编程操作的请求和恢复编程操作的请求中的至少一个。
另一方面，本公开的实施例可以提供一种存储器控制器，包括：存储器接口，被配置为与存储器装置通信，该存储器装置包括存储器页面，该存储器页面包括存储器单元，每个存储器单元可以多个状态进行编程，每个状态定义有相应的阈值电压分布；以及控制电路，被配置为控制存储器装置。
控制电路可以响应于在将特定状态编程到存储器页面的编程操作期间接收到暂停编程操作的请求，计算开始编程操作与暂停编程操作之间的时间段T1，其中暂停编程操作导致特定状态的阈值电压分布的改变。
控制电路可以响应于恢复编程操作的请求，计算暂停编程操作与恢复编程操作之前的时间点之间的时间段T2。
控制电路可以基于时间段T1和时间段T2来计算待施加到存储器页面以减轻阈值电压分布的改变的读取偏移电压。
控制电路可以在恢复编程操作之前将读取偏移电压存储在存储器页面中。
控制电路可以将读取偏移电压存储在存储器页面的页面信息(PI)区域中。
控制电路可以将读取偏移电压施加到存储器页面，使得用于读取数据的原始读取电压改变为目标读取电压。
控制电路可以基于时间段T1来确定目标读取电压。
控制电路可以计算读取偏移电压，使得读取偏移电压的值可以与时间段T2成比例。
控制电路可以将读取偏移电压存储在PI区域的保留区域中。
例如，控制电路可以将用于确定不同数据位的读取偏移电压存储在保留区域的不同字节中。在这种情况下，控制电路可以将两个不同的读取偏移电压存储在第一字节和第三字节中，并且可以将三个不同的读取偏移电压存储在第二字节中。
控制电路可以响应于读取存储器页面中发生的失败而施加读取偏移电压。
目标读取电压可以大于原始读取电压。
控制电路可以与主机通信，并且从主机接收暂停编程操作的请求和恢复编程操作的请求中的至少一个。
另一方面，本公开的实施例可以提供一种包括存储器装置的存储器系统的操作方法。
存储器系统的操作方法可以包括计算开始对存储器装置中的存储器页面中包括的存储器单元的编程操作与暂停该编程操作之间的时间段T1。
存储器系统的操作方法可以包括计算暂停编程操作与恢复该编程操作之前的时间点之间的时间段T2。
存储器系统的操作方法可以包括：基于时间段T1和时间段T2，计算待施加到存储器单元以减轻特定状态的存储器单元的阈值电压分布的改变的读取偏移电压，该改变是由于暂停编程操作而引起的。
可以基于时间段T1来确定目标读取电压。
读取偏移电压的值可以与时间段T2成比例。
存储器系统的操作方法可以包括在恢复编程操作之前，将读取偏移电压存储在存储器装置中的存储器页面中。
存储器系统的操作方法可以进一步包括将读取偏移电压施加到存储器单元，使得用于读取数据的原始读取电压改变为目标读取电压。
可以将读取偏移电压存储在包括存储器单元的存储器页面的PI(页面信息)区域的保留区域中。
例如，可以将用于确定不同数据位的读取偏移电压存储在保留区域的不同字节中。在这种情况下，两个不同的读取偏移电压可以存储在第一字节和第三字节中，并且三个不同的读取偏移电压可以存储在第二字节中。
根据本公开的实施例，可以提高暂停编程操作之后的读取操作的可靠性。
另外，根据所公开技术的实施例，可以提高读取操作的性能。
附图说明
从下面结合附图的详细描述中，本公开的上述和其它方面、特征和优点将变得更加显而易见，其中：
图1是示出基于所公开技术的一些实施方案的存储器系统的示意性配置的示图。
图2是示意性地示出基于所公开技术的一些实施方案的存储器装置的框图。
图3是示出基于所公开技术的一些实施方案的存储器装置的字线和位线的结构的示图。
图4是示出开始、暂停和恢复编程操作的过程的示图。
图5是示出基于所公开技术的一些实施方案的存储器系统的操作的示例的流程图。
图6是示出基于所公开技术的一些实施方案的存储器单元的阈值电压分布的示例的示图。
图7a和图7b显示了示出基于所公开技术的一些实施方案的根据从开始编程操作到暂停编程操作的时间T1的阈值电压分布和读取偏压中的改变的示例的示图。
图8a和图8b显示了示出基于所公开技术的一些实施方案的根据从暂停编程操作到恢复编程操作的时间T2的读取偏压偏移中的改变的示例的示图。
图9是示出基于所公开技术的一些实施方案的存储器页面的PI区域的示图。
图10是示出将读取偏压偏移存储在图9所示的PI区域中的示例的示图。
图11是示出图10所示的第一字节、第二字节和第三字节的配置的示例的示图。
图12是示出基于所公开技术的一些实施方案的读取存储器页面的操作的示例的示图。
图13是示出基于所公开技术的一些实施方案的存储器系统的操作方法的流程图。
图14是示出基于所公开技术的一些实施方案的计算系统的配置的示图。
具体实施方式
在下文中，将参照附图详细描述所公开技术的实施例。
所公开技术的各个实施方案涉及一种能够提高在暂停正执行的编程操作之后执行的读取操作的可靠性的存储器系统。
在一些情况下，在将数据编程到存储器装置的编程操作(写入操作)期间，存储器系统可能需要暂停写入操作并运行读取操作。然后，被暂停的编程操作可以在读取操作之后恢复。在这种情况下，可能存在以下问题：存储器装置中包括的存储器单元之中，正在进行编程操作的存储器单元的阈值电压分布由于暂停编程操作而改变。阈值电压分布的改变可能导致在暂停编程操作之后执行的读取操作的可靠性劣化。为了减轻这种劣化，存储器系统过去常常限制从暂停写入操作到恢复写入操作的时间。然而，这种时间限制也降低了读取操作的性能和可靠性。认识到上述情况，所公开技术提供了各个实施方案以解决读取操作的性能和可靠性的劣化。
图1是示出根据所公开技术的实施例的存储器系统100的示意性配置的示图。
参照图1，存储器系统100可以包括被配置为存储数据的存储器装置110以及被配置为控制存储器装置110的存储器控制器120。
存储器装置110可以包括多个存储块。存储器装置110可以被配置为响应于从存储器控制器120接收的控制信号而操作。存储器装置110的操作可以包括，例如，读取操作、编程操作(也称为“写入操作”)、擦除操作等。
存储器装置110可以包括存储器单元阵列，该存储器单元阵列包括被配置为存储数据的多个存储器单元(也简称为“单元”)。在一些实施方案中，存储器单元中的每一个可以被构造或操作为存储单个位或多个位的信息。可以针对存储器操作，以不同的块和页面来组织存储器单元阵列。存储器单元阵列的单元可以被组织为包括多个存储块。每个存储块可以包括多个页面，并且每个页面对应于多个存储器单元。
例如，存储器装置110可以被实施为诸如以下的各种类型：双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率第四代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移扭矩随机存取存储器(STT-RAM)。
存储器装置110可以以三维阵列结构来实施。在一些实施方案中，所公开技术的实施例可应用于具有被配置为导电浮栅的电荷存储层的闪速存储器装置。在一些其它实施方案中，所公开技术的实施例应用于具有电荷撷取闪存(CTF)的闪速存储器装置，该CTF具有被配置为绝缘膜的电荷存储层。
通过将命令/地址信号提供到存储器控制器120，存储器控制器120可以基于来自用户/主机的请求来访问存储器装置110。在一些实施方案中，存储器装置110可以被配置为从存储器控制器接收命令以及执行或运行该命令的地址，并且访问存储器单元阵列中的使用该地址选择的区域。例如，存储器装置110可以在该存储器装置中具有与从存储器控制器120接收的地址相对应的物理地址的存储器区域中执行与接收到的命令相对应的操作。
例如，存储器装置110可以执行编程操作、读取操作、擦除操作等。在编程操作期间，存储器装置110可以将数据编程到由地址选择的区域中。在读取操作期间，存储器装置110可以从由地址选择的区域读取数据。在擦除操作期间，存储器装置110可以擦除由地址选择的区域中存储的数据。
存储器控制器120可以控制关于存储器装置110的写入操作(编程操作)、读取操作、擦除操作或后台操作。后台操作可以包括，例如垃圾收集(GC)操作、损耗均衡(WL)操作和坏块管理(BBM)操作之中的至少一个。如本文所使用的术语“垃圾收集”可以指存储器管理的一种形式，其中垃圾收集器尝试回收不再使用的对象所占用的(垃圾)内存。损耗均衡指示用于延长可擦除存储装置的寿命的技术。
存储器控制器120可以在主机的请求下控制存储器装置110的操作。可选地，存储器控制器120可以在没有主机的相应请求的情况下，例如当存储器控制器120执行存储器装置的一个或多个后台操作时，控制存储器装置110的操作。
存储器控制器120和主机可以是分开的装置。在一些情况下，存储器控制器120和主机可以集成并实施为单个装置。在下面的描述中，存储器控制器120和主机是分开的装置。
参照图1，存储器控制器120可以包括存储器接口122、控制电路123和主机接口121。
主机接口121可以被配置为提供用于与主机通信的接口。
当从主机HOST接收命令时，控制电路123可以通过主机接口121接收命令，并且可以执行处理接收到的命令的操作。
存储器接口122可以连接到存储器装置110以提供用于与存储器装置110通信的接口。也就是说，存储器接口122可以被配置为响应于控制电路123的控制，向存储器装置110和存储器控制器120提供接口。
控制电路123可以被配置为通过执行对存储器控制器120的全部控制的操作来控制存储器装置110的操作。例如，控制电路123可以包括处理器124和工作存储器125。控制电路123可以进一步包括错误检测/校正电路(ECC电路)126等。
处理器124可以控制存储器控制器120的全部操作。处理器124可以执行逻辑操作。处理器124可以通过主机接口121与主机HOST通信。处理器124可以通过存储器接口122与存储器装置110通信。
处理器124可以执行闪存转换层(FTL)的功能。处理器124可以通过FTL将由主机提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可以接收LBA，并且使用映射表将LBA转换为PBA。
根据映射单位，FTL可以采用各种地址映射方法。典型的地址映射方法可以包括页面映射方法、块映射方法和混合映射方法。
处理器124可以被配置为对从主机接收的数据进行随机化。例如，处理器124可以通过使用随机化种子来对从主机接收的数据进行随机化。经随机化的数据被提供到存储器装置110作为待存储的数据，并且被编程到存储器单元阵列中。
处理器124可以被配置为在读取操作期间对从存储器装置110接收的数据进行去随机化。例如，处理器124可以通过使用去随机化种子来对从存储器装置110接收的数据进行去随机化。经去随机化的数据可以被输出到主机HOST。
处理器124可以运行固件(FW)以控制存储器控制器120的操作。换句话说，处理器124可以控制存储器控制器120的全部操作，并且为了执行逻辑操作，可以运行(驱动)在启动期间加载到工作存储器125中的固件。
固件是指在存储器系统100内部运行的程序，并且可以包括各种功能层。
例如，固件可以包括以下中的至少一种：闪存转换层(FTL)，被配置为在主机HOST请求存储器系统100提供的逻辑地址与存储器装置110的物理地址之间进行转换；主机接口层(HIL)，被配置为解释主机HOST向存储器系统100(存储装置)发出的命令，并且将该命令传递到FTL；以及闪存接口层(FIL)，被配置为将由FTL发出的命令传递到存储器装置110。
例如，固件可以被存储在存储器装置110中，然后被加载到工作存储器125中。
工作存储器125可以存储驱动存储器控制器120所必需的固件、程序代码、命令或多条数据。工作存储器125可以包括例如静态RAM(SRAM)、动态RAM(DRAM)和同步RAM(SDRAM)之中的至少一种作为易失性存储器。
错误检测/校正电路126可以被配置为通过使用错误校正码来检测检查目标数据的错误位，并且对检测到的错误位进行校正。例如，检查目标数据可以是工作存储器125中存储的数据、从存储器装置110检索的数据等。
错误检测/校正电路126可以被实施为通过使用错误校正码对数据进行解码。错误检测/校正电路126可以通过使用各种代码解码器来实施。例如，可以使用执行非系统代码解码的解码器或执行系统代码解码的解码器。
例如，错误检测/校正电路126可以关于每条读取数据逐个扇区地检测错误位。每条读取数据可以包括多个扇区。如本文所使用的，扇区可以指小于闪速存储器的读取单位(页面)的数据单位。构成每条读取数据的扇区可以经由地址彼此对应。
错误检测/校正电路126可以计算位错误率(BER)，并且确定是否可以逐个扇区地进行校正。例如，如果BER高于参考值，则错误检测/校正电路126可以确定相应的扇区是不可校正的或“失败”。如果BER低于或等于参考值，则错误检测/校正电路126可以确定相应的扇区是可校正的或“通过”。
错误检测/校正电路126可以关于所有条读取数据顺序地执行错误检测和校正操作。当读取数据中包括的扇区是可校正的时，错误检测/校正电路126可以关于下一条读取数据省略与相应扇区有关的错误检测和校正操作。在以这种方式完成关于所有条读取数据的错误检测和校正操作之后，错误检测/校正电路126可以检测最终被认为不可校正的扇区。可能存在被认为不可校正的一个或多个扇区。错误检测/校正电路126可以将关于被认为不可校正的扇区的信息(例如，地址信息)传递到处理器124。
总线127可以被配置为在存储器控制器120的构成元件121、122、124、125和126之间提供通道。总线127可以包括例如用于传递各种类型的控制信号和命令的控制总线以及用于传递各种类型的数据的数据总线。
存储器控制器120的上述构成元件121、122、124、125和126仅作为示例提供。注意的是，可以省略存储器控制器120的上述构成元件121、122、124、125和126中的一些，或者可以将存储器控制器120的上述构成元件121、122、124、125和126中的一些集成到单个元件中。另外，在一些情况下，除了存储器控制器120的上述构成元件之外，还可以添加一个或多个其它构成元件。
在下文中，将参照图2更详细地描述存储器装置110。
图2是示意性地示出根据所公开技术的实施例的存储器装置110的框图。
参照图2，基于所公开技术的一些实施方案的存储器装置110可以包括存储器单元阵列210、地址解码器220、读取/写入电路230、控制逻辑240和电压生成电路250。
存储器单元阵列210可以包括多个存储块BLK1至BLKz，其中z是等于或大于2的自然数。
在多个存储块BLK1至BLKz中，可以按行和列设置多个字线WL和多个位线BL，并且可以布置多个存储器单元MC。
多个存储块BLK1至BLKz可以通过多个字线WL连接到地址解码器220。多个存储块BLK1至BLKz可以通过多个位线BL连接到读取/写入电路230。
多个存储块BLK1至BLKz中的每一个可以包括多个存储器单元。例如，多个存储器单元是非易失性存储器单元。在一些实施方案中，这种非易失性存储器单元具有垂直沟道结构。
存储器单元阵列210可以包括具有二维结构的存储器单元阵列或具有三维结构的存储器单元阵列。
存储器单元阵列210中包括的多个存储器单元中的每一个可以存储至少一位数据。例如，存储器单元阵列210中包括的多个存储器单元中的每一个可以是被配置为每个存储器单元存储一位数据的单层单元(SLC)。又例如，存储器单元阵列210中包括的多个存储器单元中的每一个可以是被配置为每个存储器单元存储两位数据的多层单元(MLC)。在另一示例中，存储器单元阵列210中包括的多个存储器单元中的每一个可以是被配置为每个存储器单元存储三位数据的三层单元(TLC)。在另一示例中，存储器单元阵列210中包括的多个存储器单元中的每一个可以是被配置为每个存储器单元存储四位数据的四层单元(QLC)。在另一示例中，存储器单元阵列210可以包括多个存储器单元，多个存储器单元中的每一个可以被配置为每个存储器单元存储至少五位数据。
参照图2，地址解码器220、读取/写入电路230、控制逻辑240和电压生成电路250可以作为被配置为驱动存储器单元阵列210的外围电路进行操作。
地址解码器220可以通过多个字线WL连接到存储器单元阵列210。
地址解码器220可以被配置为响应于控制逻辑240的命令和控制信号而操作。
地址解码器220可以通过存储器装置110内部的输入/输出缓冲器来接收地址。地址解码器220可以被配置为对接收到的地址之中的块地址进行解码。地址解码器220可以基于解码后的块地址选择至少一个存储块。
地址解码器220可以从电压生成电路250接收读取电压Vread和通过电压Vpass。
当在读取操作期间施加读取电压时，地址解码器220可以将读取电压Vread施加到所选择的存储块内部的所选择的字线WL，并且可以将通过电压Vpass施加到剩余的未选择字线WL。
在编程验证操作期间，地址解码器220可以将由电压生成电路250生成的验证电压施加到所选择的存储块内部的所选择的字线WL，并且可以将通过电压Vpass施加到剩余的未选择字线WL。
地址解码器220可以被配置为对接收到的地址之中的列地址进行解码。地址解码器220可以将解码后的列地址传输到读取/写入电路230。
存储器装置110可以基于页面执行读取操作和编程操作。在一些实施方案中，存储器单元阵列可以包括存储块，并且每个存储块可以包括多个页面，每个页面与多个存储器单元相对应。在请求读取操作和编程操作时接收到的地址可以包括块地址、行地址和列地址中的至少一个。
地址解码器220可以基于块地址和行地址选择一个存储块和一个字线。列地址可以由地址解码器220解码并被提供到读取/写入电路230。
地址解码器220可以包括块解码器、行解码器、列解码器和地址缓冲器中的至少一个。
读取/写入电路230可以包括多个页面缓冲器PB。当存储器单元阵列210执行读取操作时，读取/写入电路230可以作为“读取电路”进行操作，并且当存储器单元阵列210执行写入操作时，读取/写入电路230可以作为“写入电路”进行操作。
上述读取/写入电路230也被称为包括多个页面缓冲器PB的页面缓冲器电路，或者被称为数据寄存器电路。读取/写入电路230可以包括数据缓冲器，该数据缓冲器可以保留用于数据处理的数据，并且在一些实施方案中，可以进一步包括用于数据高速缓存的高速缓存缓冲器。
多个页面缓冲器PB可以通过多个位线BL连接到存储器单元阵列210。为了在读取操作和编程验证操作期间检测或感测存储器单元的阈值电压Vth，多个页面缓冲器PB可以连续地向连接到存储器单元的位线BL供应感测电流，以在感测节点处检测基于相应存储器单元的编程状态的、与电流成比例的电压变化，并且可以将相应的电压锁存为感测数据。
读取/写入电路230可以响应于从控制逻辑240输出的页面缓冲器控制信号而操作。
在读取操作期间，读取/写入电路230感测存储器单元的电压值，并且该电压值作为数据被读出。读取/写入电路230临时存储检索到的数据，并且将数据DATA输出到存储器装置110的输入/输出缓冲器。在实施例中，除了页面缓冲器PB或页面寄存器之外，读取/写入电路230还可以包括列选择电路。
控制逻辑240可以连接到地址解码器220、读取/写入电路230和电压生成电路250。控制逻辑240可以通过存储器装置110的输入/输出缓冲器接收命令CMD和控制信号CTRL。
控制逻辑240可以被配置为响应于控制信号CTRL而控制存储器装置110的全部操作。控制逻辑240可以输出用于将多个页面缓冲器PB的感测节点的电压电平调整到预充电电压电平的控制信号。
控制逻辑240可以控制读取/写入电路230在存储器单元阵列210中执行读取操作。电压生成电路250可以响应于从控制逻辑240输出的电压生成电路控制信号，生成在读取操作期间使用的读取电压Vread和通过电压Vpass。
存储器装置110中包括的存储块BLK可以包括多个页面PG和多个串。多个页面PG对应于多个字线WL，并且多个串STR对应于多个位线BL。
在存储块BLK中，多个字线WL和多个位线BL可以被布置成相交。例如，多个字线WL中的每一个可以沿行方向布置，并且多个位线BL中的每一个可以沿列方向布置。在另一示例中，多个字线WL中的每一个可以沿列方向布置，并且多个位线BL中的每一个可以沿行方向布置。
多个字线WL和多个位线BL可以彼此相交，从而定义多个存储器单元MC。每个存储器单元MC可以具有布置在其中的晶体管TR。
例如，每个存储器单元MC中布置的晶体管TR可以包括漏极、源极和栅极。晶体管TR的漏极(或源极)可以直接地或经由另一晶体管TR连接到相应的位线BL。晶体管TR的源极(或漏极)可以直接地或经由另一晶体管TR连接到源极线(可以是地)。晶体管TR的栅极可以包括由绝缘体围绕的浮栅(FG)以及从字线WL施加栅极电压的控制栅(CG)。
在多个存储块BLK1至BLKz的每一个中，第一选择线(也称为源极选择线或漏极选择线)可以另外布置在第一最外侧字线的外部，该第一最外侧字线在两个最外侧字线之中更靠近读取/写入电路230，并且第二选择线(也称为漏极选择线或源极选择线)可以另外布置在另一第二最外侧字线的外部。
在一些情况下，可以在第一最外侧字线和第一选择线之间另外布置至少一个虚设字线。另外，可以在第二最外侧字线和第二选择线之间另外布置至少一个虚设字线。
可以基于页面执行存储块的读取操作和编程操作(写入操作)，并且可以基于存储块执行存储块的擦除操作。
图3是示出根据所公开技术的实施例的存储器装置110的字线WL和位线BL的结构的示图。
参照图3，存储器装置110具有存储器单元MC集中的内核区域以及与该内核区域以外的剩余区域相对应的辅助区域。辅助区域包括用于支持存储器单元阵列210的操作的电路。
内核区域可以包括页面PG和串STR。在一些实施方案中，多个字线WL1至WL9和多个位线BL被布置成相交。
字线WL1至WL9可以连接到行解码器310。位线BL可以连接到列解码器320。对应于图2的读取/写入电路230的数据寄存器330可以存在于多个位线BL和列解码器320之间。
多个字线WL1至WL9可以对应于多个页面PG。
例如，多个字线WL1至WL9中的每一个可以对应于如图3所示的一个页面PG。当多个字线WL1至WL9中的每一个具有较大大小时，多个字线WL1至WL9中的每一个可以对应于至少两个(例如，两个或四个)页面PG。每个页面PG是与进行编程操作和读取操作有关的最小单位，并且当进行编程操作和读取操作时，相同页面PG内的所有存储器单元MC可以同时执行操作。
多个位线BL可以连接到列解码器320。在一些实施方案中，可以将多个位线BL划分为奇数编号的位线BL和偶数编号的位线BL，使得一对奇数编号的位线BL和偶数编号的位线BL共同联接到列解码器320。
地址可以用于访问内核区域中的一个或多个存储器单元MC。可以通过输入/输出端将地址提供到行解码器310和列解码器320，以选择相应的目标存储器单元。在一些实施方案中，目标存储器单元可以指存储器单元MC中作为待从存储器控制器或用户访问的目标的一个，并且在一些实施方案中，存储器单元MC可以位于连接到行解码器310的字线WL1至WL9与连接到列解码器320的位线BL之间的交叉处。
第一方向(例如，X轴方向)上的页面PG连接到被称为字线WL的公共使用的线，并且第二方向(例如，Y轴方向)上的串STR连接到被称为位线BL的公共线。由于在前存储器单元MC两端的电压降，施加到串联连接的存储器单元MC之中的中间位置或最后位置的存储器单元MC的电压可能略微不同于施加到最前位置的存储器单元MC的电压，并且施加到中间位置的存储器单元MC的电压略微不同于施加到最后位置的存储器单元MC的电压。
在一些实施方案中，因为由存储器装置110进行的包括编程操作和读取操作的所有数据处理都经由数据寄存器330发生，所以数据寄存器330起着重要的作用。如果数据寄存器330的数据处理被延迟，则所有其它区域都需要等待，直到数据寄存器330完成数据处理，这劣化了存储器装置110的整体性能。
参照图3所示的示例，在一个串STR中，多个晶体管TR1至TR9可以分别连接到多个字线WL1至WL9。在一些实施方案中，多个晶体管TR1至TR9对应于存储器单元MC。在该示例中，多个晶体管TR1至TR9包括控制栅CG和浮栅FG。
多个字线WL1至WL9包括两个最外侧字线WL1和WL9。第一选择线DSL可以另外布置在第一最外侧字线WL1的外部，与另一最外侧字线WL9相比，该第一最外侧字线WL1更靠近数据寄存器330并具有更短的信号路径。第二选择线SSL可以另外布置在另一第二最外侧字线WL9的外部。
由第一选择线DSL控制以导通/关断的第一选择晶体管D-TR具有连接到第一选择线DSL的栅电极，但是不包括浮栅FG。由第二选择线SSL控制以导通/关断的第二选择晶体管S-TR具有连接到第二选择线SSL的栅电极，但是不包括浮栅FG。
第一选择晶体管D-TR用作将相应的串STR连接到数据寄存器330的开关电路。第二选择晶体管S-TR用作将相应的串STR连接到源极线SL的开关电路。因此，第一选择晶体管D-TR和第二选择晶体管S-TR可以用于启用或停用相应的串STR并传递/阻挡信号。
在编程操作期间，存储器系统100向位线BL的待编程的目标存储器单元MC填充电子。因此，存储器系统100向第一选择晶体管D-TR的栅电极施加预定的导通电压Vcc，从而导通第一选择晶体管D-TR，并且向第二选择晶体管S-TR的栅电极施加预定的关断电压(例如，0V)，从而关断第二选择晶体管S-TR。
存储器系统100在读取操作或验证操作期间导通第一选择晶体管D-TR和第二选择晶体管S-TR两者。因此，在读取操作或验证操作期间，电流可以流经相应的串STR并且流到对应于接地电压的源极线SL，使得可以测量位线BL的电压电平。然而，在读取操作期间，第一选择晶体管D-TR和第二选择晶体管S-TR之间的导通/关断定时可能存在时间差。
在擦除操作期间，存储器系统100可以通过源极线SL向衬底施加预定的电压(例如，+20V)。在擦除操作期间，存储器系统100施加一定的电压以允许第一选择晶体管D-TR和第二选择晶体管S-TR两者浮置。因此，所施加的擦除电压可以将电荷从所选择的存储器单元的浮栅FG中去除。
图4是示出开始、暂停和恢复编程操作的过程的示图。
参照图4，存储器系统100的存储器控制器120可以对包括在存储器装置100中的存储器页面开始编程操作，然后可以根据来自主机HOST的请求暂停相应的编程操作。存储器页面是存储器装置110中的读取操作或编程操作的单位。
此时，存储器控制器120可以计算开始对存储器页面的编程操作的时间与暂停该编程操作的时间之间的时间T1。存储器控制器120可以检查将用于开始编程操作的编程命令输入到存储器装置110的时间点TP1，并且可以检查将用于暂停编程操作的暂停命令输入到存储器装置110的时间点TP2，从而通过时间点TP2和时间点TP1之间的差来计算时间T1。
另外，存储器控制器120可以计算暂停对存储器页面的编程操作的时间点与刚好在恢复该编程操作之前的时间点之间的时间T2。存储器控制器120可以检查将用于暂停编程操作的暂停命令输入到存储器装置110的时间点TP2，并且可以检查刚好在将用于恢复该编程操作的恢复命令输入到存储器装置之前的时间点TP3，从而通过时间点TP3和时间点TP2之间的差来计算时间T2。
时间点TP3可以是存储器控制器120向存储器装置110输入恢复命令之前的特定时间点。例如，时间点TP3可以是暂停编程操作之后存储器控制器120完成从主机HOST接收的所有读取请求之后的特定时间点，或者是满足用于恢复编程操作的条件(例如，暂停编程操作之后运行读取操作的次数，以及编程操作保持暂停期间的时间)之后的特定时间点。
同时，存储器控制器120可以使用位于存储器系统100内部或外部的计时器(例如，RTC)以便检查时间点TP1、TP2和TP3。
图5是示出根据所公开技术的实施例的存储器系统100的操作的示例的流程图。
参照图5，存储器系统100的存储器控制器120可以计算上面图4中描述的时间T1(S510)。另外，存储器系统100的存储器控制器120可以计算上面图4中描述的时间T2(S520)。
此后，存储器系统100的存储器控制器120可以基于时间T1和时间T2来计算与用于读取存储器页面的一个或多个读取偏压之中的目标读取偏压相对应的读取偏压偏移(S530)。
与读取偏压相对应的读取偏压偏移(可以称为读取偏移电压)是指示在对存储器页面运行读取操作时所施加的读取偏压(可以称为读取电压)的值相比于设定的读取偏压的改变程度的值。如果在运行读取操作时可以使用多个读取偏压，则与各个读取偏压相对应的读取偏压偏移可以彼此不同。
稍后将参照图6至图8详细描述存储器控制器120计算与目标读取偏压相对应的读取偏压偏移的详细方法。
另外，存储器系统100的存储器控制器120可以在恢复编程操作之前将在步骤S530中计算出的读取偏压偏移存储在存储器页面的页面信息(PI)区域中(S540)。存储器控制器120可以将用于将读取偏压偏移存储在存储器页面的PI区域中的命令输入到存储器装置110。
存储器页面的PI区域是备用区域，在该备用区域中存储作为关于相应存储器页面的信息的附加信息而不是用户数据。
稍后将参照图9至图11更详细地描述将读取偏压偏移存储在PI区域中的操作。
如上所述，当稍后读取存储器页面中存储的数据时，存储在存储器页面的PI区域中的读取偏压偏移可以用于对由于暂停编程操作而导致的阈值电压分布的改变进行校正。因此，可以减少在读取存储器页面中存储的数据的过程中发生失败的可能性，从而提高读取操作的性能。另外，不需要由于暂停编程操作之后读取存储器页面中存储的数据的过程导致的失败而限制暂停编程操作的时间。因此，即使正在运行编程操作时，也能够更快地处理主机所请求的读取操作，从而提高暂停编程操作之后的读取操作的可靠性。
将优先描述存储器装置110中包括的存储器单元的阈值电压分布，以便描述存储器控制器120计算读取偏压偏移的详细操作。尽管在所公开技术的实施例中将描述存储器装置110中包括的存储器单元是用于存储3位数据的三层单元(TLC)的示例，但是所公开技术的实施例可以以相同的方式应用于存储器装置110中包括的存储器单元是单层单元(SLC)、多层单元(MLC)、四层单元(QLC)等的情况。
图6是示出基于所公开技术的一些实施例的存储器单元的阈值电压分布的示例的示图。
图6示出对应于三层单元(TLC)的存储器单元的示例，该TLC可以被编程为编程状态PV1、PV2、PV3、PV4、PV5、PV6和PV7中的任意一种或者被擦除为擦除状态EV。编程操作和擦除操作可以取决于最低有效位(LSB)、中间有效位(CSB)和最高有效位(MSB)的值，使得存储器单元具有与编程状态以及擦除状态中的一种相对应的阈值电压分布。
在一些实施方案中，当运行读取存储器单元的数据的操作时，可以将用于读取被编程到该存储器单元中的数据的多个读取偏压R1、R2、R3、R4、R5、R6和R7中的任意一个施加到该存储器单元。例如，第一读取偏压R1是擦除状态EV和第一编程状态PV1之间的电压电平，第二读取偏压R2是第一编程状态PV1和第二编程状态PV2之间的电压电平，第三读取偏压R3是第二编程状态PV2和第三编程状态PV3之间的电压电平，第四读取偏压R4是第三编程状态PV3和第四编程状态PV4之间的电压电平，第五读取偏压R5是第四编程状态PV4和第五编程状态PV5之间的电压电平，第六读取偏压R6是第五编程状态PV5和第六编程状态PV6之间的电压电平，并且第七读取偏压R7是第六编程状态PV6和第七编程状态PV7之间的电压电平。
针对三层单元描述的阈值电压分布的模式和读取偏压的布置也可以在对编程状态的数量和读取偏压的数量进行一些修改的情况下应用于单层单元(SLC)、多层单元(MLC)、四层单元(QLC)或其它类型的存储器单元。
图7a和图7b显示了示出在所公开技术的实施例中根据从开始编程操作到暂停编程操作的时间T1的阈值电压分布和读取偏压中的改变的示例的示图。
参照图7a和图7b，当暂停编程操作时，存储器控制器120可以根据时间T1来确定正在编程的存储器单元的编程状态。T1对应于开始编程操作与暂停编程操作之间的时间段。例如，随着时间T1的值增加，存储器控制器120可以确定正在编程的编程状态与更大的阈值电压值相关联。
例如，如图7a所示，当时间T1的值是“A”(例如，700μs)时，存储器控制器120可以确定在处于第三编程状态PV3的存储器单元正在编程的同时编程操作被暂停。
在另一示例中，如图7b所示，当时间T1的值是“B”(例如，1500μs)时，存储器控制器120可以确定在处于第六编程状态PV6的存储器单元正在编程的同时编程操作被暂停。
基于以上所述，可以确定多个读取偏压R1、R2、R3、R4、R5、R6和R7之中的哪个读取偏压由于暂停编程操作而被改变。这种确定可以取决于当暂停编程操作时正在编程的存储器单元的编程状态。在编程操作暂停和恢复的过程中，发生变宽现象，其中正在编程的存储器单元的阈值电压分布由于暂停编程操作而变宽。变宽现象导致正在编程的相应存储器单元的总阈值电压增加。
当时间T1的值是“A”时，处于第三编程状态PV3的存储器单元的阈值电压分布可能改变。在这种情况下，如果处于第三编程状态PV3的存储器单元的阈值电压分布改变，则在将处于第三编程状态PV3的存储器单元与处于第四编程状态PV4的存储器单元区分开的过程中可能发生失败。为了使失败最小化，需要改变第四读取偏压R4的值，该第四读取偏压R4是第三编程状态PV3和第四编程状态PV4之间的电压电平。改变第四读取偏压R4而不是第三读取偏压R3的值的原因在于，因为由于暂停编程操作而发生的变宽现象导致存储器单元的总阈值电压如上所述地增加，所以第四读取偏压R4与处于第三编程状态PV3的存储器单元的阈值电压之间的差减小。
当时间T1的值是“B”时，处于第六编程状态PV6的存储器单元的阈值电压分布可能改变。在这种情况下，处于第六编程状态PV6的存储器单元的阈值电压分布可能改变，使得在将处于第六编程状态PV6的存储器单元与处于第七编程状态PV7的存储器单元区分开的过程中可能发生失败。为了使失败最小化，需要改变第七读取偏压R7的值，该第七读取偏压R7是第六编程状态PV6和第七编程状态PV7之间的电压电平。改变第七读取偏压R7而不是第六读取偏压R6的原因在于，因为由于暂停编程操作而发生的变宽现象导致存储器单元的总阈值电压如上所述地增加，所以第七读取偏压R7与处于第六编程状态PV6的存储器单元的阈值电压之间的差减小。
如上所述，根据时间T1，确定在暂停编程操作时正在编程存储器单元的哪种编程状态，并且根据在暂停编程操作时正在编程的存储器单元的编程状态，将待改变的读取偏压确定为目标读取偏压。因此，存储器控制器120可以基于时间T1来确定待改变的读取偏压，即目标读取偏压。目标读取偏压用于计算应用于调整该目标读取偏压的相应的读取偏压偏移。
图8a和图8b显示了示出基于所公开技术的一些实施例的根据从暂停编程操作到恢复编程操作的时间T2的读取偏压偏移中的改变的示例的示图。
图8a和图8b示出由于处于第六编程状态PV6的存储器单元的阈值电压分布的改变而导致存储器系统100的存储器控制器120改变第七读取偏压R7的值的情况。参照图8进行的描述也可以应用于其它编程状态和读取偏压。
参照图8a，当时间T2的值是“C”时，处于第六编程状态PV6的存储器单元的阈值电压分布可能改变，从而存储器控制器120可以改变第七读取偏压R7的值。在此，第七读取偏压R7被改变的差值将被称为“第一读取偏压偏移”RB_OFFSET_1。
图8b示出时间T2的值是“D”(在这种情况下，假定值D大于值C)。在图8b中，处于第六编程状态PV6的存储器单元的阈值电压分布可能改变，从而可以改变第七读取偏压R7的值。在此，第七读取偏压R7被改变的差值将被称为“第二读取偏压偏移”RB_OFFSET_2。
第二读取偏压偏移RB_OFFSET_2大于第一读取偏压偏移RB_OFFSET_1。读取偏压偏移的值可以与时间T2成比例地增加。这是由于以下事实：随着暂停时段增加，存储器单元的阈值电压分布变得更宽，因此读取偏压偏移增加。
图9是示出根据所公开技术的实施例的存储器页面的PI区域的示图。
如上所述，存储器系统100的存储器控制器120可以将读取偏压偏移存储在存储器页面的PI区域PI_AREA中。在这种情况下，可以将读取偏压偏移存储在PI区域PI_AREA的保留区域RSVD_AREA中。例如，在PI区域PI_AREA的大小是64字节的情况下，因为PI区域PI_AREA中除了保留区域RSVD_AREA以外的区域被预先分配以指示关于存储器页面的特定信息(例如，与存储器页面的物理地址相对应的逻辑地址)，所以保留区域RSVD_AREA的大小可以是3字节，读取偏压偏移可以存储在该保留区域RSVD_AREA中。
存储器控制器120可以将用于存储读取偏压偏移的命令输入到存储器装置110，以便将读取偏压偏移存储在PI区域PI_AREA的保留区域RSVD_AREA中。
图10是示出图9所示的PI区域中存储读取偏压偏移的示例的示图。当具有多个位的数据被存储在存储器单元中时，可以使用不同的多个读取偏压电压来确定数据的LSB(最低有效位)、CSB(中间有效位)和MSB(最高有效位)。
参照图10，当将读取偏压偏移存储在保留区域RSVD_AREA中时，存储器控制器120可以将与用于识别LSB的读取偏压相对应的读取偏压偏移存储在第一字节B1中，可以将与用于识别CSB的读取偏压相对应的读取偏压偏移存储在第二字节B2中，并且可以将与用于识别MSB的读取偏压相对应的读取偏压偏移存储在第三字节B3中。
在存储器单元中存储多位的数据的情况下，用于识别LSB的读取偏压、用于识别CSB的读取偏压和用于识别MSB的读取偏压可以彼此不同。因此，为了区分与不同的读取偏压相对应的读取偏压偏移，存储器控制器120可以将与用于识别LSB的读取偏压相对应的读取偏压偏移、与用于识别CSB的读取偏压相对应的读取偏压偏移以及与用于识别MSB的读取偏压相对应的读取偏压偏移存储在保留区域RSVD_AREA的不同字节中。
尽管图10中示出第一字节B1、第二字节B2和第三字节B3彼此相邻，但是第一字节B1、第二字节B2和第三字节B3可以彼此不相邻，并且第一字节B1、第二字节B2和第三字节B3的顺序可以任意确定。
图11是示出图10所示的第一字节、第二字节和第三字节的配置的示例的示图。
参照图11，第一字节B1可以存储与两个不同的读取偏压相对应的读取偏压偏移。例如，第一字节B1的位7至位4的4个位可以存储与第七读取偏压R7相对应的读取偏压偏移，并且位3至位0的4个位可以存储与第三读取偏压R3相对应的读取偏压偏移。
第三字节B3也可以存储与两个不同的读取偏压相对应的读取偏压偏移。例如，第三字节B3的位7至位4的4个位可以存储与第一读取偏压R1相对应的读取偏压偏移，并且位3至位0的4个位可以存储与第五读取偏压R5相对应的读取偏压偏移。
另一方面，与第一字节B1和第三字节B3不同，第二字节B2可以存储与三个不同的读取偏压相对应的读取偏压偏移。例如，第二字节B2的位7至位6的2个位可以存储与第二读取偏压R2相对应的读取偏压偏移，位5至位3的3个位可以存储与第四读取偏压R4相对应的读取偏压偏移，并且位2至位0的3个位可以存储与第六读取偏压R6相对应的读取偏压偏移。
上面的实施例已经描述了存储器控制器120将读取偏压偏移存储在存储器页面的PI区域中的操作。
在下文中，将描述在存储器控制器120读取存储器页面的操作期间使用PI区域中存储的读取偏压偏移的示例。
图12是示出所公开技术的实施例中的读取存储器页面的操作的示例的示图。
首先，存储器系统100的存储器控制器120可以对存储器页面运行第一读取操作(S1210)。在这种情况下，可以基于未施加存储器页面的PI区域中存储的读取偏压偏移的读取偏压来运行第一读取操作。
然后，存储器控制器120确定在第一读取操作期间是否发生失败(S1220)。如果在第一读取操作期间未发生失败(S1220中为“否”)，则存储器控制器120可以完成读取存储器页面的操作。
另一方面，如果在第一读取操作期间发生失败(S1220中为“是”)，则存储器控制器120可以识别存储器页面的PI区域中与已经发生失败的位相对应的读取偏压偏移(S1230)。例如，如果在第一读取操作期间在读取LSB时发生失败，则存储器控制器120可以识别存储了与用于识别LSB的读取偏压相对应的读取偏压偏移的第一字节的值，从而确定与用于识别LSB的读取偏压相对应的读取偏压偏移。
此后，存储器控制器120可以确定PI区域中与已经发生失败的位相对应的读取偏压偏移是否与默认值(例如，0x00)不同(S1240)。该默认值指示读取偏压偏移中不存在改变。
如果与已经发生失败的位相对应的读取偏压偏移与默认值不同(S1240中为“是”)，则存储器控制器120可以根据与已经发生失败的位相对应的读取偏压偏移来改变读取偏压，然后可以对存储器页面运行第二读取操作(S1250)。另一方面，如果与已经发生失败的位相对应的读取偏压偏移与默认值相同(S1240中为“否”)，则存储器控制器120可以完成读取存储器页面的操作。
例如，如果在读取LSB时发生失败，则存储器控制器120可以基于第一字节中存储的第三读取偏压R3的读取偏压偏移和第七读取偏压R7的读取偏压偏移来改变第三读取偏压R3和第七读取偏压R7的值，然后可以基于改变后的第三读取偏压R3和第七读取偏压R7来对存储器页面运行第二读取操作。
图13是示出根据所公开技术的实施例的存储器系统100的操作方法的流程图。
参照图13，存储器系统100的操作方法可以包括步骤：计算开始对存储器装置110中包括的存储器页面的编程操作的时间点与暂停该编程操作的时间点之间的时间T1(S1310)。
另外，存储器系统100的操作方法可以包括步骤：计算暂停编程操作的时间点与刚好在恢复编程操作之前的时间点之间的时间T2(S1320)。
另外，存储器系统100的操作方法可以包括步骤：基于时间T1和时间T2，计算与用于读取存储器页面的一个或多个读取偏压之中的目标读取偏压相对应的读取偏压偏移(S1330)。
可以基于时间T1来确定与上述目标读取偏压偏移相对应的读取偏压。另外，读取偏压偏移的值可以与时间T2成比例。
另外，存储器系统100的操作方法可以包括步骤：在恢复编程操作之前，将在步骤S1330中计算出的读取偏压偏移存储在存储器页面的页面信息(PI)区域中(S1340)。
此时，可以将读取偏压偏移存储在PI区域的保留区域中。
可以将与用于识别LSB的读取偏压相对应的读取偏压偏移存储在保留区域的第一字节中，可以将与用于识别CSB的读取偏压相对应的读取偏压偏移存储在保留区域的第二字节中，并且可以将与用于识别MSB的读取偏压相对应的读取偏压偏移存储在保留区域的第三字节中。在这种情况下，第一字节和第三字节中可以存储两个不同的读取偏压偏移，并且第二字节中可以存储三个不同的读取偏压偏移。
同时，上述存储器控制器120的操作可以由控制电路123控制，并且可以以处理器124运行(驱动)固件的方式执行，存储器控制器120的全部操作被编程到该固件中。
图14是示出根据所公开技术的实施例的计算系统1400的配置的示图。
参照图14，根据所公开技术的实施例的计算系统1400可以包括：存储器系统100，电连接到系统总线1460；CPU 1410，被配置为控制计算系统1400的全部操作；RAM 1420，被配置为存储与计算系统1400的操作有关的数据和信息；用户接口/用户体验(UI/UX)模块1430，被配置为向用户提供用户环境；通信模块1440，被配置为作为有线和/或无线类型与外部装置通信；以及电源管理模块1450，被配置为管理计算系统1400所使用的电力。
计算系统1400可以是个人计算机(PC)，或者可以包括诸如智能电话、平板电脑的移动终端或各种电子装置。
计算系统1400可以进一步包括用于供应操作电压的电池，并且可以进一步包括应用芯片组、图形相关模块、相机图像处理器和DRAM。其它元件对于本领域技术人员而言将是显而易见的。
存储器系统100不仅可以包括被配置为将数据存储在诸如硬盘驱动器(HDD)的磁盘中的装置，还可以包括被配置为将数据存储在诸如固态驱动器(SSD)、通用闪存装置或嵌入式MMC(eMMC)装置的非易失性存储器中的装置。非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。另外，存储器系统100可以被实施为各种类型的存储装置并被安装在各种电子装置内部。
根据上述所公开技术的实施例，可以使存储器系统的操作延迟时间最小化。另外，根据所公开技术的实施例，可以使调用特定功能的进程中发生的开销最小化。尽管已经出于说明性目的描述了所公开技术的各个实施例，但是基于本专利文件中描述和/或示出的内容，可以进行各种修改、添加和替换。

Claims (22)

1.一种存储器系统，包括：
存储器装置，包括存储器单元阵列，所述存储器单元阵列包括提供数字存储的存储器单元，每个存储器单元能够以多个状态进行编程，每个状态定义有相应的阈值电压分布；以及
存储器控制器，通信地联接到所述存储器装置，并且控制所述存储器装置，
其中所述存储器控制器：
响应于以特定状态对存储器页面中包括的存储器单元进行编程的编程操作期间接收到暂停所述编程操作的请求时，计算开始所述编程操作与暂停所述编程操作之间的时间段T1，其中暂停所述编程操作导致所述特定状态的所述阈值电压分布的改变；
响应于恢复所述编程操作的请求，计算暂停所述编程操作与恢复所述编程操作之前的时间点之间的时间段T2；
基于所述时间段T1和所述时间段T2来计算待施加到所述存储器单元以减轻所述阈值电压分布的改变的读取偏移电压；并且
在恢复所述编程操作之前将所述读取偏移电压存储在所述存储器装置中的所述存储器页面中。
2.根据权利要求1所述的存储器系统，其中所述存储器控制器将所述读取偏移电压存储在包括所述存储器单元的所述存储器页面的页面信息区域即PI区域中。
3.根据权利要求1所述的存储器系统，其中所述存储器控制器将所述读取偏移电压施加到所述存储器单元，使得用于读取数据的原始读取电压被改变为目标读取电压。
4.根据权利要求3所述的存储器系统，其中所述存储器控制器基于所述时间段T1来确定所述目标读取电压。
5.根据权利要求1所述的存储器系统，其中所述存储器控制器计算所述读取偏移电压，使得所述读取偏移电压的值与所述时间段T2成比例。
6.根据权利要求2所述的存储器系统，其中所述存储器控制器将所述读取偏移电压存储在所述PI区域的保留区域中。
7.根据权利要求6所述的存储器系统，其中所述存储器控制器将用来确定不同数据位的所述读取偏移电压存储在所述保留区域的不同字节中。
8.根据权利要求3所述的存储器系统，其中所述存储器控制器响应于读取所述存储器单元中发生的失败而施加所述读取偏移电压。
9.一种存储器控制器，包括：
存储器接口，与存储器装置通信，所述存储器装置包括存储器页面，所述存储器页面包括存储器单元，每个存储器单元能够以多个状态进行编程，每个状态定义有相应的阈值电压分布；以及
控制电路，控制所述存储器装置，
其中所述控制电路：
响应于以特定状态对存储器页面进行编程的编程操作期间接收到暂停所述编程操作的请求，计算开始所述编程操作与暂停所述编程操作之间的时间段T1，其中暂停所述编程操作导致所述特定状态的所述阈值电压分布的改变；
响应于恢复所述编程操作的请求，计算暂停所述编程操作与恢复所述编程操作之前的时间点之间的时间段T2；
基于所述时间段T1和所述时间段T2来计算待施加到存储器页面以减轻所述阈值电压分布的改变的读取偏移电压；并且
在恢复所述编程操作之前将所述读取偏移电压存储在所述存储器页面中。
10.根据权利要求9所述的存储器控制器，其中所述控制电路将所述读取偏移电压存储在所述存储器页面的页面信息区域即PI区域中。
11.根据权利要求9所述的存储器控制器，其中所述控制电路将所述读取偏移电压施加到所述存储器页面，使得用于读取数据的原始读取电压被改变为目标读取电压。
12.根据权利要求11所述的存储器控制器，其中所述控制电路基于所述时间段T1来确定所述目标读取电压。
13.根据权利要求9所述的存储器控制器，其中所述控制电路计算所述读取偏移电压，使得所述读取偏移电压的值与所述时间段T2成比例。
14.根据权利要求10所述的存储器控制器，其中所述控制电路将所述读取偏移电压存储在所述PI区域的保留区域中。
15.根据权利要求14所述的存储器控制器，其中所述控制电路将用来确定不同数据位的所述读取偏移电压存储在所述保留区域的不同字节中。
16.根据权利要求11所述的存储器控制器，其中所述控制电路响应于读取所述存储器页面中发生的失败而施加所述读取偏移电压。
17.一种存储器系统的操作方法，所述存储器系统包括存储器装置，所述操作方法包括：
计算开始对所述存储器装置中的存储器页面中包括的存储器单元的编程操作与暂停所述编程操作之间的时间段T1；
计算暂停所述编程操作与恢复所述编程操作之前的时间点之间的时间段T2；
基于所述时间段T1和所述时间段T2，计算待施加到所述存储器单元以减轻存储器单元的特定状态的阈值电压分布的改变的读取偏移电压，所述改变是由于暂停所述编程操作引起的；并且
在恢复所述编程操作之前将所述读取偏移电压存储在所述存储器装置中的所述存储器页面中。
18.根据权利要求17所述的操作方法，进一步包括：将所述读取偏移电压施加到所述存储器单元，使得用于读取数据的原始读取电压被改变为目标读取电压。
19.根据权利要求18所述的操作方法，其中基于所述时间段T1来确定所述目标读取电压。
20.根据权利要求18所述的操作方法，其中所述读取偏移电压的值与所述时间段T2成比例。
21.根据权利要求17所述的操作方法，其中将所述读取偏移电压存储在包括所述存储器单元的存储器页面的PI区域即页面信息区域的保留区域中。
22.根据权利要求21所述的操作方法，其中将用来确定不同数据位的所述读取偏移电压存储在所述保留区域的不同字节中。
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