KR20110131648A - 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법 - Google Patents

비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법은, 프로그램 동작을 수행하고, 상기 프로그램 동작은 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 상기 비트라인 포싱 전압보다 낮은 비트라인 프로그램 전압을 인가하는 단계, 적어도 하나의 프로그램 조건을 근거로 하여 복수의 검증모드들 중 어느 하나의 검증모드를 결정하는 단계, 및 상기 결정된 검증모드에 따라 검증 동작을 수행하는 단계를 포함한다. 본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법은, 프로그램 속도가 늦은 메모리 셀들을 비트라인 포싱하지 않는 프로그램 동작을 수행하고, 프로그램 조건에 따른 검증모드에 따라 검증 동작을 수행함으로써, 프로그램 동작을 최적화시킬 수 있다.

Description

비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법{NONVOLATILE MEMORY DEVICE, MEMORY SYSTEM AND MEMORY CARD HAVING ITS, AND PROGRAMMING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터와 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로 높은 집적도 및 빠른 속도를 위한 축소(Scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 최근 들어 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티-비트 메모리 장치들이 보편화되고 있다.
본 발명의 목적은 프로그램 동작 성능을 향상시키는 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 메모리 카드, 및 그것의 프로그램 방법을 제공하는데 있다.
본 발명의 목적은 복수의 검증모드들 중 어느 하나로 검증 동작을 수행할 수 있는 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 프로그램 방법을 제공하는데 있다.
본 발명의 목적은 2-스텝 검증 동작을 적용하는 비휘발성 메모리 장치에서 프로그램 시간을 단축시키는 프로그램 방법을 제공하는데 있다.
본 발명의 목적은 멀티 비트 셀 비휘발성 메모리 장치에서 메모리 셀의 산포를 개선하면서 동시에 프로그램 속도를 줄이는 프로그램 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법은, 프로그램 동작을 수행하고, 상기 프로그램 동작은 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 상기 비트라인 포싱 전압보다 낮은 비트라인 프로그램 전압을 인가하는 단계, 적어도 하나의 프로그램 조건을 근거로 하여 복수의 검증모드들 중 어느 하나의 검증모드를 결정하는 단계, 및 상기 결정된 검증모드에 따라 검증 동작을 수행하는 단계를 포함한다.
실시 예에 있어서, 상기 프로그램 속도가 빠른 메모리 셀들은 프리 검증 동작시 패스된 메모리 셀들이고, 상기 프로그램 속도가 느린 메모리 셀들은 상기 프리 검증 동작시 패스되지 않은 메모리 셀들이다.
실시 예에 있어서, 상기 프로그램 동작시, 상기 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로는, 상기 검증 동작이 패스될 때까지 비트라인 포싱전압이 인가되지 않는다.
실시 예에 있어서, 상기 복수의 검증모드들은 적어도 하나의 프로그램 상태에 대한 검증 회수에 따라 구분된다.
실시 예에 있어서, 상기 복수의 검증모드들은, 상기 검증 회수가 한 번인 1-스텝 검증모드와 상기 검증 회수가 두 번인 2-스텝 검증모드를 포함한다.
실시 예에 있어서, 상기 2-스텝 검증모드는, 프리 검증 전압으로 제 1 검증 동작을 수행하고, 상기 프리 검증 전압보다 높은 검증 전압으로 제 2 검증 동작을 수행한다.
실시 예에 있어서, 상기 제 2 검증 동작시, 상기 제 1 검증 동작시 패스되지 않은 메모리 셀들에 대응하는 비트라인들을 접지시킨다.
실시 예에 있어서, 상기 1-스텝 검증모드는, 상기 검증 전압으로 검증 동작을 수행한다.
실시 예에 있어서, 상기 프로그램 동작시 상기 프리 검증 전압과 상기 검증 전압 사이의 문턱전압을 갖는 메모리 셀에 대응하는 비트라인으로 비트라인 포싱 전압이 인가된다.
실시 예에 있어서, 루프 회수가 소정의 값보다 같거나 큰지에 따라 상기 1-스텝 검증모드 및 상기 2-스텝 검증모드 중 어느 하나가 상기 검증모드로 결정된다.
실시 예에 있어서, 4-레벨 셀 프로그램 동작시, 각각의 프로그램 상태에 대하여 상기 루프 회수가 소정의 값보다 작을 때 상기 2-스텝 검증모드에 따라 검증 동작을 수행하고, 상기 루프 회수가 소정의 값보다 같거나 클 때 상기 1-스텝 검증모드에 따라 검증 동작을 수행한다.
실시 예에 있어서, 상기 비휘발성 메모리 장치는 8-레벨 셀 프로그램 동작을 수행하고, 제 1 페이지 프로그램 동작시 상기 1-스텝 검증모드로 검증 동작이 수행되고, 제 2 페이지 프로그램 동작시 제 1 루프 회수가 제 1 소정의 값보다 작을 때 상기 2-스텝 검증모드에 따라 검증 동작이 수행되고, 상기 제 1 루프 회수가 상기 제 1 소정의 값보다 같거나 클 때 상기 1-스텝 검증모드에 따라 검증 동작이 수행되고, 제 3 페이지 프로그램 동작시 제 2 루프 회수가 제 2 소정의 값보다 작을 때 상기 2-스텝 검증모드에 따라 검증 동작이 수행되고, 상기 제 2 루프 회수가 상기 제 2 소정의 값보다 같거나 클 때 상기 1-스텝 검증모드에 따라 검증 동작이 수행된다.
실시 예에 있어서, 상기 복수의 검증모드들은 1-스텝 검증모드 및 2-스텝 검증모드를 포함하고, 소정의 프로그램 상태의 패스 여부에 따라 상기 1-스텝 검증모드 및 상기 2-스텝 검증모드 중 어느 하나가 상기 검증모드로 결정된다.
실시 예에 있어서, 2 비트 멀티 레벨 셀 프로그램 동작시, 메모리 셀의 문턱전압은 소거 상태, 제 1 프로그램 상태, 제 2 프로그램 상태, 및 제 3 프로그램 상태 중 어느 하나이고, 상기 제 2 프로그램 상태가 패스되지 않았을 때 상기 제 2-스텝 검증모드로 검증 동작이 수행되고, 상기 제 2 프로그램 상태가 패스되었을 때 상기 제 1-스텝 검증모드로 검증 동작이 수행된다.
실시 예에 있어서, 상기 제 2 프로그램 상태가 패스되었을 때, 다음 검증 동작시 상기 제 1 프로그램 상태 혹은 상기 제 2 프로그램 상태에 대한 검증 동작들이 제거된다.
실시 예에 있어서, 상기 비트라인 포싱 전압은 1V이다.
실시 예에 있어서, 상기 프로그램 동작시 공통 소스 라인의 노이즈 값이 소정의 값 이상일 때, 상기 복수의 검증모드들 중 노이즈에 덜 민감한 검증모드가 결정된다.
실시 예에 있어서, 상기 공통 소스 라인의 노이즈를 측정하기 위하여 상기 공통 소스 라인의 전압을 감지한다.
실시 예에 있어서, 상기 프로그램 동작시 상기 비휘발성 메모리 장치의 온도가 소정의 값 이상일 때, 상기 복수의 모드들 중 온도에 덜 민감한 검증모드가 결정된다.
본 발명의 실시 예에 따른 멀티 비트 비휘발성 메모리 장치의 증가형 펄스 프로그램 방법은, 어느 하나의 프로그램 루프는, 적어도 하나의 프로그램 상태로의 프로그램 동작을 위하여 하나의 프로그램 펄스를 인가하는 단계; 및 상기 적어도 하나의 프로그램 상태에 대한 검증 동작을 위하여 검증모드에 따라 검증 펄스들을 인가하는 단계를 포함하고, 상기 프로그램 펄스 인가시, 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 상기 비트라인 포싱 전압보다 낮은 비트라인 프로그램 전압을 인가하고, 상기 검증모드는 이전 프로그램 루프에서 적어도 하나의 프로그램 조건을 근거로 하여 1-스텝 검증모드 및 2-스텝 검증모드 중 어느 하나로 결정된다.
실시 예에 있어서, 상기 이전 프로그램 루프가 소정의 값보다 크지 않을 때, 상기 검증모드는 상기 적어도 하나의 프로그램 상태에 대한 검증 동작을 위하여 두개의 검증 펄스들을 인가하도록 결정된다.
실시 예에 있어서, 상기 이전 프로그램 루프가 상기 소정의 값보다 클 때, 상기 검증모드는 상기 적어도 하나의 프로그램 상태에 대한 검증 동작을 위하여 하나의 검증 펄스를 인가하도록 결정된다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들이 교차된 곳에 형성된 복수의 메모리 셀들을 갖는 메모리 셀 어레이, 어드레스에 따라 상기 복수의 워드라인들 중 어느 하나를 선택하는 어드레스 디코더, 상기 복수의 비트라인들을 통하여 상기 복수의 메모리 셀들과 연결되는 복수의 페이지 버퍼들, 및 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 상기 비트라인 포싱 전압보다 낮은 비트라인 프로그램 전압을 인가하는 프로그램 동작을 수행하고, 적어도 하나의 프로그램 조건을 근거로 하여 복수의 검증모드들 중 어느 하나를 결정하고, 상기 결정된 검증모드로 검증 동작을 수행하도록 상기 어드레스 디코더 및 상기 복수의 페이지 버퍼들을 제어하는 제어 로직을 포함한다.
실시 예에 있어서, 상기 제어 로직은, 루프 회수가 소정의 값보다 크지 않을 때 2-스텝 검증모드로 검증 동작이 수행되고, 상기 루프 회수가 상기 소정의 값보다 클 때 1-스텝 검증모드로 검증 동작이 수행되도록 검증모드를 결정하고, 상기 소정의 값은 레지스터에 저장된다.
실시 예에 있어서, 상기 제어 로직은, 소정의 프로그램 상태가 패스되지 않았을 때 2-스텝 검증모드로 검증 동작이 수행되고, 상기 소정의 프로그램 상태가 패스되었을 때 1-스텝 검증모드로 검증 동작이 수행되도록 검증모드를 결정하기 위한 검증모드 결정기를 포함한다.
실시 예에 있어서, 상기 메모리 셀 어레이는, 기판 상에 수직 방향으로 순차적으로 인가되는 메모리 셀들의 그룹들을 포함하는 복수의 메모리 블록들을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은, 프로그램 동작시 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 상기 비트라인 포싱 전압보다 낮은 비트라인 프로그램 전압을 인가하는 비휘발성 메모리 장치, 및 상기 비휘발성 메모리 장치를 제어하고, 검증모드 선택명령을 생성하고, 상기 생성된 검증모드 선택명령을 상기 비휘발성 메모리 장치에 전달하는 메모리 제어기를 포함한다.
실시 예에 있어서, 상기 비휘발성 메모리 장치는 상기 검증모드 선택명령을 입력받아 상기 복수의 검증모드들 중 어느 하나를 선택하는 검증모드 선택기를 포함한다.
실시 예에 있어서, 상기 메모리 제어기는, 외부로부터 대용량 데이터의 쓰기 요청시 프로그램 속도가 빠른 검증 동작을 수행하도록 검증모드 선택명령을 생성한다.
실시 예에 있어서, 상기 메모리 제어기는, 상기 비휘발성 메모리 장치의 온도가 소정의 값 이상일 때 온도에 덜 민감한 검증 동작을 수행하도록 검증모드 선택명령을 생성한다.
실시 예에 있어서, 상기 메모리 제어기는, 프로그램 동작시 상기 비휘발성 메모리 장치의 공통 소스 라인의 전압의 전압이 소정의 값 이상일 때, 상기 공통 소스 라인의 노이즈가 적은 검증 동작을 수행하도록 검증모드 선택명령을 생성한다.
본 발명의 다른 실시 예에 따른 메모리 시스템은, 데이터를 저장하고, 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 상기 비트라인 포싱 전압보다 낮은 비트라인 프로그램 전압을 인가하는 프로그램 동작을 수행하고, 적어도 하나의 프로그램 조건에 근거로 하여 복수의 검증모드들 중 어느 하나로 검증 동작을 수행하는 비휘발성 메모리 장치, 및 상기 비휘발성 메모리 장치를 제어하고, 쓰기 요청시 쓰여질 데이터를 에러정정코드 값에 의해 디코딩하고, 읽기 요청시 상기 비휘발성 메모리 장치로부터 읽혀진 데이터를 상기 에러정정코드 값을 이용하여 복원하는 에러정정회로를 포함하는 메모리 제어기를 포함한다.
본 발명의 실시 예에 따른 메모리 카드는, 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 상기 비트라인 포싱 전압보다 낮은 비트라인 프로그램 전압을 인가하는 프로그램 동작을 수행하고, 적어도 하나의 프로그램 조건에 근거로 하여 복수의 검증모드들 중 어느 하나로 검증 동작을 수행하는 플래시 메모리 장치, 상기 메모리 카드의 동작 중에 생성된 데이터를 임시로 저장하는 버퍼 메모리 장치, 및 상기 플래시 메모리 장치 및 상기 버퍼 메모리 장치를 제어하는 메모리 제어기를 포함한다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 카드 및 그것의 프로그램 방법은, 프로그램 속도가 늦은 메모리 셀들을 비트라인 포싱을 수행하지 않는 프로그램 동작을 수행하고, 검증 동작시 복수의 검증모드들 중 어느 하나를 결정된 검증모드에 따라 검증 동작을 수행함으로써, 프로그램 동작을 최적화시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법을 개략적으로 보여주는 흐름도이다.
도 2는 본 발명의 프로그램 동작시 비트라인 포싱 여부에 따라 루프 회수가 감소되는 이유를 설명하기 위한 도면이다.
도 3은 본 발명의 검증 동작시 2-스텝 검증모드에 대한 실시 예를 보여주는 도면이다.
도 4는 공통 소스 라인의 노이즈를 설명하기 위한 메모리 셀 어레이에 대한 실시 예를 보여주는 도면이다.
도 5는 공통 소스 라인의 노이즈를 설명하기 위한 하나의 메모리 셀에 연관된 회로도를 간략하게 보여주는 도면이다.
도 6은 2-스텝 검증모드에 따른 검증 동작의 공통 소스 라인의 노이즈가 줄어드는 이유를 설명하는 도면이다.
도 7은 본 발명의 검증 동작시 1-스텝 검증모드에 대한 실시 예를 보여주는 도면이다.
도 8은 본 발명에 따른 비휘발성 메모리 장치에 대한 제 1 실시 예를 보여주는 도면이다.
도 9는 도 8에 도시된 비휘발성 메모리 장치의 2-비트 MLC 프로그램 동작에 적용한 문턱전압 산포를 보여주는 도면이다.
도 10은 도 8에 도시된 비휘발성 메모리 장치의 메모리 셀들을 프로그램하기 위한 일련의 프로그램 루프의 프로그램 펄스들의 실시 예를 보여주는 도면이다.
도 11은 도 8에 도시된 비휘발성 메모리 장치의 프로그램 방법에 대한 실시 예를 보여주는 흐름도이다.
도 12는 도 8에 도시된 비휘발성 메모리 장치는 프로그램 단계에 따라 가변되는 검증 동작에 대한 실시 예를 보여주는 도면이다.
도 13은 본 발명에 따른 비휘발성 메모리 장치에 대한 제 2 실시 예를 보여주는 도면이다.
도 14는 도 13에 도시된 비휘발성 메모리 장치의 2-비트 MLC 프로그램 동작에 적용한 문턱전압 산포를 보여주는 도면이다.
도 15A은 도 13에 도시된 2-비트 MLC 프로그램 동작시 일련의 프로그램 루프의 프로그램 펄스들의 제 1 실시 예를 보여주는 도면이다.
도 15B는 도 13에 도시된 2-비트 MLC 프로그램 동작시 일련의 프로그램 루프의 프로그램 펄스들의 제 2 실시 예를 보여주는 도면이다.
도 16은 제 1 프로그램 상태의 패스 여부에 따라 검증모드를 결정하는 프로그램 동작시 일련의 프로그램 루프의 프로그램 펄스들의 제 1 실시 예를 보여주는 도면이다.
도 17은 제 1 프로그램 상태의 패스 여부에 따라 검증모드 결정하는 프로그램 동작시 일련의 프로그램 루프의 프로그램 펄스들의 제 2 실시 예를 보여주는 도면이다.
도 18는 도 13에 도시된 비휘발성 메모리 장치의 프로그램 방법에 대한 다른 실시 예를 보여주는 흐름도이다.
도 19는 본 발명에 따른 비휘발성 메모리 장치에 대한 제 3 실시 예를 보여주는 도면이다.
도 20은 도 19에 도시된 메모리 블록들 중 어느 하나에 대한 등가 회로를 보여주는 회로도이다.
도 21는 본 발명에 따른 비휘발성 메모리 장치에 대한 제 4 실시 예를 갖는 메모리 시스템을 보여주는 도면이다.
도 22는 도 21에 도시된 메모리 제어기로부터 전송되는 제어 신호들에 대한 실시 예를 보여주는 도면이다.
도 23은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 24는 본 발명의 실시 예에 따른 메모리 카드에 대한 블록도이다.
도 25은 본 발명의 실시 예에 따른 모비낸드에 대한 블록도이다.
도 26은 본 발명의 실시 예에 따른 SSD에 대한 블록도이다.
도 27은 도 26에 도시된 SSD를 갖는 컴퓨팅 시스템에 대한 블록도이다.
도 28은 도 26에 도시된 SSD를 갖는 전자기기에 대한 블록도이다.
도 29는 도 26에 도시된 SSD를 이용하는 서버 시스템에 대한 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
본 발명에 따른 비휘발성 메모리 장치는, 비트라인 포싱(Bitline forcing) 여부가 결정된 프로그램 동작을 수행하고, 결정/선택/변경된 검증모드에 따라 검증 동작을 수행함으로써, 최적화된 프로그램 동작을 수행할 수 있다. 여기서, 비트라인 포싱이란, 프로그램 동작시 프로그램될 메모리 셀에 연결된 비트라인으로 강제적인 전압(이하, '비트라인 포싱 전압'함)을 인가하는 것을 의미한다.
본 발명의 비휘발성 메모리 장치는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetroresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 비휘발성 메모리 장치는 3차원 어레이 구조(Three-Dimentional Array Structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여, 본 발명의 비휘발성 메모리 장치가 낸드 플래시 메모리 장치라고 가정하겠다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법을 개략적으로 보여주는 흐름도이다. 도 1을 참조하면, 비휘발성 메모리 장치의 프로그램 방법은 다음과 같이 진행된다.
적어도 하나의 셀의 문턱전압이 목표 프로그램 상태에 도달하기 전까지 소정의 구간 동안 비트라인 포싱(Bitline Forcing)을 갖는 프로그램 동작이 수행된다(S10). 예를 들어, 프로그램 동작시 프로그램 속도가 빠른 메모리 셀들의 경우에는 비트라인 포싱이 수행되고, 프로그램 속도가 느린 메모리 셀들의 경우에는 수행되지 않는다. 즉, 프로그램 동작시 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압(Bitline Forcing Voltage)이 인가되고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 비트라인 프로그램 전압(Bitline Program Voltage, 예를 들어, 접지전압)이 인가된다.
메모리 셀에 대한 프로그램 동작 이후에, 적어도 하나의 프로그램 조건을 근거로 하여 복수의 검증모드들 중 어느 하나가 검증모드로 결정된다(S20). 여기서, 프로그램 조건은, 루프 회수, 프로그램 패스/페일 여부, 노이즈, 온도, 문턱전압 산포 변경 정도, 프로그램될 데이터의 개수 등 중 어느 하나일 수 있다.
검증모드가 결정되면, 결정된 검증모드에 따라 검증 동작이 수행된다(S30). 검증 동작 결과로써, 검증이 실패하면, S10 단계로 진입된다. 이때, 프로그램 전압은 소정의 값만큼 증가될 수 있다. 반면에, 검증 동작 결과로써, 검증이 패스되면 메모리 셀에 대한 프로그램 동작이 완료된다.
한편, 본 발명에서 복수의 검증모드들은, 목표 프로그램 상태에 대한 검증 회수(혹은, 검증 펄스 개수)에 따라 구분될 수 있다. 예를 들어, 복수의 검증모드들은, 목표 프로그램 상태에 대한 검증 회수가 한 번인 검증(이하,1-스텝 검증모드(1-STEP VERIFICATION))과 목표 프로그램 상태에 대한 검증 회수가 두 번인 검증(이하, 2-스텝 검증모드(2-STEP VERIFICATION))을 포함한다.
그러나, 본 발명에 따른 복수의 검증모드들이 반드시 검증 회수에 따라 구분될 필요는 없다. 본 발명의 검증모드들은, 검증 동작을 구성하는 다양한 요소들에 의하여 구분될 수 있다. 예를 들어, 검증모드들은 전압 바이어스 조건들, 비트라인 센싱(Bitline Sensing) 시간, 비트라인 센싱(Bitline Sensing) 방법에 따라 구분될 수도 있다.
한편, 본 발명의 비휘발성 메모리 장치의 검증모드는 적어도 하나의 프로그램 조건에 따라 결정될 수도 있다. 실시 예에 있어서, 검증모드는 루프 회수에 따라 결정될 수 있다. 실시 예에 있어서, 검증모드는 소정의 프로그램 상태가 패스되었는 지에 여부로 결정될 수 있다.
실시 예에 있어서, 검증모드는 공통 소스 라인(Common source Line)의 노이즈의 값에 따라 결정될 수 있다. 실시 예에 있어서, 공통 소스 라인의 노이즈가 소정의 값 이상일 때, 공통 소스 라인의 노이즈를 줄이기 위한 검증모드가 결정될 수 있다. 이를 위하여, 비휘발성 메모리 장치는 공통 소스 라인의 노이즈를 측정하기 위한 노이즈 센서를 포함할 수 있다. 실시 예에 있어서, 노이즈 센서는 공통 소스 라인의 전압을 감지하는 전압 감지기일 수 있다.
실시 예에 있어서, 검증모드는 비휘발성 메모리 장치의 온도에 따라 결정될 수 있다. 실시 예에 있어서, 비휘발성 메모리 장치의 온도가 소정의 값 이상일 때, 온도에 덜 민감한 검증모드가 결정될 수 있다. 이를 위하여, 비휘발성 메모리 장치는 온도를 측정하기 위한 온도 센서를 포함할 수 있다.
도 1에서 검증모드는, 프로그램 동작을 수행한 후에 결정된다. 그러나 본 발명의 검증모드의 결정이 여기에 국한되지 않는다. 본 발명의 검증모드는 프로그램 동작을 수행하기 전에 결정될 수도 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법은, 메모리셀들의 프로그램 속도에 따라 비트라인 포싱 여부를 결정함으로써, 프로그램 동작시 루프 회수의 감소를 기대할 수 있다.
또한, 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법은, 메모리 셀에 대한 프로그램 동작을 수행한 후 적어도 하나의 프로그램 조건을 근거로 하여 결정된 검증모드에 따라 메모리 셀에 대한 검증 동작을 수행함으로써, 프로그램 동작을 최적화시킬 수 있다. 여기서 프로그램 동작이 최적화된다는 것은, 결정된 검증모드에 따른 검증 동작으로 인하여 문턱전압 산포가 개선되거나 혹은 프로그램 시간이 단축되는 것을 의미한다.
도 2는 본 발명의 프로그램 동작시 비트라인 포싱 여부에 따라 루프 회수가 감소되는 이유를 설명하기 위한 도면이다. 도 2를 참조하면, 문턱전압이 목표 프로그램 상태(P)에 인접한 소정의 구간 내에 속하지 않는 메모리 셀들(A)은 비트라인 포싱이 수행되지 않고, 문턱전압이 목표 프로그램 상태(P)에 인접한 소정의 구간 내에 속하는 메모리 셀들(B)은 비트라인 포싱이 수행된다.
본 발명의 프로그램 동작이 증가형 펄스 프로그램(Incremental Step Pulse Program)이라고 가정할 때, 워드라인 전압(VWL)은 프로그램 루프가 증가됨에 따라 소정의 증가분(△ISPP)만큼 증가된 프로그램 전압(ISPP)을 갖는다. 여기서 워드라인 전압(VWL)은 소정의 구간 내에 속하지 않은 메모리 셀들(A) 및 소정의 구간내에 속한 메모리 셀들(B)에 연결된 선택 워드라인에 인가된다.
비트라인 전압(VBL)은 프로그램 동작시 비트라인 프로그램 전압(BLPV, 예를 들어, 접지전압), 비트라인 포싱 전압(BLFV), 및 비트라인 프로그램 금지 전압(Bitline Program Inhibit Voltage, 예를 들어, 전원전압)들 중 어느 하나이다. 여기서, 여기서 비트라인 포싱 전압(BLFV)은 비트라인 프로그램 전압(BLPV)보다 높고, 비트라인 프로그램 금지 전압(예를 들어, 전원전압) 보다 낮다.
비트라인 프로그램 전압(BLPV)이 인가되는 비트라인에 연결되는 메모리 셀들 및 비트라인 포싱 전압(BLFV)이 인가되는 비트라인에 연결되는 메모리 셀들은 프로그램될 셀들이고, 비트라인 프로그램 금지 전압이 인가되는 비트라인들에 연결된 메모리 셀들은 프로그램되지 않을 셀이다.
도 2를 다시 참조하면, 프로그램 동작시, 비트라인 프로그램 전압(BLPV)은 소정의 구간 내에 속하지 않는 메모리 셀들(A)에 연결된 비트라인들에 인가되고, 비트라인 포싱 전압(BLFV)은 소정의 구간 내에 속한 메모리 셀들(B)에 연결된 비트라인들에 인가된다. 즉, 메모리 셀들(A)에는 비트라인 포싱이 수행되지 않고, 메모리 셀들(B)에는 비트라인 포싱이 수행된다.
프로그램 루프가 증가함에 따른 프로그램 동작시, 프로그램 속도가 늦은 메모리 셀들(A)은 워드라인 전압(ISPP)을 경험하고, 반면에 프로그램 속도가 빠른 메모리 셀들(B)은 워드라인 전압(ISPP)에서 비트라인 포싱 전압(BLFV)을 뺀 값(ISPP-BLFV)을 경험한다.
이에, 프로그램 속도가 느린 셀들(A)은, 프로그램 동작시 프로그램 속도가 빠른 셀들(B)과 비교하여 비트라인 포싱 전압(BLFV)만큼의 전압을 더 경험하게 된다. 그 결과로써, 프로그램 속도가 느린 셀들(A)은 비트라인 포싱 전압(BLFV)에 대응하는 전압 증가분만큼 루프 회수를 줄일 수 있다.
예를 들어, 비트라인 프로그램 전압(BLPV)이 0V이고, 비트라인 포싱 전압(BLFV)이 1V라고 가정하면, 프로그램 속도가 빠른 셀들(B)의 경우, 프로그램 동작시 워드라인으로 프로그램 전압이 인가되고, 비트라인으로 1V의 비트라인 포싱 전압(BLFV)이 인가된다. 반면에 프로그램 속도가 느린 셀들(A)의 경우, 프로그램 동작시 워드라인으로 프로그램 전압이 인가되고, 비트라인으로 0V가 인가된다. 이를 볼 때, 프로그램 속도가 느린 셀들(A)은, 프로그램 동작시 프로그램 속도가 빠른 셀들(B)과 비교하여 대략 1V을 더 인가받는다. 프로그램 루프가 증가함에 따라 0.3V가 증가한다고 가정할 때, 대략 3~4회의 프로그램 루프의 감소가 예상된다.
실시 예에 있어서, 다음 프로그램 루프에서 프로그램 속도가 느린 메모리 셀들(A)이 소정의 구간 내에 진입하더라도, 목표 프로그램 상태(P)에 도달할 때까지 메모리 셀들(A)에 비트라인 포싱이 수행되지 않는다. 그러나 본 발명이 반드시 여기에 국한될 필요는 없다. 다른 실시 예에 있어서, 다음 프로그램 루프에서 소정의 구간 내에 진입할 때 메모리 셀들(A)에 비트라인 포싱이 수행될 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 프로그램 동작시 프로그램 속도가 늦은 메모리 셀들(A)에 대하여 비트라인 포싱을 수행하지 않음으로써, 루프 회수를 줄일 수 있다.
한편, 프로그램 속도가 느린 셀들(A)과 프로그램 속도가 빠른 셀들(B)의 판별 동작, 즉, 메모리 셀의 비트라인 포싱 여부의 결정은 프리 검증 동작으로부터 수행될 수 있다. 예를 들어, 프리 검증 동작 결과로써, 패스된 메모리 셀들은 프로그램 속도가 빠른 셀들(B)로 판별되고, 패스되지 못한 메모리 셀들은 프로그램 속도가 느린 셀들(A)로 판별될 수 있다.
아래의 도 3 내지 도 7은 본 발명의 실시 예에 따른 검증모드들을 보여주는 도면들이다.
도 3은 본 발명의 검증 동작시 2-스텝 검증모드에 대한 실시 예를 보여주는 도면이다. 도 3을 참조하면, 2-스텝 검증모드에서는, 목표 프로그램 상태(P) 내에 문턱전압이 존재하는 지를 판별하기 위하여, 프리 검증 전압(PVR)로 제 1 검증 동작이 수행되고, 이후 검증 전압(VR)로 제 2 검증 동작이 수행된다. 여기서, 프리 검증 전압(PVR)은 검증 전압(VR)보다 낮다. 여기서, 제 2 검증 동작시, 제 1 검증 동작 결과로써 패스되지 않은 적어도 하나의 메모리 셀에 대응하는 비트라인으로 프리차지 전압(예를 들어, 전원전압 혹은 전원전압보다 낮은 전압)이 인가되지 않는다. 즉, 제 1 검증 동작 결과로써 패스되지 않은 적어도 하나의 메모리 셀은 제 2 검증 동작에서 제외된다.
한편, 제 1 검증 동작은 비정밀(coarse) 검증 동작이라고 부르고, 제 2 검증 동작은 정밀(fine) 검증 동작이라 부를 수 있다.
실시 예에 있어서, 제 1 및 제 2 검증 동작들 각각은 비트라인 프리차지(Bitline Precharge) 단계, 비트라인 디벨럽(Bitline Develop) 단계, 비트라인 센싱(Bitline Sensing) 단계를 포함한다.
또한, 제 1 검증 동작 결과로써 패스된 메모리 셀들에는 검증 전압(VR)에 도달하기까지 프로그램 동작시 비트라인 포싱이 수행되고, 제 1 검증 동작 결과로써 패스되지 않은 메모리 셀들에는 검증 전압(VR)에 도달하기까지 프로그램 동작시 비트라인 포싱이 수행되지 않는다. 이로써, 제 1 검증 동작 결과로써 패스되지 않은 메모리 셀들, 즉, 프로그램 속도가 느린 메모리 셀들이 보다 빠르게 프로그램될 수 있다.
2-스텝 검증모드에 따른 검증 동작은, 프리 검증 전압(PVR)로 제 1 검증 동작을 수행한 후, 검증 전압(VR)로 제 2 검증 동작을 수행한다. 다른 말로, 2-스텝 검증모드에 따른 검증 동작시, 프리 검증 전압(PVR)의 검증 펄스 및 검증 전압(VR)의 검증 펄스가 인가된다.
상술 된 바와 같이, 2-스텝 검증모드에 따른 검증 동작은, 제 1 검증 동작 결과를 이용하여 비트라인 포싱 여부를 결정하고, 공통 소스 라인의 노이즈를 줄일 수 있다.
도 4 내지 도 5은 2-스텝 검증모드에 따른 검증 동작이 수행될 때, 공통 소스 라인의 노이즈가 줄어드는 이유를 설명하기 위한 도면들이다.
도 4는 공통 소스 라인의 노이즈를 설명하기 위한 메모리 셀 어레이(110)에 대한 실시 예를 보여주는 도면이다. 도 4을 참조하면, 메모리 셀 어레이(110)는 복수의 비트 라인들(BL0~BLn -1)에 연결된 복수의 셀 스트링들을 구성된 메모리 블록을 포함한다. 메모리 블록은 비트라인(BL)과 공통 소스 라인(CSL) 사이에 연결된 복수의 메모리 셀들(MC0~MCm-1)을 포함한다. 각각의 셀 스트링은 스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터(SST), 복수의 워드 라인들(WL0~WLm -1)에 연결되는 복수의 메모리 셀들 그리고 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 비트 라인(BL0)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다. 또한, 저항들(RP0~RPn -1)은 공통 소스 라인(CSL)에 존재하는 저항 성분을 나타낸다. 실시 예에 있어서, 저항들(RP0~RPn -1)은 공통 소스 라인(CSL)의 기생 저항 혹은 기생 커패시턴스(이하, 기생 저항 등이라 칭함)를 나타낸다.
검증 동작시, 셀 스트링에 흐르는 전류량은 온 셀의 개수에 따라 변경된다. 또한, 공통 소스 라인 전압(VCSL)은 셀 스트링에 흐르는 전류량에 따라 변경된다.
온 셀의 개수에 따른 공통 소스 라인 전압(VCSL)의 변화를 살펴보기 위해, 다음과 같은 두 가지 가정을 한다. 첫째로, 선택된 워드 라인(WL0)에 연결되어 있는 메모리 셀(M0)은 소거 상태이며, 선택된 워드 라인(WL0)에 연결되어 있는 메모리 셀(M0_1)은 프로그램 상태이다. 둘째로, 선택된 워드 라인(WL0)에 연결되어 있는 메모리 셀이 온 셀일 때, 각각의 셀 스트링을 통해 흐르는 전류는 i0, i1이라고 가정한다. 이러한 가정에 따르면, 온 셀의 개수에 따라 공통 소스 라인 전압(VCSL)이 변경된다.
예를 들어, 비트 라인(BL0)의 선택 워드 라인(WL0)에 연결된 메모리 셀(M0)만 온 셀이고, 비트 라인(BL1)의 선택 워드 라인(WL0)에 연결된 메모리 셀(M0 _1)이 오프 셀이면, 저항(RP0) 양단에 걸리는 전압은 (i0×RP0)가 되어, 공통 소스 라인 전압(VCSL)이 생성한다. 다른 예를 들어, 비트 라인들(BL0, BL1)의 선택 워드 라인(WL0)에 연결된 메모리 셀들(M0, M0 _1)이 온 셀이면, 저항(RP0) 양단에 걸리는 전압은 (i0×RP0)가 되고 저항(RP1) 양단에 걸리는 전압은 (i1×RP1)가 되어, 공통 소스 라인 전압(VCSL)이 생성한다. 상술 된 바와 같이, 검증 동작 시, 온 셀의 개수에 따라 공통 소스 라인 전압(VCSL)이 변경될 수 있다.
도 5는 공통 소스 라인의 노이즈를 설명하기 위한 하나의 메모리 셀에 연관된 회로도를 간략하게 보여주는 도면이다. 도 5를 참조하면, 공통 소스 라인(CSL)에 전류가 흐를 때, 기생 저항 등으로 인해 공통 소스 라인(CSL)의 전압 변화가 야기될 수 있다. 이러한 공통 소스 라인의 전압 변화는 공통 소스 라인(CSL)의 노이즈 전압, 즉, 공통 소스 라인 전압(VCSL)이 된다.
한편, 비휘발성 메모리 장치의 고전압 생성기는 접지(GND)를 기준으로 전압(VGG)을 생성한다. 그러나, 메모리 셀의 검증 동작시 형성되는 채널(channel)은 메모리 셀의 제어 게이트(G)와 소스(S)간 전압차(VGS)에 따라 제어된다. 따라서, 메모리 셀의 제어 게이트(G)에 실제 공급된 전압(VGG)과 메모리 셀의 채널 형성에 영향을 미치는 전압(VGS)간에 전압차(VCSL)가 존재한다. 이러한 공통 소스 라인 전압(VCSL)은 검증 동작시 감지 오류를 야기시킬 수 있다. 따라서, 검증 동작시 감지 오류를 줄이기 위하여 온 셀의 개수를 줄이거나, 온 셀의 전류를 줄일 필요가 있다.
도 6은 2-스텝 검증모드에 따른 검증 동작시 공통 소스 라인의 노이즈가 줄어드는 이유를 설명하는 도면이다. 도 6을 참조하면, 프리 검증 전압(PVR)에 따른 제 1 검증 동작으로 온 셀들(On Cells)은 패스되지 않고, 이후 검증 전압(VR)에 따른 제 2 검증 동작시 제 1 검증 동작에서 패스되지 않은 온 셀들에 대응하는 비트라인들로는 프리차지 전압이 인가되지 않는다. 이에, 제 2 검증 동작시 온 셀 전류가 줄어든다. 즉, 제 1 검증 동작시 패스되지 않은 온 셀들에 대한 온 셀 전류가 제거된다. 그 결과로써, 제 1 검증 동작시 온 셀 전류가 줄어듦으로써 공통 소스 라인 전압(VCSL)이 줄어들고, 그만큼 공통 소스 라인의 노이즈가 줄어든다.
도 7은 본 발명의 검증 동작시 1-스텝 검증모드에 대한 실시 예를 보여주는 도면이다. 도 7을 참조하면, 1-스텝 검증모드는 목표 프로그램 상태(P) 내에 문턱전압이 존재하는 지를 판별하기 위하여, 검증 전압(VR)로 한번의 검증 동작을 수행한다. 여기서, 검증 동작시 선택된 워드라인(도시되지 않음)에 연결된 모든 비트라인들로 프리차지 전압이 인가된다.
다른 말로, 1-스텝 검증모드에 따른 검증 동작시, 하나의 검증 전압(VR)의 검증 펄스가 인가된다.
1-스텝 검증모드는 한번만 검증 동작이 수행되기 때문에 두번 검증 동작을 수행하는 2-스텝 검증모드와 비교할 때 프로그램 시간을 단축시킬 수 있다.
한편, 1-스텝 검증모드에 따른 검증 동작이 수행되더라도, 프로그램 동작시 프로그램 속도가 빠른 메모리 셀들의 경우에는 비트라인 포싱이 수행되고, 프로그램 속도가 느린 메모리 셀들의 경우에는 비트라인 포싱이 수행되지 않는다.
도 1 내지 도 7에서 설명한 바와 같이, 본 발명의 프로그램 방법은, 프리 검증 동작 이후에 온 셀들 및 오프 셀들에 대하여 서로 다른 방법으로 제어를 할 수 있다. 프리 검증 동작 결과로써, 패스되지 않은 메모리 셀들, 즉, 온 셀들은, 검증 동작이 패스될 때까지 프로그램 동작시 비트라인 포싱을 수행하지 않는다. 반면에 프리 검증 동작 결과로써, 패스된 메모리 셀들, 즉, 오프 셀들은, 검증 동작이 패스될 때까지 프로그램 동작시 비트라인 포싱을 수행한다.
도 8은 본 발명에 따른 비휘발성 메모리 장치에 대한 제 1 실시 예를 보여주는 도면이다. 도 8를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 페이지 버퍼 회로(130), 데이터 입출력 회로(140), 전압 생성기(150), 및 제어 로직(160)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록(Memory block)으로 구성될 수 있다. 도 8에서는 예로서 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 복수의 물리 페이지(Physical page)로 구성될 수 있다. 여기에서, 물리 페이지는 하나의 워드 라인에 연결되어 있는 메모리 셀의 집합을 의미한다. 각각의 물리 페이지는 복수의 메모리 셀로 구성될 수 있다. 각각의 메모리 셀은 컨트롤 게이트와 플로팅 게이트를 갖는 셀 트랜지스터로 구성될 수 있다.
하나의 메모리 셀에는 싱글 비트 데이터 혹은 두 비트 이상의 멀티 비트 데이터가 저장될 수 있다. 싱글 비트 데이터가 저장될 수 있는 메모리 셀은 싱글 레벨 셀(SLC; Single Level Cell) 혹은 싱글 비트 셀(Single Bit Cell)이라 부르고, 멀티 비트 데이터가 저장될 수 있는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell) 혹은 멀티 비트 셀(Multi Bit Cell)이라 부른다.
2 비트 MLC 플래시 메모리 장치의 경우, 하나의 물리 페이지(Physical page)에 두 개의 논리 페이지(Logical page)가 저장될 수 있다. 여기에서, 논리 페이지는 하나의 물리 페이지에 동시에 프로그램될 수 있는 데이터의 집합을 의미한다. 3 비트 MLC 플래시 메모리 장치의 경우에는, 하나의 물리 페이지에 세 개의 논리 페이지가 저장될 수 있을 것이다.
한편, 메모리 셀 어레이(110)는 복수의 셀 스트링(Cell string)으로 구성되어 있다. 각각의 셀 스트링은 스트링 선택 라인(SSL; String Selection Line)에 연결되는 스트링 선택 트랜지스터, 복수의 워드 라인(WL0~WLm -1)에 연결되는 복수의 메모리 셀, 및 접지 선택 라인(GSL; Ground Selection Line)에 연결되는 접지 선택 트랜지스터를 포함한다. 스트링 선택 트랜지스터는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터는 공통 소스 라인(CSL; Common Source Line)에 연결된다. CSL은 CSL 드라이버(115)로부터 접지 전압 혹은 CSL 전압(예를 들어, VDD)을 입력받을 수 있다.
계속해서 도 8을 참조하면, 어드레스 디코더(120)는 선택 라인(SSL, GSL) 혹은 워드 라인(WL0~WLm -1)을 통해 메모리 셀 어레이(110)와 연결된다. 프로그램 혹은 읽기 동작 시에, 어드레스 디코더(120)는 어드레스(ADDR)를 입력받고, 어느 하나의 워드 라인을 선택할 수 있다.
페이지 버퍼 회로(130)는 비트 라인(BL0~BLn -1)을 통해 메모리 셀 어레이(110)와 연결된다. 페이지 버퍼 회로(130)는 복수의 페이지 버퍼들(도시되지 않음)로 구성된다. 하나의 페이지 버퍼에는 하나의 비트 라인이 연결(all BL 구조)되거나, 두 개 혹은 그 이상의 비트 라인이 연결(shield BL 구조)될 수도 있다. 페이지 버퍼 회로(130)는 선택된 페이지에 프로그램될 데이터나 선택된 페이지로부터 읽은 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(140)는 내부적으로는 데이터 라인(DL)을 통해 페이지 버퍼 회로(130)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 외부(예를 들어, 메모리 제어기)로부터 프로그램 데이터(program data)를 입력받고, 읽기 동작 시 읽기 데이터(read data)를 외부로 인가한다.
전압 생성기(150)는 외부로부터 전원(PWR)을 입력받고, 데이터를 읽거나 쓰는 데 필요한 워드라인 전압(VWL)을 생성한다. 워드라인 전압(VWL)은 어드레스 디코더(120)로 인가된다. 도 8을 다시 참조하면, 전압 생성기(150)는 고전압 생성기(151), 저전압 생성기(152), 및 음전압 생성기(153)를 포함한다.
고전압 생성기(151)는 전원 전압보다 높은 고전압(HV; High Voltage)을 생성할 수 있다. 고전압은 프로그램 전압(Vpgm)이나 패스 전압(Vpass) 등으로 사용될 수 있다. 저전압 생성기(152)는 전원 전압과 같거나 그보다 낮은 저전압(LV; Low Voltage)을 생성할 수 있다. 전원 전압 혹은 저전압은 비트 라인 프리차지 전압 혹은 CSL 전압 등으로 사용될 수 있다. 그리고 음전압 생성기(153)는 OV보다 낮은 음전압(NV; Negative Voltage)을 생성할 수 있다. 음전압은 검증 전압 등으로 사용될 수 있다.
제어 로직(160)은 커맨드(CMD)와 제어신호(CTRL)를 이용하여, 비휘발성 메모리 장치(100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들어, 제어 로직(160)은 프로그램 동작 시, 어드레스 디코더(120)를 제어함으로써 선택된 워드 라인으로 프로그램 전압이 인가되도록 하고, 페이지 버퍼 회로(130) 및 데이터 입출력 회로(140)를 제어함으로써 선택된 페이지에 프로그램 데이터가 저장되도록 할 수 있다.
제어 로직(160)은 프로그램 동작시 프로그램 속도가 빠른 메모리 셀들에 비트라인 포싱을 수행하고, 프로그램 속도가 느린 메모리 셀들에 비트라인 포싱을 수행하지 않도록 구현된다. 즉, 제어 로직(160)은 프로그램 동작시 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압(예를 들어, 1V)을 인가하고, 프로그램 속도가 늦은 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압이 인가되지 않도록 한다. 여기서, 프로그램 속도가 빠른 메모리 셀들 및 프로그램 속도가 느린 메모리 셀들의 판별은, 검증 동작에서 결정될 수 있다.
한편, 프로그램 속도가 빠른 메모리 셀들 혹은 프로그램 속도가 느린 메모리 셀들에 대응하는 데이터가 대응하는 페이지 버퍼 내의 래치(도시되지 않음)에 저장될 수 있다. 제어 로직(160)은 이러한 래치에 저장된 값에 따라 프로그램 동작시 비트라인 포싱 여부를 결정할 수 있다.
또한, 제어 로직(160)은 적어도 하나의 프로그램 조건에 근거로 하여 복수의 검증모드들 중 어느 하나를 검증모드로 결정하는 검증모드 결정기(162)를 포함한다. 아래에서는 설명의 편의를 위하여 검증모드들이 1-스텝 검증모드와 2-스텝 검증모드들 중 어느 하나로 결정된다고 가정하겠다. 따라서, 제어 로직(160)은 적어도 하나의 프로그램 조건에 근거로 하여 1-스텝 검증모드 및 2-스텝 검증모드들 중 어느 하나를 검증모드로 결정/선택/변경한다.
실시 예에 있어서, 검증모드 결정기(162)는 루프 회수에 근거로 하여 검증모드를 결정할 수 있다. 예를 들어, 루프 회수가 소정의 값보다 작을 때, 검증모드 결정기(162)는 2-스텝 검증모드를 검증모드로 결정한다. 반면에, 루프 회수가 소정의 값보다 같거나 클 때, 검증모드 결정기(162)는 1-스텝 검증모드를 검증모드로 결정한다. 여기서, 소정의 값은 레지스터(도시되지 않음)에 저장될 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 프로그램 속도가 빠른 메모리 셀들의 경우 비트라인 포싱을 수행하고, 프로그램 속도가 느린 메모리 셀들의 경우 비트라인 포싱을 수행하지 않음으로써, 프로그램 동작시 루프 회수를 줄일 수 있다.
게다가, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 적어도 하나의 프로그램 조건(예를 들어, 루프 회수, 특정 프로그램 상태 패스 여부)에 근거로 하여 검증모드를 결정하고, 결정된 검증모드에 따라 검증 동작을 수행함으로써, 프로그램 동작시 성능 향상을 꾀할 수 있다.
예를 들어, 본 발명의 비휘발성 메모리 장치(100)는 산포 개선을 위하여 2-스텝 검증모드로 검증 동작을 수행하다가 루프 회수가 소정의 값과 같거나 클 때 1-스텝 검증모드로 검증 동작을 수행함으로써, 일반적인 2-스텝 검증모드로 검증 동작을 수행하는 비휘발성 메모리 장치와 비교하여 프로그램 시간을 단축할 수 있다.
도 9는 도 8에 도시된 비휘발성 메모리 장치(100)의 2 비트 MLC(Multi Level Cell) 프로그램 동작에 적용한 문턱전압 산포를 보여주는 도면이다. 도 9를 참조하면, 하나의 소거 상태(E) 및 세 개의 프로그램 상태들(P1, P2, P3)이 존재한다. 프로그램 상태들(P1, P2, P3) 각각의 검증 동작은, 루프 회수(i)에 따라 1-스텝 검증모드 혹은 2-스텝 검증모드들 중 어느 하나에 따라 수행된다.
실시 예에 있어서, 루프 회수(i)가 소정의 값들(N1, N2, N3)보다 크지 않을 때, 프로그램 상태들(P1, P2, P3) 각각의 검증 동작은 2-스텝 검증모드에 따라 수행된다. 여기서, 소정의 값들(N1, N2, N3) 각각은 2 이상의 자연수이다.
제 1 프로그램 상태(P1)의 검증 동작이 2-스텝 검증모드에 따라 수행될 때, 프리 검증 전압(PVR1)으로 제 1 검증 동작이 수행되고, 검증 전압(VR1)으로 제 2 검증 동작이 수행된다.
제 2 프로그램 상태(P2)의 검증 동작이 2-스텝 검증모드에 따라 수행될 때, 프리 검증 전압(PVR2)으로 제 1 검증 동작이 수행되고, 검증 전압(VR2)으로 제 2 검증 동작이 수행된다.
제 3 프로그램 상태(P3)의 검증 동작이 2-스텝 검증모드에 따라 수행될 때, 프리 검증 전압(PVR3)으로 제 1 검증 동작이 수행되고, 검증 전압(VR3)로 제 2 검증 동작이 수행된다.
제 1 검증 동작의 결과로써, 패스된 메모리 셀들, 즉 프로그램 속도가 빠른 메모리 셀들에는 비트라인 포싱이 수행되고, 패스되지 않은 메모리 셀들, 즉 프로그램 속도가 느린 메모리 셀들에는 비트라인 포싱이 수행되지 않는다.
예를 들어, 제 1 프로그램 상태(P1)의 검증에서 프리 검증 전압(PVR1)으로 제 1 검증 동작을 수행한 결과로써 패스되지 않은 메모리 셀들에 연결된 비트라인들로는, 검증 전압(VR1)으로 제 2 검증 동작이 패스될 때까지 비트라인 포싱 전압이 인가되지 않는다.
반면에, 루프 회수가 소정의 값들(N1, N2, N3)보다 같거나 클 때, 프로그램 상태들(P1, P2, P3) 각각의 검증 동작은 1-스텝 검증모드에 따라 수행된다. 즉, 루프 회수(i)가 소정의 값(N1)보다 같거나 클 때, 제 1 프로그램 상태(P1)의 검증 동작시 전압(VR1)으로 검증 동작이 수행된다. 루프 회수(i)가 소정의 값(N2)보다 같거나 클 때, 제 2 프로그램 상태(P2)의 검증 동작시 검증 전압(VR2)으로 검증 동작이 수행된다. 루프 회수(i)가 소정의 값(N3)보다 같거나 클 때 제 3 프로그램 상태(P3)의 검증 동작시 검증 전압(VR3)으로 검증 동작이 수행된다.
한편, 검증모드가 2-스텝 검증모드에서 1-스텝 검증모드로 변경되더라도, 프로그램 동작시 비트라인 포싱 여부는, 이전 프로그램 루프와 동일하다. 즉, 검증모드가 변경되기 전 프로그램 루프에서 비트라인 포싱이 수행되던 메모리 셀들의 경우에는 계속해서 비트라인 포싱이 수행되고, 비트라인 포싱되지 않던 메모리 셀들의 경우에는 계속해서 비트라인 포싱이 수행되지 않는다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 프로그램 방법은 루프 회수(i)가 소정의 값(N)보다 작을 때 2-스텝 검증모드를 하다가, 루프 회수가 소정의 값(N)보다 같거나 클 때 1-스텝 검증모드를 수행한다.
도 10은 도 8에 도시된 비휘발성 메모리 장치(100)의 메모리 셀들을 프로그램하기 위한 일련의 프로그램 루프의 프로그램 펄스들의 실시 예를 보여주는 도면이다. 도 10을 참조하면, 제 1 프로그램 루프(Loop 0)에서 제 N 프로그램 루프(Loop N-1)까지 2-스텝 검증모드에 따른 프로그램 펄스들이 메모리 셀들에 인가되고, 제 N+1 프로그램 루프(Loop N)부터는 1-스텝 검증모드에 따른 프로그램 펄스들이 메모리 셀들에 인가된다.
프로그램 루프가 증가함에 따라 프로그램 전압에 대응하는 프로그램 펄스는소정의 레벨만큼 증가된다.
한편, 제 1 프로그램 루프 내지 제 N 프로그램 루프 각각에서는, 2-스텝 검증모드의 검증 전압들에 대응하는 프로그램 펄스들이 각 프로그램 상태(도 9 참조, P1, P2, P3)에 두 개씩 존재한다. 따라서, 각 프로그램 루프의 검증 펄스들은 전체적으로 6개가 존재한다. 실시 예에 있어서, 제 1 프로그램 상태(P1)의 검증 동작을 위하여 제 1 프리 검증 전압(PVR1)의 펄스 및 제 1 검증 전압(VR1)의 펄스가 존재하고, 제 2 프로그램 상태(P2)의 검증 동작을 위하여 제 2 프리 검증 전압(PVR2)의 펄스 및 제 2 검증 전압(VR2)의 펄스가 존재하고, 제 3 프로그램 상태(P3)의 검증 동작을 위하여 제 3 프리 검증 전압(PVR3)의 펄스 및 제 3 검증 전압(VR3)의 펄스가 존재한다.
반면에, 제 N+1 프로그램 루프 이상에서는, 1-스텝 검증모드의 검증 전압들에 대응하는 프로그램 펄스들이 각 프로그램 상태(P1, P2, P3)에 하나씩 존재한다. 따라서, 각 프로그램 루프의 검증 펄스들은 전체적으로 3개가 존재한다.
실시 예에 있어서, 제 1 프로그램 상태(P1)의 검증 동작을 위하여 제 1 검증 전압(VR1)의 펄스가 존재하고, 제 2 프로그램 상태(P2)의 검증 동작을 위하여 제 2 검증 전압(VR2)의 펄스가 존재하고, 제 3 프로그램 상태(P3)의 검증 동작을 위하여 제 3 검증 전압(VR3)의 펄스가 존재한다.
상술 된 바와 같이, 소정의 프로그램 루프(Loop N-1)까지는 6개의 검증 펄스들이 인가되다가, 소정의 프로그램 루프(Loop N)부터는 3개의 검증 펄스들이 인가됨으로써, 검증 읽기 회수 및 패스/페일 체크의 회수를 줄일 수 있다. 그 결과로써, 본 발명의 프로그램 루프는 프로그램 시간을 단축시킬 수 있다.
도 11은 도 8에 도시된 비휘발성 메모리 장치(100)의 프로그램 방법에 대한 실시 예를 보여주는 흐름도이다. 도 8 내지 도 11을 참조하면, 비휘발성 메모리 장치(100)의 프로그램 방법은 다음과 같다.
프로그램 동작시 프로그램될 데이터가 데이터 입출력 회로(도 8 참조, 140)를 통하여 페이지 버퍼 회로(도 8 참조, 130)에 로딩된다(S110). 또한, 전압 생성기(도 8 참조, 150)는 제어 로직(도 8 참조, 160)의 제어에 따라 프로그램 동작에 필요한 바이어스 전압들(예를 들어, 프로그램 전압, 패스 전압, 고전압, 웰전압, 검증읽기 전압 등)을 생성한다. 우선, 제어 로직(150)은 제 1 프로그램 루프(Loop 0, i=0)를 진행시킨다(S120).
페이지 버퍼 회로(130)에 로딩된 데이터에 따라 비트라인들(BL0~BLn-1)이 셋업된다(S130). 이후, 비선택된 워드라인들로 패스 전압이 인가되고, 선택된 워드라인으로 프로그램 전압이 인가됨으로써 메모리 셀들이 프로그램된다(S140). 여기서 프로그램 전압의 레벨은 루프 회수(i)가 증가됨에 따라 소정의 값만큼 증가된다. 여기서, 제어 로직(160)은 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압(BLFV, 예를 들어, '1V')을 인가하도록 페이지 버퍼 회로(130) 및 전압 생성기(150)를 제어한다. 반면에, 제어 로직(160)은 프로그램 속도가 늦은 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하지 않도록 페이지 버퍼회로(130) 및 전압 생성기(150)를 제어한다. 예를 들어, 프로그램 속도가 늦은 메모리 셀들에 연결된 비트라인들로는 접지 전압(예를 들어 0V)이 인가된다.
여기서, 제 1 프로그램 상태(P1)로의 프로그램 동작시 프로그램 속도가 늦은 메모리 셀들은, 프리 검증 전압(PVR1)의 검증 동작 결과로써 패스되지 못한 메모리 셀들이고, 제 2 프로그램 상태(P2)로의 프로그램 동작시 프로그램 속도가 늦은 메모리 셀들은, 프리 검증 전압(PVR2)의 검증 동작 결과로써 패스되지 못한 메모리 셀들이고, 제 3 프로그램 상태(P3)로의 프로그램 동작시 프로그램 속도가 늦은 메모리 셀들은, 프리 검증 전압(PVR3)의 검증 동작 결과로써 패스되지 못한 메모리 셀들이다.
반면에, 제 1 프로그램 상태(P1)로의 프로그램 동작시 프로그램 속도가 빠른 메모리 셀들은, 프리 검증 전압(PVR1)의 검증 동작 결과로써 패스된 메모리 셀들이고, 제 2 프로그램 상태(P2)로의 프로그램 동작시 프로그램 속도가 빠른 메모리 셀은, 프리 검증 전압(PVR2)의 검증 동작 결과로써 패스된 메모리 셀들이고, 제 3 프로그램 상태(P3)로의 프로그램 동작시 프로그램 속도가 빠른 메모리 셀들은, 프리 검증 전압(PVR3)의 검증 동작 결과로써 패스된 메모리 셀들이다.
프로그램 전압이 인가되기 전에 선택된 워드라인으로 소정의 시간 동안 패스 전압이 인가될 수 있다. 이후, 프로그램 리커버리 동작이 수행된다. 이러한 프로그램 리커버리 동작에서는, 워드라인들(WL0~WLm -1) 및 스트링 선택라인(SSL)에 인가된 바이어스 전압들이 디스챠지되고, 비트라인들(BL0~BLn-1)에 인가된 전압들이 디스챠지된다.
제어 로직(160)은 검증모드를 결정하기 위하여 루프 회수(i)가 소정의 값(예를 들어, N1, N2, N3)보다 같거나 큰지를 판별한다(S150). 즉, 제어 로직(160)은 레지스터(도시되지 않음)에 저장된 소정의 값을 읽어와 루프 회수(i)와 비교한다.
예를 들어, 루프 회수(i)가 소정의 값보다 작을 때, 2-스텝 검증모드에 따라 검증 동작이 수행된다(S160). 여기서, 만일 검증 동작이 패스되면, 프로그램 동작은 완료된다. 반면에, 만일 검증 동작이 페일되면, S170 단계가 진입된다.
반면에, 루프 회수(i)가 소정의 값(N) 보다 같거나 클 때, 1-스텝 검증모드에 따라 검증 동작이 수행된다(S165). 여기서 만일, 검증 동작이 패스되면, 프로그램 동작은 완료된다. 반면에 검증 동작이 페일되면, S170 단계가 진입된다.
이후, 제어 로직(160)은 루프 회수(i)가 최대값인지 판별할 수 있다(S170). 만약, 루프 회수(i)가 최대이면, 프로그램 동작은 실패로 처리된다. 반면에, 루프 회수(i)가 최대가 아니라면, 루프 회수(i)가 1만큼 증가되고, 그 다음 프로그램 루프가 진행된다(S180).
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 프로그램 방법은, 루프 회수(i)와 소정의 값(N)을 비교하여 1-스텝 검증모드 및 2-스텝 검증모드들 중 어느 하나를 결정하고, 결정된 검증에 따라 검증 동작을 수행한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 프로그램 단계에 따라 서로 다른 검증들에 따라 검증 동작을 수행할 수도 있다.
도 12는 3 비트 MLC 비휘발성 메모리 장치에서 프로그램 단계에 따라 가변되는 검증 동작에 대한 실시 예를 보여주는 도면이다.
제 1 페이지 프로그램 단계, 즉, LSB 프로그램 동작시 1-스텝 검증모드로 검증 동작이 수행된다.
제 2 페이지 프로그램 단계, 즉, 4 레벨 프로그램 동작시, 루프 회수가 제 1 소정의 값(N)보다 작을 때 2-스텝 검증모드로 검증 동작이 수행되고, 루프 회수가 제 1 소정의 값(N)보다 같거나 클 때 1-스텝 검증모드로 검증 동작이 수행된다.
제 3 페이지 프로그램 단계, 즉, 8 레벨 프로그램 동작시, 루프 회수가 제 2 소정의 값(M)보다 작을 때 2-스텝 검증모드로 검증 동작이 수행되고, 루프 회수가 제 2 소정의 값(M)보다 같거나 클 때 1-스텝 검증모드로 검증 동작이 수행된다. 여기서 제 2 소정의 값(M)은 1보다 큰 정수로 제 1 소정의 값(N)과 동일할 수 있다.
도 12에 도시되지 않았지만, 제 4 페이지 프로그램 단계, 즉, 16 레벨 프로그램 동작도 상술 된 프로그램 방법과 유사하게 수행될 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 프로그램 단계 및 소정의 값들(N, M)에 따라 서로 다른 검증모드로 검증 동작을 수행한다.
도 8 내지 도 12에서 비휘발성 메모리 장치(100)의 프로그램 방법은, 루프 회수(i)가 소정의 값보다 작을 때 2-스텝 검증모드로 검증 동작을 수행하다가, 루프 회수(i)가 소정의 값보다 같거나 클 때 1-스텝 검증모드로 검증 동작을 수행한다. 본 발명의 프로그램 방법이 반드시 여기에 국한되지 않는다. 본 발명의 프로그램 방법은, 루프 회수(i)가 소정의 값보다 작을 때 1-스텝 검증모드로 검증 동작을 수행하다가, 루프 회수(i)가 소정의 값보다 같거나 클 때 2-스텝 검증모드로 검증 동작을 수행할 수도 있다.
도 8 내지 도 12에서 비휘발성 메모리 장치(100)는, 루프 회수에 따라 2-스텝 검증모드 혹은 1-스텝 검증모드를 결정한다. 그러나 본 발명의 비휘발성 메모리 장치(100)가 반드시 루프 회수에 따라 검증모드를 결정/변경/선택할 필요는 없다. 본 발명의 비휘발성 메모리 장치는 소정의 프로그램 상태의 패스 여부에 따라 검증모드를 결정/변경/선택할 수 있다.
도 13은 본 발명에 따른 비휘발성 메모리 장치에 대한 제 2 실시 예를 보여주는 도면이다. 도 13을 참조하면, 비휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 어드레스 디코더(220), 페이지 버퍼 회로(230), 데이터 입출력 회로(240), 전압 생성기(250), 및 제어 로직(260)을 포함한다.
메모리 셀 어레이(210), 어드레스 디코더(220), 데이터 입출력 회로(240) 및 전압 생성기(250) 각각은, 도 8에 도시된, 메모리 셀 어레이(110), 어드레스 디코더(120), 데이터 입출력 회로(140) 및 전압 생성기(150)와 동일하게 구성 및 동작한다.
페이지 버퍼 회로(230)는 비트 라인(BL0~BLn -1)을 통해 메모리 셀 어레이210)와 연결된다. 페이지 버퍼 회로(230)는 선택된 페이지에 프로그램될 데이터나 선택된 페이지로부터 읽은 데이터를 임시로 저장할 수 있다.
페이지 버퍼 회로(230)는 복수의 페이지 버퍼들(231,232)을 포함한다. 페이지 버퍼들(231, 232) 각각은, 제 1 내지 제 3 래치들(LAT1, LAT2, LAT3)을 포함한다. 여기서, 제 1 래치(LAT1)는 프로그램될 LSB(Least Significant Bit) 데이터를 저장하고, 제 2 래치(LAT2)는 프로그램될 MSB(Most Significant Bit) 데이터를 저장하고, 제 3 래치(LAT3)는 비트라인 포싱 여부를 지시하는 데이터를 저장한다. 제 3 래치(LAT3)는 검증 동작시 프리 검증 결과에 대응하는 데이터를 저장한다. 예를 들어, 제 3 래치(LAT3)는 프리 검증 동작에서 패스된 메모리 셀의 경우에는 비트라인 포싱을 수행하기 위하여 데이터 '0'을 저장하고, 프리 검증 동작에서 패스되지 못한 메모리 셀의 경우에는 비트라인 포싱을 수행하지 않기 위하여 데이터 '1'을 저장할 수 있다.
제어 로직(260)은 커맨드(CMD)와 제어신호(CTRL)를 이용하여, 비휘발성 메모리 장치(200)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 제어 로직(260)은 프로그램 동작시 프로그램 속도가 빠른 메모리 셀들에 비트라인 포싱을 수행하고, 프로그램 속도가 느린 메모리 셀들에 비트라인 포싱을 수행하지 않도록 구현된다. 제어 로직(260)은 프로그램 동작시 제 3 래치(LAT3)에 저장된 값에 따라 비트라인 포싱 여부를 결정한다.
또한, 제어 로직(260)은 소정의 프로그램 상태의 패스 여부에 따라 복수의 검증모드들 중 어느 하나를 검증모드로 결정하는 검증모드 결정기(262)를 포함한다. 아래에서는 설명의 편의를 위하여 검증모드들이 1-스텝 검증모드와 2-스텝 검증모드들 중 어느 하나로 결정된다고 가정하겠다.
검증모드 결정기(262)는 프로그램 동작시 페이지 버퍼들(231,232)의 제 1 내지 제 3 래치들(LAT1, LAT2, LAT3)에 저장된 값들에 따라 소정의 프로그램 상태의 패스 여부를 판별한다.
한편, 도 13에서 검증모드 결정기(262)는 제어 로직(260)의 내부에 존재한다. 그러나, 본 발명의 검증모드 결정기가 반드시 제어 로직(260)의 내부로 한정할 필요는 없다. 본 발명의 검증모드 결정기는 제어 로직(260)의 외부의 어디에도 존재할 수 있다. 예를 들어, 본 발명의 검증모드 결정기는 페이지 버퍼(230)의 내부에 존재할 수도 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(200)는 소정의 프로그램 상태의 패스 여부에 따라 검증모드를 결정함으로써, 프로그램 동작의 향상을 기대할 수 있다.
도 14는 도 13에 도시된 비휘발성 메모리 장치(200)의 2 비트 MLC 프로그램 동작시 문턱전압 산포에 대한 실시 예를 보여주는 도면이다. 도 14를 참조하면, 하나의 소거 상태(E) 및 세 개의 프로그램 상태들(P1, P2, P3)이 존재한다. 프로그램 상태들(P1, P2, P3) 각각의 검증 동작은, 제 2 프로그램 상태(P2)의 패스 여부에 따라 1-스텝 검증모드 혹은 2-스텝 검증모드들 중 어느 하나에 따라 수행된다.
실시 예에 있어서, 제 2 프로그램 상태(P2)가 패스되지 않았을 때, 프로그램 상태들(P1, P2) 각각의 검증 동작은 2-스텝 검증모드에 따라 수행된다.
제 1 프로그램 상태(P1)의 검증 동작이 2-스텝 검증모드에 따라 수행될 때, 프리 검증 전압(PVR1)로 제 1 검증 동작이 수행되고, 검증 전압(VR1)로 제 2 검증 동작이 수행된다. 제 2 프로그램 상태(P2)의 검증 동작이 2-스텝 검증모드에 따라 수행될 때, 프리 검증 전압(PVR2)로 제 1 검증 동작이 수행되고, 검증 전압(VR2)로 제 2 검증 동작이 수행된다.
반면에, 제 2 프로그램 상태(P2)가 패스된 후에, 제 3 프로그램 상태(P3)의 검증 동작은 1-스텝 검증모드에 따라 수행된다. 제 3 프로그램 상태(P3)의 검증 동작이 1-스텝 검증모드에 따라 수행될 때, 검증 전압(VR3)로 검증 동작이 수행된다.
한편, 제 2 프로그램 상태(P2)의 패스가 확인되기 전까지, 프리 검증전압(SKIP)을 넘지 못한 메모리 셀들의 경우, 프로그램 동작시 검증 전압(VR3)을 넘을 때까지 비트라인 포싱이 수행되지 않는다.
반면에, 제 2 프로그램 상태(P2)의 패스가 확인되기 전까지, 프리 검증 전압(SKIP)을 넘은 메모리 셀들의 경우, 프로그램 동작시 검증 전압(VR3)를 넘을 때까지 비트라인 포싱이 수행된다.
본 발명의 비휘발성 메모리 장치(200)의 프로그램 방법은 제 2 프로그램 상태(P2)가 패스되지 않았을 때 2-스텝 검증모드를 하다가, 제 2 프로그램 상태(P2)가 패스된 후에는 1-스텝 검증모드를 수행한다.
도 15A는 도 14의 도시된 프로그램 동작시 일련의 프로그램 루프의 프로그램 펄스들의 실시 예를 보여주는 도면이다. 도 15A을 참조하면, 제 1 프로그램 루프(Loop 0)에서 제 K 프로그램 루프(Loop K-1)까지 2-스텝 검증모드에 따른 프로그램 펄스들이 메모리 셀들에 인가되고, 제 K+1 프로그램 루프(Loop K)부터는 1-스텝 검증모드에 따른 프로그램 펄스들이 메모리 셀들에 인가된다. 여기서, 제 K 프로그램 루프(Loop K-1)에서 제 2 프로그램 상태(P2)의 패스된다고 가정한다.
또한, 1-스텝 검증모드를 수행하는 프로그램 루프(Loop K)부터는, 패스된 프로그램 상태들(P1, P2)의 검증을 위한 검증 펄스들이 인가되지 않고, 제 3 프로그램 상태(P3)의 검증을 위한 검증 펄스가 인가된다.
본 발명에 따른 프로그램 루프는 제 2 프로그램 상태(P2)의 패스 여부에 따라 1-스텝 검증모드 동작을 수행하거나 2-스텝 검증모드 동작을 수행한다. 본 발명에 따른 프로그램 루프는, 프로그램 상태의 패스 여부에 따라 검증 펄스들의 인가 여부를 결정함으로써, 그만큼 프로그램 시간을 단축시킬 수 있다.
도 15B는 도 14의 도시된 프로그램 동작시 일련의 프로그램 루프의 프로그램 펄스들의 다른 실시 예를 보여주는 도면이다. 도 15B를 참조하면, 제 1 프로그램 상태(P1)이 패스될 때까지, 즉, 제 1 프로그램 루프(Loop 0)에서 제 I+1 프로그램 루프(Loop I)까지는, 3개의 프로그램 상태들(P1, P2, P3)의 검증 동작을 수행하기 위하여 2 스텝 검증모드에 따른 검증 펄스들이 메모리 셀들에 인가된다.
제 1 프로그램 상태(P1)이 패스되고, 제 2 프로그램 상태(P2)가 패스될 때까지, 즉 제 I+2 프로그램 루프(Loop I+1)에서 제 K 프로그램 루프(Loop K-1)까지, 2 개의 프로그램 상태들(P2, P3)의 검증 동작을 수행하기 위하여 2 스텝 검증모드에 따른 검증 펄스들이 인가된다.
제 2 프로그램 상태(P2)가 패스된 후, 즉, 제 K+1 프로그램 루프(Loop K)부터는, 제 3 프로그램 상태(P3)의 검증을 위한 검증 펄스가 인가된다.
본 발명에 따른 프로그램 루프는, 제 1 혹은 제 2 프로그램 상태들(P1, P2)의 패스 여부에 따라 검증 펄스들의 인가 여부 및 검증모드를 결정함으로써, 그만큼 프로그램 시간을 단축시킬 수 있다.
도 15A 및 15B에서는 제 2 프로그램 상태(P2)의 패스 여부에 근거로 하여 검증모드가 결정된다. 그러나, 본 발명이 반드시 여기에 국한될 필요는 없다. 본 발명은 제 1 프로그램 상태(P1)의 패스 여부에 근거로 하여 검증모드가 결정될 수 있다.
도 16은 제 1 프로그램 상태(P1)의 패스 여부를 근거로 검증모드를 결정하는 프로그램 동작시, 일련의 프로그램 루프의 프로그램 펄스들의 제 1 실시 예를 보여주는 도면이다. 도 16을 참조하면, 제 1 프로그램 상태(P1)가 제 K-1 프로그램 루프(Loop K-1)에서 패스된 후에는, 1-스텝 검증모드가 수행된다.
또한, 1-스텝 검증모드를 수행하는 프로그램 루프(Loop K)부터는, 패스된 프로그램 상태(P1)의 검증을 위한 검증 펄스들이 인가되지 않고, 제 2 및 3 프로그램 상태(P2, P3)의 검증을 위한 검증 펄스가 인가된다.
도 17은 제 1 프로그램 상태(P1)의 패스 여부를 근거로 검증모드를 결정하는 프로그램 동작시, 일련의 프로그램 루프의 프로그램 펄스들의 제 2 실시 예를 보여주는 도면이다. 도 17을 참조하면, 제 1 프로그램 상태(P1)가 제 K-1 프로그램 루프(Loop K-1)에서 패스된 후에는, 1-스텝 검증모드가 수행되고, 제 2 프로그램 상태(P2)가 패스된 후에는, 제 3 프로그램 상태(P3)의 검증을 위한 검증 펄스만 인가된다.
도 18은 도 13에 도시된 비휘발성 메모리 장치(100)의 프로그램 방법에 대한 실시 예를 보여주는 흐름도이다. 도 13 내지 도 18을 참조하면, 비휘발성 메모리 장치(100)의 프로그램 방법은 다음과 같다.
프로그램 동작시 프로그램될 데이터가 데이터 입출력 회로(도 13 참조, 240)를 통하여 페이지 버퍼 회로(도 13 참조, 230)에 로딩된다(S210). 우선, 제어 로직(도 13참조, 260)은 제 1 프로그램 루프(Loop 0, i=0)를 진행시킨다(S220).
페이지 버퍼 회로(230)에 로딩된 데이터에 따라 비트라인들(BL0~BLn-1)이 셋업된다(S230). 이후, 비선택된 워드라인들로 패스 전압이 인가되고, 선택된 워드라인으로 프로그램 전압이 인가됨으로써 메모리 셀들이 프로그램된다(S240). 여기서, 제어 로직(260)은 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압(1V)을 인가하도록 페이지 버퍼 회로(230) 및 전압 생성기(250)를 제어한다. 반면에, 제어 로직(260)은 프로그램 속도가 늦은 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하지 않도록 페이지 버퍼회로(230) 및 전압 생성기(250)를 제어한다.
이후, 제어 로직(260)의 검증모드 결정기(262)는 검증모드를 결정하기 위하여 소정의 프로그램 상태(예를 들어, P2)의 패스 여부를 판별한다(S250).
예를 들어, 소정의 프로그램 상태(P2)가 패스되지 않을 때, 2-스텝 검증모드에 따라 검증 동작이 수행된다(S260). 여기서, 만일 검증 동작이 패스되면, 프로그램 동작은 완료된다. 반면에, 만일 검증 동작이 페일되면, S270 단계가 진입된다.
반면에, 소정의 프로그램 상태(P2)가 패스될 때, 1-스텝 검증모드에 따라 검증 동작이 수행된다(S265). 여기서 만일, 검증 동작이 패스되면, 프로그램 동작은 완료된다. 반면에 검증 동작이 페일되면, S270 단계가 진입된다.
이후, 제어 로직(260)은 루프 회수(i)가 최대값인지 판별할 수 있다(S270). 만약, 루프 회수(i)가 최대이면, 프로그램 동작은 실패로 처리된다. 반면에, 루프 회수(i)가 최대가 아니라면, 루프 회수(i)가 1만큼 증가되고, 그 다음 프로그램 루프가 진행된다(S280).
본 발명의 실시 예에 따른 비휘발성 메모리 장치(200)의 프로그램 방법은, 소정의 프로그램 상태의 패스 여부에 따라 1-스텝 검증모드 및 2-스텝 검증모드들 중 어느 하나를 결정하고, 결정된 검증에 따라 검증 동작을 수행한다.
본 발명은 수직형 낸드 플래시 메모리 장치에도 적용가능하다.
도 19는 본 발명에 따른 비휘발성 메모리 장치에 대한 제 3 실시 예를 보여주는 도면이다. 도 19를 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 드라이버(320), 입출력 회로(330) 및 제어 로직(340)을 포함한다.
메모리 셀 어레이(310)는 복수의 메모리 블록들(BLK1~BLKh)을 포함한다. 메모리 블록들(BLK1~BLKh) 각각은 복수의 메모리 셀들을 포함한다. 메모리 블록들(BLK1~BLKh) 각각은 수직 구조(혹은 3차원 구조)를 갖는다.
실시 예에 있어서, 메모리 블록들(BLK1~BLKh) 각각은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 또한, 실시 예에 있어서, 메모리 블록들(BLK1~BLKh) 각각은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 또한, 실시 예에 있어서, 메모리 블록들(BLK1~BLKh) 각각은 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)을 포함한다.
낸드 스트링들(NS) 각각은 하나의 비트 라인(BL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 하나의 워드 라인들(WL), 및 하나의 공통 소스 라인(CSL)에 연결된다. 즉, 메모리 블록들(BLK1~BLKh) 각각은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 및 복수의 공통 소스 라인(CSL)에 연결된다.
드라이버(320)는 복수의 워드라인들(WL)을 통해 메모리 셀 어레이(210)에 연결된다. 드라이버(320)는 제어 로직(340)의 제어에 응답하여 동작하도록 구현된다. 드라이버(320)는 외부로부터 어드레스(ADDR)를 입력받는다.
드라이버(320)는 입력된 어드레스(ADDR)를 디코딩하도록 구현된다. 디코딩된 어드레스를 이용하여, 드라이버(320)는 복수의 워드 라인들(WL) 중 하나를 선택한다. 드라이버(320)는 선택 및 비선택된 워드 라인들에 전압을 인가하도록 구현된다. 실시 예에 있어서, 프로그램 동작, 읽기 동작, 혹은 소거 동작 시, 드라이버(320)는 프로그램 동작과 연관된 프로그램 전압, 읽기 동작과 연관된 읽기 전압, 혹은 소거 동작과 연관된 소거 전압을 워드 라인들(WL)에 인가하도록 구현된다. 실시 예에 있어서, 드라이버(320)는 워드 라인들을 선택 및 구동하는 워드 라인 드라이버(321)를 포함한다.
또한, 드라이버(320)는 복수의 선택 라인들(SL)을 선택 및 구동하도록 구현된다. 실시 예에 있어서, 드라이버(320)는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 더 선택 및 구동하도록 구현될 수 있다. 실시 예에 있어서, 드라이버(320)는 선택 라인들을 선택 및 구동하도록 구성되는 선택 라인 드라이버(322)를 포함할 수 있다.
또한, 드라이버(320)는 공통 소스 라인(CSL)을 구동하도록 구성된다. 실시 예에 있어서, 드라이버(320)는 공통 소스 라인(CSL)을 구동하도록 구성되는 공통 소스 라인 드라이버(323)를 포함한다.
입출력 회로(330)는 복수의 비트 라인들(BL)을 통하여 메모리 셀 어레이(310)에 연결된다. 입출력 회로(330)는 제어 로직(340)의 제어에 응답하여 동작한다. 입출력 회로(330)는 복수의 비트 라인들(BL)을 선택하도록 구현된다.
실시 예에 있어서, 입출력 회로(330)는 외부로부터 데이터(DATA)를 입력받고, 입력된 데이터(DATA)를 메모리 셀 어레이(310)에 저장한다. 입출력 회로(330)는 메모리 셀 어레이(310)로부터 데이터(DATA)를 읽고, 읽혀진 데이터(DATA)를 외부에 전달한다.
또한, 입출력 회로(330)는 메모리 셀 어레이(310)의 제 1 저장 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(310)의 제 2 저장 영역에 저장할 수 있다. 실시 예에 있어서, 입출력 회로(330)는 카피-백(copy-back) 동작을 수행하도록 구현된다.
실시 예에 있어서, 입출력 회로(330)는 페이지 버퍼(혹은 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다. 다른 실시 예에 있어서, 입출력 회로(330)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다.
제어 로직(340)은 비휘발성 메모리 장치(300)의 제반 동작을 제어하도록 구현된다. 제어 로직(340)은 외부로부터 전달되는 제어 신호들(CTRL)에 응답하여 동작한다.
제어 로직(340)은, 프로그램 동작시 프로그램 속도가 빠른 셀들의 경우에는 비트라인 포싱을 수행하고, 프로그램 속도가 느린 셀들의 경우에는 비트라인 포싱을 수행하지 않도록 구현된다.
또한 제어 로직(340)은 프로그램 동작시 적어도 하나의 프로그램 조건에 근거로 하여 복수의 검증모드들 중 어느 하나로 선택하고, 선택된 검증모드에 따라 프로 검증 동작을 수행하도록 구현된다. 제어 로직(340)은 복수의 검증모드들 중 어느 하나를 선택하는 검증모드 선택기(342)를 포함한다.
도 20은 도 19에 도시된 메모리 블록들 중 어느 하나의 메모리 블록(BLKi)에 대한 등가 회로를 보여주는 회로도이다. 도 19 및 도 20을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 존재한다.제 1 비트 라인(BL1)은 제 3 방향으로 신장된 도전 물질에 대응한다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 존재한다. 제 2 비트 라인(BL2)은 제 3 방향으로 신장된 도전 물질에 대응한다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23, NS33)이 존재한다. 제 3 비트 라인(BL3)은 제 3 방향으로 신장된 도전 물질에 대응한다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 존재한다.
아래에서는, 행 및 열 단위로 낸드 스트링들(NS)을 정의한다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 실시 예에 있어서, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응한다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응한다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응한다.
하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 실시 예에 있어서, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
각 낸드 스트링(NS)에서, 높이가 정의된다. 실시 예에 있어서, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가한다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
동일한 행의 낸드 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결된다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드 라인을 공유한다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 워드 라인들(WL)은 공통으로 연결된다. 실시 예에 있어서, 워드 라인들(WL)은 제 1 방향으로 신장되는 도전 물질들이 인가되는 층에서 공통으로 연결될 수 있다. 실시 예에 있어서, 제 1 방향으로 신장되는 도전 물질들은 콘택을 통해 상부 층에 연결될 수 있다. 상부 층에서 제 1 방향으로 신장되는 도전 물질들이 공통으로 연결될 수 있다.
동일한 행의 낸드 스트링들(NS)은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 접지 선택 라인들(GSL)에 연결된다.
공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다. 실시 예에 있어서, 기판 상의 활성 영역에서, 제 1 내지 제 4 도핑 영역들이 연결될 수 있다. 실시 예에 있어서, 제 1 내지 제 4 도핑 영역들은 콘택을 통해 상부 층에 연결될 수 있다. 상부 층에서 제 1 내지 제 4 도핑 영역들이 공통으로 연결될 수 있다.
도 20에 도시된 바와 같이, 동일 깊이의 워드 라인들(WL)은 공통으로 연결된다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택된다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결된다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트 라인들(BL1~BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
도 21은 본 발명에 따른 비휘발성 메모리 장치에 대한 제 4 실시 예를 갖는 메모리 시스템을 보여주는 도면이다. 도 21을 참조하면, 메모리 시스템(400)은 비휘발성 메모리 장치(420) 및 메모리 제어기(440)를 포함한다.
비휘발성 메모리 장치(420)는 프로그램 동작시 복수의 검증모드들 어느 하나를 선택하는 검증모드 선택기(422)를 포함한다. 여기서, 복수의 검증모드들은, 검증 회수 혹은 검증 시간의 길이 등 다양한 방법으로 구분될 수 있다. 검증모드 선택기(422)는 메모리 제어기(440)로부터 입력되는 검증모드 선택명령(VMCMD)에 응답하여 검증모드를 선택한다.
메모리 제어기(440)는 비휘발성 메모리 장치(420)를 제어한다. 특히 메모리 제어기(440)는 프로그램 동작시 복수의 검증모드들 중 어느 하나를 선택하기 위한 검증모드 선택명령(VMCMD)을 생성하고, 생성된 검증모드 선택명령(VMCMD)을 비휘발성 메모리 장치에 전송한다. 여기서 메모리 제어기(440)는 프로그램 동작시 문턱전압 산포를 개선시키는 방향으로 검증모드 선택명령(VMCMD)을 생성하거나 프로그램 속도 단축을 시키는 방향으로 검증모드 선택명령(VMCMD)을 생성할 수 있다.
본 발명의 비휘발성 메모리 장치(420)는 프로그램 동작시 외부로부터 입력된 검증모드 선택명령(VMCMD)을 입력받아 검증모드를 선택하고, 선택된 검증모드에 따라 검증 동작을 수행하도록 구현된다.
또한 본 발명의 비휘발성 메모리 장치(420)는 프로그램 동작시 프로그램 속도가 빠른 메모리 셀들의 경우 비트라인 포싱을 수행하고, 프로그램 속도가 늦은 메모리 셀들의 경우 비트라인 포싱을 수행하도록 구현된다.
본 발명에 따른 메모리 시스템(400)은 선택된 검증모드에 따라 검증 동작을 수행하는 비휘발성 메모리 장치(420)를 구비함으로써, 최적화된 쓰기 동작을 수행할 수 있다. 실시 예에 있어서, 영상 데이터 및 음성 데이터의 쓰기 요청시, 메모리 제어기(440)는 프로그램 시간을 향상시키는 검증모드를 선택하도록 검증모드 선택명령(VMCMD)을 생성하고, 생성된 검증모드 선택명령(VMCMD)를 비휘발성 메모리 장치(420)에 입력한다. 이에 따라, 비휘발성 메모리 장치(420)는 입력된 검증모드 선택명령(VMCMD)에 따라 프로그램 시간을 향상시키는 검증모드를 선택하고, 선택된 검증모드에 따라 검증 동작을 수행한다.
도 22는 도 21에 도시된 메모리 제어기로부터 전송되는 제어 신호들에 대한 실시 예를 보여주는 도면이다. 도 22를 참조하면, 비휘발성 메모리 장치(430)는 명령 래치 활성신호(CLE)에 응답하여 직렬 데이터 입력 명령을 받고, 이후 어드레스 래치 활성신호(ALE)에 응답하여 데이터가 쓰여질 어드레스(ADDR)를 입력받고, 도시되지 않았지만 쓰기 활성화 신호에 응답하여 쓰여질 직렬 데이터를 입력받고, 데이터 입력이 완료된 후 명령 래치 활성신호(CLE)에 응답하여 검증모드 선택명령(VMCMD)을 입력받는다. 비휘발성 메모리 장치(430)는 검증 모드 선택명령(VMCMD)에 따라 결정된 검증 모드에 따라 검증 동작을 수행한다. 이후, 입출력 라인(I0x)을 통하여 프로그램 성공 혹은 에러에 대한 결과 값(S/E)이 메모리 제어기(440)에 전송된다.
도 21 및 도 22에서 메모리 제어기(440)는 검증모드를 선택하기 위하여 검증모드 선택명령(VMCMD)를 생성하고, 입출력 라인(I0x)을 통하여 생성된 검증모드 선택명령(VMCMD)을 전송한다. 그러나, 본 발명이 반드시 여기에 국한될 필요는 없다.본 발명의 메모리 제어기는 검증모드를 선택하기 위한 검증모드 선택 신호를 생성하고, 생성된 검증모드 선택 신호를 입출력 라인(I0x)이 아닌 별도의 전송 라인을 통하여 비휘발성 메모리 장치에 전송할 수도 있다.
도 23은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 23을 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 메모리 제어기(1200)를 포함한다.
비휘발성 메모리 장치(1100)는 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 상기 비트라인 포싱 전압보다 낮은 비트라인 프로그램 전압을 인가하는 프로그램 동작을 수행하고, 복수의 검증모드들 중 어느 하나로 검증 동작을 수행하도록 구현된다. 비휘발성 메모리 장치(1100)는, 도 1에 도시된 프로그램 방법에 따라 구현된 저장 장치이다. 실시 예에 있어서, 비휘발성 메모리 장치(1100)은 도 8에 도시된 비휘발성 메모리 장치(100), 도 13에 도시된 비휘발성 메모리 장치(200), 도 19에 도시된 비휘발성 메모리 장치(300) 및 도 21에 도시된 비휘발성 메모리 장치(420)들 중 어느 하나와 동일한 구성 및 동작으로 구현된다.
메모리 제어기(1200)는 외부(예를 들어, 호스트)의 요청에 따라 비휘발성 메모리 장치(1100)를 제어한다. 실시 예에 있어서, 메모리 제어기(1200)는 비휘발성 메모리 장치(1100)의 읽기, 쓰기, 및 소거 동작을 제어한다. 만약, 비휘발성 메모리 장치(1100)가 도 21에 도시된 비휘발성 메모리 장치(420)와 동일하게 구현된다면, 메모리 제어기(1200)는 도 21에 도시된 메모리 제어기(440)와 동일하게 구현된다.
메모리 제어기(1200)는 비휘발성 메모리 장치(1100) 및 호스트 사이에 인터페이스를 인가한다. 메모리 제어기(1200)는 비휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동한다.
메모리 제어기(1200)는 중앙처리장치(1210), 버퍼(1220), 에러정정회로(1230), 롬(1240), 호스트 인터페이스(1250), 및 메모리 인터페이스(1260)를 포함한다.
중앙처리장치(1210)는 메모리 제어기(1200)의 전반적인 동작을 제어한다.
버퍼(1220)는 중앙처리장치(1210)의 동작 메모리로서 이용된다. 호스트의 쓰기 요청시, 호스트로부터 입력된 데이터는 버퍼(1220)에 임시로 저장된다. 또한, 호스트의 읽기 요청시, 비휘발성 메모리 장치(1100)로부터 읽혀진 데이터는 버퍼(1220)에 임시로 저장된다.
에러정정회로(1230)는 쓰기 요청시 버퍼(1220)에 저장된 데이터를 에러정정코드에 의해 디코딩한다. 이때, 디코딩된 데이터 및 이용된 에러정정코드 값은 비휘발성 메모리 장치(1100)에 저장된다. 한편, 에러정정회로(1230)는 읽기 요청시 비휘발성 메모리 장치(1200)로부터 읽혀진 데이터를 에러정정코드 값을 이용하여 복원시킨다. 여기서 에러정정코드 값은 읽혀진 데이터에 포함된다.
롬(1240)은 메모리 제어기(1200)를 구동하기 위하여 필요한 데이터를 저장한다.
호스트 인터페이스(1250)는 호스트 및 메모리 제어기(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 실시 예에 있어서, 메모리 제어기(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 및 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구현된다.
메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 메모리 제어기(1200) 사이의 인터페이싱한다.
본 발명의 메모리 시스템(1000)은 메모리 셀들의 프로그램 속도에 따라 비트라인 포싱 여부를 결정하는 프로그램 동작을 수행함으로써 프로그램 속도를 단축할 수 있고, 복수의 검증모드들 중 어느 하나로 검증 동작을 수행하는 비휘발성 메모리 장치(1200)를 구비함으로써 최적화된 프로그램 동작을 수행할 수 있다.
특히, 본 발명의 메모리 시스템(1000)은 프로그램 동작시 온도 혹은 노이즈에 덜 민감한 검증모드를 결정함으로써, 프로그램 동작을 향상시킬 수 있다.
또한, 본 발명의 메모리 시스템(1000)은 문턱전압 산포 개선을 위한 검증모드를 결정함으로써, 프로그램 동작시 데이터의 신뢰성을 향상시킬 수 있다.
도 24는 본 발명의 실시 예에 따른 메모리 카드에 대한 블록도이다. 도 24를 참조하면, 메모리 카드(2000)는 플래시 메모리 장치(2100), 버퍼 메모리 장치(2200) 및 그것들을 제어하는 메모리 제어기(2300)를 포함한다.
플래시 메모리 장치(2100)는, 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 상기 비트라인 포싱 전압보다 낮은 비트라인 프로그램 전압을 인가하는 프로그램 동작을 수행하고, 복수의 검증모드들 중 어느 하나로 검증 동작을 수행하도록 구현된다. 플래시 메모리 장치(2100)는, 도 1에 도시된 프로그램 방법에 따라 구현된 저장 장치이다. 실시 예에 있어서, 플래시 메모리 장치(2100)은 도 8에 도시된 비휘발성 메모리 장치(100), 도 13에 도시된 비휘발성 메모리 장치(200), 도 19에 도시된 비휘발성 메모리 장치(300) 및 도 21에 도시된 비휘발성 메모리 장치(420)들 중 어느 하나와 동일한 구성 및 동작으로 구현된다.
버퍼 메모리 장치(2200)는 메모리 카드(2000)의 동작 중 생성되는 데이터를 임시로 저장하기 위한 장치이다. 버퍼 메모리 장치(2200)는 디램 혹은 에스램 등으로 구현될 수 있다.
메모리 제어기(2300)는 호스트 및 플래시 메모리(2100)에 사이에 연결된다. 호스트로부터의 요청에 응답하여, 메모리 제어기(2300)는 플래시 메모리 장치(2100)를 억세스한다. 만약, 플래시 메모리 장치(2100)가 도 21에 도시된 비휘발성 메모리 장치(420)와 동일하게 구현된다면, 메모리 제어기(2300)는 도 21에 도시된 메모리 제어기(440)와 동일하게 구현된다.
메모리 제어기(2300)는 마이크로 프로세서(2310), 호스트 인터페이스(2320), 및 플래시 인터페이스(2330)를 포함한다.
마이크로 프로세서(2310)는 펌웨어(firmware)를 구동하도록 구현된다. 호스트 인터페이스(2320)는 호스트와 플래시 인터페이스(2330) 사이에 데이터 교환을 수행하기 위한 카드(예를 들어, MMC) 프로토콜을 통해 호스트와 인터페이싱한다.
이러한 메모리 카드(2000)는 멀티미디어 카드(Multimedia Card: MMC), 보안 디지털(Security Digital: SD), miniSD, 메모리 스틱(Memory Stick), 스마트미디어(SmartMedia), 트랜스플래시(TransFlash) 카드 등에 적용가능하다.
본 발명의 따른 메모리 카드(2000)는 프로그램 동작시 문턱전압 산포를 개선하도록 검증모드를 결정하고 결정된 검증모드에 따라 검증 동작을 수행하는 플래시 메모리 장치(2100)를 구비함으로써, 데이터의 신뢰성을 향상시킬 수 있다.
도 25은 본 발명의 실시 예에 따른 모비낸드에 대한 블록도이다. 도 25을 참조하면, 모비낸드(3000)는 낸드 플래시 메모리 장치(3100) 및 제어기(3200)를 포함할 수 있다.
낸드 플래시 메모리 장치(3100)는 단품의 낸드 플래시 메모리 장치들이 하나의 패키지(예를 들어, FBGA, Fine-pitch Ball Grid Array)에 적층됨으로써 구현될 수 있다. 여기서, 단품의 낸드 플래시 메모리 장치들 각각은, 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 상기 비트라인 포싱 전압보다 낮은 비트라인 프로그램 전압을 인가하는 프로그램 동작을 수행하고, 복수의 검증모드들 중 어느 하나로 검증 동작을 수행하도록 구현된다. 단품의 낸드 플래시 메모리 장치는, 도 8에 도시된 비휘발성 메모리 장치(100), 도 13에 도시된 비휘발성 메모리 장치(200), 도 19에 도시된 비휘발성 메모리 장치(300) 및 도 21에 도시된 비휘발성 메모리 장치(420)들 중 어느 하나와 동일한 구성 및 동작으로 구현된다.
제어기(3200)는 제어기 코어(3210), 호스트 인터페이스(3220) 및 낸드 인터페이스(3230)를 포함한다. 제어기 코어(3210)는 모비낸드(3000)의 전반적인 동작을 제어한다. 호스트 인터페이스(3220)는 제어기(3210)와 호스트의 MMC(Multi Media Card) 인터페이싱을 수행한다. 낸드 인터페이스(3230)는 낸드 플래시 메모리 장치(3100)와 제어기(3200)의 인터페이싱을 수행한다. 만약, 낸드 플래시 메모리 장치(3100)의 단품 상태의 낸드 플래시 메모리 장치가 도 21에 도시된 비휘발성 메모리 장치(420)와 동일하게 구현된다면, 제어기(3200)는 도 21에 도시된 메모리 제어기(440)와 동일하게 구현된다.
모비낸드(3000)는 호스트로부터 전원전압들(Vcc, Vccq)을 인가받는다. 여기서, 전원전압(Vcc: 3V)은 낸드 플래시 메모리 장치(3100) 및 낸드 인터페이스(3230)에 공급되고, 전원전압(Vccq: 1.8V/3V)은 제어기(3200)에 공급된다.
본 발명에 따른 모비낸드(3000)는 대용량의 영상 데이터의 쓰기 요청시 프로그램 시간을 향상시키는 방향으로 검증모드를 결정하고, 결정된 검증모드에 따라 검증 동작을 수행하는 낸드 플래시 메모리 장치(3100)를 구비함으로써, 프로그램 시간을 대폭적으로 줄일 수 있다.
한편, 본 발명은 솔리드 스테이트 드라이버(Solid State Drive: 이하, 'SSD'라고 함)에 적용가능하다.
도 26은 본 발명의 실시 예에 따른 SSD에 대한 블록도이다. 도 26을 참조하면, SSD(4000)는 복수의 플래시 메모리 장치들(4100) 및 SSD 제어기(4200)를 포함한다.
복수의 플래시 메모리 장치들(4100) 각각은, 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 상기 비트라인 포싱 전압보다 낮은 비트라인 프로그램 전압을 인가하는 프로그램 동작을 수행하고, 복수의 검증모드들 중 어느 하나로 검증 동작을 수행하도록 구현된다. 단품의 낸드 플래시 메모리 장치는, 도 8에 도시된 비휘발성 메모리 장치(100), 도 13에 도시된 비휘발성 메모리 장치(200), 도 19에 도시된 비휘발성 메모리 장치(300) 및 도 21에 도시된 비휘발성 메모리 장치(420)들 중 어느 하나와 동일한 구성 및 동작으로 구현된다.
SSD 제어기(4200)는 복수의 플래시 메모리 장치들(4100)을 제어한다. SSD 제어기(4200)는 중앙처리장치(4210), 호스트 인터페이스(4220), 캐쉬 버퍼(4230), 및 플래시 인터페이스(4240)를 포함한다.
호스트 인터페이스(4220)는 중앙처리장치(4210)의 제어에 따라 호스트와 ATA 프로토콜 방식으로 데이터를 교환한다. 여기서 호스트 인터페이스(4220)는 SATA(Serial Advanced Technology Attachment) 인터페이스, PATA(Parallel Advanced Technology Attachment) 인터페이스, ESATA(External SATA) 인터페이스 등 중에서 어느 하나이다.
호스트 인터페이스(4220)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 중앙처리장치(4210)의 제어에 따라 CPU 버스를 경유하지 않고 캐시 버퍼(4230)를 통해 전달된다.
캐쉬 버퍼(4230)는 외부와 플래시 메모리 장치들(4100) 간의 이동 데이터를 임시로 저장한다. 또한, 캐쉬 버퍼(4230)는 중앙처리장치(4210)에 의해서 운용될 프로그램을 저장하는 데에도 사용된다. 캐쉬 버퍼(4230)는 일종의 버퍼 메모리로 간주할 수 있으며, 에스램(SRAM)으로 구현될 수 있다.
플래시 인터페이스(4240)는 저장 장치로 사용되는 플래시 메모리 장치들(4100)과 SSD 제어기(4200) 사이의 인터페이싱을 수행한다. 플래시 인터페이스(4240)는 낸드 플래시 메모리, 원내드(One-NAND) 플래시 메모리, 멀티 레벨 플래시 메모리, 싱글 레벨 플래시 메모리를 지원하도록 구성될 수 있다.
본 발명에 따른 SSD(4000)는 프로그램 동작시 온도 혹은 노이즈에 덜 민감하도록 검증모드를 결정하고, 결정된 검증모드에 따라 검증 동작을 수행하는 플래시 메모리 장치들(4100)을 구비함으로써, 데이터 신뢰성을 향상시킬 수 있다.
도 27은 도 26에 도시된 SSD(4000)를 갖는 컴퓨팅 시스템에 대한 블록도이다. 도 27을 참조하면, 컴퓨팅 시스템(5000)은, 중앙처리장치(5100), 롬(5200), 램(5300), 입출력 장치(5400), 및, SSD(5500)를 포함한다.
중앙처리장치(5100)는 시스템 버스에 연결된다. 롬(5200)은 컴퓨팅 시스템(5000)을 구동하는데 필요한 데이터가 저장된다. 이러한 데이터에는 개시 명령 시퀀스, 혹은 기본적인 입/출력 동작 시스템(예를 들어, BIOS) 시퀀스 등이다. 램(5300)은 중앙처리장치(5100)가 실행될 때 생성되는 데이터가 임시로 저장된다.
입출력 장치(5400)는, 실시 예에 있어서, 키보드, 포인팅 장치(마우스), 모니터, 모뎀, 등이 입출력 장치 인터페이스를 통하여 시스템 버스에 연결된다.
SSD(5500)는 읽기 가능한 저장 장치로써, 도 26에 도시된 SSD(4000)와 동일하게 구현된다.
도 28은 도 26에 도시된 SSD(4000)를 갖는 전자기기에 대한 블록도이다. 도 28을 참조하면, 전자기기(6000)는, 프로세서(6100), 롬(6200), 램(6300), 및 플래시 인터페이스(6400), 및 SSD(6500)을 포함한다.
프로세서(6100)는 펌웨어 코드 혹은 임의의 코드를 실행하기 위하여 램(6300)을 억세스한다. 또한, 프로세서(6100)는 개시 명령 시퀀스 혹은 기본 입출력 동작 시스템 시퀀스들과 같은 고정 명령 시퀀스들을 실행하기 위하여 롬(6200)에 억세스한다. 플래시 인터페이스(6400)는 전자기기(6000)와 SSD(6500) 사이의 인터페이싱을 수행한다.
SSD(6500)는 전자기기(6000)에 착탈이 가능할 수 있다. SSD(6500)는, 도 28에 도시된 SSD(4000)와 동일하게 구현된다.
본 발명의 전자기기(6000)는 셀룰러 폰, 개인 디지털 보조기(Personal Digital Assistants: PDAs), 디지털 카메라, 캠코더, 및 휴대용 오디오 재생장치(예를 들어, MP3), PMP 등이 될 수 있다.
도 29는 도 26에 도시된 SSD(4000)를 이용하는 서버 시스템에 대한 블록도이다. 도 29를 참조하면, 서버 시스템(7000)은 서버(7100), 및 서버(7100)를 구동하는 데 필요한 데이터를 저장하는 SSD(7200)를 포함한다. 여기서 SSD(7200)는, 도 26에 도시된 SSD(4000)와 동일한 구성 및 동일한 동작으로 구현된다.
서버(7100)는 응용 통신 모듈(7110), 데이터 처리 모듈(7120), 업그레이드 모듈(7130), 스케줄링 센터(7140), 로컬 리소스 모듈(7150), 및 리페어 정보 모듈(7160)을 포함한다.
응용 통신 모듈(7110)은 서버(7100)와 네트워크에 연결된 컴퓨팅 시스템과 통신하거나 혹은 서버(7100)과 SSD(7200)이 통신하도록 구현된다. 응용 통신 모듈(7110)은 사용자 인터페이스를 통하여 인가된 데이터 혹은 정보를 데이터 처리 모듈(7120)로 전송한다.
데이터 처리 모듈(7120)은 로컬 리소스 모듈(7150)에 링크된다. 여기서 로컬 리소스 모듈(7150)은 서버(7100)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 리페어 숍들(repair shops)/딜러들(dealers)/기술적인 정보의 목록을 인가한다.
업그레이드 모듈(7130)은 데이터 처리 모듈(7120)과 인터페이싱 한다. 업그레이드 모듈(7130)은 SSD(7200)로부터 전송된 데이터 혹은 정보를 근거로 하여 펌웨어, 리셋 코드, 진단 시스템 업그레이드 혹은 다른 정보들을 전자기기(appliance)에 업그레이드한다.
스케쥴링 센터(7140)는 서버(7100)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 실시간의 옵션을 허용한다.
리페어 정보 모듈(7160)은 데이터 처리 모듈(7120)과 인터페이싱한다. 리페어 정보 모듈(7160)은 사용자에게 리페어 관련 정보(예를 들어, 오디오, 비디오, 혹은 문서 파일)를 인가하는데 이용된다. 데이터 처리 모듈(7120)은 SSD(7100)으로부터 전달된 정보를 근거로하여 관련된 정보를 패키징한다. 그 뒤, 이러한 정보는 SSD(7200)에 전송되거나 혹은 사용자에게 디스플레이된다.
일반적으로 서버는 발열 문제가 심각하다. 이러한 발열로 인하여 프로그램 동작시 메모리 셀이 신뢰성이 낮아질 가능성이 높다. 그러나 본 발명의 서버 시스템(7000)은 프로그램 동작시 온도에 따라 최적의 검증모드를 이용하는 SSD(7200)를 구비함으로써, 데이터의 신뢰성을 개선할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100, 200, 300, 420: 비휘발성 메모리 장치
110, 210, 310: 메모리 셀 어레이
120, 220, 320: 어드레스 디코더
320: 드라이버
330: 페이지 버퍼 회로
130, 230: 입출력 회로
140, 240: 데이터 입출력 회로
150, 250: 전압 생성기
160, 260, 240: 제어 로직
162, 262: 검증모드 결정기
422: 검증모드 선택기
440: 메모리 제어기

Claims (33)

  1. 비휘발성 메모리 장치의 프로그램 방법에 있어서:
    프로그램 동작을 수행하고, 상기 프로그램 동작은 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 상기 비트라인 포싱 전압보다 낮은 비트라인 프로그램 전압을 인가하는 단계;
    적어도 하나의 프로그램 조건을 근거로 하여 복수의 검증모드들 중 어느 하나의 검증모드를 결정하는 단계; 및
    상기 결정된 검증모드에 따라 검증 동작을 수행하는 단계를 포함하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 프로그램 속도가 빠른 메모리 셀들은 프리 검증 동작시 패스된 메모리 셀들이고,
    상기 프로그램 속도가 느린 메모리 셀들은 상기 프리 검증 동작시 패스되지 않은 메모리 셀들인 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 프로그램 동작시, 상기 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로는, 상기 검증 동작이 패스될 때까지 비트라인 포싱전압이 인가되지 않는 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 복수의 검증모드들은 적어도 하나의 프로그램 상태에 대한 검증 회수에 따라 구분되는 프로그램 방법.
  5. 제 4 항에 있어서,
    상기 복수의 검증모드들은, 상기 검증 회수가 한 번인 1-스텝 검증모드와 상기 검증 회수가 두 번인 2-스텝 검증모드를 포함하는 프로그램 방법.
  6. 제 5 항에 있어서,
    상기 2-스텝 검증모드는, 프리 검증 전압으로 제 1 검증 동작을 수행하고, 상기 프리 검증 전압보다 높은 검증 전압으로 제 2 검증 동작을 수행하는 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 제 2 검증 동작시, 상기 제 1 검증 동작시 패스되지 않은 메모리 셀들에 대응하는 비트라인들을 접지시키는 프로그램 방법.
  8. 제 6 항에 있어서,
    상기 1-스텝 검증모드는, 상기 검증 전압으로 검증 동작을 수행하는 프로그램 방법.
  9. 제 6 항에 있어서,
    상기 프로그램 동작시 상기 프리 검증 전압과 상기 검증 전압 사이의 문턱전압을 갖는 메모리 셀에 대응하는 비트라인으로 비트라인 포싱 전압이 인가되는 프로그램 방법.
  10. 제 5 항에 있어서,
    루프 회수가 소정의 값보다 같거나 큰지에 따라 상기 1-스텝 검증모드 및 상기 2-스텝 검증모드 중 어느 하나가 상기 검증모드로 결정되는 프로그램 방법.
  11. 제 10 항에 있어서,
    4-레벨 셀 프로그램 동작시, 각각의 프로그램 상태에 대하여 상기 루프 회수가 소정의 값보다 작을 때 상기 2-스텝 검증모드에 따라 검증 동작을 수행하고, 상기 루프 회수가 소정의 값보다 같거나 클 때 상기 1-스텝 검증모드에 따라 검증 동작을 수행하는 프로그램 방법.
  12. 제 10 항에 있어서,
    상기 비휘발성 메모리 장치는 8-레벨 셀 프로그램 동작을 수행하고,
    제 1 페이지 프로그램 동작시 상기 1-스텝 검증모드로 검증 동작이 수행되고,
    제 2 페이지 프로그램 동작시 제 1 루프 회수가 제 1 소정의 값보다 작을 때 상기 2-스텝 검증모드에 따라 검증 동작이 수행되고, 상기 제 1 루프 회수가 상기 제 1 소정의 값보다 같거나 클 때 상기 1-스텝 검증모드에 따라 검증 동작이 수행되고,
    제 3 페이지 프로그램 동작시 제 2 루프 회수가 제 2 소정의 값보다 작을 때 상기 2-스텝 검증모드에 따라 검증 동작이 수행되고, 상기 제 2 루프 회수가 상기 제 2 소정의 값보다 같거나 클 때 상기 1-스텝 검증모드에 따라 검증 동작이 수행되는 프로그램 방법.
  13. 제 5 항에 있어서,
    상기 복수의 검증모드들은 1-스텝 검증모드 및 2-스텝 검증모드를 포함하고,
    소정의 프로그램 상태의 패스 여부에 따라 상기 1-스텝 검증모드 및 상기 2-스텝 검증모드 중 어느 하나가 상기 검증모드로 결정되는 프로그램 방법.
  14. 제 13 항에 있어서,
    2 비트 멀티 레벨 셀 프로그램 동작시, 메모리 셀의 문턱전압은 소거 상태, 제 1 프로그램 상태, 제 2 프로그램 상태, 및 제 3 프로그램 상태 중 어느 하나이고, 상기 제 2 프로그램 상태가 패스되지 않았을 때 상기 제 2-스텝 검증모드로 검증 동작이 수행되고, 상기 제 2 프로그램 상태가 패스되었을 때 상기 제 1-스텝 검증모드로 검증 동작이 수행되는 프로그램 방법.
  15. 제 14 항에 있어서,
    상기 제 2 프로그램 상태가 패스되었을 때, 다음 검증 동작시 상기 제 1 프로그램 상태 혹은 상기 제 2 프로그램 상태에 대한 검증 동작들이 제거되는 프로그램 방법.
  16. 제 14 항에 있어서,
    상기 비트라인 포싱 전압은 1V인 프로그램 방법.
  17. 제 1 항에 있어서,
    상기 프로그램 동작시 공통 소스 라인의 노이즈 값이 소정의 값 이상일 때, 상기 복수의 검증모드들 중 노이즈에 덜 민감한 검증모드가 결정되는 프로그램 방법.
  18. 제 17 항에 있어서,
    상기 공통 소스 라인의 노이즈를 측정하기 위하여 상기 공통 소스 라인의 전압을 감지하는 프로그램 방법.
  19. 제 1 항에 있어서,
    상기 프로그램 동작시 상기 비휘발성 메모리 장치의 온도가 소정의 값 이상일 때, 상기 복수의 모드들 중 온도에 덜 민감한 검증모드가 결정되는 프로그램 방법.
  20. 멀티 비트 비휘발성 메모리 장치의 증가형 펄스 프로그램 방법에 있어서:
    어느 하나의 프로그램 루프는,
    적어도 하나의 프로그램 상태로의 프로그램 동작을 위하여 하나의 프로그램 펄스를 인가하는 단계; 및 상기 적어도 하나의 프로그램 상태에 대한 검증 동작을 위하여 검증모드에 따라 검증 펄스들을 인가하는 단계를 포함하고,
    상기 프로그램 펄스 인가시, 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 상기 비트라인 포싱 전압보다 낮은 비트라인 프로그램 전압을 인가하고,
    상기 검증모드는 이전 프로그램 루프에서 적어도 하나의 프로그램 조건을 근거로 하여 1-스텝 검증모드 및 2-스텝 검증모드 중 어느 하나로 결정되는 증가형 펄스 프로그램 방법.
  21. 제 20 항에 있어서,
    상기 이전 프로그램 루프가 소정의 값보다 크지 않을 때, 상기 검증모드는 상기 적어도 하나의 프로그램 상태에 대한 검증 동작을 위하여 두개의 검증 펄스들을 인가하도록 결정되는 증가형 펄스 프로그램 방법.
  22. 제 21 항에 있어서,
    상기 이전 프로그램 루프가 상기 소정의 값보다 클 때, 상기 검증모드는 상기 적어도 하나의 프로그램 상태에 대한 검증 동작을 위하여 하나의 검증 펄스를 인가하도록 결정되는 증가형 펄스 프로그램 방법.
  23. 복수의 워드라인들과 복수의 비트라인들이 교차된 곳에 형성된 복수의 메모리 셀들을 갖는 메모리 셀 어레이;
    어드레스에 따라 상기 복수의 워드라인들 중 어느 하나를 선택하는 어드레스 디코더;
    상기 복수의 비트라인들을 통하여 상기 복수의 메모리 셀들과 연결되는 복수의 페이지 버퍼들; 및
    프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 상기 비트라인 포싱 전압보다 낮은 비트라인 프로그램 전압을 인가하는 프로그램 동작을 수행하고, 적어도 하나의 프로그램 조건을 근거로 하여 복수의 검증모드들 중 어느 하나를 결정하고, 상기 결정된 검증모드로 검증 동작을 수행하도록 상기 어드레스 디코더 및 상기 복수의 페이지 버퍼들을 제어하는 제어 로직을 포함하는 비휘발성 메모리 장치.
  24. 제 23 항에 있어서,
    상기 제어 로직은,
    루프 회수가 소정의 값보다 크지 않을 때 2-스텝 검증모드로 검증 동작이 수행되고, 상기 루프 회수가 상기 소정의 값보다 클 때 1-스텝 검증모드로 검증 동작이 수행되도록 검증모드를 결정하고,
    상기 소정의 값은 레지스터에 저장되는 비휘발성 메모리 장치.
  25. 제 23 항에 있어서,
    상기 제어 로직은,
    소정의 프로그램 상태가 패스되지 않았을 때 2-스텝 검증모드로 검증 동작이 수행되고, 상기 소정의 프로그램 상태가 패스되었을 때 1-스텝 검증모드로 검증 동작이 수행되도록 검증모드를 결정하기 위한 검증모드 결정기를 포함하는 비휘발성 메모리 장치.
  26. 제 23 항에 있어서,
    상기 메모리 셀 어레이는, 기판 상에 수직 방향으로 순차적으로 인가되는 메모리 셀들의 그룹들을 포함하는 복수의 메모리 블록들을 포함하는 비휘발성 메모리 장치.
  27. 프로그램 동작시 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 상기 비트라인 포싱 전압보다 낮은 비트라인 프로그램 전압을 인가하는 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치를 제어하고, 검증모드 선택명령을 생성하고, 상기 생성된 검증모드 선택명령을 상기 비휘발성 메모리 장치에 전달하는 메모리 제어기를 포함하는 메모리 시스템.
  28. 제 27 항에 있어서,
    상기 비휘발성 메모리 장치는 상기 검증모드 선택명령을 입력받아 상기 복수의 검증모드들 중 어느 하나를 선택하는 검증모드 선택기를 포함하는 메모리 시스템.
  29. 제 27 항에 있어서,
    상기 메모리 제어기는, 외부로부터 대용량 데이터의 쓰기 요청시 프로그램 속도가 빠른 검증 동작을 수행하도록 검증모드 선택명령을 생성하는 메모리 시스템.
  30. 제 27 항에 있어서,
    상기 메모리 제어기는, 상기 비휘발성 메모리 장치의 온도가 소정의 값 이상일 때 온도에 덜 민감한 검증 동작을 수행하도록 검증모드 선택명령을 생성하는 메모리 시스템.
  31. 제 27 항에 있어서,
    상기 메모리 제어기는, 프로그램 동작시 상기 비휘발성 메모리 장치의 공통 소스 라인의 전압의 전압이 소정의 값 이상일 때, 상기 공통 소스 라인의 노이즈가 적은 검증 동작을 수행하도록 검증모드 선택명령을 생성하는 메모리 시스템.
  32. 데이터를 저장하고, 프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 상기 비트라인 포싱 전압보다 낮은 비트라인 프로그램 전압을 인가하는 프로그램 동작을 수행하고, 적어도 하나의 프로그램 조건에 근거로 하여 복수의 검증모드들 중 어느 하나로 검증 동작을 수행하는 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치를 제어하고, 쓰기 요청시 쓰여질 데이터를 에러정정코드 값에 의해 디코딩하고, 읽기 요청시 상기 비휘발성 메모리 장치로부터 읽혀진 데이터를 상기 에러정정코드 값을 이용하여 복원하는 에러정정회로를 포함하는 메모리 제어기를 포함하는 메모리 시스템.
  33. 메모리 카드에 있어서:
    프로그램 속도가 빠른 메모리 셀들에 연결된 비트라인들로 비트라인 포싱 전압을 인가하고, 프로그램 속도가 느린 메모리 셀들에 연결된 비트라인들로 상기 비트라인 포싱 전압보다 낮은 비트라인 프로그램 전압을 인가하는 프로그램 동작을 수행하고, 적어도 하나의 프로그램 조건에 근거로 하여 복수의 검증모드들 중 어느 하나로 검증 동작을 수행하는 플래시 메모리 장치;
    상기 메모리 카드의 동작 중에 생성된 데이터를 임시로 저장하는 버퍼 메모리 장치; 및
    상기 플래시 메모리 장치 및 상기 버퍼 메모리 장치를 제어하는 메모리 제어기를 포함하는 메모리 카드.
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US13/012,037 US8472245B2 (en) 2010-05-31 2011-01-24 Nonvolatile memory device, system and programming method with dynamic verification mode selection
CN201110144117.3A CN102298966B (zh) 2010-05-31 2011-05-31 非易失性存储器设备、系统及编程方法
JP2011122838A JP5829837B2 (ja) 2010-05-31 2011-05-31 ダイナミック検証モード選択を有する不揮発性メモリー装置とその動作方法、駆動方法、並びにプログラミング方法、メモリーシステム、メモリーカード及びソリッドステートドライバー
CN201610902984.1A CN106920569B (zh) 2010-05-31 2011-05-31 操作非易失性存储器设备的方法
US13/919,010 US8773916B2 (en) 2010-05-31 2013-06-17 Nonvolatile memory device, system and programming method with dynamic verification mode selection
US14/319,070 US20140313823A1 (en) 2010-05-31 2014-06-30 Nonvolatile memory device, system and programming method with dynamic verification mode selection
US14/595,788 US9224483B2 (en) 2010-05-31 2015-01-13 Nonvolatile memory device, system and programming method with dynamic verification mode selection

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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130015401A (ko) * 2011-08-03 2013-02-14 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
KR20130133419A (ko) * 2012-05-29 2013-12-09 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법 및 그것의 메모리 시스템
KR20140113189A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 프로그래밍 방법
KR20150001400A (ko) * 2013-06-27 2015-01-06 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 읽기 방법
KR20150020431A (ko) * 2013-08-14 2015-02-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 및 그것의 프로그램 방법
KR20150125813A (ko) * 2014-04-30 2015-11-10 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들
US9275751B2 (en) 2013-09-13 2016-03-01 Samsung Electronics Co., Ltd. Nonvolatile memory device and program method
US9570176B2 (en) 2014-10-22 2017-02-14 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage device having the same, operating method thereof
KR20170092959A (ko) * 2016-02-04 2017-08-14 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9875994B2 (en) 2015-09-18 2018-01-23 SK Hynix Inc. Multi-chip package, system and test method thereof
US9905304B2 (en) 2015-09-03 2018-02-27 SK Hynix Inc. Memory system and program operation method based on program speed information
KR20190035269A (ko) * 2017-09-26 2019-04-03 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 데이터 저장 장치
US11600335B2 (en) 2019-08-26 2023-03-07 SK Hynix Inc. Memory device and bit line precharging method during program verify operation in the memory device

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7916544B2 (en) * 2008-01-25 2011-03-29 Micron Technology, Inc. Random telegraph signal noise reduction scheme for semiconductor memories
KR20110131648A (ko) * 2010-05-31 2011-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법
KR20120004742A (ko) * 2010-07-07 2012-01-13 주식회사 하이닉스반도체 비휘발성 메모리 및 이의 프로그램 방법
KR20120030281A (ko) * 2010-09-20 2012-03-28 삼성전자주식회사 플래시 메모리 장치, 및 그의 프로그램 검증 방법
KR101184814B1 (ko) * 2010-10-26 2012-09-20 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 프로그램 방법
DE102011056141A1 (de) * 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Negativspannungsgenerator, Dekoder, nicht-flüchtige Speichervorrichtung und Speichersystem, das eine negative Spannung verwendet
KR101771619B1 (ko) * 2011-02-09 2017-08-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 구동 방법
JP2012181761A (ja) * 2011-03-02 2012-09-20 Toshiba Corp 半導体メモリ装置および復号方法
US8542537B2 (en) * 2011-04-29 2013-09-24 Spansion Llc Method and apparatus for temperature compensation for programming and erase distributions in a flash memory
KR20120136533A (ko) * 2011-06-09 2012-12-20 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작방법
KR101861084B1 (ko) * 2011-07-11 2018-05-28 삼성전자주식회사 비휘발성 메모리 장치, 이의 동작 방법, 및 비휘발성 메모리 장치를 포함하는 전자 장치
KR101821604B1 (ko) * 2011-07-25 2018-01-24 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
JP5380508B2 (ja) * 2011-09-27 2014-01-08 株式会社東芝 不揮発性半導体記憶装置
KR101785448B1 (ko) * 2011-10-18 2017-10-17 삼성전자 주식회사 비휘발성 메모리 장치 및 이의 프로그램 방법
JP2013200932A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 不揮発性半導体記憶装置
KR101989850B1 (ko) * 2012-04-03 2019-06-18 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 그것의 프로그램 방법
KR20130129700A (ko) * 2012-05-21 2013-11-29 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그의 구동방법
KR101921101B1 (ko) * 2012-08-06 2018-11-22 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US9230685B2 (en) 2012-10-23 2016-01-05 Micron Technology, Inc. Memory programming methods and memory systems
US20140198576A1 (en) * 2013-01-16 2014-07-17 Macronix International Co, Ltd. Programming technique for reducing program disturb in stacked memory structures
JP6179206B2 (ja) * 2013-06-11 2017-08-16 株式会社リコー メモリ制御装置
TWI511143B (zh) * 2013-08-07 2015-12-01 Elite Semiconductor Esmt 非揮發性半導體記憶體元件
CN105518794A (zh) * 2013-09-05 2016-04-20 株式会社东芝 半导体存储装置和数据写入方法
JP2015056190A (ja) * 2013-09-11 2015-03-23 株式会社東芝 不揮発性半導体記憶装置
WO2015092879A1 (ja) * 2013-12-18 2015-06-25 株式会社 東芝 半導体記憶装置
US9922718B2 (en) 2014-05-22 2018-03-20 Seagate Technology Llc Flash command that reports a count of cell program failures
KR102179270B1 (ko) * 2014-07-23 2020-11-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR102238579B1 (ko) 2014-08-06 2021-04-09 삼성전자주식회사 메모리 장치의 프로그램 방법
KR102235492B1 (ko) * 2014-08-25 2021-04-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
US9312010B1 (en) * 2014-10-07 2016-04-12 Sandisk Technologies Inc. Programming of drain side word line to reduce program disturb and charge loss
KR20160075064A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US10223029B2 (en) * 2014-12-22 2019-03-05 Sandisk Technologies Llc Dynamic programming adjustments based on memory wear, health, and endurance
TWI559314B (zh) * 2014-12-27 2016-11-21 群聯電子股份有限公司 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
US9324441B1 (en) * 2015-01-20 2016-04-26 Sandisk Technologies Inc. Fast adaptive trimming of operating parameters for non-volatile memory devices
KR20160108770A (ko) 2015-03-06 2016-09-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9564219B2 (en) 2015-04-08 2017-02-07 Sandisk Technologies Llc Current based detection and recording of memory hole-interconnect spacing defects
US9269446B1 (en) * 2015-04-08 2016-02-23 Sandisk Technologies Inc. Methods to improve programming of slow cells
KR20160129430A (ko) * 2015-04-30 2016-11-09 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 프로그램 방법
US9870325B2 (en) * 2015-05-19 2018-01-16 Intel Corporation Common die implementation for memory devices with independent interface paths
KR102313017B1 (ko) * 2015-08-21 2021-10-18 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 쓰기를 제어하는 컨트롤러를 포함하는 스토리지 장치 및 스토리지 장치의 동작 방법
US9633744B2 (en) * 2015-09-18 2017-04-25 Intel Corporation On demand knockout of coarse sensing based on dynamic source bounce detection
KR102503169B1 (ko) * 2015-11-03 2023-02-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102377453B1 (ko) * 2015-11-05 2022-03-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 동작 방법
US9842655B2 (en) * 2015-12-08 2017-12-12 Intel Corporation Reducing verification checks when programming a memory device
KR102473167B1 (ko) * 2015-12-18 2022-12-02 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
JP6490018B2 (ja) * 2016-02-12 2019-03-27 東芝メモリ株式会社 半導体記憶装置
US11574691B2 (en) 2016-02-24 2023-02-07 Samsung Electronics Co., Ltd. Memory device and memory system
KR102458918B1 (ko) * 2016-02-24 2022-10-25 삼성전자주식회사 메모리 장치 및 메모리 시스템
JP2017168156A (ja) * 2016-03-14 2017-09-21 東芝メモリ株式会社 半導体記憶装置
TWI627631B (zh) * 2016-07-18 2018-06-21 旺宏電子股份有限公司 記憶胞的操作方法及其應用
US9786345B1 (en) 2016-09-16 2017-10-10 Micron Technology, Inc. Compensation for threshold voltage variation of memory cell components
US10381094B2 (en) 2016-10-11 2019-08-13 Macronix International Co., Ltd. 3D memory with staged-level multibit programming
KR20180057431A (ko) * 2016-11-22 2018-05-30 삼성전자주식회사 비휘발성 메모리 장치
CN107239409B (zh) * 2017-05-08 2020-12-29 深圳大学 一种基于温度的重要数据分配方法及其系统
US20180336946A1 (en) * 2017-05-22 2018-11-22 Macronix International Co., Ltd. Memory operating method and memory operating device
CN109637575B (zh) * 2017-10-09 2022-03-25 中国科学院微电子研究所 闪存存储单元的双数据读取验证方法和设备
TWI640011B (zh) * 2017-10-18 2018-11-01 力晶科技股份有限公司 非揮發性記憶體裝置及對其驗證的錯誤補償方法
KR102504295B1 (ko) 2017-11-24 2023-02-27 삼성전자 주식회사 비휘발성 메모리 장치 및 이의 프로그램 방법
KR20190064033A (ko) * 2017-11-30 2019-06-10 에스케이하이닉스 주식회사 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법
KR20190073943A (ko) * 2017-12-19 2019-06-27 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US10482984B2 (en) * 2018-04-13 2019-11-19 Sandisk Technologies Llc Ramp down sensing between program voltage and verify voltage in memory device
US10573390B1 (en) * 2018-11-30 2020-02-25 Samsung Electronics Co., Ltd. High-density storage system
EP3864655B1 (en) 2018-12-07 2024-03-27 Yangtze Memory Technologies Co., Ltd. Method for programming memory system
CN109863557A (zh) * 2019-01-23 2019-06-07 长江存储科技有限责任公司 用于对存储器系统进行编程的方法
KR20200106748A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
JP2020144961A (ja) * 2019-03-07 2020-09-10 キオクシア株式会社 半導体記憶装置
KR20200129239A (ko) 2019-05-07 2020-11-18 삼성전자주식회사 페이지 버퍼, 이를 포함하는 메모리 장치
KR102676339B1 (ko) * 2019-07-03 2024-06-19 에스케이하이닉스 주식회사 메모리 장치의 동작 방법
US10978145B2 (en) 2019-08-14 2021-04-13 Sandisk Technologies Llc Programming to minimize cross-temperature threshold voltage widening
US11069417B2 (en) * 2019-08-27 2021-07-20 Samsung Electronics Co., Ltd. Memory system and method of operating the same
KR20210025249A (ko) 2019-08-27 2021-03-09 삼성전자주식회사 메모리 시스템 및 그 동작 방법
JP7239719B2 (ja) 2019-08-28 2023-03-14 長江存儲科技有限責任公司 フラッシュメモリデバイス
US11062756B2 (en) 2019-10-14 2021-07-13 Western Digital Technologies, Inc. Extending operating temperature of storage device
KR20210089811A (ko) * 2020-01-08 2021-07-19 삼성전자주식회사 외부 신호에 기초하여, 전력 모드의 변경을 감지하는 전자 장치
US11232844B2 (en) * 2020-05-22 2022-01-25 Samsung Electronics Co., Ltd. Memory with adaptive slow-cell data compression
CN112462731B (zh) * 2020-10-16 2022-06-24 北京西南交大盛阳科技股份有限公司 安全监督控制方法、安全监督控制装置、计算机设备及安全监督系统
US11532367B2 (en) 2020-12-08 2022-12-20 Micron Technology, Inc. Managing programming convergence associated with memory cells of a memory sub-system
US11475959B1 (en) * 2021-06-30 2022-10-18 Sandisk Technologies Llc Reduced program time for memory cells using negative bit line voltage for enhanced step up of program bias
US11646081B2 (en) * 2021-08-03 2023-05-09 Sandisk Technologies Llc Reliability compensation for uneven NAND block degradation

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297084A (ja) * 1998-04-08 1999-10-29 Hitachi Ltd 半導体装置
JP2004023044A (ja) * 2002-06-20 2004-01-22 Toshiba Corp 不揮発性半導体記憶装置
US6894931B2 (en) 2002-06-20 2005-05-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP3889699B2 (ja) * 2002-11-29 2007-03-07 株式会社東芝 不揮発性半導体記憶装置及びそのデータ書き込み方法
KR100496866B1 (ko) * 2002-12-05 2005-06-22 삼성전자주식회사 미프로그램된 셀들 및 과프로그램된 셀들 없이 균일한문턱 전압 분포를 갖는 플레쉬 메모리 장치 및 그프로그램 검증 방법
US7177199B2 (en) * 2003-10-20 2007-02-13 Sandisk Corporation Behavior based programming of non-volatile memory
JP4170952B2 (ja) 2004-01-30 2008-10-22 株式会社東芝 半導体記憶装置
DE102005009700B4 (de) * 2004-02-26 2009-02-05 Samsung Electronics Co., Ltd., Suwon Programmierverfahren und nichtflüchtiger Speicher
US7173859B2 (en) * 2004-11-16 2007-02-06 Sandisk Corporation Faster programming of higher level states in multi-level cell flash memory
KR100621631B1 (ko) * 2005-01-11 2006-09-13 삼성전자주식회사 반도체 디스크 제어 장치
EP1891644B1 (en) * 2005-06-15 2009-02-11 Micron Technology, Inc. Selective slow programming convergence in a flash memory device
ITRM20050310A1 (it) * 2005-06-15 2006-12-16 Micron Technology Inc Convergenza a programmazione selettiva lenta in un dispositivo di memoria flash.
JP4991131B2 (ja) * 2005-08-12 2012-08-01 株式会社東芝 半導体記憶装置
KR100851853B1 (ko) * 2006-11-22 2008-08-13 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 및 프로그램 검증방법
US7590007B2 (en) 2007-01-11 2009-09-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2009037720A (ja) 2007-01-11 2009-02-19 Toshiba Corp 不揮発性半導体記憶装置
KR20080089075A (ko) * 2007-03-31 2008-10-06 주식회사 하이닉스반도체 반도체 플래시 메모리 장치의 구동방법
US7551483B2 (en) * 2007-04-10 2009-06-23 Sandisk Corporation Non-volatile memory with predictive programming
US7656709B2 (en) * 2007-05-03 2010-02-02 Micron Technology, Inc. NAND step up voltage switching method
US7508715B2 (en) * 2007-07-03 2009-03-24 Sandisk Corporation Coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
US7489543B1 (en) * 2007-07-25 2009-02-10 Micron Technology, Inc. Programming multilevel cell memory arrays
US7869273B2 (en) * 2007-09-04 2011-01-11 Sandisk Corporation Reducing the impact of interference during programming
KR101448851B1 (ko) 2008-02-26 2014-10-13 삼성전자주식회사 비휘발성 메모리 장치에서의 프로그래밍 방법
US7800956B2 (en) * 2008-06-27 2010-09-21 Sandisk Corporation Programming algorithm to reduce disturb with minimal extra time penalty
KR101427896B1 (ko) 2008-08-06 2014-08-11 삼성전자주식회사 공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치 및그것을 포함하는 메모리 시스템
US8064252B2 (en) * 2008-11-21 2011-11-22 Micron Technology, Inc. Multi-pass programming in a memory device
US8139419B2 (en) * 2009-12-08 2012-03-20 Micron Technology, Inc. Programming methods and memories
US8472256B2 (en) * 2010-05-12 2013-06-25 Micron Technology, Inc. Non-volatile memory programming
KR20110131648A (ko) * 2010-05-31 2011-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법
KR20120056113A (ko) * 2010-11-24 2012-06-01 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법, 그리고 불휘발성 메모리 장치를 포함하는 메모리 시스템
US8953386B2 (en) * 2012-10-25 2015-02-10 Sandisk Technologies Inc. Dynamic bit line bias for programming non-volatile memory

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130015401A (ko) * 2011-08-03 2013-02-14 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
KR20130133419A (ko) * 2012-05-29 2013-12-09 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법 및 그것의 메모리 시스템
KR20140113189A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 프로그래밍 방법
KR20150001400A (ko) * 2013-06-27 2015-01-06 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 읽기 방법
KR20150020431A (ko) * 2013-08-14 2015-02-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 및 그것의 프로그램 방법
US9275751B2 (en) 2013-09-13 2016-03-01 Samsung Electronics Co., Ltd. Nonvolatile memory device and program method
KR20150125813A (ko) * 2014-04-30 2015-11-10 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들
US9570176B2 (en) 2014-10-22 2017-02-14 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage device having the same, operating method thereof
US9905304B2 (en) 2015-09-03 2018-02-27 SK Hynix Inc. Memory system and program operation method based on program speed information
US9875994B2 (en) 2015-09-18 2018-01-23 SK Hynix Inc. Multi-chip package, system and test method thereof
KR20170092959A (ko) * 2016-02-04 2017-08-14 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20190035269A (ko) * 2017-09-26 2019-04-03 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법 및 불휘발성 메모리 장치를 포함하는 데이터 저장 장치
US11600335B2 (en) 2019-08-26 2023-03-07 SK Hynix Inc. Memory device and bit line precharging method during program verify operation in the memory device

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