KR101785448B1 - 비휘발성 메모리 장치 및 이의 프로그램 방법 - Google Patents

비휘발성 메모리 장치 및 이의 프로그램 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 이의 프로그램 방법이 개시된다. 본 발명의 실시예에 따른 멀티-레벨 셀 플래시 메모리 장치의 프로그램 방법에 있어서, 제1 프로그램 펄스를 제1 프로그램 방식으로 메모리 셀에 인가하여, 상기 제1 프로그램 펄스가 인가된 메모리 셀을 제1 프로그램 상태 내지 제i(i는 양의 정수) 프로그램 상태 중 하나의 프로그램 상태로 프로그램 하는 단계; 및 제2 프로그램 펄스를, 상기 제1 프로그램 방식과 스텝 전압, 비트라인 포싱(bit-line forcing) 전압 및 검증 동작 중 적어도 하나 이상이 상이한 제2 프로그램 방식으로 메모리 셀에 인가하여, 상기 제2 프로그램 펄스가 인가된 메모리 셀을 제i+1 프로그램 상태 내지 제j(j는 3 이상의 정수) 프로그램 상태 중 하나의 프로그램 상태로 프로그램 하는 단계를 구비한다.

Description

비휘발성 메모리 장치 및 이의 프로그램 방법{Nonvolatile memory device and programming method of the same}
　본 발명은 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치 및 이의 프로그램 방법에 관한 것이다.
고용량 및 고집적화에 대한 요구로, 플래시 메모리 장치는 각 메모리 셀에 다수의 비트를 프로그램 하게 되어, 프로그램의 각 스테이트(state) 사이의 마진이 줄어들고 있다. 이에 따라, 플래시 메모리 장치에서의 신뢰성이 문제되고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치 및 이의 프로그램 방법을 제공하는 것이다.
본 발명의 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법은, 멀티-레벨 셀 플래시 메모리 장치의 프로그램 방법에 있어서, 제1 프로그램 펄스를 제1 프로그램 방식으로 메모리 셀에 인가하여, 상기 제1 프로그램 펄스가 인가된 메모리 셀을 제1 프로그램 상태 내지 제i(i는 양의 정수) 프로그램 상태 중 하나의 프로그램 상태로 프로그램 하는 단계; 및 제2 프로그램 펄스를, 상기 제1 프로그램 방식과 스텝 전압, 비트라인 포싱(bit-line forcing) 전압 및 검증 동작 중 적어도 하나 이상이 상이한 제2 프로그램 방식으로 메모리 셀에 인가하여, 상기 제2 프로그램 펄스가 인가된 메모리 셀을 제i+1 프로그램 상태 내지 제j(j는 3 이상의 정수) 프로그램 상태 중 하나의 프로그램 상태로 프로그램 하는 단계를 구비한다.
바람직하게는, 상기 제1 프로그램 펄스 및 상기 제2 프로그램 펄스는 다수의 프로그램 루프에 인가되고, 상기 제1 프로그램 방식은 상기 제1 프로그램 펄스를 인가되는 프로그램 루프마다 순차적으로 제1 스텝 전압만큼 증가시켜 메모리 셀을 프로그램 하는 프로그램 방식이고, 상기 제2 프로그램 방식은 상기 제2 프로그램 펄스를 인가되는 프로그램 루프마다 순차적으로, 상기 제1 스텝 전압과 다른 크기의 제2 스텝 전압만큼 증가시켜 메모리 셀을 프로그램 하는 프로그램 방식일 수 있다. 이때, 상기 j은 3이고, 상기 제1 프로그램 펄스는 제1 프로그램 상태로 메모리 셀을 프로그램 하기 위한 프로그램 펄스이며, 상기 제2 프로그램 펄스는 제2 프로그램 상태 및 제3 프로그램 상태 중 하나의 프로그램 상태로 메모리 셀을 프로그램 하기 위한 프로그램 펄스일 수 있다.
바람직하게는, 상기 제1 스텝 전압은 상기 제2 스텝 전압보다 작고, 상기 제1 프로그램 상태의 산포의 폭이, 상기 제2 프로그램 상태의 산포의 폭 또는 상기 제3 프로그램 상태의 산포의 폭보다 작을 수 있다. 또는, 상기 제2 스텝 전압은 상기 제1 스텝 전압보다 작고, 상기 제1 프로그램 상태의 산포의 폭이, 상기 제2 프로그램 상태의 산포의 폭 또는 상기 제3 프로그램 상태의 최대 문턱 전압 및 상기 제3 프로그램 상태에 대한 산포의 폭보다 클 수 있다.
바람직하게는, 상기 j은 3이고, 상기 제1 프로그램 펄스는 제1 프로그램 상태 및 제2 프로그램 상태 중 하나의 프로그램 상태로 메모리 셀을 프로그램 하기 위한 프로그램 펄스이며, 상기 제2 프로그램 펄스는 제3 프로그램 상태로 메모리 셀을 프로그램 하기 위한 프로그램 펄스일 수 있다. 이때, 상기 제1 스텝 전압은 상기 제2 스텝 전압보다 작고, 상기 제1 프로그램 상태의 산포의 폭 또는 상기 제2 프로그램 상태의 산포의 폭이, 상기 제3 프로그램 상태의 산포의 폭보다 작을 수 있다.
또는, 상기 제2 스텝 전압은 상기 제1 스텝 전압보다 작고, 상기 제1 프로그램 상태의 산포의 폭 또는 상기 제2 프로그램 상태의 산포의 폭이, 상기 제3 프로그램 상태의 산포의 폭보다 클 수 있다.
본 발명의 기술적 사상에 따른 비휘발성 메모리 장치 및 이의 프로그램 방법에 의하면, 장치의 신뢰성을 향상시킬 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 2는 도 1의 프로그램 방법을 개념적으로 나타내는 도면이다.
도 3은 싱글-레벨 셀 플래시 메모리 장치 및 멀티-레벨 셀 플래시 메모리 장치에서의 셀 산포를 나타내는 도면이다.
도 4는 ISPP(Incremental Step Pulse Program) 방식을 설명하기 위한 도면이다.
도 5는 2 비트 멀티-레벨 셀 플래시 메모리 장치에서 도 1의 제1 프로그램 방식 및 제2 프로그램 방식의 스텝 전압이 상이한 경우의 프로그램 방법을 나타내는 순서도이다.
도 6 및 도 7은 도 5의 프로그램 방법을 보다 자세히 나타내는 도면이다.
도 8 내지 도 10은 도 5의 프로그램 방법에 대한 다른 실시예들을 나타내는 도면이다.
도 11 및 도 12는 본 발명의 다른 실시예에 따른 프로그램 방법을 나타내는 도면이다.
도 13 내지 도 14는 각각, 본 발명의 또 다른 실시예에 따른 프로그램 방법을 나타내는 도면이다.
도 16은 3 비트 멀티-레벨 셀 플래시 메모리 장치에서의 본 발명의 실시예에 따른 프로그램 방법을 나타내는 도면이다.
도 17은 본 발명의 실시예에 따른 컴퓨팅 시스템을 나타내는 도면이다.
도 18은 본 발명의 실시예에 따른 메모리 카드를 나타내는 도면이다.
도 19는 본 발명의 실시예에 따른 SSD(Solid State Drive)를 나타내는 도면이다.
도 20은 도 19의 SSD를 포함하는 서버 시스템과, 서버 시스템을 포함하는 네트워크 시스템을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이고, 도 2는 도 1의 프로그램 방법을 개념적으로 나타내는 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 실시에에 따른 프로그램 방법은 제1 프로그램 펄스(PGMPa)를 제1 프로그램 방식으로 메모리 셀에 인가하여, 제1 프로그램 펄스(PGMPa)가 인가된 메모리 셀을 제1 프로그램 상태 내지 제i 프로그램 상태 중 하나의 프로그램 상태로 프로그램 하는 단계(S120) 및 제2 프로그램 펄스(PGMPb)를 메모리 셀에 인가하여, 제2 프로그램 펄스(PGMPb)가 인가된 메모리 셀을 제i+1 프로그램 상태 내지 제j 프로그램 상태 중 하나의 프로그램 상태로 프로그램 하는 단계(S140)를 구비한다. 이때, 제1 프로그램 방식 및 제2 프로그램 방식은 스텝 전압(Vsta, Vstb), 비트라인 포싱 전압(Vbfa, Vbfb) 및 검증 동작(Overa, Overb) 중 적어도 하나 이상이 상이할 수 있다. 예를 들어, 제1 프로그램 펄스(PGMPa)의 제1 스텝 전압(Vsta)이 제2 프로그램 펄스(PGMPb)의 제2 스텝 전압(Vstb)과 상이할 수 있다. 또는, 제1 프로그램 펄스(PGMPa)의 제1 비트라인 포싱 전압(Vbfa)이 제2 프로그램 펄스(PGMPb)의 제2 비트라인 포싱 전압(Vbfb)과 상이할 수 있다. 나아가, 제1 프로그램 펄스(PGMPa)의 프로그램 동작에 대한 제1 검증 동작(Overa)이 제2 프로그램 펄스(PGMPb)의 프로그램 동작에 대한 제2 검증 동작(Overb)과 상이할 수 있다. 이에 대한 구체적으로 설명은 후술된다.
본 발명의 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법은 낸드 플래시 메모리 장치(NAND flash memory device, 미도시)에서의 프로그램 방법일 수 있다. 낸드 플래시 메모리 장치는 워드 라인과 비트 라인에 인가되는 전압에 따라 각 메모리 셀이 프로그램 되거나 인히빗(inhibit)된다. 그 밖에, 낸드 플래시 메모리 장치에서 데이터를 특정 메모리 셀에 프로그램 하거나 특정 메모리 셀에 프로그램 된 데이터를 독출하기 위해, 특정 메모리 셀이 위치하는 스트링(string) 내의 다른 메모리 셀 또는 다른 트랜지스터에 인가되는 전압에 대한 제어도 병행되어야 하나, 이에 대한 자세한 설명은 생략한다.
낸드 플래시 메모리 장치는 도 3의 (a)와 같이 각 메모리 셀에 한 비트의 데이터를 프로그램 하여, 각 메모리 셀이 이레이즈 상태(erase state, E) 및 프로그램 상태(program state, P) 중 하나의 상태를 갖는 싱글-레벨 셀 플래시 메모리 장치(single-level cell flash memory device)일 수 있다. 반면, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 하나의 메모리 셀에 2비트 이상의 데이터가 저장되는 멀티-레벨 셀 플래시 메모리 장치(multi-level cell flash memory device)일 수 있다. 이 경우, 각 메모리 셀의 데이터의 크기에 따른 다수의 프로그램 상태가 존재한다. 예를 들어, k(k는 2 이상의 정수)개의 비트를 갖는 데이터를 프로그램 할 수 있는 낸드 플래시 메모리 장치의 각 메모리 셀은 이레이즈 상태 및 j(j=2k-1)개의 프로그램 상태 중 하나의 상태를 갖는다. 도 3의 (b)와 같이, 각 메모리 셀이 2 비트의 데이터로 프로그램 될 수 있는 경우, 낸드 플래시 메모리 장치의 각 메모리 셀은 이레이즈 상태(E) 및 3개의 프로그램 상태들(P1, P2, P3) 중 하나의 상태를 가질 수 있다. 도 3의 (b)의 이레이즈 상태(E)는 11의 값을 나타낼 수 있고, 프로그램 상태들(P1, P2, P3)은 순서대로 10, 00, 01의 값을 나타낼 수 있다. 다만, 이에 한정되는 것은 아니고 도 3의 (b)의 각 상태는 2비트의 다른 값에 대응될 수 있다.
낸드 플래시 메모리 장치는 페이지(page) 단위로 프로그램을 수행하는데, 도 4와 같이, 하나의 페이지의 모든 메모리 셀을 프로그램 하기 위해 다수의 프로그램 루프(PLOP1~PLOP_max)가 요구될 수 있고, 워드 라인에 인가되는 프로그램 펄스(PGMP1~PGMP_max)의 전압이 프로그램 펄스가 인가되는 각 프로그램 루프마다 순차적으로 증가되는 ISPP(Incremental Step Pulse Program) 방식이 사용될 수 있다. 도 4는 각 프로그램 루프마다 스텝 전압(Vst)만큼 프로그램 펄스가 증가되는 예를 도시한다. 각 프로그램 루프는 프로그램 펄스(PGMP1~PGMP_max)와 해당 프로그램 펄스에 의한 메모리 셀의 상태를 검증하는 검증 펄스(VERP)로 구성될 수 있다. 다만, 하나의 페이지를 프로그램 함에 있어서, 최대로 설정된 최종 프로그램 루프(PLOP_max)가 종료되면 그 검증 결과와 무관하게 해당 페이지에 대한 프로그램은 종료되므로, 최종 프로그램 루프(PLOP_max)에는 검증 펄스가 포함되지 아니할 수 있다.
도 4는 각 프로그램 루프(PLOP1~PLOP_max)마다 하나의 프로그램 펄스(PGMP1~PGMP_max)가 인가되는 경우를 도시하였다. 반면, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에서는 각 프로그램 루프마다 다수의 프로그램 펄스를 구비할 수 있다. 도 1 및 도 2는 본 발명의 실시예에 따른 프로그램 방법이, 각 프로그램 루프(도 2는 임의의 프로그램 루프(PLOPn)를 도시)마다 제1 프로그램 펄스(PGMPa) 및 제2 프로그램 펄스(PGMPb)를 사용하여 다수의 프로그램 상태에 대한 프로그램을 수행하는 예를 도시된다. 다만, 본 발명의 실시예에 따른 프로그램 방법에서, 임의의 프로그램 루프에서 제1 프로그램 펄스(PGMPa) 및 제2 프로그램 펄스(PGMPb) 중 하나의 프로그램 펄스에 대응되는 프로그램 상태에 대한 프로그램이 완료된 경우에는 해당 프로그램 펄스를 다음 프로그램 루프부터는 인가하지 아니하므로, 일부의 프로그램 루프에는 제1 프로그램 펄스(PGMPa) 및 제2 프로그램 펄스(PGMPb) 중 하나의 프로그램 펄스만을 포함할 수 있음을 알려둔다.
다시 도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 프로그램 방법에서 제1 프로그램 펄스(PGMPa) 및 제2 프로그램 펄스(PGMPb)는 각각, 적어도 하나 이상의 프로그램 상태에 대한 프로그램을 수행한다. 전술한 바와 같이, 제1 프로그램 펄스(PGMPa)에 의해 제1 프로그램 상태 내지 제i 프로그램 상태 중 하나의 프로그램 상태로 메모리 셀이 프로그램 된다. 그리고, 제2 프로그램 펄스(PGMPb)에 의해 제i+1 프로그램 상태 내지 제j 프로그램 상태 중 하나의 프로그램 상태로 메모리 셀이 프로그램 된다.
예를 들어, 본 발명의 실시예에 따른 프로그램 방법이 도 3의 (b)와 같은 2 비트 멀티-레벨 셀 플래시 메모리 장치에서의 프로그램 방법인 경우, 제1 프로그램 펄스(PGMPa)에 의해 제1 프로그램 상태(P1)로 메모리 셀이 프로그램 되고, 제2 프로그램 펄스(PGMPb)에 의해 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 하나의 프로그램 상태로 메모리 셀이 프로그램 될 수 있다. 또는, 본 발명의 실시예에 따른 프로그램 방법이 도 3의 (b)와 같은 2 비트 멀티-레벨 셀 플래시 메모리 장치에서의 프로그램 방법인 경우, 제1 프로그램 펄스(PGMPa)에 의해 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2) 중 하나의 프로그램 상태로 메모리 셀이 프로그램 되고, 제2 프로그램 펄스(PGMPb)에 의해 제3 프로그램 상태(P3)로 메모리 셀이 프로그램 될 수 있다.
본 발명의 실시예에 따른 프로그램 방법은 제1 프로그램 펄스(PGMPa)에 의한 프로그램 방식 및 제2 프로그램 펄스(PGMPb)에 의한 프로그램 방식이 상이할 수 있다. 설명의 편의 상, 이하에서는 제1 프로그램 펄스(PGMPa)에 의한 프로그램 방식을 제1 프로그램 방식이라 하고, 제2 프로그램 펄스(PGMPb)에 의한 프로그램 방식을 제2 프로그램 방식이라 한다. 전술한 바와 같이, 제1 프로그램 방식 및 제2 프로그램 방식은 스텝 전압, 비트라인 포싱 전압 및 검증 동작 중 적어도 하나 이상이 상이할 수 있다.
예를 들어, 본 발명의 실시예에 따른 프로그램 방법은 제1 프로그램 펄스(PGMPa)에 대한 ISPP에서 프로그램 루프 사이의 전압 차이를 제1 스텝 전압(Vsta)으로 하는 반면, 제2 프로그램 펄스(PGMPb)에 대한 ISPP에서 프로그램 루프 사이의 전압 차이를 제1 스텝 전압과 다른, 제2 스텝 전압(Vstb)으로 할 수 있다. 여기서 스텝 전압이란, 전술된 도 4에 도시된 바와 같이, ISPP 제1 프로그램 펄스(PGMPa) 및 제2 프로그램 펄스(PGMPb)가 다수의 프로그램 루프에 인가되는 경우, 각 프로그램 루프 사이의 프로그램 펄스의 전압 차이, 즉 각 프로그램 루프에서 프로그램 펄스가 순차적으로 증가되는 전압의 크기일 수 있다. 또는, 본 발명의 실시예에 따른 프로그램 방법은 제1 프로그램 펄스(PGMPa)가 인가되는 메모리 셀에 연결되는 비트라인에 제1 비트라인 포싱 전압(Vbfa)을 인가하는 반면, 제2 프로그램 펄스(PGMPb)이 인가되는 메모리 셀에 연결되는 비트라인에 제1 비트라인 포싱 전압(Vbfa)과 다른, 제2 비트라인 포싱 전압(Vbfb)을 인가할 수 있다. 나아가, 본 발명의 실시예에 따른 프로그램 방법은 제1 프로그램 펄스(PGMPa)에 대한 프로그램 동작의 검증(Overa)을 제1 프로그램 펄스(PGMPa)가 인가되는 프로그램 루프마다 p(p는 양의 정수)회 수행하는 반면, 제2 프로그램 펄스(PGMPb)에 대한 프로그램 동작의 검증(Overb)을 제2 프로그램 펄스(PGMPb)가 인가되는 프로그램 루프마다 q(q는 p가 아닌 양의 정수)회 수행할 수 있다.
이하에서는 도 3의 (b)와 같이, 각 메모리 셀에 2 비트의 데이터가 저장되는 멀티-레벨 셀 플래시 메모리 장치에서의 프로그램 방법을 예를 들어, 본 발명의 실시예에 따른 프로그램 방법을 보다 자세히 설명한다.
먼저, 도 5는 2 비트 멀티-레벨 셀 플래시 메모리 장치에서 도 1의 제1 프로그램 방식 및 제2 프로그램 방식의 스텝 전압이 상이한 경우의 프로그램 방법을 나타내는 순서도이고, 도 6 및 도 7은 도 5의 프로그램 방법을 보다 자세히 나타내는 도면이다.
도 5 내지 도 7을 참조하면, 본 발명의 실시예에 따른 프로그램 방법은, 제1 프로그램 펄스(PGMPa)가 인가되는 각 프로그램 루프(PLOP1~PLOP7)마다 제1 프로그램 펄스(PGMPa)를 제1 스텝 전압(Vsta)만큼씩 증가시킨다(S520). 반면, 본 발명의 실시예에 따른 프로그램 방법은, 제2 프로그램 펄스(PGMPb)가 인가되는 각 프로그램 루프(PLOP1~PLOP6)마다 제2 프로그램 펄스(PGMPb)를, 제1 스텝 전압(Vsta)과 다른 제2 스텝 전압(Vstb)만큼씩 증가시킨다(S540). 도 6 및 도 7의 프로그램 루프의 개수는 예로서 제시된 것임을 알려둔다.
본 발명의 실시예에 따른 프로그램 방법은 메모리 셀에 2 비트의 데이터를 프로그램하기 위해 도 7의 (a)와 같이 메모리 셀이 이레이즈 상태(E) 및 프로그램 상태(P) 중 하나의 상태를 갖는 LSB 페이지를 먼저 프로그램하고, 도 7의 (a)의 LSB 페이지로부터 도 7의 (b)의 프로그램 동작을 통해, 도 7의 (c)와 같은 MSB 페이지로 프로그램 한다. 도 7은 특히, 제1 프로그램 펄스(PGMPa)에 의해 LSB 페이지의 이레이즈 상태(E)의 메모리 셀을 MSB 페이지의 제1 프로그램 상태(P1)로 프로그램 하고, 제2 프로그램 펄스(PGMPb)에 의해 LSB 페이지의 프로그램 상태(P)의 메모리 셀을 MSB 페이지의 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 하나로 프로그램 하는 예를 도시한다.
도 6 및 도 7은 또한, 제1 스텝 전압(Vsta)이 제2 스텝 전압(Vstb)보다 작은 예를 도시한다. 즉, 제1 프로그램 펄스(PGMPa)에 대한 제1 스텝 전압(Vsta)이 제2 프로그램 펄스(PGMPb)에 대한 제2 스텝 전압(Vstb)보다 작다. 따라서, 제1 프로그램 펄스(PGMPa)에 의해 LSB 페이지의 이레이즈 상태(E)에서 MSB 페이지의 제1 프로그램 상태(P1)로 프로그램 되고, 제2 프로그램 펄스(PGMPb)에 의해 LSB 페이지의 프로그램 상태(P)에서 MSB 페이지의 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 하나의 프로그램 상태로 프로그램 됨에 있어 인가되어야 하는 프로그램 펄스의 개수가 달라질 수 있다. 즉, 제1 프로그램 상태(P1)에 대한 프로그램 동작을 완료하기 위해 인가되어야 하는 제1 프로그램 펄스(PGMPa)의 개수가 제2 프로그램 상태(P2)에 대한 프로그램 동작을 완료하기 위해 인가되어야 하는 제2 프로그램 펄스(PGMPb)의 개수보다 많을 수 있다. 또는 제1 프로그램 상태(P1)에 대한 프로그램 동작을 완료하기 위해 인가되어야 하는 제1 프로그램 펄스(PGMPa)의 개수가 제3 프로그램 상태(P3)에 대한 프로그램 동작을 완료하기 위해 인가되어야 하는 제2 프로그램 펄스(PGMPb)의 개수보다 많을 수 있다.
따라서, 제1 프로그램 상태(P1)의 산포의 폭이 제2 프로그램 상태(P2) 또는 제3 프로그램 상태(P3)의 산포의 폭보다 좁게 형성할 수 있다. 이때, 산포의 폭은 각 프로그램 상태의 최대 문턱 전압에서 최소 문턱 전압을 뺀 값을 의미한다. 이하 산포의 폭의 의미는 동일하게 사용된다.
계속해서 도 6 및 도 7를 참조하여 본 발명의 실시예에 따른 프로그램 방법을 좀 더 자세히 설명한다. 시각 T0에서 제1 프로그램 루프(PLOP1)의 제1 프로그램 펄스(PGMPa)가 인가되어, LSB 페이지의 이레이즈 상태(E)의 메모리 셀의 문턱 전압이 증가한다. 프로그램 펄스가 인가된다 함은 프로그램 펄스가 프로그램 하고자 하는 워드 라인에 인가되는 것을 간단히 기재한 것임을 알려둔다. 또한, 프로그램 펄스가 인가된다 함은 프로그램 펄스가 프로그램 하고자 하는 워드 라인에 연결되는 메모리 셀 중 비트 라인에 인히빗 전압이 인가되지 아니하는 메모리 셀에 인가되는 의미를 포함할 수 있음을 알려둔다. 이하에서도 마찬가지이다.
다음으로 시각 T1에서 제1 프로그램 루프(PLOP1)의 제2 프로그램 펄스(PGMPb)의 인가에 의해 LSB 페이지의 프로그램 상태(P)의 메모리 셀의 문턱 전압이 증가한다.
이하에서는 제1 프로그램 루프(PLOP1)의 제1 프로그램 펄스(PGMPa)에 의해 변경된 셀 산포를 제1 프로그램 루프(PLOP1)에서 변경된 이레이즈 상태라고 명명한다. 같은 방식으로 임의의 프로그램 루프의 제1 프로그램 펄스(PGMPa)에 의해 변경된 셀 산포를 임의의 프로그램 루프에서 변경된 이레이즈 상태라 명명한다. 마찬가지로, 제1 프로그램 루프(PLOP1)의 제2 프로그램 펄스(PGMPb)에 의해 변경된 셀 산포를 제1 프로그램 루프(PLOP1)에서 변경된 프로그램 상태라고 명명한다. 같은 방식으로 임의의 프로그램 루프의 제2 프로그램 펄스(PGMPb)에 의해 변경된 셀 산포를 임의의 프로그램 루프에서 변경된 프로그램 상태라 명명한다.
전술한 바와 같이 제1 프로그램 펄스(PGMPa)의 제1 스텝 전압(Vsta)이 제2 프로그램 펄스(PGMPb)의 제2 스텝 전압(Vstb)보다 작고, 제1 프로그램 펄스(PGMPa)가 인가되는 횟수가 더 많다. 이를 개념적으로 나타내기 위해, 제1 프로그램 펄스(PGMPa)가 인가되는 LSB 페이지의 이레이즈 상태(E, 및 임의의 프로그램 루프에서의 변경된 이레이즈 상태)에서 제1 프로그램 상태(P1)로 프로그램 하고자 하는 메모리 셀의 상태(문턱 전압의 크기)가, 제2 프로그램 펄스(PGMPb)가 인가되는 LSB 페이지의 프로그램 상태(P, 및 임의의 프로그램 루프에서의 변경된 프로그램 상태)에서 각각 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P33)로 프로그램 하고자 하는 메모리 셀의 상태보다 더 많게 도시된다. 도 7에서는 특히, 제1 프로그램 펄스(PGMPa)가 인가되는 LSB 페이지의 이레이즈 상태(또는 변경된 이레이즈 상태)에, 제1 메모리 셀(1) 내지 제6 메모리 셀(6)과 같은 상태로 메모리 셀이 포함될 수 있음을 도시한다. 반면, 도 7에서는 제2 프로그램 펄스(PGMPb)가 인가되는 LSB 페이지의 프로그램 상태(또는 변경된 프로그램 상태)에, 제2 프로그램 상태(P2)로 프로그램 하고자 하는 제1 메모리 셀(1) 내지 제3 메모리 셀(3)이 포함될 수 있음을 도시한다. 마찬가지로, 도 7에서는 제2 프로그램 펄스(PGMPb)가 인가되는 LSB 페이지의 프로그램 상태(또는 변경된 프로그램 상태)에, 제3 프로그램 상태(P3)로 프로그램 하고자 하는 제1 메모리 셀(1) 내지 제3 메모리 셀(3)이 포함될 수 있음을 도시한다. 또한, 도 7에서, 각 메모리 셀을 프로그램 하고자 하는 프로그램 상태를 표시하기 위해, 제1 프로그램 상태(P1)로 프로그램 하고자 하는 메모리 셀은 동그라미로 도시하고, 제2 프로그램 상태(P2)로 프로그램 하고자 하는 메모리 셀은 마름모로 도시하며, 제3 프로그램 상태(P3)로 프로그램 하고자 하는 메모리 셀은 네모로 도시하였다.
다만, 각 메모리 셀은 단수의 개념이 아닐 수 있다. 즉, 각 메모리 셀은 포함되는 산포의 일정 영역의 문턱 전압을 갖는 메모리 셀의 집합을 나타낼 수 있다. 또한, 본 발명의 기술적 사상이 도 7에 도시된 메모리 셀의 상태의 개수에 한정되는 것은 아니다. 전술한 바와 같이, 도 7은 단지 제1 프로그램 펄스(PGMPa)의 제1 스텝 전압(Vsta)이 제2 프로그램 펄스(PGMPb)의 제2 스텝 전압(Vstb)보다 작아, 제1 프로그램 상태(P1)를 형성하기 위해 인가되어야 하는 제1 프로그램 펄스(PGMPa)의 개수가, 제2 프로그램 상태(P2)를 형성하기 위해 인가되어야 하는 제2 프로그램 펄스(PGMPb)의 개수 또는 제3 프로그램 상태(P3)를 형성하기 위해 인가되어야 하는 제2 프로그램 펄스(PGMPb)의 개수보다 더 많음을 개념적으로 나타내기 위한 것으로, 도 7의 각 프로그램 상태에 대한 산포에는 도 7과 다른 개수의 메모리 셀의 상태가 포함될 수 있다.
계속해서 도 6 및 도 7를 참조하면, 시각 T2에서, 제1 프로그램 루프(PLOP1)에서의 제1 프로그램 펄스(PGMPa) 및 제2 프로그램 펄스(PGMPb)의 인가에 의한 메모리 셀의 상태를 검증한다. 즉, 제1 프로그램 루프(PLOP1)에서의 제1 프로그램 펄스(PGMPa) 및 제2 프로그램 펄스(PGMPb)에 의해 메모리 셀이 각각 프로그램 하고자 했던 프로그램 상태로 프로그램 되었는지를 검증한다. 예를 들어, 제1 프로그램 상태(P1)로 프로그램 하고자 했던 메모리 셀이 제1 프로그램 펄스(PGMPa)에 의해 제1 프로그램 상태(P1)를 갖는지를 검증한다. 마찬가지로, 각각, 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)로 프로그램 하고자 했던 메모리 셀이 제2 프로그램 펄스(PGMPb)에 의해 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)를 갖는지를 검증한다. 따라서, 제1 프로그램 루프(PLOP1)에는 각 프로그램 상태에 대응되는 전압 레벨을 갖는, 3개의 검증 펄스(VERP)가 포함된다.
제1 프로그램 루프(PLOP1) 이후에 수행되는 각 프로그램 루프에서도 검증 동작은 상기와 동일하므로, 이에 대한 더 자세한 설명은 생략한다. 다만, 후술되는 제5 프로그램 루프(PLOP5) 내지 제7 프로그램 루프(PLOP7)와 같이, 특정 프로그램 상태가 완료된 경우, 해당 프로그램 상태에 대한 검증 동작을 수행하지 아니한다. 특정 프로그램 상태가 완료된 경우, 해당 프로그램 상태에 대한 검증 동작을 수행하지 아니하는 경우에 대한 더 자세한 설명은 후술된다.
계속해서 도 6 및 도 7을 참조하면, 시각 T3에서 제2 프로그램 루프(PLOP2)의 제1 프로그램 펄스(PGMPa)에 의해 제1 프로그램 루프(PLOP1)에서 변경된 이레이즈 상태를 갖는 메모리 셀의 문턱 전압이 증가하고, 시각 T4에서 제2 프로그램 루프(PLOP2)의 제2 프로그램 펄스(PGMPb)에 의해 제1 프로그램 루프(PLOP1)에서 변경된 프로그램 상태를 갖는 메모리 셀의 문턱 전압이 증가한다. 이때, 제2 프로그램 루프(PLOP2)의 제1 프로그램 펄스(PGMPa)에 의해, 제1 프로그램 루프(PLOP1)에서 변경된 이레이즈 상태를 갖는 제1 메모리 셀(1) 내지 제6 메모리 셀(6) 중 문턱 전압이 가장 높은 제6 메모리 셀(6)이 제1 프로그램 상태(P1)의 문턱 전압을 갖게 된다. 또한, 제2 프로그램 루프(PLOP2)의 제2 프로그램 펄스(PGMPb)에 의해, 제1 프로그램 루프(PLOP1)에서 변경된 프로그램 상태를 갖고 제2 프로그램 상태(P2)로 프로그램 하고자 하는 제1 메모리 셀(1) 내지 제3 메모리 셀(3) 중 문턱 전압이 가장 높은 제3 메모리 셀(3)이 제2 프로그램 상태(P2)의 문턱 전압을 갖게 된다. 따라서, 제2 프로그램 루프(PLOP2)에서 대응되는 프로그램 상태를 갖게 된 메모리 셀(3)에 연결되는 비트 라인은 인히빗(inhibit)되어, 해당 메모리 셀(3)에 대한 프로그램은 더 이상 수행되지 아니한다.
이하에서는 대응되는 프로그램 상태로 프로그램 된 메모리 셀은 이전의 프로그램 루프에서 변경된 이레이즈 상태 또는 변경된 프로그램 상태에 포함되지 아니하는 것으로 전제한다. 예를 들어, 제2 프로그램 루프(PLOP2)에서 각각 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)를 갖게 된 제6 메모리 셀(6) 및 제3 메모리 셀(3)은 제2 프로그램 루프(PLOP2)에서 변경된 이레이즈 상태 및 제2 프로그램 루프(PLOP2)에서 변경된 프로그램 상태에 포함되지 아니하는 것으로 전제한다. 제2 프로그램 루프(PLOP2) 이후의 프로그램 루프에 대하여도 동일하다.
다음으로, 시각 T6에서 제3 프로그램 루프(PLOP3)의 제1 프로그램 펄스(PGMPa)에 의해 제2 프로그램 루프(PLOP2)에서 변경된 이레이즈 상태를 갖는 메모리 셀의 문턱 전압이 증가하고, 시각 T7에서 제3 프로그램 루프(PLOP3)의 제2 프로그램 펄스(PGMPb)에 의해 제2 프로그램 루프(PLOP2)에서 변경된 프로그램 상태를 갖는 메모리 셀의 문턱 전압이 증가한다. 이때, 제3 프로그램 루프(PLOP3)의 제1 프로그램 펄스(PGMPa)에 의해, 제2 프로그램 루프(PLOP2)에서 변경된 이레이즈 상태를 갖는 제1 메모리 셀(1) 내지 제5 메모리 셀(5) 중 문턱 전압이 가장 높은 제5 메모리 셀(5)이 제1 프로그램 상태(P1)의 문턱 전압을 갖게 된다. 또한, 제3 프로그램 루프(PLOP3)의 제2 프로그램 펄스(PGMPb)에 의해, 제2 프로그램 루프(PLOP2)에서 변경된 프로그램 상태를 갖고 제2 프로그램 상태(P2)로 프로그램 하고자 하는 제1 메모리 셀(1) 및 제2 메모리 셀(2) 중 문턱 전압이 가장 높은 제2 메모리 셀(2)이 제2 프로그램 상태(P2)의 문턱 전압을 갖게 된다. 따라서, 제3 프로그램 루프(PLOP3)에서 대응되는 프로그램 상태를 갖게 된 제5 메모리 셀(5) 및 제2 메모리 셀(2)에 연결되는 비트 라인은 인히빗(inhibit)되어, 해당 메모리 셀(5, 2)에 대한 프로그램은 더 이상 수행되지 아니한다.
제4 프로그램 루프(PLOP4)가 수행되는 시각 T9 및 T10에서도 동일한 동작이 수행된다. 그 결과, 제4 프로그램 루프(PLOP4)에서의 프로그램 동작에 의해, 제1 프로그램 상태(P1)로 프로그램 하고자 하는 제1 메모리 셀(1) 내지 제6 메모리 셀(6) 중 제4 메모리 셀(4) 내지 제6 메모리 셀(6)이 제1 프로그램 상태(P1)를 갖고, 제2 프로그램 상태(P2)에 대한 프로그램 동작은 완료되었으며, 제3 프로그램 상태(P3)로 프로그램 하고자 하는 제1 메모리 셀(1) 내지 제3 메모리 셀(3) 중 제3 메모리 셀(3)이 제3 프로그램 상태(P3)를 갖게 된다.
제4 프로그램 루프(PLOP4)에서 제2 프로그램 상태(P2)에 대한 프로그램 동작이 완료되었으므로, 제5 프로그램 루프(PLOP5)부터는 제2 프로그램 상태(P2)에 대한 프로그램 동작 및 검증 동작이 수행되지 아니한다. 시각 T11 및 T12에서 각각, 제5 프로그램 루프(PLOP5)의 제1 프로그램 펄스(PGMPa) 및 제2 프로그램 펄스(PGMPb)가 인가된다. 그 결과, 제1 프로그램 상태(P1)로 프로그램 하고자 하는 제1 메모리 셀(1) 내지 제6 메모리 셀(6) 중 제3 메모리 셀(3) 내지 제6 메모리 셀(6)이 제1 프로그램 상태(P1)를 갖고, 제3 프로그램 상태(P3)로 프로그램 하고자 하는 제1 메모리 셀(1) 내지 제3 메모리 셀(3) 중 제2 메모리 셀(2) 및 제3 메모리 셀(3)이 제3 프로그램 상태(P3)를 갖게 된다.
시각 T14 및 T15에서 각각, 제6 프로그램 루프(PLOP6)의 제1 프로그램 펄스(PGMPa) 및 제2 프로그램 펄스(PGMPb)가 인가된다. 그 결과, 제1 프로그램 상태(P1)로 프로그램 하고자 하는 제1 메모리 셀(1) 내지 제6 메모리 셀(6) 중 제2 메모리 셀(2) 내지 제6 메모리 셀(6)이 제1 프로그램 상태(P1)를 갖고, 제3 프로그램 상태(P3)에 대한 프로그램 동작이 완료된다. 제6 프로그램 루프(PLOP6)에서 제3 프로그램 상태(P3)에 대한 프로그램 동작이 완료되었으므로, 제7 프로그램 루프(PLOP7)부터는 제3 프로그램 상태(P3)에 대한 프로그램 동작 및 검증 동작이 수행되지 아니한다.
특히, 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)에 대한 프로그램 동작이 완료되었으므로, 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)를 프로그램 하기 위해 워드 라인에 인가되는 제2 프로그램 펄스(PGMPb)가, 제7 프로그램 루프(PLOP7)부터는 인가되지 아니한다. 따라서, 제7 프로그램 루프(PLOP7)는 제1 프로그램 펄스(PGMPa)가 시각 T18에서 인가되고, 제1 프로그램 펄스(PGMPa)에 대한 검증만이 시각 T19에서 수행된다. 시각 T18에서의 제7 프로그램 루프(PLOP7)의 제1 프로그램 펄스(PGMPa)에 의해, 제1 프로그램 상태(P1)로의 프로그램이 완료된다. 제1 프로그램 상태(P1) 내지 제3 프로그램 상태(P3)가 완료된 후의 셀 산포는 도 7의 (c)와 같다.
도 8을 참조하면, 본 발명의 실시예에 따른 프로그램 방법에 의하면, 도 7의 (b)와 같이 각 프로그램 펄스마다 스텝 전압을 달리하여 프로그램 동작이 수행되므로, 각 산포 사이의 마진을 달리 설정할 수 있다. 도 8은 특히, 도 7의 (c)와 같이, 프로그램 펄스의 스텝 전압을 달리하여, 제1 프로그램 상태(P1)의 산포의 폭(dw1)이 제2 프로그램 상태(P2)의 산포의 폭(dw2) 및 제3 프로그램 상태(P3)의 산포의 폭(dw3)과 달리 형성되도록 함으로써, 이레이즈 상태(E)와 제1 프로그램 상태(P1) 사이의 독출 마진(MV1)만을, 이레이즈 상태(E)와 제1 프로그램 상태에 대한 기준 산포(PP1) 사이의 독출 마진(PMV1)과 달리 설정할 수 있다. 즉, 도 8에서, 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2) 사이의 독출 마진(MV2)과, 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 사이의 독출 마진(MV3)은 기준 산포(도 3의 (b))의 경우와 동일하다. 이렇듯, 멀티-펄스 프로그램에서 각 프로그램 펄스에 대한 스텝 전압의 크기를 달리 설정함으로써, 형성되는 산포의 폭을 달리할 수 있다. 그에 따라, 각 산포(프로그램 상태) 사이의 마진을 장치에 요구되는 사양에 따라 다양하게 설정할 수 있다.
도 8의 경우, 고집적화 및 고용량화에 의해 프로그램 시간이 길어짐에 따라, 이레이즈 상태(E)의 메모리 셀의 문턱 전압의 변화가 다른 프로그램 상태의 경우보다 심하여, 이레이즈 상태(E)와 제1 프로그램 상태(P1) 사이의 마진이 이슈가 되는 장치에 적응적으로 적용될 수 있다. 이때, 이레이즈 상태(E)와 제1 프로그램 상태(P1) 사이의 마진(독출 마진)을 확보하기 위해 모든 프로그램 상태의 산포를 쉬프트(shift) 시키게 되면, 장치에 허용될 수 있는 메모리 셀의 최대 문턱 전압이 정해져 있는 상황에서, 충분한 마진이 확보되지 못할 수 있다.
도 9 및 도 10은 본 발명의 다른 실시예들에 따른 2 비트 멀티-레벨 셀 플래시 메모리 장치에서의 프로그램 방법에 의한 셀 산포를 나타내는 도면이다.
먼저 도 9를 참조하면, 본 발명의 다른 실시예에 따른 프로그램 방법은 제1 프로그램 상태(P1)에 대응되는 제1 프로그램 펄스(PGMPa)의 제1 스텝 전압(Vsta)보다, 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)에 대응되는 제2 프로그램 펄스(PGMPb)의 제2 스텝 전압(Vstb)을 작게 설정하여 도 7의 (b)의 프로그램 동작을 수행함으로써, 제2 프로그램 상태(P2)의 산포의 폭(dw2) 및 제3 프로그램 상태(P3)의 산포의 폭(dw3)이, 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)에 대한 기준 산포(PP2, PP3)와 달리 형성된다. 이는 도 8의 경우 제1 프로그램 상태(P1)에 대응되는 제1 프로그램 펄스(PGMPa)의 제1 스텝 전압(Vsta)을 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)에 대응되는 제2 프로그램 펄스(PGMPb)의 제2 스텝 전압(Vstb)보다 작게 설정하여 도 7의 (b)의 프로그램 동작을 수행한 결과 제1 프로그램 상태(P1)의 산포의 폭(dw1)이 달리 형성한 것과 상이하다. 즉, 본 발명의 실시예에 따른 프로그램 방법은 각 프로그램 펄스의 스텝 전압 사이의 상대적 크기를 설정하여, 산포의 폭을 조정하고자 하는 프로그램 상태를 선택할 수 있다.
산포의 폭이 변화된 프로그램 상태는 인접한 프로그램 상태와의 독출 마진이 커진다. 예를 들어, 도 9에서 산포의 폭이 변화된 제2 프로그램 상태(P2)의 제1 프로그램 상태(P1)와의 독출 마진(MV2)은 기준 산포(PP2)에 대한 독출 마진(PMV2)보다 크다. 마찬가지로, 도 9에서 산포의 폭이 변화된 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 사이의 독출 마진(MV3)은 기준 산포(PP2, PP3)에 대한 독출 마진(PMV3)보다 크다.
다음으로 도 10을 참조하면, 본 발명의 다른 실시예에 따른 프로그램 방법은 도 8 및 도 9의 프로그램 방법과 달리, 제1 프로그램 펄스(PGMPa)에 의해 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)가 프로그램 되고, 제2 프로그램 펄스(PGMPb)에 의해 제3 프로그램 상태(P3)가 프로그램 된다. 이 경우, 도 10의 프로그램 방법은 제1 프로그램 펄스(PGMPa)의 제1 스텝 전압(Vsta)을 제2 프로그램 펄스(PGMPb)의 제2 스텝 전압(Vstb)보다 작게 설정하여 도 7의 (b)의 프로그램 동작을 수행할 수 있다. 그 결과, 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)에 대한 산포의 폭을 기준 산포(PP1, PP2)와 달리 설정하여 독출 마진(MV1, MV2)을 조절할 수 있다.
이상에서는 멀티-펄스의 각 프로그램 펄스마다 프로그램 방식을 달리함에 있어 스텝 전압을 달리하는 예에 대하여 설명하였다. 다음으로, 멀티-펄스의 각 프로그램 펄스마다 비트라인 포싱(bit-line forcing) 전압 또는 검증 동작을 달리하는 본 발명의 실시예에 따른 프로그램 방법에 대하여 설명한다. 특히, 이하에서는 도 3의 (b)와 같이, 각 메모리 셀에 2 비트의 데이터가 저장되는 멀티-레벨 셀 플래시 메모리 장치에서의 프로그램 방법을 예를 들어, 본 발명의 실시예에 따른 프로그램 방법을 보다 자세히 설명한다.
도 11 및 도 12는 각각, 2 비트 멀티-레벨 셀 플래시 메모리 장치에서 도 1의 제1 프로그램 방식 및 제2 프로그램 방식의 비트라인 포싱 전압이 상이한 경우의 프로그램 방법을 설명하기 위한 도면이다.
도 11 및 도 12를 참조하면, 본 발명의 실시예에 따른 프로그램 방법은 제1 프로그램 펄스(PGMPa)에 의해 프로그램 하고자 하는 메모리 셀에 연결되는 비트 라인에 제1 비트라인 포싱 전압(Vbfa)을 인가하고(S1120), 제2 프로그램 펄스(PGMPb)에 의해 프로그램 하고자 하는 메모리 셀에 연결되는 비트 라인에 제2 비트라인 포싱 전압(Vbfb)을 인가한다(S1140). 이때, 제1 비트라인 포싱 전압(Vbfa) 및 제2 비트라인 포싱 전압(Vbfb)은 상이하다. 도 12는 특히, 제1 프로그램 펄스(PGMPa)에 대응되는 제1 비트라인 포싱 전압(Vbfa)이, 제2 프로그램 펄스(PGMPb)에 대응되는 제2 비트라인 포싱 전압(Vbfb)보다 작은 예를 도시한다. 예를 들어, 원-샷(one-shot)의 산포 넓이(OSW)가 aV(volt) 라면, 제1 비트라인 포싱 전압(Vbfa)이 a/3V 이고, 제2 비트라인 포싱 전압(Vbfb)은 aV 일 수 있다.
도 12는 제1 프로그램 루프(PLOP1) 내지 제3 프로그램 루프(PLOP3)를 거쳐, 제1 프로그램 상태(P1) 내지 제3 프로그램 상태(P3)에 대한 프로그램 동작이 완료되는 예를 도시한다. 시각 T0에서, 제1 프로그램 상태(P1)를 형성하기 위해, 제1 프로그램 루프(PLOP1)의 제1 프로그램 펄스(PGMPa)가 인가되어, LSB 페이지의 이레이즈 상태(E)의 메모리 셀의 문턱 전압(Vth)이 증가한다. 이때, 제1 프로그램 상태(P1)로 프로그램 하고자 하는 메모리 셀에 연결되는 비트 라인에 제1 비트라인 포싱 전압(Vbfa)이 인가된다.
그리고, 시각 T1에서, 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)를 형성하기 위해, 제1 프로그램 루프(PLOP1)의 제2 프로그램 펄스(PGMPb)가 인가되어, LSB 페이지의 프로그램 상태(P)의 메모리 셀의 문턱 전압이 증가한다. 이때, 제2 프로그램 상태(P2)로 프로그램 하고자 하는 메모리 셀에 연결되는 비트 라인에, 제1 비트라인 포싱 전압(Vbfa)과 상이한, 제2 비트라인 포싱 전압(Vbfb)이 인가된다.
제2 프로그램 펄스(PGMPb)에 의한, LSB 페이지의 프로그램 상태(P)의 메모리 셀의 문턱 전압이 증가되는 크기가, 제2 프로그램 상태(P2)로 프로그램 하고자 하는 메모리 셀과 제3 프로그램 상태(P3)로 프로그램 하고자 하는 메모리 셀의 경우 상이하다. 본 발명의 실시예에 따른 프로그램 방법에 의하면, 이렇게 서로 다른 프로그램 상태를 하나의 프로그램 펄스에 의해 형성하기 위해, 서로 다른 프로그램 상태 중 낮은 프로그램 상태에 대해 비트라인 포싱을 수행한다. 도 12의 예에서, 제2 프로그램 펄스(PGMPb)에 의해 동시에 프로그램 되는 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 제2 프로그램 상태(P2)로 프로그램 하고자 하는 메모리 셀에 연결되는 모든 비트 라인에 제2 비트라인 포싱 전압(Vbfb)이 인가되는 예가 그러하다. 따라서, 동일한 제2 프로그램 펄스(PGMPb)가 인가되더라도 제2 프로그램 상태(P2)로 프로그램 하고자 하는 메모리 셀의 문턱 전압의 증가가 제3 프로그램 상태(P3)로 프로그램 하고자 하는 메모리 셀의 문턱 전압의 증가보다 작다.
시각 T3에서, 제1 프로그램 루프(PLOP1)에서의 프로그램 결과에 대한 검증 동작이 수행된다. 먼저, 시각 T0에서의 제1 프로그램 펄스(PGMPa)에 의한 프로그램 동작에 대한 검증을 위해, 검증 전압 VVER1a가 인가될 수 있다. 이때, 제1 프로그램 펄스(PGMPa)에 대한 검증 전압 VVER1b를 다시 인가하여, 시각 T0에서의 제1 프로그램 펄스(PGMPa)에 의해 프로그램 된 메모리 셀(제1 산포(S1)의 제1 메모리 셀(1), 제2 메모리 셀(2), 제3 메모리 셀(3) 중 검증 전압 VVER1a 및 검증 전압 VVER1b 사이의 문턱 전압을 갖는 제1 산포(S1)의 제3 메모리 셀(3)이 다음 프로그램 루프에서 비트라인 포싱 되도록 설정한다.
제1 산포(S1)의 제1 메모리 셀(1), 제2 메모리 셀(2) 및 제3 메모리 셀(3)은 전술한 바와 같이, 단수의 개념이 아닌, 해당 산포 구간의 다수의 메모리 셀을 대표하여 나타냄을 다시 알려둔다. 전술된 예와 같이, 원-샷 전압의 폭(OSW)이 aV 라면, 제1 프로그램 상태(P1)의 제1 메모리 셀(1), 제2 메모리 셀(2) 및 제3 메모리 셀(3)은 각각, a/3V의 구간에 포함되는 문턱 전압을 갖는 메모리 셀일 수 있다. 이하에서 설명되는 다른 산포의 제1 메모리 셀(1), 제2 메모리 셀(2) 및 제3 메모리 셀(3)도 동일하다.
시각 T1에서의 제2 프로그램 펄스(PGMPb)에 의한 제2 산포(S2)는 하나의 검증전압 VVRE2에 의한다. 전술한 바와 같이, 제2 산포(S2)에 대하여는 all bit-line forcing 되므로, 2-step verify, 즉 2회에 걸친 검증 동작에 의해 비트라인 포싱 하고자 하는 메모리 셀을 선택할 수 없다. 반면, 시각 T1에서의 제2 프로그램 펄스(PGMPb)에 의한 제3 산포(S3)에 대해, 2-step verify, 즉 검증 전압 VVER3a 및 검증 전압 VVER3b 각각에 의한 2회의 검증 동작에 의해, 검증 전압 VVER3a 및 검증 전압 VVER3b 사이의 문턱 전압을 갖는 메모리 셀은 다음 프로그램 루프에서 비트라인 포싱 할 메모리 셀(제3 프로그램 상태(P3)의 제3 메모리 셀(3))이 설정된다.
이때, 검증 전압 VVER1a 및 검증 전압 VVER1b 사이의 값(A)과, 검증 전압 VVER3a 및 검증 전압 VVER3b 사이의 값(B)은 상이할 수 있다. 예를 들어, 제1 프로그램 펄스(PGMPa)의 스텝 전압(Vsta) 및 제2 프로그램 펄스(PGMPb)의 스텝 전압(Vstb)이 상이한 경우 등에서, 검증 전압 VVER1a 및 검증 전압 VVER1b 사이의 값(A)과, 검증 전압 VVER3a 및 검증 전압 VVER3b 사이의 값(B)은 상이할 수 있다.
시각 T4에서, 제2 프로그램 루프(PLOP2)의 제1 프로그램 펄스(PGMPa)이 인가되어 제1 산포(S1)에 포함되는 메모리 셀의 문턱 전압이 증가한다. 예를 들어, 제1 프로그램 펄스(PGMPa)의 스텝 전압(Vsta)이 2a/3V라면, 메모리 셀의 문턱 전압은 2a/3V 만큼 증가된다. 다만, 비트라인 포싱된 제3 메모리 셀(3)의 문턱 전압은 제1 프로그램 펄스(PGMPa)와 제1 비트라인 포싱 전압(Vbfa)과의 차이에 대응된다. 예를 들어, 제3 메모리 셀(3)의 문턱 전압은 제1 프로그램 펄스(PGMPa)이 2a/3V 이고, 제1 비트라인 포싱 전압(Vbfa)이 a/3V라면, a/3V 만큼 문턱 전압(Vth)이 증가할 수 있다. 시각 T4에서의 프로그램 동작에 의해, 제4 산포(S4)의 제1 메모리 셀(1), 제2 메모리 셀(2), 제3 메모리 셀(3) 중 제2 메모리 셀(2) 및 제3 메모리 셀(3)이 검증 전압 VVER1a 이상의 문턱 전압을 갖게 된다.
시각 T5에서 제2 프로그램 루프(PLOP2)의 제2 프로그램 펄스(PGMPb)이 인가되어 제2 산포(S2)에 포함되는 메모리 셀의 문턱 전압이 증가한다. 예를 들어, 제2 프로그램 펄스(PGMPb)의 스텝 전압(Vstb)이 2a/3V라면, 시각 T1에서 제2 프로그램 상태(P2)의 제1 메모리 셀(1), 제2 메모리 셀(2), 제3 메모리 셀(3) 중 검증 전압 VVER2 보다 낮은 문턱 전압을 갖던 제1 메모리 셀(1) 및 제2 메모리 셀(2)은 모두 검증 전압 VVER2 보다 높아진다. 따라서, 제2 프로그램 상태(P2)에 대한 프로그램이 완료될 수 있다.
참고로, 지난 T3에서의 검증 동작에 의해 이미 제1 프로그램 루프(PLOP1)에서의 프로그램 동작에 의해 검증 전압 VVER2 보다 높은 문턱 전압을 갖는 것으로 파악된 제2 산포(S2)의 제3 메모리 셀(3)이 연결되는 비트라인에는 인히빗 전압이 인가되어, 제2 프로그램 상태(P2)의 제3 메모리 셀(3)은 제2 프로그램 루프(PLOP2) 이후의 프로그램 동작에 영향을 받지 아니한다. 이하에서 설명되는, 이미 대응되는 프로그램 상태로 프로그램 된 것으로 검증된 메모리 셀이 연결되는 다른 비트라인도 동일하다.
계속해서 도 12를 참조하면, 시각 T5에서 제2 프로그램 루프(PLOP2)의 제2 프로그램 펄스(PGMPb)에 의한 제3 프로그램 상태(P3)의 변화는 제1 프로그램 상태(P1)의 경우와 유사하므로 이에 대한 더 자세한 설명은 생략한다. 다만, 제2 프로그램 펄스(PGMPb)의 스텝 전압(Vstb)과, 제2 프로그램 펄스(PGMPb)에 대한 비트라인 포싱 전압(Vbfb)이 동일하므로, 제2 프로그램 루프(PLOP2)의 제2 프로그램 펄스(PGMPb)에 의해, 제3 산포(S3)의 제3 메모리 셀(3)의 문턱 전압이 변화되지 아니한다.
마찬가지로 시각 T6에서의 검증 동작도 시각 T3에서의 검증 동작과 유사하다. 다만, 제2 프로그램 루프(PLOP2)에서 메모리 셀의 문턱 전압이 변하였으므로, 검증 전압 VVER1a 및 검증 전압 VVER1b 사이의 값 또는 검증 전압 VVER3a 및 검증 전압 VVER3b 사이에 위치하여 다음 프로그램 루프에서 비트라인 포싱되는 메모리 셀이 달라진다.
동일한 동작에 의해, 제3 프로그램 루프(PLOP3)에서, 제1 프로그램 상태(P1)에 대한 프로그램이 완료된다. 따라서, 제4 프로그램 루프(PLOP4)부터는 제1 프로그램 펄스(PGMPa)가 인가되지 아니하고, 제1 프로그램 펄스(PGMPa)에 의한 프로그램에 대한 검증 전압이 인가되지 아니한다. 그리고, 제3 프로그램 루프(PLOP3)에서, 제6 산포(S6)의 제2 메모리 셀(2) 및 제3 메모리 셀(3)이 검증 전압 VVER3a 보다 높은 문턱 전압을 갖는다. 따라서, 제4 프로그램 루프(PLOP4)에서 비트라인 포싱된 제6 산포(S6)의 제1 메모리 셀(1)의 문턱 전압이 a/3V 만큼 증가하여, 검증 전압 VVER3a 보다 높은 문턱 전압을 갖게 됨으로써, 제3 프로그램 상태(P3)에 대한 프로그램도 완료된다.
상기와 같은 프로그램 동작에 의해, 이레이즈 상태(E)와 제1 프로그램 상태(P1) 사이의 마진, 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2) 사이의 마진, 및 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 사이의 마진이 달리 설정될 수 있다. 또한, 본 발명의 실시예에 따른 프로그램 방법에 의하면, 각 프로그램 펄스에 대해 비트라인 포싱 전압을 달리 설정함으로써, 프로그램 상태간의 마진을 장치의 특성에 적응적으로 설정하면서도, 프로그램에 소요되는 프로그램 루프(또는 프로그램 펄스)의 개수를 줄여, 프로그램 속도의 향상 및 자원 효율을 높일 수 있다.
도 13은 각 프로그램 펄스에 대한 비트라인 포싱 전압이 동일한 경우의 프로그램 동작을 나타내는 도면이다.
도 13을 참조하면, 제2 프로그램 펄스(PGMPb)에 의해 동시에 프로그램 되는 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 사이의 마진을 확보하기 위해 비트라인 포싱 전압(Vbfb)이 높게 설정(Vbfb=aV > Vbfa=a/3V)됨에 따라, 제1 프로그램 펄스(PGMPa)에 의해 프로그램이 지연된다. 예를 들어, 제1 산포의 제3 메모리 셀(3)은, 제2 프로그램 펄스(PGMPb)의 스텝 전압(Vstb)과, 제2 프로그램 펄스(PGMPb)에 대한 비트라인 포싱 전압(Vbfb)이, 예를 들어, aV로 동일하므로, 제2 프로그램 루프(PLOP2)의 제1 프로그램 펄스(PGMPa)에 의해, 제1 산포(S1)의 제3 메모리 셀(3)의 문턱 전압이 변화되지 아니한다. 이와 같은 이유로, 도 13의 제1 프로그램 상태(P1)가 완료되기 위해, 도 12의 경우보다 많은, 4번의 제1 프로그램 펄스(PGMPa)가 인가되어야 한다.
도 14는 도 13과 다른 실시예에 따른, 2 비트 멀티-레벨 셀 플래시 메모리 장치에서 도 1의 제1 프로그램 방식 및 제2 프로그램 방식의 비트라인 포싱 전압이 상이한 경우의 프로그램 방법을 설명하기 위한 도면이다.
도 14를 참조하면, 도 13의 프로그램 방법과 달리, 제1 프로그램 펄스(PGMPa)에 의해 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)가 프로그램 되고, 제2 프로그램 펄스(PGMPb)에 의해 제3 프로그램 상태(P3)가 프로그램 된다. 또한, 도 13과 달리, 제1 프로그램 펄스(PGMPa)에 대한 제1 비트라인 포싱 전압(Vbfa)이, 제2 프로그램 펄스(PGMPb)에 대한 제2 비트라인 포싱 전압(Vbfb)보다 크다. 도 14는 일 예로, 제1 비트라인 포싱 전압(Vbfa)이 aV 이고, 제2 비트라인 포싱 전압(Vbfb)이 a/3V 인 경우를 도시한다.
도 14의 프로그램 동작의 원리는 도 13과 동일하므로, 이에 대한 더 자세한 설명은 생략한다. 이렇듯, 본 발명의 실시예에 따른 프로그램 방법은, 1개의 펄스로 2개의 프로그램 상태를 프로그램 하는데 있어 성능을 최대화하기 위해 하나의 프로그램 상태에 대한 모드 비트라인을 포싱하는 경우, 1개의 펄스로 프로그램 되는 2개의 프로그램 상태 사이의 갭(gap)을 줄이기 위해, 2개의 프로그램 상태를 프로그램 하는 프로그램 펄스에 대한 비트라인 포싱 전압을 높게 설정할 수 있다.
따라서, 각 프로그램 펄스에 대해 동일한 비트라인 포싱 전압을 설정하는 경우에는 2개의 프로그램 상태를 프로그램 하는 프로그램 펄스에 대한 비트라인 포싱 전압으로 비트라인 포싱 전압이 설정되야 해서, 최대 프로그램 전압이 증가하게 되는 도 15의 문제를 방지할 수 있다. 도 14에서의 최대 프로그램 전압(Vmax)이, 각 프로그램 펄스에 동일한 비트라인 포싱 전압을 사용하는 도 15에서의 최대 프로그램 전압(Vmax')보다 낮음이 확인될 수 있다.
또한, 1개의 프로그램 상태를 프로그램 하는 프로그램 펄스의 높은 비트라인 포싱 전압을 가질 필요가 없으므로, 인가해야 하는 프로그램 펄스의 개수를 줄일 수 있다. 도 14에서 제3 프로그램 상태(P3)를 프로그램 하기 위해, 제2 프로그램 펄스(PGMPb)가 3번 인가되는 반면, 각 프로그램 펄스에 동일한 비트라인 포싱 전압을 사용하는 도 15에서는 제2 프로그램 펄스(PGMPb)가 4번 인가됨이 확인될 수 있다.
이상에서는 본 발명의 실시예에 따른 프로그램 방법에서, 임의의 프로그램 루프에서 2개의 프로그램 펄스가 인가되는 예에 한하여 설명하였다. 다만, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 프로그램 방법은 임의의 프로그램 루프에서 3개 이상의 프로그램 펄스를 인가할 수도 있다.
도 16은 임의의 프로그램 루프에서 3개의 프로그램 펄스가 인가되는, 본 발명의 실시예에 따른 프로그램 방법을 나타내는 도면이다.
도 16을 참조하면, 본 발명의 실시예에 따른 프로그램 루프(PLOPn)는 제1 프로그램 펄스(PGMPa) 내지 제3 프로그램 펄스(PGMPc)를 포함할 수 있다. 제1 프로그램 펄스(PGMPa)가 메모리 셀을 도 3의 (b)의 제1 프로그램 상태(P1)로 프로그램 하기 위한 프로그램 펄스이고, 제2 프로그램 펄스(PGMPb)가 메모리 셀을 도 3의 (b)의 제2 프로그램 상태(P2)로 프로그램 하기 위한 프로그램 펄스이며, 제3 프로그램 펄스(PGMPc)가 메모리 셀을 도 3의 (b)의 제3 프로그램 상태(P3)로 프로그램 하기 위한 프로그램 펄스일 수 있다.
이때, 본 발명의 실시예에 따른 프로그램 방법은 제1 프로그램 펄스(PGMPa)를 제1 프로그램 방식으로 메모리 셀에 인가하고, 제2 프로그램 펄스(PGMPb)를 제2 프로그램 방식으로 인가할 수 있다. 제1 프로그램 방식 및 제2 프로그램 방식은 스텝 전압(Vsta, Vstb), 비트라인 포싱 전압(Vbfa, Vbfb) 및 검증 동작(Overa, Overb) 중 적어도 하나 이상이 상이할 수 있다. 본 발명의 실시예에 따른 프로그램 방법은 나아가, 제3 프로그램 펄스(PGMPc)를 제3 프로그램 방식으로 메모리 셀에 인가할 수 있다. 제3 프로그램 방식은 스텝 전압(Vstc), 비트라인 포싱 전압(Vbfc) 및 검증 동작(Overc) 중 적어도 하나 이상이 제1 프로그램 방식 또는 제2 프로그램 방식과 상이할 수 있다. 다만, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 제3 프로그램 방식은 제1 프로그램 방식 및 제2 프로그램 방식 중 하나의 프로그램 방식일 수도 있다.
이상에서는 2 비트 멀티-레벨 셀 플래시 메모리 장치에서의 프로그램 동작에 한하여 설명하였으나, 3 비트 이상의 멀티-레벨 셀 플래시 메모리 장치에서의 7개 이상의 프로그램 상태를 형성함에 있어서도, 이와 유사하게 동작 될 수 있다. 예를 들어, 3 비트 멀티-레벨 셀 플래시 메모리 장치에서 제1 프로그램 상태 내지 제7 프로그램 상태를 프로그램 함에 있어, 전술된 본 발명의 실시예에 따른 프로그램 방법과 같이, 각 프로그램 루프에서 인가되는 다수의 프로그램 펄스마다 스텝 전압, 비트라인 포싱 전압 및 검증 동작 중 적어도 하나 이상을 달리하여 프로그램을 수행할 수 있다.
다만, 전술된 프로그램 방법에서는 각 프로그램 펄스에 의해 1개 또는 2개씩의 프로그램 상태가 형성되는 반면, 도 16과 같은 3 비트 이상의 멀티-레벨 셀 플래시 메모리 장치에 대하여는, 각 프로그램 펄스에 의해 더 많은 수의 프로그램 상태가 형성되어야 할 것이다. 예를 들어, 도 16의 제1 프로그램 펄스(PGMPa)에 의해 제1 프로그램 상태 및 제2 프로그램 상태가 형성되고, 제2 프로그램 펄스(PGMPb)에 의해 제3 프로그램 상태 및 제4 프로그램 상태가 형성되며, 제3 프로그램 펄스(PGMPc)에 의해 제5 프로그램 상태 내지 제6 프로그램 상태가 형성될 수 있다. 다만, 이에 한정되는 것은 아니고 각 프로그램 펄스에 대응되는 프로그램 상태의 개수를 다양하게 설정할 수 있다.
도 17은 본 발명의 실시예에 따른 컴퓨팅 시스템 장치를 나타내는 블럭도이다.
본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)는 버스(BUS)에 전기적으로 연결된 프로세서(CPU), 사용자 인터페이스(UI) 및 반도체 메모리 시스템(MSYS)을 구비한다. 반도체 메모리 시스템(MSYS)은 메모리 컨트롤러(Ctrl) 및 메모리 장치(MEM)를 포함한다. 메모리 장치(MEM)에는 프로세서(CPU)에 의해서 처리된 또는 처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가, 메모리 컨트롤러(Ctrl)를 통해, 저장될 것이다. 도 17의 반도체 메모리 시스템(MSYS)에 포함되는 메모리 장치(MEM)는 도 1 등의 프로그램 방법으로 프로그램을 수행하여 상기 N-비트 데이터를 저장할 수 있다. 따라서, 도 17의 컴퓨팅 시스템 장치(CSYS)는 메모리 장치(MEM)로의 프로그램에 따른 전력 소모를 줄일 수 있다.
본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)는 파워 공급 장치(PS)를 더 구비할 수 있다. 또한, 메모리 장치(MEM)가 도 1 등의 프로그램 방법으로 프로그램을 수행하는 플래시 메모리 장치일 경우, 본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)는 휘발성 메모리 장치(예를 들어, RAM)을 더 구비할 수 있다.
본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)가 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
도 18은 본 발명의 실시예에 따른 메모리 카드를 나타내는 블럭도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 메모리 카드(MCRD)는, 메모리 컨트롤러(Ctrl) 및 메모리 장치(MEM)를 구비한다. 메모리 컨트롤러(Ctrl)는 입출력 수단(I/O)를 통해 수신되는 외부의 호스트(미도시)의 요청에 응답하여 메모리 장치(MEM)로의 데이터 기입 또는 메모리 장치(MEM)로부터의 데이터 독출을 제어한다. 또한, 메모리 컨트롤러(Ctrl)는 도 18의 메모리 장치(MEM)가 플래시 메모리 장치인 경우, 메모리 장치(MEM)에 대한 소거 동작을 제어한다. 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 컨트롤러(Ctrl)는 상기와 같은 제어 동작을 수행하기 위해, 각각 호스트 및 메모리 장치와의 인터페이스를 수행하는 인터페이스부들(미도시), 및 램(RAM) 등을 구비할 수 있다. 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 장치(MEM)는 도 1 등의 프로그램 방법으로 프로그램을 수행하는 플래시 메모리 장치일 수 있다. 따라서, 도 18의 메모리 카드(MCRD)의 데이터 프로그램 및 독출에 대한 신뢰성이 향상될 수 있다.
도 18의 메모리 카드(MCRD)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 19는 본 발명의 실시예에 따른 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 나타내는 도면이다.
도 19를 참조하면, 본 발명의 실시예에 따른 SSD는 SSD 컨트롤러(SCTL) 및 메모리 장치(MEM)를 포함한다. SSD 컨트롤러(SCTL)는 버스(BUS)로 연결되는 프로세서(PROS), 램(RAM), 캐쉬 버퍼(CBUF) 및 메모리 컨트롤러(Ctrl)를 구비할 수 있다. 프로세서(PROS)는 호스트(미도시)의 요청(명령, 어드레스, 데이터)에 응답하여 메모리 컨트롤러(Ctrl)가 메모리 장치(MEM)와 데이터를 송수신하도록 제어한다. 본 발명의 실시예에 따른 SSD의 프로세서(PROS) 및 메모리 컨트롤러(Ctrl)는 하나의 ARM 프로세서로 구현될 수도 있다. 프로세서(PROS)의 동작에 필요한 데이터는 램(RAM)에 로딩될 수 있다.
호스트 인터페이스(HOST I/F)는 호스트의 요청을 수신하여 프로세서(PROS)로 전송하거나, 메모리 장치(MEM)로부터 전송된 데이터를 호스트로 전송한다. 호스트 인터페이스(HOST I/F)는 USB(Universal Serial Bus), MMC(Man Machine Communication), PCI-E(Peripheral Component Interconnect-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 그리고 IDE(Intelligent Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜로, 호스트와 인터페이스 할 수 있다. 메모리 장치(MEM)로 전송하고자 하거나, 메모리 장치(MEM)로부터 전송된 데이터는 캐쉬 버퍼(CBUF)에 임시로 저장될 수 있다. 캐쉬 버퍼(CBUF)는 SRAM 등일 수 있다.
본 발명의 실시예에 따른 SSD에 구비되는 메모리 장치(MEM)는 도 1 등의 프로그램 방법에 의하여 프로그램이 수행되는 메모리 장치(MEM)일 수 있다. 따라서, 도 19의 SSD에 의하면, 데이터 프로그램 및 독출에 대한 신뢰성이 향상될 수 있다.
도 20은 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
도 20을 참조하면, 본 발명의 실시예에 따른 네트워크 시스템(NSYS)은 네트워크를 통해 연결되는 서버 시스템(SSYS) 및 다수의 단말들(TEM1~TEMn)을 포함할 수 있다. 본 발명의 실시예에 따른 서버 시스템(SSYS)은 네트워크에 연결되는 다수의 단말들(TEM1~TEMn)로부터 수신되는 요청을 처리하는 서버(SERVER) 및 단말들(TEM1~TEMn)로부터 수신되는 요청에 대응되는 데이터를 저장하는 SSD를 포함하는 구비할 수 있다. 이때, 도 20의 SSD는 도 19의 SSD일 수 있다. 즉, 도 20의 SSD는 SSD 컨트롤러(SCTL) 및 메모리 장치(MEM)를 포함하고, 메모리 장치(MEM)는 도 1 등의 프로그램 방법으로 프로그램을 수행하는 플래시 메모리 장치일 수 있다. 따라서, 도 20의 서버 시스템(SSYS) 및 네트워크 시스템(NSYS)에 의하면, 데이터 프로그램 및 독출에 대한 신뢰성이 향상될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 예를 들어, 장치에 최적화된 비트라인 포싱이 수행하기 위해, 예를 들어, 프로그램 상태들 사이에 요구되는 마진이 변경되는 경우 그 변경을 반영하기 위해, 비트라인 포싱하고자 하는 메모리 셀을 선택하기 위한 검증 전압이 도 12의 검증 전압 VVER1b와 다른 전압 레벨을 변경할 수도 있다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 멀티-레벨 셀 플래시 메모리 장치의 프로그램 방법에 있어서,
    제1 프로그램 펄스를 제1 프로그램 방식으로 메모리 셀에 인가하여, 상기 제1 프로그램 펄스가 인가된 메모리 셀을 제1 프로그램 상태 내지 제i(i는 양의 정수) 프로그램 상태 중 하나의 프로그램 상태로 프로그램 하는 단계; 및
    제2 프로그램 펄스를, 상기 제1 프로그램 방식과 스텝 전압, 비트라인 포싱(bit-line forcing) 전압 및 검증 동작 중 적어도 하나 이상이 상이한 제2 프로그램 방식으로 메모리 셀에 인가하여, 상기 제2 프로그램 펄스가 인가된 메모리 셀을 제i+1 프로그램 상태 내지 제j(j는 3 이상의 정수) 프로그램 상태 중 하나의 프로그램 상태로 프로그램 하는 단계를 구비하는 것을 특징으로 하는 프로그램 방법.
  2. 제1 항에 있어서,
    상기 제1 프로그램 펄스 및 상기 제2 프로그램 펄스는 다수의 프로그램 루프에 인가되고,
    상기 제1 프로그램 방식은 상기 제1 프로그램 펄스를 인가되는 프로그램 루프마다 순차적으로 제1 스텝 전압만큼 증가시켜 메모리 셀을 프로그램 하는 프로그램 방식이고,
    상기 제2 프로그램 방식은 상기 제2 프로그램 펄스를 인가되는 프로그램 루프마다 순차적으로, 상기 제1 스텝 전압과 다른 크기의 제2 스텝 전압만큼 증가시켜 메모리 셀을 프로그램 하는 프로그램 방식인 것을 특징으로 하는 프로그램 방법.
  3. 제2 항에 있어서,
    상기 j은 3이고,
    상기 제1 프로그램 펄스는 제1 프로그램 상태로 메모리 셀을 프로그램 하기 위한 프로그램 펄스이며,
    상기 제2 프로그램 펄스는 제2 프로그램 상태 및 제3 프로그램 상태 중 하나의 프로그램 상태로 메모리 셀을 프로그램 하기 위한 프로그램 펄스인 것을 특징으로 하는 프로그램 방법.
  4. 제3 항에 있어서,
    상기 제1 스텝 전압은 상기 제2 스텝 전압보다 작고,
    상기 제1 프로그램 상태의 산포의 폭이, 상기 제2 프로그램 상태의 산포의 폭 또는 상기 제3 프로그램 상태의 산포의 폭보다 작은 것을 특징으로 하는 프로그램 방법.
  5. 제3 항에 있어서,
    상기 제2 스텝 전압은 상기 제1 스텝 전압보다 작고,
    상기 제1 프로그램 상태의 산포의 폭이, 상기 제2 프로그램 상태의 산포의 폭 또는 상기 제3 프로그램 상태의 최대 문턱 전압 및 상기 제3 프로그램 상태에 대한 산포의 폭보다 큰 것을 특징으로 하는 프로그램 방법.
  6. 제2 항에 있어서,
    상기 j은 3이고,
    상기 제1 프로그램 펄스는 제1 프로그램 상태 및 제2 프로그램 상태 중 하나의 프로그램 상태로 메모리 셀을 프로그램 하기 위한 프로그램 펄스이며,
    상기 제2 프로그램 펄스는 제3 프로그램 상태로 메모리 셀을 프로그램 하기 위한 프로그램 펄스인 것을 특징으로 하는 프로그램 방법.
  7. 제6 항에 있어서,
    상기 제1 스텝 전압은 상기 제2 스텝 전압보다 작고, 상기 제1 프로그램 상태의 산포의 폭 또는 상기 제2 프로그램 상태의 산포의 폭이, 상기 제3 프로그램 상태의 산포의 폭보다 작거나,
    상기 제2 스텝 전압은 상기 제1 스텝 전압보다 작고, 상기 제1 프로그램 상태의 산포의 폭 또는 상기 제2 프로그램 상태의 산포의 폭이, 상기 제3 프로그램 상태의 산포의 폭보다 큰 것을 특징으로 하는 프로그램 방법.
  8. 제1 항에 있어서,
    상기 제1 프로그램 방식은 상기 제1 프로그램 펄스에 의해 프로그램 하고자 하는 메모리 셀에 연결되는 비트 라인에 제1 비트라인 포싱 전압을 인가하여 프로그램 하는 프로그램 방식이고,
    상기 제2 프로그램 방식은 상기 제2 프로그램 펄스에 의해 프로그램 하고자 하는 메모리 셀에 연결되는 비트 라인에, 상기 제1 비트라인 포싱 전압과 다른 크기의 제2 비트라인 포싱 전압을 인가하여 프로그램 하는 프로그램 방식인 것을 특징으로 하는 프로그램 방법.
  9. 제8 항에 있어서,
    상기 제1 프로그램 펄스에 의한 프로그램 동작에 대해 두 번의 검증 동작으로 비트라인 포싱하고자 하는 메모리 셀이 설정되거나, 상기 제2 프로그램 펄스에 의한 프로그램 동작에 대해 두 번의 검증 동작으로 비트라인 포싱하고자 하는 메모리 셀이 설정되고,
    상기 제1 프로그램 펄스에 의한 프로그램 동작에 대해 두 번의 검증 동작에 사용된 검증 전압들의 차이와, 상기 제2 프로그램 펄스에 의한 프로그램 동작에 대해 두 번의 검증 동작에 사용된 검증 전압들의 차이가 상이한 것을 특징으로 하는 프로그램 방법.
  10. 제9 항에 있어서,
    상기 제1 프로그램 펄스에 대한 검증 전압들 또는 상기 제2 프로그램 펄스에 대한 검증 전압들은, 상기 프로그램 상태들 사이에 요구되는 마진에 근거하여 변경되는 것을 특징으로 하는 프로그램 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11101007B2 (en) 2019-02-11 2021-08-24 SK Hynix Inc. Semiconductor device and method of operating semiconductor device

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8385123B2 (en) * 2010-08-18 2013-02-26 Micron Technology, Inc. Programming to mitigate memory cell performance differences
KR101429620B1 (ko) * 2014-03-27 2014-08-14 연세대학교 산학협력단 메모리 프로그래밍 방법 및 메모리 프로그래밍 장치
TWI527037B (zh) * 2014-04-10 2016-03-21 群聯電子股份有限公司 資料儲存方法、記憶體控制電路單元與記憶體儲存裝置
KR102238579B1 (ko) * 2014-08-06 2021-04-09 삼성전자주식회사 메모리 장치의 프로그램 방법
US9984754B2 (en) * 2014-09-29 2018-05-29 Toshiba Memory Corporation Memory device and method for operating the same
KR102271462B1 (ko) * 2015-01-13 2021-07-05 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 및 그것의 프로그램 방법
US20170110194A1 (en) * 2015-10-19 2017-04-20 Silicon Storage Technology, Inc. Power Driven Optimization For Flash Memory
KR102503169B1 (ko) * 2015-11-03 2023-02-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
JP6490018B2 (ja) * 2016-02-12 2019-03-27 東芝メモリ株式会社 半導体記憶装置
TWI604449B (zh) * 2016-08-31 2017-11-01 旺宏電子股份有限公司 記憶體裝置與其程式化方法
JP2018055736A (ja) * 2016-09-26 2018-04-05 東芝メモリ株式会社 半導体記憶装置
US10283511B2 (en) * 2016-10-12 2019-05-07 Ememory Technology Inc. Non-volatile memory
US10643721B2 (en) * 2018-06-21 2020-05-05 Sandisk Technologies Llc Interleaved program and verify in non-volatile memory
CN116569152A (zh) * 2021-11-29 2023-08-08 长江存储科技有限责任公司 具有页缓冲器的设备、存储器系统及其操作方法
US12176032B2 (en) 2022-08-29 2024-12-24 Sandisk Technologies Llc Word line dependent pass voltage ramp rate to improve performance of NAND memory
US11875043B1 (en) * 2022-08-29 2024-01-16 Sandisk Technologies Llc Loop dependent word line ramp start time for program verify of multi-level NAND memory
US12046314B2 (en) 2022-08-29 2024-07-23 SanDisk Technologies, Inc. NAND memory with different pass voltage ramp rates for binary and multi-state memory

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030214852A1 (en) 2002-05-17 2003-11-20 Chang Seung Ho Flash memory device and method of erasing the same
US20090290426A1 (en) 2008-05-20 2009-11-26 Violante Moschiano Charge loss compensation during programming of a memory device
JP2009301679A (ja) 2008-06-17 2009-12-24 Vantel Corp 不揮発性半導体記憶装置とその書き込み方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7489549B2 (en) * 2006-06-22 2009-02-10 Sandisk Corporation System for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
US7535766B2 (en) * 2006-10-13 2009-05-19 Sandisk Corporation Systems for partitioned soft programming in non-volatile memory
KR20090048763A (ko) 2007-11-12 2009-05-15 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 방법
KR101448851B1 (ko) 2008-02-26 2014-10-13 삼성전자주식회사 비휘발성 메모리 장치에서의 프로그래밍 방법
KR20100107294A (ko) * 2009-03-25 2010-10-05 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 불휘발성 메모리 장치의 프로그램 방법
KR20110131648A (ko) * 2010-05-31 2011-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030214852A1 (en) 2002-05-17 2003-11-20 Chang Seung Ho Flash memory device and method of erasing the same
US20090290426A1 (en) 2008-05-20 2009-11-26 Violante Moschiano Charge loss compensation during programming of a memory device
JP2009301679A (ja) 2008-06-17 2009-12-24 Vantel Corp 不揮発性半導体記憶装置とその書き込み方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11101007B2 (en) 2019-02-11 2021-08-24 SK Hynix Inc. Semiconductor device and method of operating semiconductor device

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