KR101961324B1 - 메모리 장치 및 메모리 장치의 파워 관리 방법 - Google Patents

메모리 장치 및 메모리 장치의 파워 관리 방법 Download PDF

Info

Publication number
KR101961324B1
KR101961324B1 KR1020120049271A KR20120049271A KR101961324B1 KR 101961324 B1 KR101961324 B1 KR 101961324B1 KR 1020120049271 A KR1020120049271 A KR 1020120049271A KR 20120049271 A KR20120049271 A KR 20120049271A KR 101961324 B1 KR101961324 B1 KR 101961324B1
Authority
KR
South Korea
Prior art keywords
memory
voltage
word line
memory die
memory device
Prior art date
Application number
KR1020120049271A
Other languages
English (en)
Other versions
KR20130125614A (ko
Inventor
박상수
임봉순
유혁준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120049271A priority Critical patent/KR101961324B1/ko
Priority to US13/773,125 priority patent/US8929170B2/en
Publication of KR20130125614A publication Critical patent/KR20130125614A/ko
Application granted granted Critical
Publication of KR101961324B1 publication Critical patent/KR101961324B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G11C5/144—Detection of predetermined disconnection or reduction of power supply, e.g. power down or power standby
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

메모리 장치 및 메모리 장치의 파워 관리 방법이 개시된다. 본 발명의 실시예에 따른, 다수의 메모리 다이(die)를 포함하고, 기 설정된 다수의 고 전력 소모 동작을, 상기 다수의 메모리 다이 중 임의의 개수의 다이에서 동시에 수행하지 않도록 제어하는 메모리 장치에 대한 파워 관리 방법에 있어서, 상기 다수의 메모리 다이 중 제1 메모리 다이가, 상기 상기 다수의 고 전력 소모 동작 중 제1 동작을 수행하는 단계; 및 상기 다수의 메모리 다이 중 제2 메모리 다이가, 상기 다수의 고 전력 소모 동작 중 제2 동작을 수행하고자 하는 페이지에 대응되는 선택 워드 라인의 전압을 기준 전압으로 하여, 상기 제2 동작으로의 진입을 대기하는 단계를 구비한다.

Description

메모리 장치 및 메모리 장치의 파워 관리 방법{Memory device and power managing method of the same}
본 발명은 메모리 장치 및 메모리 장치의 파워 관리 방법에 관한 것으로, 특히 불필요한 전압의 인가에 따른 스트레스를 줄일 수 있는 메모리 장치 및 메모리 장치의 파워 관리 방법에 관한 것이다.
메모리 장치의 고용량 및 고집적화에 따라, 메모리 장치의 파워 관리가 중요한 이슈가 되고 있다.
본 발명이 이루고자 하는 기술적 과제는 불필요한 파워의 인가에 따른 스트레스를 줄일 수 있는 메모리 장치 및 메모리 장치의 파워 관리 방법을 제공하는 것에 있다.
본 발명의 실시예에 따른, 다수의 메모리 다이(die)를 포함하고, 기 설정된 다수의 고 전력 소모 동작을, 상기 다수의 메모리 다이 중 임의의 개수의 다이에서 동시에 수행하지 않도록 제어하는 메모리 장치에 대한 파워 관리 방법에 있어서, 상기 다수의 메모리 다이 중 제1 메모리 다이가, 상기 다수의 고 전력 소모 동작 중 제1 동작을 수행하는 단계; 및 상기 다수의 메모리 다이 중 제2 메모리 다이가, 상기 다수의 고 전력 소모 동작 중 제2 동작을 수행하고자 하는 페이지에 대응되는 선택 워드 라인의 전압을 기준 전압으로 하여, 상기 제2 동작으로의 진입을 대기하는 단계를 구비한다.
상기 제2 동작은, 상기 제2 메모리 다이에 대한 리드(read) 동작일 수 있다.
상기 기준 전압은, 상기 제2 동작의 동작 전압보다 낮을 수 있다.
상기 기준 전압은, 상기 제2 메모리 다이의 워드 라인 중 상기 선택 워드 라인이 아닌 비선택 워드 라인에 인가되는 전압과 동일할 수 있다.
상기 기준 전압은, 상기 제2 메모리 다이의 워드 라인 중 상기 선택 워드 라인이 아닌 비선택 워드 라인에 인가되는 전압과 상기 제2 동작의 동작 전압 사이의 전압 레벨로 설정될 수 있다.
상기 제1 메모리 다이가 상기 제1 동작을 종료하기 전에, 상기 제2 메모리 다이가 상기 선택 워드 라인을 상기 기준 전압에서 상기 제2 동작의 동작 전압으로 레벨-업(level-up)하는 단계를 더 구비할 수 있다.
상기 레벨-업 하는 단계는, 상기 제2 메모리 다이의 상기 선택 워드 라인의 전압이 상기 기준 전압에서 상기 제2 동작 전압까지 변경되는데 소요되는 시간만큼 상기 제1 메모리 다이가 상기 제1 동작을 종료하기 전에 시작될 수 있다.
상기 제2 메모리 다이의 대기 구간에서 상기 선택 워드 라인을 기준 전압으로 설정할지 여부를 선택하는 단계를 더 구비하고, 상기 제2 메모리 다이의 대기 구간에서 상기 선택 워드 라인을 기준 전압으로 하여 상기 제2 동작으로의 진입을 대기하는 단계는, 상기 제2 메모리 다이의 대기 구간에서 상기 선택 워드 라인을 기준 전압으로 설정하기로 선택한 결과로 수행될 수 있다.
상기 제2 메모리 다이의 대기 구간에서 상기 선택 워드 라인을 기준 전압으로 설정하지 아니하기로 선택된 경우, 상기 제2 메모리 다이는 상기 선택 워드 라인의 전압을 상기 제2 동작의 동작 전압으로 유지시키는 단계를 더 구비할 수 있다.
본 발명의 실시예에 따른, 다수의 메모리 다이를 포함하는 메모리 장치에 있어서, 상기 다수의 메모리 다이는 각각, 다른 메모리 다이가 다수의 고 전력 소모 동작 중 제1 동작을 수행하는 동안, 다수의 고 전력 소모 동작 중 제2 동작을 수행하고자 하는 페이지에 대응되는 선택 워드 라인의 전압을 기준 전압으로 하여, 상기 제2 동작으로의 진입을 대기하는 피크 제어부를 구비한다.
상기 메모리 장치는, 낸드 플래시 메모리 장치일 수 있다.
본 발명의 실시예에 따른 메모리 장치 및 메모리 장치의 파워 관리 방법에 의하면, 불필요한 전압의 인가에 따른 스트레스를 줄여 장치 및 시스템의 신뢰성을 향상시킬 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 메모리 장치에 대한 파워 관리 방법을 나타내는 순서도이다.
도 2는 도 1의 파워 관리 방법이 수행되는 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 다이 각각에서 수행되는 프로그램 동작에 대한 서브 동작들을 나타내는 도면이다.
도 4는 메모리 시스템 또는 메모리 장치에서 발생될 수 있는 피크 전류의 중첩을 나타내는 도면이다.
도 5는 메모리 장치들 각각에서 발생되는 피크 전류가 중첩되는 경우의 예를 도시하고 있다.
도 6은 본 발명의 실시예에 따른 메모리 시스템에서의 피크 전류를 제어하는 방법을 나타내는 도면이다.
도 7은 도 2의 제1 메모리 다이의 예를 나타내는 도면이다.
도 8a 및 도 8b는 도 7의 메모리 셀 어레이를 나타내는 도면이다.
도 9a 및 도 9b는 각각 도 8b의 메모리 셀이 가질 수 있는 문턱 전압에 대한 산포를 나타내는 도면이다.
도 10 내지 도 14는 각각, 도 1의 파워 관리 방법의 다양한 예를 나타내는 도면이다.
도 15는 본 발명의 실시예에 따른 컴퓨팅 시스템 장치를 나타내는 블럭도이다.
도 16은 본 발명의 실시예에 따른 메모리 카드를 나타내는 블럭도이다.
도 17은 본 발명의 실시예에 따른 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 나타내는 도면이다.
도 18은 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 실시예에 따른 메모리 장치에 대한 파워 관리 방법을 나타내는 순서도이고, 도 2는 도 1의 파워 관리 방법이 수행되는 메모리 장치를 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 메모리 장치에 대한 파워 관리 방법은 다수의 메모리 다이(die)를 포함하고, 기 설정된 다수의 고 전력 소모 동작을, 다수의 메모리 다이 중 임의의 개수의 다이에서 동시에 수행하지 않도록 제어하는 메모리 장치에 대한 파워 관리 방법이다. 구체적으로, 다수의 메모리 다이(MDIE1~MDIEn)를 포함하는 메모리 장치(MDEV)에서, 다수의 메모리 다이(MDIE1~MDIEn) 중 제1 메모리 다이(MDIE1)가, 상기 다수의 고 전력 소모 동작 중 제1 동작을 수행하는 단계(S120), 기준 전압 다수의 메모리 다이(MDIE1~MDIEn) 중 제2 메모리 다이(MDIE2)가 상기 다수의 고 전력 소모 동작 중 제2 동작을 수행하고자 하는 페이지에 대응되는 선택 워드 라인의 전압을 기준 전압으로 하여, 상기 제2 동작으로의 진입을 대기하는 단계(S160)를 구비한다.
고 전력 소모 동작은 피크 전류를 발생시킬 수 있고, 각 메모리 다이에서 피크 전류가 중첩적으로 발생되는 경우, 메모리 장치에 대해 허용된 최대 피크 전류가 초과될 수 있다. 이 경우, 메모리 장치 또는 메모리 장치를 포함한 시스템이 오동작할 수 있어, 이에 대한 제어가 요구된다. 고 전력 소모 동작의 예에 대한 좀더 자세한 설명은 후술된다.
메모리 장치(MDEV)가 포함되는 도 2의 메모리 시스템(MSYS)의 메모리 컨트롤러(CTRL)에 의해, 고 전력 소모 동작의 설정하고 고 전력 소모 동작 구간에서의 각 메모리 다이(MDIE1~MDIEn)에서의 고 전력 소모 동작 수행 또는 고 전력 소모 동작의 대기 등을 제어하는, 피크 파워 매니지먼트(Peak Power Management)가 수행될 수 있다.
다만, 이에 한정되는 것은 아니다. 메모리 컨트롤러(CTRL)뿐 아니라, 각 메모리 다이(MDIE1~MDIEn)에 의해서도 피크 파워 매니지먼트가 수행될 수도 있다. 예를 들어, 각 메모리 다이(MDIE1~MDIEn)는 메모리 컨트롤러(CTRL)로부터 전송되는 시스템 클럭(미도시)에 근거하여 내부 클럭(미도시)을 생성하고 내부 클럭에 동기되어 고 전력 소모 동작으로의 진입 또는 대기를 수행함으로써, 메모리 다이(MDIE1~MDIEn) 중 허용될 수 이상의 개수의 메모리 다이에서 피크 전류가 중첩적으로 발생하는 것을 방지할 수 있다. 다만, 이하에서는 설명의 편의를 위해 메모리 컨트롤러(CTRL)에 의해 피크 파워 매니지먼트가 수행되는 예를 중심으로 설명한다.
메모리 컨트롤러(CTRL)는 피크 제어 신호(XPPM)를 이용하여 피크 파워 매니지먼트를 수행할 수 있다. 예를 들어, 메모리 장치(MDEV)의 다수의 메모리 다이(MDIE1~MDIEn)는 각각 식별자로 구별될 수 있고, 피크 제어 신호(XPPM)는 피크 전류를 발생시키는 고 전력 소모 동작을 수행할 수 있는메모리 다이의 식별자에 대한 정보 또는 고 전력 소모 동작을 수행하기 위해 대기하여야 하는 메모리 다이의 식별자에 대한 정보를 포함할 수 있다.
피크 제어 신호(XPPM)는 메모리 컨트롤러(CTRL)가 메모리 장치(MDEV)를 제어하기 위한 제어 신호(XCON) 중 하나일 수 있다. 피크 제어 신호(XPPM)는 다수의 메모리 다이(MDIE1~MDIEn) 각각으로부터 전송되는 레디 신호(XRDY)에 근거하여 설정될 수 있다. 예를 들어, 다수의 메모리 다이(MDIE1~MDIEn)는 메모리 컨트롤러(CTRL)로부터 데이터(DTA)를 전송 받거나 메모리 컨트롤러(CTRL)에 데이터를 전송할 수 있는 때에, 레디 신호(XRDY)를 메모리 컨트롤러(CTRL)로 전송할 수 있다. 메모리 컨트롤러(CTRL)는 레디 신호(XRDY)에 응답하여 다수의 메모리 다이(MDIE1~MDIEn)에 명령(CMD), 데이터(DTA) 및 어드레스(Addr) 등을 전송할 수 있다. 명령(CMD)은 프로그램 명령, 리드 명령 및 소거 명령 등일 수 있다. 그리고 각각의 명령에는 해당 명령에 대응되는 전압 레벨에 대한 정보가 포함될 수 있다.
도 2는 명령(CMD), 데이터(DTA) 및 어드레스(Addr)가 동일한 라인으로 메모리 컨트롤러(CTRL)와 메모리 장치(MDEV) 사이에 전송되는 것으로 도시하고 있으나, 별개의 라인에 의할 수도 있다. 또한, 도 2의 메모리 시스템(MSYS)에는 메모리 컨트롤러(CTRL)와 연결되는 메모리 장치(MDEV)가 다수로 구비될 수도 있다.
계속해서 도 2를 참조하면, 피크 제어 신호(XPPM)를 수신하는 다수의 메모리 다이(MDIE1~MDIEn)는 피크 제어 신호(XPPM)가 나타내는 식별자가 자신의 식별자이면 피크 전류를 발생시키는 고 전력 소모 동작을 수행하고, 그렇지 아니면 고 전력 소모 동작을 수행하지 아니하고 대기 구간으로 진입할 수 있다. 대기 구간의 메모리 다이는 서스펜드(suspend) 또는 웨이팅(waiting) 상태를 가질 수 있다. 다만, 다수의 메모리 다이(MDIE1~MDIEn)은 피크 전류를 발생시키는 동작이 아닌 다른 동작을 수행할 수 있다.
도 2의 메모리 장치(MDEV)는 낸드 플래시 메모리 장치일 수 있다. 낸드 플래시 메모리 장치에서의 피크 파워 매니지먼트에 대해 좀더 자세히 설명한다.
도 3은 도 2의 메모리 다이 각각에서 수행되는 프로그램 동작에 대한 서브 동작들을 나타내는 도면이다. 본 발명의 실시예에 따른 다수의 메모리 다이(MDIE1~MDIEn)가 낸드 플래시 메모리인 경우, 각 메모리 다이(MDIE1~MDIEn)에 포함되는 메모리 셀 어레이로의 기입 및 독출을 위해, 소거, 프로그램, 검증 및 독출 동작이 수행될 수 있다. 특히, 메모리에 대한 프로그램 동작을 수행하고자 하는 경우, 도 3에 도시되는 바와 같이, 프로그램 데이터 셋업 단계(①), 프로그램 비트라인 셋업 단계(②), 프로그램 실행 단계(③), 페이지 버퍼 셋팅 단계(④), 검증 비트라인 프리차아지 단계(⑤), 센싱 및 래치 단계(⑥) 및 페이지 체크 단계(⑦)가 요구될 수 있다. 다만, 도 3의 각 단계는 일정 단위의 프로그램 동작을 수행함에 있어 메모리 장치의 동작 특성에 따라, 특정 단계가 반복되어 수행되거나, 특정 단계가 생략되어 수행될 수도 있다.
도 4는 메모리 시스템 또는 메모리 장치에서 발생될 수 있는 피크 전류의 중첩을 나타내는 도면이다. 도 4를 참조하면, 각 메모리 다이(MDIE1~MDIEn)이 도 3과 같은 프로그램 동작을 수행함에 있어, 특정 동작 단계에서, 도 4와 같은 피크 전류(PCur)를 발생시킬 수 있다. 예를 들어, 도 3의 프로그램 비트라인 셋업 단계(②) 및 검증 비트라인 프리차아지 단계(⑤)를 수행하는 때에, 피크 전류(PCur)가 발생되는 동작(구간)일 수 있다. 그런데, 다수의 메모리 다이(MDIE1~MDIEn) 중 전부 또는 일부의 메모리 다이들 각각의 피크 전류(PCur)가 중첩되는 경우, 도 4에 도시되는 바와 같이, 메모리 시스템(MSYS) 또는 메모리 장치(MDEV)가 감당할 수 있는 최대 피크 전류(PCur_Max) 이상의 피크 전류가 발생할 수 있다.
도 5는 메모리 장치들 각각에서 발생되는 피크 전류가 중첩되는 경우의 예를 도시하고 있다. 도 5를 참조하면, 다수의 메모리 다이(MDIE1~MDIEn) 각각이 도 3의 프로그램 동작을 위한 비트 라인 셋업 단계(②) 및 검증 동작을 위한 비트 라인 프리차아지 단계(⑤)에서 피크 전류(PCur)를 발생시킨다고 할 때, 제2 메모리 다이(MDIE2)가 프로그램을 위한 비트 라인 셋업을 수행하는 중에, 제1 메모리 다이(MDIE1)가 검증을 위한 비트 라인 프리차아지를 시작하는 경우, 두 메모리 다이들(MDIE1, MDIE2)에 의해 발생되는 피크 전류가 중첩될 수 있다(case1). 마찬가지로, 제1 메모리 다이(MDIE1) 및 제2 메모리 다이(MDIE2)가 검증을 위한 비트 라인 프리차아지를 수행하거나 제4 메모리 다이(MDIE4)가 프로그램을 위한 비트 라인 셋업을 수행하는 경우 등에서 각 메모리 장치의 피크 전류가 중첩될 수 있다(case2).
이와 같은 경우, 메모리 시스템 또는 메모리 장치에 일시적으로 매우 큰 피크 전류가 발생하게 되어, 메모리 시스템 또는 메모리 장치의 전원이 차단될 수 있다. 따라서, 메모리 시스템에 대한 신뢰성이 저하될 수 있다. 이를 방지하기 위해, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 구비되는 다수의 메모리 다이(MDIE1~MDIEn)의 피크 전류 발생을 조절하여, 메모리 시스템의 신뢰성 저하를 방지할 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 시스템에서의 피크 전류를 제어하는 방법을 나타내는 도면이다. 도 6을 참조하면, 하나의 메모리 다이(예를 들어, 제2 메모리 다이(MDIE2))에서 피크 전류(PCur)가 발생되는 중에, 다른 메모리 다이(예를 들어, 제1 메모리 다이(MDIE1) 및 제3 메모리 다이(MDIE3))의 피크 전류 발생 동작에 대한 수행을 지연시켜(화살표), 각 메모리 다이(MDIE1~MDIEn)의 피크 전류 발생이 동시에 수행되지 아니하도록 제어한다. 전술한 바와 같이, 각 메모리 다이(MDIE1~MDIEn)는 피크 제어 신호(XPPM)에 응답하여, 피크 제어 신호(XPPM)가 나타내는 식별자에 해당하는 메모리 다이에서만 피크 전류를 발생시키는 동작을 수행함으로써, 모든 시점에서, 각 메모리 다이(MDIE1~MDIEn)로부터 발생하는 전류의 합이 메모리 시스템(MSYS) 또는 메모리 장치(MDEV)에 허용된 최대 피크 전류(PCur_Max)보다 작을 수 있다.
도 7은 도 2의 제2 메모리 다이의 예를 나타내는 도면이다.
도 2 및 도 7을 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)에 포함되는 제2 메모리 다이(MDIE2)는 메모리 셀 어레이(MA) 및 피크 제어부(PCU)를 구비한다. 피크 제어부(PCU)는 메모리 컨트롤러(CTRL)로부터 수신되는 피크 제어 신호(XPPM)에 응답하여, 대기 구간에서 선택 워드 라인이 전압기준 전압(VRE)을 갖도록 대기 신호(XWAI)를 생성할 수 있다. 선택 워드 라인은 전술한 바와 같이, 제2 메모리 다이(MDIE2)가 다수의 고 전력 소모 동작 중 제2 동작을 수행하고자 하는 페이지에 대응되는 워드 라인으로, 도 2의 메모리 컨트롤러(CTRL)로부터 전송되는 제2 동작에 대한 명령(CMD) 및 어드레스(Addr)에 대응되는 워드 라인일 수 있다.
그리고, 피크 제어부(PCU)는 피크 제어 신호(XPPM)에 응답하여, 대기 구간이 종료된 후 선택 워드 라인에 동작 전압(VOP)이 다시 인가될 수 있도록 동작 신호(XOPE)를 생성할 수 있다. 전압 제어부(VCU)는 동작 신호(XOPE)에 응답하여 메모리 셀 어레이(MA)의 워드 라인으로 동작 전압(VOP)을 인가할 수 있다.
상기의 동작은 제2 메모리 다이(MDIE2)에 한정되지 아니하고 도 2의 다른 메모리 다이에서도 동일하게 수행될 수 있다. 각 메모리 다이에서의 대기 구간 및 고 전력 소모 동작에 대한 보다 자세한 사항은 후술되는 도 10 등에서 설명된다.
도 7은 피크 제어부(PCU)를 포함하는 메모리 장치(또는 메모리 다이)에 의해 대기 신호(XWAI) 및 동작 신호(XOPE)가 생성되는 예를 도시하였다. 다만, 이에 한정되는 것은 아니다. 도 2의 메모리 컨트롤러(CTRL)에 의해 대기 신호(XWAI) 및 동작 신호(XOPE)가 생성되어, 메모리 장치 또는 메모리 다이로 전송될 수도 있다. 이 경우, 대기 신호(XWAI) 및 동작 신호(XOPE)는 도 2의 메모리 컨트롤러(CTRL)로부터 전송되는 제어 신호(XCON) 중 하나일 수 있다.
도 8a 및 도 8b는 도 7의 메모리 셀 어레이를 나타내는 도면이다.
도 8a를 참조하면, 본 발명의 실시예에 따른 메모리 셀 어레이(MA)는 a(a는 2 이상의 정수)개의 블록들(BLK0~BLKa-1)을 구비하고, 각 블록들(BLK0~BLKa-1)은 b(b는 2 이상의 정수)개의 페이지들(PAG0~PAGb-1)을 구비하며, 각 페이지들(PAG0~PAGb-1)은 c(c는 2 이상의 정수)개의 섹터들(SEC0~SECc-1)을 포함할 수 있다. 도 8a에서는 도시의 편의를 위해, 블록 BLK0에 대하여만 페이지들(PAG0~PAGb-1) 및 섹터들(SEC0~SECc-1)을 도시하였으나, 다른 블록들(BLK1~BLKa-1)도 블록 BLK0와 동일한 구조를 가질 수 있다.
그리고, 본 발명의 실시예에 따른 메모리 셀 어레이(MA)가 전술한 바와 같이 낸드 플래시(NAND flash) 메모리의 메모리 셀 어레이인 경우, 도 8a의 블록들(BLK0~BLKa-1)은 각각, 도 8b와 같은 예로 구비될 수 있다. 도 8b를 참조하면, 각 블록들(BLK0~BLKa-1)은 비트 라인(BL0~BLd-1) 방향으로, 8개의 메모리 셀(MCEL)들이 직렬로 연결되는 d(d는 2 이상의 정수)개의 스트링(STR)들로 구비될 수 있다. 각 스트링(STR)은 또한, 각각 직렬로 연결되는 메모리 셀(MCEL)들의 양 끝에 연결되는, 드레인(drain) 선택 트랜지스터(Str1) 및 소스(source) 선택 트랜지스터(Str2)를 포함할 수 있다.
도 8b와 같은 구조를 갖는 낸드 플래시 메모리 장치는 블록 단위로 이레이즈가 수행되고, 각 워드 라인(WL0~WL7)에 대응되는 페이지(PAG) 단위로 프로그램을 수행한다. 도 8b는 하나의 블록에 8개의 워드 라인들(WL0~WL7)에 대한 8개의 페이지(PAG)들이 구비되는 예를 도시한다. 다만, 본 발명의 실시예에 따른 메모리 셀 어레이(MA)의 블록들(BLK0~BLKa-1)은 도 8b의 도시되는 메모리 셀(MCEL) 및 페이지(PAG)의 개수와 다른 개수의 메모리 셀 및 페이지를 구비할 수도 있다. 또한, 도 1의 플래시 메모리(MEM)는 이상에서 설명된 메모리 셀 어레이(MA)와 동일한 구조로 동일한 동작을 수행하는 복수개의 메모리 셀 어레이들이 구비될 수도 있다.
도 9a 및 도 9b는 각각 도 8b의 메모리 셀이 가질 수 있는 문턱 전압에 대한 산포를 나타내는 도면이다.
도 8b 및 도 9a를 참조하면, 본 발명의 실시예에 따른 메모리 셀(MCEL)은 이레이즈 상태(E) 및 적어도 하나 이상의 프로그램 상태(P(P1~Pm)) 중 하나의 상태로 프로그램 되도록 설정될 수 있다. 프로그램 상태(P)는 하나의 메모리 셀에 프로그램 되는 데이터의 비트 수에 대응된다.
예를 들어, SLC(Single-Level Cell) 플래시 메모리의 경우, 도 8b의 메모리 셀 어레이(MA)의 메모리 셀(MCEL)들 각각은, 프로그램 된 데이터의 값에 따라, 이레이즈 상태(E) 및 하나의 프로그램 상태(P) 중 하나의 상태에 포함되는 문턱 전압을 갖는다. 또는, 2 비트 MLC(Multi-Level Cell) 플래시 메모리의 경우, 메모리 셀(MCEL)들 각각은, 이레이즈 상태(E) 및 3개의 프로그램 상태(P) 중 하나의 상태에 포함되는 문턱 전압을 갖는다. 또는, 3 비트 MLC 플래시 메모리의 경우, 메모리 셀(MCEL)들 각각은, 이레이즈 상태(E) 및 7개의 프로그램 상태(P) 중 하나의 상태에 포함되는 문턱 전압을 갖는다.
도 9a와 같은 셀 분포는, 메모리 셀(MCEL)에 지속적으로 전압이 인가되게 되면, 즉 메모리 셀(MCEL)에 지속적으로 스트레스가 가해지면, 도 9b와 같이 문턱 전압이 조금씩 낮아지는 리드 디스터브(read disturb) 현상이 발생될 수 있다. 따라서, 리드 디스터브 현상이 야기되지 않도록, 메모리 셀에 대한 소거 횟수 또는 프로그램 횟수 등을 제어할 수 있게, 메모리 다이가 설계될 수 있다.
나아가 본 발명의 실시예에 따른 메모리 장치에 대한 파워 관리 방법에 의하면, 피크 전류를 제어하기 위한 대기 구간에서, 메모리 셀에 인가되는 전압을 줄임으로써, 리드 디스터브 현상을 좀더 효율적으로 방지할 수 있다. 이하에서는 이와 같은 본 발명의 실시예에 따른 메모리 장치에 대한 파워 관리 방법에 대해 좀더 자세히 설명한다.
도 10은 도 1의 파워 관리 방법의 일 예를 나타내는 도면이다.
도 1, 도 2 및 도 10을 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)에 대한 파워 관리 방법에 의하면, 시각 t=2까지 제1 동작 전압(VOP1)이 제1 메모리 다이(MDIE1)의 선택 워드 라인에 인가되어 제1 메모리 다이(MDIE1)에서 제1 동작이 수행될 수 있다(도 1의 S120). 제1 동작은 피크 전류를 발생시키는 동작일 수 있다. 예를 들어, 전술된 도 3의 프로그램 비트 라인 셋 업 동작일 수 있다. 또는 제1 동작은 리드 동작(예를 들어, 리드 동작을 위한 비트 라인 셋 업 동작)일 수 있다.
이 경우, 제2 메모리 다이(MDIE2)는 시각 t=2까지 대기 상태(제1 대기 구간(twp1))로 접어들 수 있다. 본 발명의 실시예에 따른 제2 메모리 다이(MDIE2)는 제1 대기 구간(twp1) 중 시각 t=1에서 시각 t=2 사이에 워드 라인에 인가된 제2 동작 전압(VOP2)보다 전압 레벨이 낮은 기준 전압(VRE)으로, 제2 메모리 다이(MDIE2)의 선택 워드 라인을 설정할 수 있다(도 1의 S140). 제2 동작 전압(VOP2)은 제2 메모리 다이(MDIE2)가 수행하고자 하는 고 전력 소모 동작인 제2 동작에 대해 설정된 동작 전압이고, 제2 메모리 다이(MDIE2)의 선택 워드 라인은 제2 동작을 수행하고자 하는 워드 라인이다. 그리고, 제2 동작은 리드 동작(예를 들어, 리드 동작을 위한 비트 라인 셋 업 동작)일 수 있다.
본 발명의 실시예에 따른 제2 메모리 다이(MDIE2)는 제1 대기 구간(twp1)이 끝나는 시각 t=2 이전에, 기준 전압(VRE)에서 제2 동작 전압(VOP2)으로, 선택 워드 라인의 전압을 레벨-업 할 수 있다. 도 10은, 시각 t=1에서부터 선택 워드 라인의 전압을 리커버리(recovery)하기 시작하는 예를 도시한다. 시각 t=1은 시각 t=2보다 제1 시간 Δta 선행된 시각으로, 제1 시간 Δta는 기준 전압(VRE)에서 제2 동작 전압(VOP2)으로 레벨-업되는데 소요되는 시간일 수 있다.
도 10에서, 기준 전압(VRE)은 제2 동작 전압(VOP2)이 인가된 워드 라인, 즉 제2 동작에 대한 명령(CMD)이 수행되는 어드레스(Addr)에 대응되는 워드 라인(선택 워드 라인)이 아닌, 어드레스(Addr)에 대응되는 워드 라인이 포함된 블록의 다른 워드 라인(비선택 워드 라인)에 인가되는 전압과 동일할 수 있다. 예를 들어, 선택 워드 라인이 도 8b의 WL4이면, 비선택 워드 라인은 도 8b의 동일한 블록의 다른 워드 라인들 WL0~WL3 및 WL5~WL7일 수 있다.
다만, 이에 한정되는 것은 아니다. 본 발명의 다른 실시예인 도 11에 의하면, 기준 전압(VRE)은 비선택 워드 라인에 인가되는 전압이 아닌, 제1 동작 전압(VOP2)과 비선택 워드 라인에 인가되는 전압(VWLN) 사이의 임의의 전압 레벨로 설정될 수 있다.
예를 들어, 리커버리에 소요되는 제1 시간 Δta와 기준 전압(VRE)에 의해 야기되는 제2 메모리 다이(MDIE2)의 메모리 셀에서의 스트레스 사이의 관계에서 설정될 수 있다. 예를 들어, 메모리 장치(MDEV)의 동작 속도보다 리드 디스터브 현상이 좀더 우려되는 상황에서는, 기준 전압(VRE)은 비선택 워드 라인에 인가되는 전압(VWLN)에 가까운 전압 레벨로 설정될 수 있다. 또는, 메모리 장치(MDEV)의 동작 속도의 향상이 좀더 요구되는 반면에는 메모리 셀이 스트레스에 강한 경우, 기준 전압(VRE)은 제2 동작 전압(VOP2)에 가까운 전압 레벨로 설정될 수 있다.
제2 메모리 다이(MDIE2)에서의 제1 대기 구간(twp1)이 종료된 도 10의 시각 t=2에서, 제2 메모리 다이(MDIE2)는 피크 전류를 발생시키는 제2 동작을 수행할 수 있다. 시각 t=3에서 제2 메모리 다이(MDIE2)의 제2 동작이 완료된 후, 제1 메모리 다이(MDIE1)는 제1 동작을 다시 수행할 수 있고, 제2 메모리 다이(MDIE2)는 제2 대기 구간(twp2)으로 진입할 수 있다.
도 10에서, 제2 메모리 다이(MDIE2)의 제2 대기 구간(twp2)이 종료되면(t=5), 제2 메모리 다이(MDIE2)의 선택 워드 라인은 제1 대기 구간(twp1)이 종료된 때(t=2)와 마찬가지로, 제2 동작 전압(VOP2)의 전압 레벨을 갖는다. 다만, 이에 한정되는 것은 아니다. 본 발명의 다른 실시예인 도 12에 의하면, 제2 대기 구간(twp2)이 종료되면(t=5) 제2 메모리 다이(MDIE2)의 선택 워드 라인은 제2 동작 전압(VOP2)이 아닌 제3 동작 전압(VOP3)의 전압 레벨을 가질 수 있다. 예를 들어, 제2 대기 구간(twp2) 이전에 제2 동작이 완료되고, 제2 대기 구간(twp2) 이후에 제2 동작과 다른, 제3 동작이 수행될 수 있기 때문이다. 예를 들어, 제2 동작은 리드 동작이고, 제3 동작은 도 3의 프로그램 비트라인 프리차지 동작일 수 있다.
이상에서는, 대기 구간에서 선택 워드 라인을 기준 전압으로 리커버리 하고, 대기 구간이 종료되면 다시 동작 전압을 인가하는 예에 한하여 설명되었다. 그러나, 이에 한정되는 것은 아니다.
도 13은 본 발명의 다른 실시예에 따른 파워 관리 방법을 나타내는 도면이고, 도 14는 도 13의 파워 관리 방법에 대한 구체적인 예를 나타내는 도면이다.
도 10, 도 13 및 도 14를 참조하면, 본 발명의 실시예에 따른 제2 메모리 다이(MDIE2)의 피크 제어부(PCU)는, 대기 구간들(twp1, twp2)에서 선택 워드 라인이 기준 전압(VRE)으로 설정 하는 단계를 수행할지 여부를 나타내는 선택 신호(XSEL)를 생성할 수 있다. 다만, 이에 한정되는 것은 아니고, 대기 구간에서의 선택 워드 라인의 설정에 대한 제어는, 전술된 바와 같이, 도 2의 메모리 컨트롤러(CTRL)의 제어 신호(XCON)에 의할 수도 있다.
선택 신호(XSEL)가 대기 구간에서 선택 워드 라인이 기준 전압(VRE)으로 설정할 것을 나타내는 값을 갖는 경우(XSEL=CMD_RCV), 전술된 도 10등과 같이 대기 구간에서 선택 워드 라인을 기준 전압(VRE)으로 설정할 수 있다. 그 반대의 경우, 예를 들어 선택 신호(XSEL)는 다른 값을 갖는 경우(XSEL=CMD_NN), 도 14와 같이, 대기 구간들(twp1, twp2)에서 선택 워드 라인에 대한 리커버리가 수행되지 아니하고, 선택 워드 라인에 제2 동작 전압(VOP2)이 유지될 수 있다.
이와 같은, 대기 구간에서의 선택 워드 라인의 기준 전압으로의 변경 수행 여부는, 즉 선택 신호(XSEL)의 값은, 메모리 장치(MDEV) 또는 메모리 시스템(MSYS)에 요구되는 동작 속도와 셀 스트레스 상태, 대기 구간의 길이 등을 고려하여 설정될 수 있다. 이상에서는 제2 메모리 다이(MDIE2)에서의 동작에 한하여 기술되었으나, 본 발명의 실시예에 따른 메모리 장치(MDEV)의 다른 메모리 다이에서도 동일한 동작이 수행될 수 있다.
이렇듯, 본 발명의 실시예에 의하면, 대기 구간 동안 워드 라인(에 연결된 메모리 셀들)에 인가되는 전압 레벨을 낮춰, 리드 디스터브 현상을 방지할 수 있다. 나아가, 메모리 장치 또는 메모리 시스템에 최적화된 동작 환경을 제공할 수 있다.
도 15는 본 발명의 실시예에 따른 컴퓨팅 시스템 장치를 나타내는 블럭도이다.
본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)는 버스(BUS)에 전기적으로 연결된 프로세서(CPU), 사용자 인터페이스(UI) 및 메모리 시스템(MSYS)을 구비한다. 메모리 시스템(MSYS)은 메모리 컨트롤러(CTRL) 및 메모리 장치들(MDEV1~ MDEVx)를 포함한다. 메모리 장치들(MDEV1~ MDEVx) 각각에는 프로세서(CPU)에 의해서 처리된 또는 처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가, 메모리 컨트롤러(CTRL)를 통해, 저장될 것이다. 도 15의 메모리 시스템(MSYS)은 도 2의 메모리 시스템(MSYS)일 수 있다. 그리고, 도 17의 메모리 장치들(MDEV1~ MDEVx) 각각은, 도 2의 다수의 메모리 다이(MDIE1~MDIEn)을 포함할 수 있다.
본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)는 파워 공급 장치(PS)를 더 구비할 수 있다. 또한, 메모리 장치(MDEV)가 플래시 메모리 장치일 경우, 본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)는 휘발성 메모리 장치(예를 들어, RAM)을 더 구비할 수 있다.
본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)가 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
도 16은 본 발명의 실시예에 따른 메모리 카드를 나타내는 블럭도이다.
도 16을 참조하면, 본 발명의 실시예에 따른 메모리 카드(MCRD)는, 메모리 컨트롤러(CTRL) 및 메모리 장치(MDEV)를 구비한다. 메모리 컨트롤러(CTRL)는 입출력 수단(I/O)를 통해 수신되는 외부의 호스트(미도시)의 요청에 응답하여 메모리 장치(MDEV)로의 데이터 기입 또는 메모리 장치(MDEV)로부터의 데이터 독출을 제어한다. 또한, 메모리 컨트롤러(CTRL)는 도 16의 메모리 장치(MDEV)가 플래시 메모리 장치인 경우, 메모리 장치(MDEV)에 대한 소거 동작을 제어한다. 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 컨트롤러(CTRL)는 상기와 같은 제어 동작을 수행하기 위해, 각각 호스트 및 메모리 장치와의 인터페이스를 수행하는 인터페이스부들(미도시), 및 램(RAM) 등을 구비할 수 있다. 특히, 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 컨트롤러(CTRL)는 도 2 등의 메모리 컨트롤러(CTRL)일 수 있다. 또한, 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 장치(MDEV)는 도 2의 메모리 장치(MDEV)일 수 있다.
도 16의 메모리 카드(MCRD)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 17은 본 발명의 실시예에 따른 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 나타내는 도면이다.
도 17을 참조하면, 본 발명의 실시예에 따른 SSD는 SSD 컨트롤러(SCTL) 및 메모리 장치(MDEV)를 포함한다. SSD 컨트롤러(SCTL)는 버스(BUS)로 연결되는 프로세서(PROS), 램(RAM), 캐쉬 버퍼(CBUF) 및 메모리 컨트롤러(CTRL)를 구비할 수 있다. 프로세서(PROS)는 호스트(미도시)의 요청(명령, 어드레스, 데이터)에 응답하여 메모리 컨트롤러(CTRL)가 메모리 장치(MDEV)와 데이터를 송수신하도록 제어한다. 본 발명의 실시예에 따른 SSD의 프로세서(PROS) 및 메모리 컨트롤러(CTRL)는 하나의 ARM 프로세서로 구현될 수도 있다. 프로세서(PROS)의 동작에 필요한 데이터는 램(RAM)에 로딩될 수 있다.
호스트 인터페이스(HOST I/F)는 호스트의 요청을 수신하여 프로세서(PROS)로 전송하거나, 메모리 장치(MDEV)로부터 전송된 데이터를 호스트로 전송한다. 호스트 인터페이스(HOST I/F)는 USB(Universal Serial Bus), MMC(Man Machine Communication), PCI-E(Peripheral Component Interconnect-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 그리고 IDE(Intelligent Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜로, 호스트와 인터페이스 할 수 있다. 메모리 장치(MDEV)로 전송하고자 하거나, 메모리 장치(MDEV)로부터 전송된 데이터는 캐쉬 버퍼(CBUF)에 임시로 저장될 수 있다. 캐쉬 버퍼(CBUF)는 SRAM 등일 수 있다.
본 발명의 실시예에 따른 SSD에 구비되는 메모리 컨트롤러(CTRL) 및 메모리 장치(MDEV)는 각각, 도 2의 메모리 컨트롤러(CNTL) 및 메모리 장치(MDEV)일 수 있다.
도 18은 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
도 18을 참조하면, 본 발명의 실시예에 따른 네트워크 시스템(NSYS)은 네트워크를 통해 연결되는 서버 시스템(SSYS) 및 다수의 단말들(TEM1~TEMn)을 포함할 수 있다. 본 발명의 실시예에 따른 서버 시스템(SSYS)은 네트워크에 연결되는 다수의 단말들(TEM1~TEMn)로부터 수신되는 요청을 처리하는 서버(SERVER) 및 단말들(TEM1~TEMn)로부터 수신되는 요청에 대응되는 데이터를 저장하는 SSD를 포함하는 구비할 수 있다. 이때, 도 20의 SSD는 도 19의 SSD일 수 있다. 즉, 도 18의 SSD는 메모리 컨트롤러(CTRL) 및 메모리 장치(MDEV)는 각각, 도 2의 메모리 컨트롤러(CNTL) 및 메모리 장치(MDEV)를 포함할 수 있다. 따라서, 본 발명의 실시예에 따른 네트워크 시스템(NSYS)은 리드 디스터브의 발생을 효율적으로 제어할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 다수의 메모리 다이(die)를 포함하고, 기 설정된 다수의 고 전력 소모 동작을, 상기 다수의 메모리 다이 중 임의의 개수의 다이에서 동시에 수행하지 않도록 제어하는 메모리 장치에 대한 파워 관리 방법에 있어서,
    상기 다수의 메모리 다이 중 제1 메모리 다이가, 상기 다수의 고 전력 소모 동작 중 제1 동작을 수행하는 단계;
    상기 다수의 메모리 다이 중 제2 메모리 다이가, 상기 다수의 고 전력 소모 동작 중 제2 동작을 수행하고자 하는 페이지에 대응되는 선택 워드 라인의 전압을 기준 전압으로 하여, 상기 제2 동작으로의 진입을 대기하는 단계; 및
    상기 제2 메모리 다이의 워드 라인의 전압이 상기 기준 전압으로부터 상기 제2 동작의 동작 전압까지 상승하는 시간 이후에, 상기 제1 메모리 다이의 워드 라인 전압을 상기 제1 동작을 위한 동작 전압으로부터 감소시키는 단계;를 포함하는 것을 특징으로 하는 파워 관리 방법.
  2. 제1 항에 있어서, 상기 제2 동작은,
    상기 제2 메모리 다이에 대한 리드(read) 동작인 것을 특징으로 하는 파워 관리 방법.
  3. 제1 항에 있어서, 상기 기준 전압은,
    상기 제2 동작의 동작 전압보다 낮은 것을 특징으로 하는 파워 관리 방법.
  4. 제1 항에 있어서, 상기 기준 전압은,
    상기 제2 메모리 다이의 워드 라인 중 상기 선택 워드 라인이 아닌 비선택 워드 라인에 인가되는 전압과 동일한 것을 특징으로 하는 파워 관리 방법.
  5. 제1 항에 있어서, 상기 기준 전압은,
    상기 제2 메모리 다이의 워드 라인 중 상기 선택 워드 라인이 아닌 비선택 워드 라인에 인가되는 전압과 상기 제2 동작의 동작 전압 사이의 전압 레벨로 설정되는 것을 특징으로 하는 파워 관리 방법.
  6. 제1 항에 있어서,
    상기 제1 메모리 다이가 상기 제1 동작을 종료하기 전에, 상기 제2 메모리 다이가 상기 선택 워드 라인을 상기 기준 전압에서 상기 제2 동작의 동작 전압으로 레벨-업(level-up)하는 단계를 더 구비하는 것을 특징으로 하는 파워 관리 방법.
  7. 제6 항에 있어서, 상기 레벨-업 하는 단계는,
    상기 제2 메모리 다이의 상기 선택 워드 라인의 전압이 상기 기준 전압에서 상기 제2 동작의 동작 전압까지 변경되는데 소요되는 시간만큼 상기 제1 메모리 다이가 상기 제1 동작을 종료하기 전에 시작되는 것을 특징으로 하는 파워 관리 방법.
  8. 제1 항에 있어서,
    상기 제2 메모리 다이의 대기 구간에서 상기 선택 워드 라인을 기준 전압으로 설정할지 여부를 선택하는 단계를 더 구비하고,
    상기 제2 메모리 다이의 대기 구간에서 상기 선택 워드 라인을 기준 전압으로 하여 상기 제2 동작으로의 진입을 대기하는 단계는, 상기 제2 메모리 다이의 대기 구간에서 상기 선택 워드 라인을 기준 전압으로 설정하기로 선택한 결과로 수행되는 것을 특징으로 하는 파워 관리 방법.
  9. 제8 항에 있어서,
    상기 제2 메모리 다이의 대기 구간에서 상기 선택 워드 라인을 기준 전압으로 설정하지 아니하기로 선택된 경우, 상기 제2 메모리 다이는 상기 선택 워드 라인의 전압을 상기 제2 동작의 동작 전압으로 유지시키는 단계를 더 구비하는 것을 특징으로 하는 파워 관리 방법.
  10. 제1 항에 있어서, 상기 메모리 장치는,
    낸드 플래시 메모리 장치를 포함하는 것을 특징으로 하는 파워 관리 방법.
KR1020120049271A 2012-05-09 2012-05-09 메모리 장치 및 메모리 장치의 파워 관리 방법 KR101961324B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120049271A KR101961324B1 (ko) 2012-05-09 2012-05-09 메모리 장치 및 메모리 장치의 파워 관리 방법
US13/773,125 US8929170B2 (en) 2012-05-09 2013-02-21 Memory device, memory system, and power management method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120049271A KR101961324B1 (ko) 2012-05-09 2012-05-09 메모리 장치 및 메모리 장치의 파워 관리 방법

Publications (2)

Publication Number Publication Date
KR20130125614A KR20130125614A (ko) 2013-11-19
KR101961324B1 true KR101961324B1 (ko) 2019-03-22

Family

ID=49548494

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120049271A KR101961324B1 (ko) 2012-05-09 2012-05-09 메모리 장치 및 메모리 장치의 파워 관리 방법

Country Status (2)

Country Link
US (1) US8929170B2 (ko)
KR (1) KR101961324B1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9261940B2 (en) * 2011-02-25 2016-02-16 Samsung Electronics Co., Ltd. Memory system controlling peak current generation for a plurality of memories by monitoring a peak signal to synchronize an internal clock of each memory by a processor clock at different times
JP5713772B2 (ja) * 2011-04-12 2015-05-07 株式会社東芝 半導体メモリシステム
US9177670B1 (en) * 2013-09-30 2015-11-03 Emc Corporation Method and apparatus for flash cache management
US9368214B2 (en) 2013-10-03 2016-06-14 Apple Inc. Programmable peak-current control in non-volatile memory devices
US9361951B2 (en) 2014-01-14 2016-06-07 Apple Inc. Statistical peak-current management in non-volatile memory devices
US9671855B2 (en) * 2014-06-30 2017-06-06 Micron Technology, Inc. Apparatuses and methods of entering unselected memories into a different power mode during multi-memory operation
US9449702B1 (en) * 2014-07-08 2016-09-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Power management
US9875049B2 (en) * 2015-08-24 2018-01-23 Sandisk Technologies Llc Memory system and method for reducing peak current consumption
KR102280433B1 (ko) * 2015-09-23 2021-07-22 삼성전자주식회사 전력 공급 회로 및 이를 포함하는 저장 장치
US9817595B2 (en) 2016-01-28 2017-11-14 Apple Inc. Management of peak power consumed by multiple memory devices
KR20170112289A (ko) * 2016-03-31 2017-10-12 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 구동 방법
US9947401B1 (en) 2016-12-22 2018-04-17 Sandisk Technologies Llc Peak current management in non-volatile storage
KR20180085418A (ko) * 2017-01-18 2018-07-27 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US10503241B2 (en) 2017-05-16 2019-12-10 Micron Technology, Inc. Providing energy information to memory
WO2020063720A1 (en) * 2018-09-27 2020-04-02 Changxin Memory Technologies, Inc. Power supply system and semiconductor package assembly
KR20210146643A (ko) * 2020-05-27 2021-12-06 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
JP7259130B2 (ja) * 2020-08-06 2023-04-17 長江存儲科技有限責任公司 ３次元メモリのためのマルチダイピーク電力管理
US11429292B2 (en) * 2020-12-02 2022-08-30 Micron Technology, Inc. Power management for a memory device
US11561597B2 (en) 2020-12-02 2023-01-24 Micron Technology, Inc. Memory device power management
KR20220118238A (ko) * 2021-02-18 2022-08-25 에스케이하이닉스 주식회사 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법
CN113261060B (zh) * 2021-03-31 2023-10-27 长江存储科技有限责任公司 功率管理机制和具有所述功率管理机制的存储器件
US11508450B1 (en) * 2021-06-18 2022-11-22 Western Digital Technologies, Inc. Dual time domain control for dynamic staggering
US11721385B2 (en) * 2021-08-12 2023-08-08 Micron Technology, Inc. Dynamic power distribution for stacked memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008310900A (ja) * 2007-06-15 2008-12-25 Sharp Corp 不揮発性半導体記憶装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6771536B2 (en) 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
US8595459B2 (en) * 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
US7349258B2 (en) 2005-12-06 2008-03-25 Sandisk Corporation Reducing read disturb for non-volatile storage
US7701764B2 (en) 2006-05-17 2010-04-20 Micron Technology, Inc. Apparatus and method for reduced peak power consumption during common operation of multi-NAND flash memory devices
KR101490327B1 (ko) * 2006-12-06 2015-02-05 퓨전-아이오, 인크. 뱅크 인터리브를 이용한 솔리드-스테이트 스토리지의 명령 관리 장치, 시스템 및 방법
JP4996277B2 (ja) 2007-02-09 2012-08-08 株式会社東芝 半導体記憶システム
KR101301140B1 (ko) 2007-07-13 2013-09-03 삼성전자주식회사 읽기 디스터브가 방지되는 불휘발성 반도체 메모리 장치 및그것의 읽기 방법
JP2010086628A (ja) 2008-10-01 2010-04-15 Toshiba Corp 不揮発性半導体記憶装置
KR100996040B1 (ko) 2009-01-21 2010-11-22 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법
JP2010287283A (ja) 2009-06-11 2010-12-24 Toshiba Corp 不揮発性半導体メモリ
KR20110001100A (ko) 2009-06-29 2011-01-06 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법
EP2476039B1 (en) * 2009-09-09 2016-10-26 SanDisk Technologies LLC Apparatus, system, and method for power reduction management in a storage device
US8595411B2 (en) * 2009-12-30 2013-11-26 Sandisk Technologies Inc. Method and controller for performing a sequence of commands
US8555095B2 (en) * 2010-07-26 2013-10-08 Apple Inc. Methods and systems for dynamically controlling operations in a non-volatile memory to limit power consumption
CN103262054B (zh) * 2010-12-13 2015-11-25 桑迪士克科技股份有限公司 用于自动提交存储器的装置、系统和方法
US8745369B2 (en) * 2011-06-24 2014-06-03 SanDisk Technologies, Inc. Method and memory system for managing power based on semaphores and timers
US8854900B2 (en) * 2012-07-26 2014-10-07 SanDisk Technologies, Inc. Non-volatile memory and method with peak current control

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008310900A (ja) * 2007-06-15 2008-12-25 Sharp Corp 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US8929170B2 (en) 2015-01-06
KR20130125614A (ko) 2013-11-19
US20130301372A1 (en) 2013-11-14

Similar Documents

Publication Publication Date Title
KR101961324B1 (ko) 메모리 장치 및 메모리 장치의 파워 관리 방법
CN109256162B (zh) 半导体存储器件及其编程方法
US9847122B2 (en) Multi-bit memory device and on-chip buffered program method thereof
US10346087B2 (en) Apparatus for outputting internal state of memory apparatus and memory system using the apparatus
US10748626B2 (en) Data storage device and operating method thereof
US10902928B2 (en) Memory system, operation method thereof, and nonvolatile memory device
KR20190114312A (ko) 메모리 컨트롤러 및 그 동작 방법
KR20190088293A (ko) 메모리 장치 및 그 동작 방법
KR20200015190A (ko) 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
US11887668B2 (en) All levels programming of a memory device in a memory sub-system
CN110045917B (zh) 存储器系统及其操作方法
US20220269616A1 (en) Electronic system including memory system and host
US20190066794A1 (en) Memory system and operating method of the memory system
CN110413534B (zh) 存储器控制器及其操作方法
US11664079B2 (en) Intervallic dynamic start voltage and program verify sampling in a memory sub-system
US20230060312A1 (en) Continuous memory programming operations
US20230133227A1 (en) Dynamic step voltage level adjustment
US12019550B2 (en) Concurrent page cache resource access in a multi-plane memory device
US11568921B2 (en) Read-time overhead and power optimizations with command queues in memory device
US11443778B1 (en) Peak current reduction using dynamic clocking during charge pump recovery period
US10964395B2 (en) Memory system, memory device and memory controller
US20190179744A1 (en) Memory system and operating method thereof
US11742036B2 (en) Reducing maximum programming voltage in memory programming operations
US20240061616A1 (en) Memory device command history management
KR20140079912A (ko) 반도체 메모리 장치 및 이의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant