KR20180085418A - 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 - Google Patents

불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20180085418A
KR20180085418A KR1020170008778A KR20170008778A KR20180085418A KR 20180085418 A KR20180085418 A KR 20180085418A KR 1020170008778 A KR1020170008778 A KR 1020170008778A KR 20170008778 A KR20170008778 A KR 20170008778A KR 20180085418 A KR20180085418 A KR 20180085418A
Authority
KR
South Korea
Prior art keywords
plane
sub
read
reference time
program
Prior art date
Application number
KR1020170008778A
Other languages
English (en)
Inventor
박지윤
박현욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170008778A priority Critical patent/KR20180085418A/ko
Priority to US15/813,903 priority patent/US10268575B2/en
Priority to CN201810043414.0A priority patent/CN108335714B/zh
Publication of KR20180085418A publication Critical patent/KR20180085418A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part

Abstract

불휘발성 메모리 장치는 메모리 셀 어레이 및 제어 로직을 포함한다. 메모리 셀 어레이는 제1 플레인 및 제2 플레인을 포함한다. 제어 로직은 제1 플레인에 대하여 제1 서브 동작을 수행하고, 제2 플레인에 대하여 제2 서브 동작을 수행하되, 제1 서브 동작의 일부 구간과 제2 서브 동작이 중첩되지 않도록, 제2 서브 동작을 기준 시간만큼 지연시키고, 기준 시간을 가변적으로 제어하도록 구성된다.

Description

불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THEREOF}
본 발명은 저장 장치에 관한 것으로, 좀 더 상세하게는 불휘발성 메모리 및 불휘발성 메모리를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 불휘발성 메모리 장치(Nonvolatile Memory Device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
반도체 기술이 발달함에 따라 플래시 메모리를 기반으로 하는 스토리지 장치가 개발되고 있다. 플래시 메모리는 페이지 단위로 데이터를 읽거나 쓰고, 메모리 블록 단위로 소거 동작을 수행한다. 플래시 메모리가 종래의 하드디스크와 비교하여 빠른 읽기 속도를 갖지만, 상술된 바와 같이 플래시 메모리는 덮어 쓰기가 불가능한 물리적 특징을 갖는다. 이와 같은 플래시 메모리의 물리적 특성으로 인하여 소거 동작 시 많은 시간이 소요될 수 있다.
본 발명의 목적은 전원 잡음을 검출하여 복수의 메모리 블록의 동작을 제어하는 불휘발성 메모리 및 그것을 포함하는 메모리 시스템을 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이 및 제어 로직을 포함한다. 메모리 셀 어레이는 제1 플레인 및 제2 플레인을 포함한다.
몇몇 실시 예로서, 제어 로직은 제1 플레인에 대하여 제1 서브 동작을 수행하고, 제2 플레인에 대하여 제2 서브 동작을 수행하되, 제1 서브 동작의 일부 구간과 제2 서브 동작이 중첩되지 않도록, 제2 서브 동작을 기준 시간만큼 지연시키고, 기준 시간을 가변적으로 제어하도록 구성된다.
몇몇 실시 예로서, 제1 서브 동작의 일부 동작 구간은 전원 잡음이 발생되는 잡음 구간을 가리키고, 제2 서브 동작은 전원 잡음에 영향을 받는 희생 구간의 동작을 가리킨다.
본 발명의 실시 예에 따른 메모리 시스템은 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함한다, 불휘발성 메모리 장치는 제1 영역 및 제2 영역을 포함하고, 제1 영역에 대하여 제1 서브 동작을 수행하고, 제2 영역에 대하여 제2 서브 동작을 수행하되, 제1 서브 동작의 일부 동작 구간 및 제2 서브 동작이 중첩되지 않도록, 제2 서브 동작 시간을 기준 시간만큼 지연시키도록 구성된다. 메모리 컨트롤러는 기준 시간을 가변적으로 제어하도록 구성된다.
본 발명은 복수의 메모리 영역 중 일부 메모리 영역들의 동작 중에 발생하는 전원 잡음을 검출하고, 검출된 전원 잡음을 기반으로 일부 메모리 영역들을 제외한 나머지 메모리 영역들의 동작을 제어할 수 있다. 따라서, 본 발명은 복수의 메모리 영역의 동작을 효율적으로 관리할 수 있는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주기 위한 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치의 제어 로직을 자세히 보여주기 위한 블록도이다.
도 3은 도 1의 불휘발성 메모리 장치에 포함되는 메모리 블록을 예시적으로 보여주기 위한 회로도이다.
도 4는 도 1의 불휘발성 메모리 장치에 포함된 복수의 메모리 셀의 문턱 전압 산포를 보여주기 위한 산포도이다.
도 5 내지 도 7은 읽기 전압 레벨에 따라 발생하는 전원 잡음을 예시적으로 보여주기 위한 그래프이다.
도 8은 본 발명의 실시 예에 따른 읽기 전압에 대한 서스펜드 시간을 예시적으로 보여주기 위한 매핑 테이블이다.
도 9 내지 도 12은 도 1의 불휘발성 메모리 장치에서의 읽기 동작에 대한 서브 동작들을 보여주기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 읽기 전압에 대한 서스펜드 시간을 예시적으로 보여주기 위한 매핑 테이블이다.
도 14는 본 발명의 실시 예에 따른 도 1의 불휘발성 메모리 장치에서의 프로그램 동작을 보여주기 위한 그래프이다.
도 15는 본 발명의 실시 예에 따른 프로그램 루프에 따른 서스펜드 시간을 예시적으로 보여주기 위한 매핑 테이블이다.
도 16 및 도 17은 도 1의 불휘발성 메모리 장치의 프로그램 동작에 대한 서브 동작들을 보여주기 위한 도면이다.
도 18은 도 1의 불휘발성 메모리 장치의 동작 방법을 보여주기 위한 순서도이다.
도 19는 도 1의 불휘발성 메모리를 포함하는 메모리 시스템을 보여주기 위한 블록도이다.
도 20은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(Solid State Drive, SSD)를 보여주기 위한 도면이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주기 위한 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 입출력 회로(130), 제어 로직(140) 및 전압 발생기(150)를 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인(WL)들을 통해 어드레스 디코더(120)에 연결될 수 있다. 메모리 셀 어레이(110)는 비트 라인(BL)들을 통해서 입출력 회로(130)에 연결될 수 있다. 메모리 셀 어레이(110)는 적어도 하나의 플레인(Plane)을 포함할 수 있다. 예로서, 메모리 셀 어레이(110)는 제1 플레인(111), 및 제2 플레인(112)을 포함할 수 있다. 제1 플레인(111), 및 제2 플레인(112) 각각은 복수의 메모리 블록을 포함할 수 있다. 제1 플레인(111), 및 제2 플레인(112) 각각에 포함되는 복수의 메모리 블록은 동일한 비트 라인(BL)들을 공유할 수 있다.
어드레스 디코더(120)는 외부로부터 수신된 어드레스(ADDR), 및, 제어 로직(140)의 제어에 응답하여, 메모리 셀 어레이(110)의 복수의 페이지 중 적어도 하나의 페이지를 선택할 수 있다. 어드레스 디코더(120)는 전압 발생기(150)로부터 워드 라인 전압을 수신하고, 수신된 워드 라인 전압을 선택된 페이지로 전달할 수 있다.
예로서, 어드레스 디코더(120)는 어드레스(ADDR)에 응답하여, 메모리 셀 어레이(110)의 복수의 메모리 블록 중 하나를 선택할 수 있다. 어드레스 디코더(120)는 어드레스(ADDR)에 응답하여, 선택된 메모리 블록의 스트링 선택 라인(SSL)들 중 하나를 선택할 수 있다. 어드레스 디코더(120)는 어드레스(ADDR)에 응답하여 워드 라인(WL)들 중 하나를 선택할 수 있다. 하나의 스트링 선택 라인(SSL) 및 하나의 워드 라인(WL)이 선택됨으로써, 하나의 페이지가 선택될 수 있다.
프로그램 동작 시, 어드레스 디코더(120)는 하나의 페이지를 선택하고, 프로그램 전압 및 프로그램 검증 전압을 선택된 페이지의 워드 라인(예로서 선택된 워드 라인(Selected WL))로 전달할 수 있다. 어드레스 디코더(120)는 패스 전압을 선택된 워드 라인을 제외한 비선택된 워드 라인(Unselected WL)들로 전달할 수 있다.
읽기 동작 시, 어드레스 디코더(120)는 하나의 페이지를 선택하고, 선택 읽기 전압을 선택된 페이지의 워드 라인으로 전달할 수 있다. 어드레스 디코더(120)는 비선택 읽기 전압을 비선택 워드 라인들로 전달할 수 있다.
입출력 회로(130)는 외부로부터 데이터(DATA)를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 저장할 수 있다. 입출력 회로(130)는 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 읽고, 읽은 데이터를 외부에 전달할 수 있다. 예로서, 입출력 회로(130)는 열 선택 게이트, 페이지 버퍼, 및 데이터 버퍼와 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 입출력 회로(130)는 쓰기 드라이버, 및 감지 증폭기와 같은 구성 요소들을 더 포함할 수 있다.
제어 로직(140)은 외부로부터 커맨드(Command, CMD), 및 제어 신호(CTRL)을 수신하고, 수신된 커맨드(CMD), 및 제어 신호(CTRL)을 이용하여 불휘발성 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 예로서, 제어 로직(140)은 외부로부터 프로그램 커맨드를 수신하고, 불휘발성 메모리 장치(100)의 전반적인 프로그램 동작을 제어할 수 있다. 다른 예로서, 제어 로직(140)은 외부로부터 읽기 커맨드를 수신하고, 불휘발성 메모리 장치(100)의 전반적인 읽기 동작을 제어할 수 있다.
제어 로직(140)은 레지스터 유닛(141, Register Unit), 제1 플레인 제어 유닛(142, first plane control unit), 및 제2 플레인 제어 유닛(143, second plane control unit)을 포함할 수 있다.
레지스터 유닛(141)은 서스펜드 시간 테이블(Suspend Time Table, 이하: STT)을 포함할 수 있다. 서스펜드 시간 테이블(STT)은 제1 및 제2 플레인들(111, 112)의 동작의 제어를 위해 사용되는 기준 시간 정보를 포함할 수 있다. 제어 로직(140)은 불휘발성 메모리 장치(100)의 부팅(booting) 시에 메모리 셀 어레이(110)로부터 서스펜드 시간 테이블(STT)을 읽어올 수 있다. 예로서, 서스펜드 시간 테이블(STT)은 제1 플레인(111) 및 제2 플레인(112) 중 하나에 저장될 수 있다. 좀 더 구체적으로, 서스펜드 시간 테이블(STT)은 1 플레인(111) 및 제2 플레인(112) 중 하나에 저장될 수 있다. 레지스터 유닛(141)은 별도의 저장 회로로 구현될 수 있다. 예로서, 레지스터 유닛(141)은 퓨즈 회로(fuse circuit)로 구현될 수 있고, 불휘발성 메모리 장치(100)의 부팅 시에, 서스펜드 시간 테이블(STT)의 정보는 퓨즈 회로에 저장될 수 있다.
제1 플레인 제어 유닛(142)은 제1 플레인(111)에 대한 읽기 동작 및 프로그램 동작을 제어할 수 있다. 그리고, 제2 플레인 제어 유닛(142)은 제2 플레인(112)에 대한 읽기 동작 및 프로그램 동작을 제어할 수 있다. 예로서, 제1 플레인(111)에 전원 잡음이 발생되는 동작이 수행되고, 제2 플레인(112)에 대해 전원 잡음에 영향을 받는 동작이 수행되는 경우, 제2 플레인 제어 유닛(143)은 제2 플레인(112)에 수행되는 동작을 일시적으로 지연시킬 수 있다. 좀 더 구체적으로, 제2 플레인 제어 유닛(143)은 서스펜드 시간 테이블(STT)에 기초하여, 제2 플레인(112)의 동작이 지연되는 시간을 가변적으로 조절할 수 있다.
본 발명의 실시 예에서, 읽기 동작 시, 전원 잡음이 발생되는 동작 구간은 비트 라인 프리차지(precharge) 동작 또는 프리차지 동작의 일부 구간일 수 있다. 그리고, 전원 잡음에 영향을 받는 동작 구간은 비트 라인 센싱(Sensing) 동작 또는 센싱 동작의 일부 구간일 수 있다. 프로그램 동작 시, 전원 잡음이 발생되는 동작 구간은 프로그램 비트 라인 셋업 동작 또는 셋업 동작의 일부 구간일 수 있다. 그리고, 전원 잡음에 영향을 받는 동작 구간은 비트 라인 센싱 동작 또는 센싱 동작의 일부 구간일 수 있다. 제어 로직(140)의 구성 및 동작 방법은 도 2 내지 도 18을 참조하여 자세히 설명된다.
이하에서, 간결한 설명을 위하여, 전원 잡음이 발생되는 동작 구간은 잡음 구간(Noise Section)이라 칭하고, 전원 잡음에 의해 영향을 받는 동작 구간은 희생 구간(Victim Section)이라 칭한다.
전압 발생기(150)는 제어 로직(140)의 제어에 응답하여, 어드레스 디코더(120)에 제공되는 전압들을 생성할 수 있다. 예로서, 프로그램 동작 시, 전압 발생기(150)는 제어 로직(140)의 제어에 응답하여 프로그램 전압, 패스 전압, 및 프로그램 검증 전압 등의 워드 라인 전압들을 생성하고, 생성된 워드 라인 전압들을 어드레스 디코더(120)에 제공한다. 다른 예로서, 읽기 동작 시, 전압 발생기(150)는 제어 로직(140)의 제어에 응답하여 선택 읽기 전압, 및 비선택 읽기 전압 등의 워드 라인 전압들을 생성하고, 생성된 워드 라인 전압들을 어드레스 디코더(120)에 제공할 수 있다. 각각의 예에서, 어드레스 디코더(120)는 제공받은 워드 라인 전압들을 제어 로직(140)의 제어에 따라 워드 라인(WL)들로 선택적으로 인가할 수 있다.
본 발명의 실시 예에 있어서, 불휘발성 메모리 장치(100)는 하나의 플레인에 배타적으로 연결되는 스트링 선택 라인을 통해 적어도 하나의 셀 스트링을 독립적으로 선택할 수 있다. 예로서, 하나의 스트링 선택 라인은 하나의 플레인에만 연결되고, 연결되는 플레인에 포함된 셀 스트링들 중 적어도 하나의 셀 스트링과 대응된다. 그리고, 불휘발성 메모리 장치(100)는 스트링 선택 라인에 선택 전압을 인가하여 대응되는 적어도 하나의 셀 스트링을 독립적으로 선택할 수 있다. 또한, 불휘발성 메모리 장치(100)는 스트링 선택 라인에 비선택 전압을 인가하여 대응되는 적어도 하나의 셀 스트링을 독립적으로 비선택할 수 있다. 다른 예로서, 제1 플레인(111) 및 제2 플레인(112)은 독립적인 동작을 수행할 수 있다.
메모리 셀 어레이(110)에 포함된 플레인들(111, 112)의 개수는 두 개로 한정되지 않는다. 이는 본 발명의 설명하기 위한 예시일 뿐, 플레인들의 개수는 세 개 이상이 될 수 있다. 그리고, 제어 로직(140)의 플레인 제어 유닛들의 개수는 플레인들의 개수에 비례할 것이다.
도 2는 도 1의 불휘발성 메모리 장치의 제어 로직을 자세히 보여주기 위한 블록도이다. 도 1 및 도 2를 참조하면, 제어 로직(140)은 레지스터 유닛(141), 제1 플레인 제어 유닛(142), 및 제2 플레인 제어 유닛(143)을 포함할 수 있다.
레지스터 유닛(141)은 서스펜드 시간 테이블(STT)을 포함할 수 있다. 레지스터 유닛(141)은 제1 플레인 제어 유닛(142) 및 제2 플레인 제어 유닛(143) 중 적어도 하나로 서스펜드 정보(SPD_INF)를 제공할 수 있다. 서스펜드 정보(SPD_INF)는 제1 플레인 제어 유닛(142) 또는 제2 플레인 제어 유닛(143)에 대한 동작이 지연되는 시간을 가변적으로 제어하기 위한 시간 정보를 포함할 수 있다.
제1 플레인 제어 유닛(142)은 제1 커맨드 레지스터(142_1, first command register), 제1 서스펜드 레지스터(142_2, first suspend register) 및 제1 제어 유닛(142_3, first control unit)을 포함할 수 있다. 제1 커맨드 레지스터(142_1)는 제1 플레인(111)의 동작에 대한 커맨드(CMD_PLA1)를 수신할 수 있다. 제1 커맨드 레지스터(142_1)는 제1 플레인(111)의 동작에 대한 커맨드(CMD_PLA1)를 일시적으로 저장할 수 있다. 제1 서스펜드 레지스터(142_2)는 레지스터 유닛(141)으로부터 수신된 서스펜드 정보(SPD_INF)를 일시적으로 저장할 수 있다.
제1 제어 유닛(142_3)은 제1 플레인(111)의 동작에 대한 커맨드(CMD_PLA1)를 수신할 수 있다. 예로서, 제1 플레인(111)의 잡음 구간에서, 제1 제어 유닛(142_3)은 예측 정보를 제2 플레인 제어 유닛(143)으로 전송할 수 있다. 또는, 제1 플레인 제어 유닛(142)이 제2 플레인 제어 유닛(143)으로부터 예측 정보를 수신하는 경우, 제1 제어 유닛(142_3)은 레지스터 유닛(141)으로부터 서스펜드 정보(SPD_INF)를 읽어올 수 있다. 그리고, 제1 제어 유닛(142_3)은 서스펜드 정보(SPD_INF)에 기초하여, 제1 플레인(111)에 수행될 동작을 일시적으로 지연할 수 있다. 제1 플레인(111)의 동작이 재기되는 경우, 제1 제어 유닛(142_3)은 제1 서스펜드 레지스터(142_2)에 저장된 서스펜드 정보(SPD_INF)를 삭제할 수 있다.
제2 플레인 제어 유닛(143)은 제2 커맨드 레지스터(143_1, second command register unit), 제2 서스펜드 레지스터(143_2, second suspend register) 및 제2 제어 유닛(143_3, second control unit)을 포함할 수 있다. 제2 커맨드 레지스터(143_1)는 제2 플레인(112)의 동작에 대한 커맨드(CMD_PLA2)를 수신할 수 있다. 제2 커맨드 레지스터(143_1)는 제2 플레인(112)의 동작에 대한 커맨드(CMD_PLA2)를 일시적으로 저장할 수 있다. 제2 서스펜드 레지스터(143_2)는 레지스터 유닛(141)으로부터 수신된 서스펜드 정보(SPD_INF)를 일시적으로 저장할 수 있다.
제2 제어 유닛(143_3)은 제2 플레인(112)의 동작에 대한 커맨드(CMD_PLA2)를 수신할 수 있다. 예로서, 제2 플레인(112)의 잡음 구간에서, 제2 제어 유닛(143_3)은 제1 플레인 제어 유닛(142)으로 예측 정보를 전송할 수 있다. 또는, 제2 플레인 제어 유닛(143)이 제1 플레인 제어 유닛(142)으로부터 예측 정보를 수신하는 경우, 제2 제어 유닛(143_3)은 레지스터 유닛(141)으로부터 서스펜드 정보(SPD_INF)를 읽어올 수 있다. 그리고, 제2 제어 유닛(143_3)은 서스펜드 정보(SPD_INF)에 기초하여, 제2 플레인(112)에 수행될 동작을 일시적으로 지연할 수 있다. 제2 플레인(112)에 동작이 재기되는 경우, 제2 제어 유닛(143_3)은 제2 서스펜드 레지스터(143_2)에 저장된 서스펜드 정보(SPD_INF)를 삭제할 수 있다.
제1 제어 유닛(142_3) 및 제2 제어 유닛(143_3) 각각은 상술된 다양한 동작 및 뒤에서 설명될 동작들을 수행하기 위해, 하드웨어 구성, 소프트웨어 구성, 또는 그것들의 하이브리드(Hybrid) 구성을 포함할 수 있다. 예로서, 제1 제어 유닛(142_3) 및 제2 제어 유닛(143_3) 각각은 특정 동작을 수행하도록 구성되는 전용 하드웨어 회로를 포함할 수 있다. 또는, 제1 제어 유닛(142_3) 및 제2 제어 유닛(143_3) 각각은 특정 동작을 수행하도록 구성되는 프로그램 코드(Program Code)의 명령어 집합(Instruction Set)을 실행할 수 있는 하나 이상의 프로세서 코어들을 포함할 수 있다.
도 3은 도 1의 불휘발성 메모리 장치에 포함되는 메모리 블록을 예시적으로 보여주기 위한 회로도이다. 도 1에 도시된 제1 및 제2 플레인들(111, 112) 각각에 포함되는 복수의 메모리 블록 각각은 도 3에 도시된 메모리 블록(BLK)과 같이 구현될 수 있다.
도 3을 참조하면, 메모리 블록(BLK)은 복수의 셀 스트링(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.
복수의 셀 스트링(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터를 포함한다. 예를 들어, 복수의 셀 스트링(CS11, CS12, CS21, CS22) 각각은 스트링 선택 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀(MC1~MC8), 접지 선택 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예시적으로, 복수의 셀 스트링(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.
복수의 메모리 셀(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평명과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀(MC1~MC8) 및 비트 라인(BL) 사이에 제공된다. 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.
예시적으로, 복수의 메모리 셀(MC1~MC8) 및 접지 선택 트랜지스터들(GSTa, GSTb) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀(MC1~MC8) 및 스트링 선택 트랜지스터들(SSTa, SSTb) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결될 수 있고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 접지 선택 트랜지스터들(GSTa)은 제2 접지 선택 라인에 연결될 수 있다.
예시적으로, 도면에 도시되지는 않았으나, 기판으로부터 동일한 높이에 제공되는 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결되고, 제2 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 연결될 수 있다.
기판 또는 접지 선택 트랜지스터(GSTa, GSTb)로부터 동일한 높이의 메모리 셀들은 동일한 워드 라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드 라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 내지 제8 메모리 셀들(MC8)은 제1 내지 제8 워드 라인들(WL1~WL8)에 각각 공통으로 연결된다.
동일한 높이의 제1 스트링 선택 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.
마찬가지로, 동일한 높이의 제2 스트링 선택 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.
비록 도면에 도시되지는 않았으나, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 셀 스트링들(CS21, CS22)의 제1 및 제2 스트링 선택 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드 라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드 라인과 연결된다. 예를 들어, 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드 라인(DWL1)과 연결되고, 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드 라인(DWL2)과 연결된다.
예시적으로, 도 3에 도시된 메모리 블록(BLK)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 메모리 블록(BLK)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 제z 메모리 블록(BLKz)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.
3차원 구조의 제z 메모리 블록(BLKz)이 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 4는 도 1의 불휘발성 메모리 장치에 포함된 복수의 메모리 셀의 문턱 전압 산포를 보여주기 위한 산포도이다. 도 1 및 도 4를 참조하면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀 중 일부(즉, 하나의 페이지 또는 하나의 워드 라인과 연결되는 메모리 셀들)는 각각 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)을 갖도록 프로그램될 수 있다. 예로서, 각 복수의 메모리 셀 각각은 3비트들로 프로그램되는 것으로 가정된다. 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110)의 메모리 셀들의 프로그램 상태(즉, 메모리 셀들의 문턱 전압)를 검출함으로써, 메모리 셀들에 저장된 데이터를 판독할 수 있다.
예로서, 불휘발성 메모리 장치(100)는 메모리 컨트롤러의 제어에 따라 제1 내지 제7 읽기 전압들(Vrd1~Vrd7)을 기반으로 메모리 셀들의 프로그램 상태를 판별할 수 있다. 판별된 결과에 따라, 불휘발성 메모리 장치(100)는 메모리 컨트롤러로 데이터(DATA)를 전송할 수 있다.
본 발명의 실시 예에서 서스펜드 시간의 구간은 읽기 전압의 레벨에 따라서 셋업될 수 있다. 읽기 전압의 레벨에 따라서, 메모리 셀 어레이(110)의 온 셀(On-Cell) 및 오프 셀(Off-cell)의 개수가 달라질 수 있다. 이로 인해, 비트 라인 프리차지 동작에서 누설되는 전류의 크기가 달라질 수 있다. 예로서, 읽기 전압의 레벨이 높아질수록, 비트 라인 프리차지 동작에서 누설되는 전류의 크기가 증가할 수 있다. 따라서, 누설 전류에 의해 생성되는 전원 잡음의 크기가 증가할 수 있다.
예로서, 제1 플레인(111)과 제2 플레인(112)은 전원을 공유할 수 있다. 제1 플레인(111)에 인가되는 읽기 전압의 레벨이 높아질수록, 제1 플레인(111)의 전원 잡음의 크기가 증가할 것이다. 제1 플레인(111)과 제2 플레인(112)은 전원을 공유하기 때문에, 제1 플레인(111)에서 발생된 전원 잡음은 제2 플레인(112)의 동작에도 영향을 미칠 수 있다. 따라서, 제1 플레인(111)에 읽기 동작이 수행될 때, 제1 플레인(111)에 인가되는 읽기 전압의 레벨을 기반으로, 제2 플레인(112)의 일부 동작을 서스펜드 시간 동안 지연시킬 수 있다. 서스펜드 시간의 길이는 가변적으로 조정될 수 있다. 읽기 전압의 레벨에 따라 셋업되는 서스펜드 시간은 도 5 내지 도 7을 참조하여 설명된다.
도 5 내지 도 7은 읽기 전압 레벨에 따라 발생하는 전원 잡음을 예시적으로 보여주기 위한 그래프이다. 본 발명의 이해를 돕기 위해, 읽기 전압은 제1 플레인(111)에 인가되는 것으로 가정하여 설명된다. 도 5 내지 도 7에 도시된 그래프들 각각의 가로축은 시간(Time, T)을 나타내고, 세로축은 전원 잡음(Power Noise, POW_N)을 나타낸다.
도 5는 제1 읽기 전압 그룹(Vrd_G1)에 포함되는 읽기 전압이 인가될 때, 발생되는 전원 잡음을 보여주기 위한 그래프이다. 도 1 및 도 5를 참조하면, 제1 플레인(111)의 하나의 페이지(또는 하나의 워드 라인과 연결되는 메모리 셀들)로 제1 읽기 전압 그룹(Vrd_G1)에 포함되는 읽기 전압이 인가될 수 있다. 예로서, 제1 읽기 전압 그룹(Vrd_G1)에 포함되는 읽기 전압은 제1 읽기 전압(Vrd1) 및 제2 읽기 전압(Vrd2)일 수 있다. 도 5에 도시된 그래프는 제1 플레인(111)으로 제1 읽기 전압(Vrd1) 또는 제2 읽기 전압(Vrd2)이 인가되는 읽기 동작에서, 비트 라인 프리차지 동작 구간에서 발생할 수 있는 전원 잡음을 보여줄 수 있다.
서스펜드 시간은 전원 잡음(POW_N)의 크기가 기준 전력(Pref) 이상이 되는 구간으로 셋업될 수 있다. 제1 읽기 전압 그룹(Vrd_G1)의 경우, 서스펜드 시간은 제1 서스펜드 시간(SPD_T11)으로 셋업될 수 있다. 예로서, 제1 플레인(111)의 비트 라인 프리차지 동작 구간과 중첩되는 제2 플레인(112)의 동작은 중 제1 서스펜드 시간(SPD_T11)동안 지연될 수 있다.
도 6은 제2 읽기 전압 그룹(Vrd_G2)에 포함되는 읽기 전압이 인가될 때, 발생되는 전원 잡음을 보여주기 위한 그래프이다. 도 1, 도 5 및 도 6을 참조하면, 제1 플레인(111)의 하나의 페이지 (또는 하나의 워드 라인과 연결되는 메모리 셀들)로 제2 읽기 전압 그룹(Vrd_G2)에 포함되는 읽기 전압이 인가될 수 있다. 예로서, 제2 읽기 전압 그룹(Vrd_G2)에 포함되는 읽기 전압은 제3 읽기 전압(Vrd3) 내지 제5 읽기 전압(Vrd5)일 수 있다. 도 6에 도시된 그래프는 제1 플레인(111)으로 제3 읽기 전압(Vrd3) 내지 제5 읽기 전압(Vrd5) 중 하나가 인가되는 읽기 동작에서, 비트 라인 프리차지 동작 구간에서 발생할 수 있는 전원 잡음을 보여줄 수 있다.
제2 읽기 전압 그룹(Vrd_G2)의 경우, 서스펜드 시간은 제2 서스펜드 시간(SPD_T12)으로 셋업될 수 있다. 제2 서스펜드 시간(SPD_T12)은 제1 서스펜드 시간(SPD_T11)보다 길 수 있다. 예로서, 제1 플레인(111)의 비트 라인 프리차지 동작과 중첩되는 제2 플레인(112)의 동작은 제2 서스펜드 시간(SPD_T12) 동안 지연될 수 있다.
도 7은 제3 읽기 전압 그룹(Vrd_G3)에 포함되는 읽기 전압이 인가될 때, 발생되는 전원 잡음을 보여주기 위한 그래프이다. 도 1, 도 5 내지 도 7을 참조하면, 제1 플레인(111)의 하나의 페이지 (또는 하나의 워드 라인과 연결되는 메모리 셀들)로 제3 읽기 전압 그룹(Vrd_G3)에 포함되는 읽기 전압이 인가될 수 있다. 예로서, 제3 읽기 전압 그룹(Vrd_G3)에 포함되는 읽기 전압은 제6 읽기 전압(Vrd6) 및 제7 읽기 전압(Vrd7)일 수 있다. 도 7에 도시된 그래프는 제1 플레인(111)으로 제6 읽기 전압(Vrd6) 또는 제7 읽기 전압(Vrd7)이 인가되는 읽기 동작에서, 비트 라인 프리차지 동작 구간에서 발생할 수 있는 전원 잡음을 보여줄 수 있다.
제3 읽기 전압 그룹(Vrd_G3)의 경우, 서스펜드 시간은 제3 서스펜드 시간(SPD_T13)으로 셋업될 수 있다. 제3 서스펜드 시간(SPD_T13)은 제2 서스펜드 시간(SPD_T12)보다 길 수 있다. 예로서, 제1 플레인(111)의 비트 라인(BL) 프리차지 동작 구간과 중첩되는 제2 플레인(112)의 동작은 제2 서스펜드 시간(SPD_T12) 동안 지연될 수 있다. 제3 서스펜드 시간(SPD_T13)은 제1 플레인(111)의 비트 라인(BL)의 프리차지 시간과 동일할 수 있다.
제1 내지 제3 읽기 전압 그룹들(Vrd_G1~ Vrd_G3) 각각에 대해 셋업된 서스펜드 시간은 서스펜드 시간 테이블(STT)로 관리될 수 있다. 서스펜드 시간 테이블(STT)은 도 8을 참조하여 자세히 설명된다.
도 8은 본 발명의 실시 예에 따른 읽기 전압에 대한 서스펜드 시간을 예시적으로 보여주기 위한 매핑 테이블이다. 도 8을 참조하면, 제1 서스펜드 시간 테이블(STT1)은 읽기 전압 레벨(Vrd_LEV)에 대한 정보 및 서스펜드 시간(SPD_T)에 대한 정보를 포함할 수 있다.
제1 읽기 전압 그룹(Vrd_G1)은 제1 읽기 전압(Vrd1), 및 제2 읽기 전압(Vrd2)을 포함하고, 제2 읽기 전압 그룹(Vrd_G2)은 제3 내지 제5 읽기 전압들(Vrd3~Vrd5)을 포함한다. 그리고, 제3 읽기 전압 그룹(Vrd_G3)은 제6 읽기 전압(Vrd6) 및 제7 읽기 전압(Vrd7)을 포함할 수 있다.
제1 읽기 전압 그룹(Vrd_G1)에 대한 서스펜드 시간(SPD_T)은 제1 서스펜드 시간(SPD_T11)으로 셋업되고, 제2 읽기 전압 그룹(Vrd_G2)에 대한 서스펜드 시간(SPD_T)은 제2 서스펜드 시간(SPD_T12)로 셋업될 수 있다. 그리고, 제3 읽기 전압 그룹(Vrd_G3)에 대한 서스펜드 시간(SPD_T)은 제3 서스펜드 시간(SPD_T13)로 셋업될 수 있다. 제1 내지 제3 서스펜드 시간(SPD_T11~ SPD_T13) 각각은 전원 잡음에 영향을 받는 동작 구간의 지연 시간을 가변적으로 제어하기 위한 기준 시간일 수 있다.
제1 서스펜드 시간 테이블(STT1)의 제1 내지 제3 읽기 전압 그룹들(Vrd_G1~ Vrd_G3)은 변경될 수 있다. 예로서, 메모리 컨트롤러는 불휘발성 메모리 장치(100)의 성능을 주기적으로 체크하고, 불휘발성 메모리 장치(100)의 성능의 변화에 따라, 제1 내지 제3 읽기 전압 그룹들(Vrd_G1~ Vrd_G3) 각각에 포함되는 읽기 전압을 변경할 수 있다. 또는, 메모리 컨트롤러는 불휘발성 메모리 장치(100)의 성능의 변화에 따라, 제1 내지 제3 서스펜드 시간들(SPD_T11~SPD_T13) 각각을 조정할 수 있다. 다른 예로서, 제1 서스펜드 시간 테이블(STT1)은 불휘발성 메모리 장치(100)를 포함하는 불휘발성 메모리 시스템의 사용자에 의해 갱신될 수 있다.
도 9 내지 도 12는 도 1의 불휘발성 메모리 장치에서의 읽기 동작에 대한 서브 동작들을 보여주기 위한 도면이다. 도 9는 제1 플레인(PLA1)에 제1 읽기 전압(Vrd1)에 의한 읽기 동작이 수행될 때, 제2 플레인(PLA2)에 수행되는 읽기 동작을 보여주기 위한 도면이다.
도 9를 참조하면, 제1 플레인(PLA1)의 읽기 동작에 대해 제1 내지 제4 서브 동작들(①~④)이 수행될 수 있다. 제1 서브 동작(①)은 비트라인 프리차지 동작이고, 제2 서브 동작(②)은 비선택 워드라인 셋업 동작일 수 있다. 그리고, 제3 서브 동작(③)은 선택 워드 라인으로 읽기 전압이 인가되는 동작이고, 제4 서브 동작(④)은 비트 라인 센싱 동작일 수 있다. 예로서, 제1 서브 동작(①)의 일부 구간은 잡음 구간일 수 있고, 제4 서브 동작(④)은 희생 구간일 수 있다.
제2 플레인(PLA2)의 읽기 동작에 대해 제2 내지 제5 서브 동작들(Ⅱ~Ⅴ)이 수행될 수 있다. 제2 플레인(PLA2)의 제1 서브 동작(Ⅰ)은 잡음 구간 및 희생 구간이 중첩되지 않도록 희생 구간이 지연되는 동작이다. 제2 서브 동작(Ⅱ)은 비트 라인 센싱 동작이고, 제3 서브 동작(Ⅲ)은 비트 라인 프리차지 동작이다. 그리고, 제4 서브 동작(Ⅳ)은 비선택 워드 라인 셋업 동작이고, 제5 서브 동작(Ⅴ)은 선택 워드 라인으로 읽기 전압이 인가되는 동작이다. 예로서, 제2 서브 동작(Ⅱ)은 희생 구간일 수 있다. 그리고, 제1 플레인(PLA1)의 제4 서브 동작(④)과 제2 플레인(PLA2)의 제2 서브 동작(Ⅱ)은 동일한 동작일 수 있다.
도 1, 도 8, 및 도 9를 참조하면, 제1 플레인(PLA1)에 연결된 비트 라인(BL)들은 양전압으로 프리차지될 수 있다(①). 그리고, 제1 플레인(PLA1)에 연결된 워드 라인(WL)들의 셋업 동작이 수행될 수 있다(②). 예로서, 제1 플레인(PLA1)에 연결된 비선택 워드 라인들로 비선택 읽기 전압(Vread)이 인가될 수 있다.
비선택 워드 라인들로 비선택 읽기 전압(Vread)이 인가된 후, 선택된 페이지에 연결된 선택 워드 라인(SEL_WL)으로 읽기 전압이 인가될 수 있다(③). 이때, 읽기 전압은 제1 읽기 전압(Vrd1)일 수 있다. 제1 플레인(PLA1)의 선택된 페이지의 데이터를 읽기 위해, 입출력 회로(130)는 비트 라인(BL)들의 전압을 센싱할 수 있다(④). 그리고, 센싱 전압에 따라 판별된 센싱 데이터는 입출력 회로(130) 내부에 구비되는 복수의 래치들(미도시)에 래치될 수 있다.
제1 플레인(PLA1)에 대한 읽기 동작의 일부 구간과 제2 플레인(PLA2)에 대한 읽기 동작의 일부 구간이 서로 중첩될 수 있다. 예를 들어, 제1 플레인(PLA1)에 대한 읽기 동작에서, 잡음 구간 및 제2 플레인(PLA2)의 읽기 동작의 희생 구간이 서로 중첩될 수 있다. 잡음 구간은 제1 플레인(PLA1)의 읽기 동작 중 비트 라인 프리차지 구간의 일부일 수 있고, 희생 구간은 제2 플레인(PLA2)에 대한 비트 라인 센싱 구간일 수 있다. 이 경우, 희생 구간인 제2 플레인(PLA2)에 대한 비트 라인 센싱 구간이 기준 시간만큼 지연될 수 있다.
도 9를 참조하면, 제2 플레인(PLA2)에 연결되는 비트 라인 센싱 동작은 제1 서스펜드 시간(SPD_T11)동안 지연될 수 있다(Ⅰ). 도 5를 참조하면, 제1 서스펜드 시간(SPD_T11)은 전원 잡음(POW_N)의 크기가 기준 전력(Pref) 이상 상승하는 구간에 대한 시간이다. 좀 더 구체적으로, 제1 읽기 전압(Vrd1)으로 제1 플레인(PLA1)의 선택된 페이지에 대한 읽기 동작이 수행될 때, 제1 플레인(PLA1)의 비트 라인 프리차지 동작 구간과 중첩되는 제2 플레인(PLA2)의 비트 라인 센싱 동작은 제1 서스펜드 시간(SPD_T11) 동안 지연될 수 있다.
제1 서스펜드 시간(SPD_T11) 이후, 제2 플레인(PLA2)에 연결된 비트 라인(BL)들의 전압은 입출력 회로(130)에 의해 센싱될 수 있다(Ⅱ). 그리고, 센싱 전압에 따라 판별된 센싱 데이터는 입출력 회로(130) 내부에 구비되는 복수의 래치들(미도시)에 래치될 수 있다.
센싱 및 래치 동작 이후, 다음 읽기 동작을 수행하기 위해, 제2 플레인(PLA2)에 연결된 비트 라인(BL)들은 양전압으로 프리차지될 수 있다(Ⅲ). 그리고, 제2 플레인(PLA2)에 연결된 워드 라인(WL)들의 셋업 동작이 수행될 수 있다(Ⅳ). 예로서, 제2 플레인(PLA2)에 연결된 비선택 워드 라인들로 비선택 읽기 전압(Vread)이 인가될 수 있다. 읽기 패스 전압(Vread)이 인가된 후, 선택된 페이지에 연결된 선택 워드 라인(SEL_WL)으로 읽기 전압이 인가될 수 있다(Ⅴ).
만약, 제1 플레인(PLA1)에 제2 읽기 전압(Vrd2)에 의한 읽기 동작이 수행되는 경우, 제1 플레인(PLA1)의 비트 라인 프리차지 동작 구간 동안, 제2 플레인(PLA2)의 비트 라인 센싱 동작은 제1 서스펜드 시간(SPD_T11) 동안 동안 지연될 수 있다.
도 10은 제1 플레인(PLA1)에 제3 읽기 전압(Vrd3)에 의한 읽기 동작이 수행될 때, 제2 플레인(PLA2)에 수행되는 읽기 동작을 보여주기 위한 도면이다. 도 10에 도시된 제1 플레인(PLA1)에 수행되는 서브 동작들(①~④)은 도 9에 도시된 서브 동작들(①~④)과 유사 또는 동일하다. 따라서, 동일한 서브 동작들에 대한 설명은 생략된다.
제1 플레인(PLA1)에 연결된 비선택 워드 라인들로 비선택 읽기 전압(Vread)이 인가된 후(②), 선택된 페이지에 연결된 선택 워드 라인(SEL_WL)으로 읽기 전압이 인가될 수 있다(③). 이때, 읽기 전압은 제3 읽기 전압(Vrd3)일 수 있다.
제1 플레인(PLA1)에 대한 읽기 동작의 일부 구간과 제2 플레인(PLA2)에 대한 읽기 동작의 일부 구간은 서로 중첩될 수 있다. 예로서, 제1 플레인(PLA1)의 읽기 동작 중 비트 라인 프리차지 구간의 일부는 잡음 구간일 수 있고, 제2 플레인(PLA2)에 대한 비트 라인 센싱 구간은 희생 구간일 수 있다. 이 경우, 희생 구간인 제2 플레인(PLA2)에 대한 비트 라인 센싱 구간이 기준 시간만큼 지연될 수 있다.
도 10을 참조하면, 제2 플레인(PLA2)의 비트 라인 센싱 동작은 제2 서스펜드 시간(SPD_T12)동안 지연될 수 있다(Ⅰ). 도 6을 참조하면, 제2 서스펜드 시간(SPD_T12)은 전원 잡음(POW_N)이 기준 전력(Pref) 이상 상승하는 구간에 대한 시간이다. 좀 더 구체적으로, 제3 읽기 전압(Vrd3)으로 제1 플레인(PLA1)의 선택된 페이지에 대한 읽기 동작이 수행될 때, 제1 플레인(PLA1)의 잡음 구간과 중첩되는 제2 플레인(PLA2)의 희생 구간은 제2 서스펜드 시간(SPD_T12) 동안 지연될 수 있다.
도 10을 참조하면, 제2 플레인(PLA2)에 수행되는 서브 동작들(Ⅱ~Ⅴ)은 도 9에 도시된 서브 동작들(Ⅱ~Ⅴ)과 유사 또는 동일할 수 있다. 따라서, 도 1에 도시된 서브 동작들(Ⅱ~Ⅴ)에 대한 설명은 생략될 수 있다.
만약, 제1 플레인(PLA1)의 선택된 페이지에 대해 제4 읽기 전압(Vrd4) 또는 제5 읽기 전압(Vrd5)에 의한 읽기 동작이 수행되는 경우, 제1 플레인(PLA1)의 잡음 구간 동안, 제2 플레인(PLA2)의 희생 구간은 제2 서스펜드 시간 (SPD_T12) 동안 지연될 수 있다.
도 11은 제1 플레인(PLA1)에 제7 읽기 전압(Vrd3)에 의한 읽기 동작이 수행될 때, 제2 플레인(PLA2)에 수행되는 읽기 동작을 보여주기 위한 도면이다. 도 11에 도시된 제1 플레인(PLA1)에 수행되는 서브 동작들(①~③)은 도 9 및 도 10에 도시된 서브 동작들(①~③)과 유사 또는 동일하다. 따라서, 동일한 서브 동작들에 대한 설명은 생략된다.
제1 플레인(PLA1)에 연결된 비선택 워드 라인들로 비선택 읽기 전압(Vread)이 인가된 후(②), 선택된 페이지에 연결된 선택 워드 라인(SEL_WL)으로 읽기 전압이 인가될 수 있다(③). 이때, 읽기 전압은 제7 읽기 전압(Vrd7)일 수 있다.
제1 플레인(PLA1)에 대한 읽기 동작의 구간과 제2 플레인(PLA2)에 대한 읽기 동작의 일부 구간은 서로 중첩될 수 있다. 예로서, 제1 플레인(PLA1)의 읽기 동작 중 비트 라인 프리차지 구간의 일부는 잡음 구간일 수 있고, 제2 플레인(PLA2)에 대한 비트 라인 센싱 구간은 희생 구간일 수 있다. 이 경우, 희생 구간인 제2 플레인(PLA2)에 대한 비트 라인 센싱 구간이 기준 시간만큼 지연될 수 있다. 도 11을 참조하면, 제2 플레인(PLA2)의 비트 라인 센싱 동작은 제3 서스펜드 시간(SPD_T13)동안 지연될 수 있다(Ⅰ).
도 7을 참조하면, 제3 서스펜드 시간(SPD_T13)은 전원 잡음(POW_N)이 기준 전력(Pref) 이상 상승하는 구간에 대한 시간이다. 좀 더 구체적으로, 제7 읽기 전압(Vrd7)으로 제1 플레인(PLA1)의 선택된 페이지에 대한 읽기 동작이 수행될 때, 제1 플레인(PLA1)의 잡음 구간과 중첩되는 제2 플레인(PLA2)의 희생 구간은 제3 서스펜드 시간(SPD_T13) 동안 지연될 수 있다. 이때, 제3 서스펜드 시간(SPD_T13)은 제1 플레인(PLA1)에 연결된 비트 라인 프리차지 시간과 동일할 수 있다.
도 11을 참조하면, 제2 플레인(PLA2)의 읽기 동작 중 비트 라인 프리차지 구간의 일부와 제1 플레인(PLA1)에 대한 비트 라인 센싱 구간의 일부가 중첩될 수 있다. 즉, 제2 플레인(PLA2)의 잡음 구간의 일부와 제1 플레인(PLA1)의 희생 구간의 일부가 중첩될 수 있다. 이때, 제1 플레인(PLA1)의 희생 구간은 제2 플레인(PLA2)의 잡음 구간이 끝날 때까지 지연될 수 있다(④). 제1 플레인(PLA1)의 희생 구간의 서스펜드 시간(SPD_T13’)은 제3 서스펜드 시간(SPD_T13)보다 짧을 수 있다. 2 플레인(PLA2)의 잡음 구간이 완료된 후, 제1 플레인(PLA1)의 비트 라인 센싱 동작이 수행될 수 있다(⑤).
제2 플레인(PLA2)에 수행되는 서브 동작들(Ⅱ~Ⅴ)은 도 9 및 도 10에 도시된 서브 동작들(Ⅱ~Ⅴ)과 유사 또는 동일할 수 있다. 따라서, 도 11에 도시된 서브 동작들(Ⅱ~Ⅴ)에 대한 설명은 생략될 수 있다.
만약, 제1 플레인(PLA1)의 선택된 페이지에 대해 제6 읽기 전압(Vrd6)에 의한 읽기 동작이 수행되는 경우, 제1 플레인(PLA1)의 잡음 구간과 중첩되는, 제2 플레인(PLA2)의 희생 구간은 제3 서스펜드 시간(SPD_T13) 동안 지연될 수 있다.
도 12는 제1 플레인(PLA1)에 제1 읽기 전압(Vrd1)에 의한 읽기 동작이 수행될 때, 제2 플레인(PLA2)에 수행되는 읽기 동작을 보여주기 위한 도면이다.
도 12에 도시된 제1 플레인(PLA1)에 수행되는 서브 동작들(①~③)은 도 9에 도시된 서브 동작들(①~③)과 유사 또는 동일하다. 따라서, 동일한 서브 동작들에 대한 설명은 생략된다.
제1 플레인(PLA1)의 선택된 페이지에 연결된 선택 워드 라인(SEL_WL)에 제1 읽기 전압(Vrd1)이 인가된 후(③), 제1 플레인(PLA1)에 연결된 비트 라인(BL)들은 센싱될 수 있다. 하지만, 도 12를 참조하면, 제1 플레인(PLA1)에 연결된 비트 라인 센싱 동작이 수행되기 전에, 제2 플레인(PLA2)에 연결된 비트 라인 프리차지 동작(Ⅰ)이 수행된다. 따라서, 제2 플레인(PLA2)의 비트 라인 프리차지 동작의 일부 구간 동안, 제1 플레인(PLA1)의 읽기 동작은 지연될 수 있다. 좀 더 구체적으로, 제2 플레인(PLA2)의 읽기 동작 중 비트 라인 프리차지 구간의 일부는 잡음 구간일 수 있고, 제1 플레인(PLA1)에 대한 비트 라인 센싱 구간은 희생 구간일 수 있다. 이 경우, 희생 구간인 제1 플레인(PLA1)에 대한 비트 라인 센싱 구간이 기준 시간만큼 지연될 수 있다
제1 플레인(PLA1)의 비트 라인 센싱 동작은 제1 서스펜드 시간(SPD_T11)동안 지연될 수 있다(Ⅰ). 제1 읽기 전압(Vrd1)으로 제1 플레인(PLA1) 의 선택된 페이지에 대한 읽기 동작이 수행될 때, 제2 플레인(PLA2)의 잡음 구간과 중첩되는 제1 플레인(PLA1)의 희생 구간은 제1 서스펜드 시간(SPD_T11) 동안 지연될 수 있다.
제1 서스펜드 시간(SPD_T11) 이후, 제1 플레인(PLA1)에 연결된 비트 라인(BL)들의 전압은 입출력 회로(130)에 의해 센싱될 수 있다(⑤). 그리고, 센싱 전압에 따라 판별된 센싱 데이터는 입출력 회로(130) 내부에 구비되는 복수의 래치들(미도시)에 래치될 수 있다.
제2 플레인(PLA2)에 연결된 비트 라인(BL)들에 프리차지 동작이 수행된 후, 제2 플레인(PLA2)에 연결된 워드 라인(WL)들에는 셋업 동작이 수행될 수 있다(Ⅱ). 예로서, 제2 플레인(PLA2)에 연결된 비선택 워드 라인들로 비선택 읽기 전압(Vread)이 인가될 수 있다. 읽기 패스 전압(Vread)이 인가된 후, 선택된 페이지에 연결된 선택 워드 라인(SEL_WL)에는 제1 읽기 전압(Vrd1)이 인가될 수 있다(Ⅲ). 제2 플레인(PLA2)에 연결된 비트 라인(BL)들의 전압은 입출력 회로(130)에 의해 센싱될 수 있다(Ⅳ).
도 9 내지 도 12에 도시되지는 않았지만, 제2 플레인(PLA2)의 희생 구간이 제1 플레인(PLA1)의 잡음 구간보다 먼저 수행될 수 있다. 이때, 불휘발성 메모리 장치(100)는 제2 플레인(PLA2)의 희생 구간이 완료된 후, 제1 플레인(PLA1)의 잡음 구간이 수행되도록 제어할 수 있다.
도 9 내지 도 12를 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 하나의 플레인(예로서, 제1 플레인(PLA1))에서 비트 라인 프리차지 동작이 수행되는 경우, 다른 플레인(예로서, 제2 플레인(PLA2))의 비트 라인 센싱 동작을 일시적으로 지연시킬 수 있다. 좀 더 구체적으로, 불휘발성 메모리 장치(100)는 제1 플레인(PLA1)의 선택 워드 라인(SEL_WL)에 인가되는 읽기 전압의 레벨에 따라, 제2 플레인(PLA2)의 동작의 지연 시간(예로서, 서스펜드 시간(SPD_T))을 가변적으로 조절할 수 있다.
도 13은 본 발명의 실시 예에 따른 읽기 전압에 대한 서스펜드 시간을 예시적으로 보여주기 위한 매핑 테이블이다. 제2 서스펜드 시간 테이블(STT2)은 읽기 전압 레벨(Vrd_LEV)에 대한 정보 및 서스펜드 시간(SPD_T)에 대한 정보를 포함할 수 있다. 제2 서스펜드 시간 테이블(STT2)은 복수의 읽기 전압 레벨(Vrd1~Vrd7) 각각에 대해 서로 다른 서스펜드 시간들(SPD_T21~SPD_T27)이 셋업될 수 있다.
복수의 읽기 전압 레벨(Vrd1~Vrd7) 각각에 대해 서로 다른 서스펜드 시간들(SPD_T21~SPD_T27)이 셋업되는 경우, 전원 잡음에 영향을 받는 동작이 수행되는 플레인의 읽기 동작은 더욱 세밀하게 조절될 수 있다. 서스펜드 시간들(SPD_T21~SPD_T27) 각각은 전원 잡음에 영향을 받는 동작을 지연하기 위한 기준 시간일 수 있다.
도 8에 도시된 제1 서스펜드 시간 테이블(STT1)과 마찬가지로, 도 12에 도시된 제2 서스펜드 시간 테이블(STT2)에 포함된 정보들을 갱신될 수 있다. 예로서, 메모리 컨트롤러는 불휘발성 메모리 장치(100)의 성능을 주기적으로 체크하고, 불휘발성 메모리 장치(100)의 성능의 변화에 따라, 복수의 서스펜드 시간(SPD_T21~SPD_T27) 각각을 조정할 수 있다. 다른 예로서, 제2 서스펜드 시간 테이블(STT2)은 불휘발성 메모리 장치(100)를 포함하는 불휘발성 메모리 시스템의 사용자에 의해 갱신될 수 있다.
도 14는 본 발명의 실시 예에 따른 도 1의 불휘발성 메모리 장치에서의 프로그램 동작을 보여주기 위한 그래프이다. 도 14에서, 가로축은 시간(T)을 나타내고, 세로축은 전압(V)을 나타낼 수 있다. 도 1 및 도 14를 참조하면, 제1 플레인(PLA1) 및 제2 플레인(PLA2) 중 적어도 하나의 선택된 워드 라인(SEL_WL)에는 복수의 프로그램 전압(Vpgm 1~Vpgm n)이 순차적으로 인가된다. 그리고, 선택된 워드 라인(SEL_WL)에 복수의 프로그램 전압(Vpgm 1~Vpgm n) 각각이 인가된 후, 복수의 검증 전압(Vvfy1~Vvfy7)이 인가될 수 있다.
제1 프로그램 루프(PL1)에서, 선택된 워드 라인에는 제1 프로그램 전압(Vpgm 1)이 인가될 수 있다. 그리고, 검증 동작 시, 복수의 검증 전압(Vvfy1~Vvfy7)이 선택된 워드 라인으로 순차적으로 인가될 수 있다. 예로서, 각 메모리 셀(MC)에 3비트들이 프로그램되는 경우, 복수의 검증 전압들(Vvfy1~Vvfy7)이 사용된다. 각 메모리 셀(MC)에 프로그램되는 비트들의 수가 변경되면, 검증 전압들(Vvfy)의 수 또한 변경될 수 있다.
제1 프로그램 루프(PL1)의 검증 동작의 결과가 프로그램 페일인 경우, 제2 프로그램 루프(PL2)가 수행될 수 있다. 제2 프로그램 루프(PL2)에서, 선택된 워드 라인에는 제2 프로그램 전압(Vpgm 2)이 인가될 수 있다. 예로서, 제2 프로그램 전압(Vpgm 2)의 레벨은 제1 프로그램 전압(Vpgm 1)의 레벨보다 높게 셋업될 수 있다. 그리고, 검증 동작 시에, 복수의 검증 전압(Vvfy1~Vvfy7)이 선택된 워드 라인으로 순차적으로 인가될 수 있다.
제2 프로그램 루프(PL2)의 검증 동작의 결과가 프로그램 페일인 경우, 제3 프로그램 루프(PL3)가 수행될 수 있다. 제3 프로그램 루프(PL3)에서, 선택된 워드 라인에는 제3 프로그램 전압(Vpgm 3)이 인가될 수 있다. 예로서, 제3 프로그램 전압(Vpgm 3)의 레벨은 제2 프로그램 전압(Vpgm 2)의 레벨보다 높게 셋업될 수 있다. 그리고, 검증 동작 시에, 복수의 검증 전압(Vvfy1~Vvfy7)이 선택된 워드 라인으로 순차적으로 인가될 수 있다.
본 발명의 실시 예에서, 프로그램 루프에 따라 발생하는 전원 잡음의 양이 다를 수 있다. 프로그램 루프가 증가할수록 비트 라인 셋업 구간 중 전원 잡음의 발생 시간이 길어질 수 있다. 하나의 플레인에서 수행되는 프로그램 루프가 증가할수록 비트 라인 셋업이 필요한 비트 라인 수가 증가할 수 있고, 이로 인해 전원 잡음의 발생 시간도 길어질 수 있다. 하나의 플레인에서 발생하는 전원 잡음은 , 다른 플레인의 동작에 영향을 미칠 수 있다. 따라서, 하나의 플레인의 프로그램 동작에서 전원 잡음이 발생되는 시간 동안, 다른 플레인의 동작을 일시적으로 지연시킬 수 있다. 그로, 프로그램 루프에 따른 전원 잡음의 발생 시간은 서스펜드 시간으로서 관리될 수 있다. 이에 대해서는 도 13을 참조하여 더 설명된다.
도 15는 본 발명의 실시 예에 따른 프로그램 루프에 따른 서스펜드 시간을 예시적으로 보여주기 위한 매핑 테이블이다. 도 13 및 도 15를 참조하면, 제3 서스펜드 시간 테이블(STT3)은 프로그램 루프(PGM_LOOP)에 대한 정보 및 서스펜드 시간(SPD_T)에 대한 정보를 포함할 수 있다.
제1 프로그램 루프(PL1)에 대한 서스펜드 시간(SPD_T)은 제1 서스펜드 시간(SPD_T31)으로 셋업될 수 있다. 제2 프로그램 루프(PL2)에 대한 서스펜드 시간(SPD_T)은 제2 서스펜드 시간(SPD_T32)으로 셋업될 수 있다. 그리고, 제n 프로그램 루프(PLn)에 대한 서스펜드 시간(SPD_T)은 제n 서스펜드 시간으로 셋업될 수 있다. 서스펜드 시간들(SPD_T31~SPD_T3n) 각각은 전원 잡음에 영향을 받는 동작을 지연하기 위한 기준 시간이다.
도 8 및 도 13에 도시된 제1 및 제2 서스펜드 시간 테이블(STT1, STT2)과 마찬가지로, 도 15에 도시된 제3 서스펜드 시간 테이블(STT3)에 포함된 정보들을 갱신될 수 있다. 예로서, 메모리 컨트롤러는 불휘발성 메모리 장치(100)의 성능을 주기적으로 체크하고, 불휘발성 메모리 장치(100)의 성능의 변화에 따라, 복수의 서스펜드 시간(SPD_T31~SPD_T3n) 각각을 조정할 수 있다. 다른 예로서, 제3 서스펜드 시간 테이블(STT3)은 불휘발성 메모리 장치(100)를 포함하는 불휘발성 메모리 시스템의 사용자에 의해 갱신될 수 있다. 프로그램 루프에 따른 프로그램 동작 방법은 도 16 및 도 17을 참조하여 설명된다.
도 16 및 도 17은 도 1의 불휘발성 메모리 장치의 프로그램 동작에 대한 서브 동작들을 보여주기 위한 도면이다. 도 16은 제1 플레인(PLA1)에 제1 프로그램 루프(PL1)가 수행되는 경우, 제2 플레인(PLA2)의 프로그램 동작을 보여주기 위한 도면이다.
도 16 참조하면, 제1 플레인(PLA1)의 프로그램 동작에 대해 제1 내지 제6 서브 동작들(①~⑥)이 수행될 수 있다. 제1 서브 동작(①)은 비트 라인 셋업 동작이고, 제2 서브 동작(②)은 비선택 워드라인 셋업 동작일 수 있다. 그리고, 제3 서브 동작(③)은 선택 워드 라인으로 프로그램 전압이 인가되는 동작이고, 제4 서브 동작(④)은 비트 라인 프리차지 동작일 수 있다. 그리고, 제5 서브 동작(⑤)은 선택 워드 라인의 프로그램 검증 동작이고, 제6 서브 동작(⑥)은 비트 라인 센싱 동작일 수 있다. 예로서, 제1 서브 동작(①)의 일부 구간은 잡음 구간일 수 있고, 제6 서브 동작(⑥)은 희생 구간일 수 있다.
제2 플레인(PLA2)의 프로그램 동작에 대해 제2 내지 제5 서브 동작들(Ⅱ~Ⅴ)이 수행될 수 있다. 제2 플레인(PLA2)의 제1 서브 동작(Ⅰ)은 잡음 구간 및 희생 구간이 중첩되지 않도록 희생 구간이 지연되는 동작이다. 제2 서브 동작(Ⅱ)은 비트 라인 센싱 동작이고, 제3 서브 동작(Ⅲ)은 비트 라인 셋업 동작이다. 그리고, 제4 서브 동작(Ⅳ)은 비선택 워드 라인 셋업 동작이고, 제5 서브 동작(Ⅴ)은 선택 워드 라인으로 프로그램 전압이 인가되는 동작이다. 예로서, 제2 서브 동작(Ⅱ)은 희생 구간일 수 있고, 제3 서브 동작(Ⅲ)의 일부 구간은 잡음 구간일 수 있다. 그리고, 제1 플레인(PLA1)의 제6 서브 동작(⑥)과 제2 플레인(PLA2)의 제2 서브 동작(Ⅱ)은 동일한 동작일 수 있다.
도 1, 도 15 및 도 16을 참조하면, 제1 플레인(PLA1)에 연결된 비트 라인(BL)들은 프로그램될 데이터에 대응하는 비트 라인 전압으로 셋업될 수 있다(①). 그리고, 제1 플레인(PLA1)에 연결된 워드 라인(WL)들의 셋업 동작이 수행될 수 있다(②). 예로서, 제1 플레인(PLA1)에 연결된 워드 라인(WL)들로 프로그램 패스 전압(Vpass)이 인가될 수 있다.
워드 라인(WL)들로 프로그램 패스 전압(Vpass)이 인가된 후, 선택된 페이지에 연결된 선택 워드 라인(SEL_WL)에는 프로그램 전압이 인가될 수 있다(③). 이때, 프로그램 전압은 제1 프로그램 전압(Vpgm 1)일 수 있다. 제1 프로그램 전압(Vpgm 1)은 프로그램 패스 전압(Vpass)보다 클 수 있다.
제1 플레인(PLA1)의 선택된 페이지의 데이터를 검증하기 위해, 제1 플레인(PLA1)에 연결된 비트 라인(BL)들은 양전압으로 프리차지될 수 있다(④). 그리고, 선택된 워드 라인으로 복수의 검증 전압(Vvfy1~Vvfy7)이 순차적으로 인가될 수 있다(⑤). 제1 플레인(PLA1)의 선택된 페이지의 데이터를 검증하기 위해, 입출력 회로(130)는 비트 라인(BL)의 전압을 센싱할 수 있다(⑥). 그리고, 센싱 전압에 따라 판별된 센싱 데이터는 입출력 회로(130) 내부에 구비되는 복수의 래치들(미도시)에 래치될 수 있다.
제1 플레인(PLA1)의 일부 서브 동작들(⑤, ⑥)은 복수의 검증 전압(Vvfy1~Vvfy7)의 개수만큼 반복될 수 있다. 또는 제1 플레인(PLA1)의 전체 서브 동작들(①~⑥)은 복수의 검증 전압(Vvfy1~Vvfy7)의 개수만큼 반복될 수 있다. 또한, 도 9 내지 도 12를 참조하면, 제1 플레인(PLA1)의 비트 라인 프라치지 동작 구간(⑤)은 전원 잡음이 발생되는 동작 구간일 수 있다. 따라서, 제1 플레인(PLA1)의 비트 라인 프라치지 동작 구간(⑤)과 제2 플레인(PLA2)의 비트 라인 센싱 동작 구간(Ⅱ)이 중첩되는 경우, 제2 플레인(PLA2)의 비트 라인 센싱 동작은 지연될 수 있다.
제1 플레인(PLA1)에 대한 프로그램 동작의 일부 구간과 제2 플레인(PLA2)에 대한 프로그램 동작의 일부 구간은 서로 중첩될 수 있다. 예를 들어, 제1 플레인(PLA1)에 대한 프로그램 동작에서, 잡음 구간 및 제2 플레인(PLA2)의 프로그램 동작의 희생 구간이 서로 중첩될 수 있다. 이 때, 잡음 구간은 제1 플레인(PLA1)의 프로그램 동작 중 비트 라인 셋업 구간의 일부일 수 있고, 희생 구간은 제2 플레인(PLA2)에 대한 비트 라인 센싱 구간일 수 있다. 이 경우, 희생 구간인 제2 플레인(PLA2)에 대한 비트 라인 센싱 구간이 기준 시간만큼 지연될 수 있다.
도 16을 참조하면, 제2 플레인(PLA2)의 비트 라인 센싱 동작은 제1 서스펜드 시간(SPD_T31)동안 지연될 수 있다(Ⅰ). 제1 프로그램 전압(Vpgm 1)으로 제1 플레인(PLA1)의 선택된 페이지에 대한 프로그램 동작이 수행될 수 있다. 이때, 제1 플레인(PLA1)의 비트 라인 셋업 동작의 일부 구간과 중첩되는 제2 플레인(PLA2)의 비트 라인 센싱 동작 구간은 제1 서스펜드 시간(SPD_T31) 동안 지연될 수 있다.
제1 서스펜드 시간(SPD_T31) 이후, 제2 플레인(PLA2)의 선택된 페이지에 프로그램된 데이터를 검증하기 위해, 제2 플레인(PLA2)에 연결된 비트 라인(BL)들의 전압은 입출력 회로(130)에 의해 센싱될 수 있다(Ⅱ). 그리고, 센싱 전압에 따라 판별된 센싱 데이터는 입출력 회로(130) 내부에 구비되는 복수의 래치들(미도시)에 래치될 수 있다.
센싱 및 래치 동작 이후, 다음 프로그램 동작을 수행하기 위해, 제2 플레인(PLA2)에 연결된 비트 라인(BL)들은 프로그램될 데이터에 대응하는 비트 라인 전압으로 셋업될 수 있다(Ⅲ). 그리고, 제2 플레인(PLA2)에 연결된 워드 라인(WL)들의 셋업 동작을 위해, 제2 플레인(PLA2)에 연결된 워드 라인(WL)들로 프로그램 패스 전압(Vpass)이 인가될 수 있다(Ⅳ). 프로그램 패스 전압(Vpass)이 인가된 후, 선택된 페이지에 연결된 선택 워드 라인(SEL_WL)에는 프로그램 전압이 인가될 수 있다(Ⅴ).
도 17은 제1 플레인(PLA1)에 제2 프로그램 루프(PL2)가 수행되는 경우, 제2 플레인(PL2)의 프로그램 동작을 보여주기 위한 도면이다.
도 16 및 도 17을 참조하면, 제1 플레인(PLA1)에 수행되는 서브 동작들(①~⑥)은 도 15에 도시된 서브 동작들(①~⑥)과 유사 또는 동일하다. 따라서, 동일한 서브 동작들에 대한 설명은 생략된다.
제1 플레인(PLA1)에 연결된 워드 라인(WL)들로 프로그램 패스 전압(Vpass)이 인가된 후(②), 선택된 페이지에 연결된 선택 워드 라인(SEL_WL)에는 프로그램 전압이 인가될 수 있다 (③). 이때, 프로그램 전압은 제2 프로그램 전압(Vpgm 2)일 수 있다.
제1 플레인(PLA1)에 대한 프로그램 동작의 일부 구간과 제2 플레인(PLA2)에 대한 프로그램 동작의 일부 구간은 서로 중첩될 수 있다. 예로서, 제1 플레인(PLA1)의 프로그램 동작 중 비트 라인 셋업 구간의 일부는 잡음 구간일 수 있고, 제2 플레인(PLA2)에 대한 비트 라인 센싱 구간은 희생 구간일 수 있다. 이 경우, 희생 구간인 제2 플레인(PLA2)에 대한 비트 라인 센싱 구간이 기준 시간만큼 지연될 수 있다
도 17을 참조하면, 제2 플레인(PLA2)의 비트 라인 센싱 동작은 제2 서스펜드 시간(SPD_T32)동안 지연될 수 있다(Ⅰ). 제2 프로그램 전압(Vpgm 2)으로 제1 플레인(PLA1) 의 선택된 페이지에 대한 프로그램 동작이 수행될 때, 제1 플레인(PLA1)의 비트 라인 셋업 동작의 일부 구간과 중첩되는 제2 플레인(PLA2)의 센싱 동작은 제2 서스펜드 시간(SPD_T32) 동안 지연될 수 있다.
도 17에 도시된 제2 플레인(PLA2)에 수행되는 서브 동작들(Ⅱ~Ⅴ)은 도 15에 도시된 서브 동작들(Ⅱ~Ⅴ)과 유사 또는 동일할 수 있다. 따라서, 도 17에 도시된 서브 동작들(Ⅱ~Ⅴ)에 대한 설명은 생략될 수 있다.
도 16 및 도 17을 참조하여 설명된 바와 같이, 제1 플레인(PLA1)에 수행되는 프로그램 루프가 증가할수록, 제2 플레인(PLA2)의 서스펜드 시간은 길어질 수 있다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 제1 플레인(PLA1)에 수행되는 프로그램 루프를 기반으로, 서스펜드 시간을 가변적으로 조절할 수 있다.
도 18은 도 1의 불휘발성 메모리 장치의 동작 방법을 보여주기 위한 순서도이다. 도 1내지 도 18을 참조하면, S110 단계에서, 불휘발성 메모리 장치(100)는 제1 플레인(PLA1)에 제1 동작을 수행할 수 있다. 제1 동작은 읽기 동작 또는 프로그램 동작일 수 있다. S120 단계에서, 불휘발성 메모리 장치(100)는 제2 플레인(PLA2)에 제2 동작을 수행할 수 있다. 제2 동작은 읽기 동작 또는 프로그램 동작일 수 있다.
S130 단계에서, 불휘발성 메모리 장치(100)는 제1 동작의 전원 잡음이 발생되는 동작 구간인 잡음 구간(Noise Section) 및 제2 동작의 전원 잡음에 영향을 받는 동작 구간인 희생 구간(Victim Section)있는지 판단할 수 있다. 제1 동작 및 제2 동작이 읽기 동작인 경우, 잡음 구간은 제1 플레인(PLA1)의 비트 라인 프리차지 동작 구간이고, 희생구간은 제2 플레인(PLA2)의 비트 라인 센싱 동작 구간일 수 있다. 또는, 제1 동작 및 제2 동작이 프로그램 동작인 경우. 잡음구간은 제1 플레인(PLA1)의 비트 라인 셋업 동작 구간이고, 희생 구간은 제2 플레인(PLA2)의 비트 라인 센싱 동작 구간일 수 있다.
제1 동작의 잡음 동작 구간 및 제2 동작의 희생 구간이 있는 경우(Yes), S140 단계에서, 불휘발성 메모리 장치(100)는 서스펜드 시간 테이블(STT)를 기반으로 제2 동작의 전원 잡음에 영향을 받는 동작을 지연시킬 수 있다, 서스펜드 시간 테이블(STT)은 도 8, 도 13 및 도 15에 도시된 서스펜드 시간 테이블(STT1, STT2, STT3) 중 하나일 수 있다.
불휘발성 메모리 장치(100)는 제2 동작의 전원 잡음에 영향을 받는 동작을 지연시킨 후, S150 단계에서, 제1 동작 및 제2 동작을 계속 수행할 수 있다. 만약, 제1 동작의 잡음 구간 및 제2 동작의 희생 구간이 없는 경우(No), 불휘발성 메모리 장치(100)는 제1 동작 및 제2 동작을 계속 수행할 수 있다(S150).
도 19는 도 1의 불휘발성 메모리를 포함하는 메모리 시스템을 보여주기 위한 블록도이다. 불휘발성 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함할 수 있다.
불휘발성 메모리 장치(1100)는 도 1 내지 도 3을 참조하여 설명된 불휘발성 메모리 장치(100)와 동일하다. 그리고, 불휘발성 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 수신된 서스펜드 시간 테이블(STT)를 참조하여, 도 4 내지 도 18을 참조하여 설명된 바와 같이 동작할 수 있다.
메모리 컨트롤러(1200)는 중앙 처리 장치(1210), 버퍼(1220), 에러 정정 회로(1230), 호스트 인터페이스(1240), 롬(ROM)(1250), 메모리 인터페이스(1260)를 포함할 수 있다.
중앙 처리 장치(1210)는 메모리 컨트롤러(1200)의 전반적인 동작을 제어하고, 논리 연산을 수행할 수 있다. 중앙 처리 장치(1210)는 호스트 인터페이스(1240)를 통해 외부의 호스트 장치와 통신하고, 메모리 인터페이스(1260)를 통해 불휘발성 메모리 장치(1100)와 통신할 수 있다.
버퍼(1220)는 중앙 처리 장치(1210)의 캐시 메모리 또는 동작 메모리로서 이용될 수 있다. 예로서, 호스트의 쓰기 요청 시, 호스트로부터 입력된 데이터는 버퍼(1220)에 임시로 저장될 수 있다. 또한, 호스트의 읽기 요청 시, 불휘발성 메모리 장치(1100)로부터 읽혀진 데이터는 버퍼(1220)에 임시로 저장될 수 있다. 버퍼(1220)는 프로세서(1210)가 실행하는 코드들 및 명령들을 저장할 수 있다. 예로서, 버퍼(1220)는 SRAM(Static Random Access Memory)를 포함할 수 있다.
에러 정정 회로(1230)는 에러 정정 동작을 수행할 수 있다. 에러 정정 회로(1230)는 불휘발성 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩된 데이터는 메모리 인터페이스(1260)를 통해 불휘발성 메모리 장치(1100)로 전달될 수 있다. 또한, 에러 정정 회로(1230)는 불휘발성 메모리 장치(1100)로부터 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다.
호스트 인터페이스(1240)는 프로세서(1210)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(1240)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (Nonvolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 호스트와 통신할 수 있다.
롬(ROM)(1250)은 메모리 시스템(1000)을 구동하기 위해 필요한 데이터가 저장될 수 있다. 예로서, 롬(ROM)(1250)은 도 7, 도 12, 및 도 14를 참조하여 설명된 서스펜드 시간 테이블(STT)을 저장할 수 있다. 롬(ROM)(1250)에 저장된 서스펜드 시간 테이블(STT)은 메모리 시스템(1000)의 파워 온(Power on) 시에 메모리 인터페이스(1260)를 통해 불휘발성 메모리 장치(1100)로 전송할 수 있다. 메모리 인터페이스(1260)는 메모리 컨트롤러(1200)와의 인터페이싱을 제공할 수 있다.
시스템 인터커넥터(1270)는 메모리 컨트롤러(1200)의 내부에서 온칩 네트워크를 제공하기 위한 시스템 버스(System Bus)이다. 시스템 인터커넥터(1270)는 예를 들면, 데이터 버스(Data bus), 어드레스 버스(Address bus) 및 컨트롤 버스(Control bus)를 포함할 수 있다. 시스템 인터커넥터(1270)의 구성은 상술한 버스들에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
도 20은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(Solid State Drive, SSD)를 보여주기 위한 도면이다. 도 18을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함한다. SSD(2200)는 신호 커넥터(2001)를 통해 호스트(2100)와 신호(SIG)를 주고 받고, 전원 커넥터(2002)를 통해 전원(PWR)을 입력받는다. SSD(2200)는 SSD 컨트롤러(2210), 복수의 메모리 칩(2221~222m), 보조 전원 장치(2230), 및 버퍼 메모리(2240)를 포함한다.
SSD 컨트롤러(2210)는 호스트(2100)로부터 수신된 신호(SIG)에 응답하여 복수의 메모리 칩(2221~222m)을 제어할 수 있다. 복수의 메모리 칩(2221~222m) 각각은 복수의 불휘발성 메모리(NVM)를 포함할 수 있다. 복수의 메모리 칩(2221~222m)은 SSD 컨트롤러(2210)의 제어에 따라 프로그램 동작을 수행할 수 있다.
예시적으로, SSD 컨트롤러(2210)는 복수의 메모리 칩(2221~222m)에서 도 1 내지 도 18을 참조하여 설명된 방식을 기반으로 프로그램 또는 읽기 동작이 수행되도록 제어할 수 있다. 예로서, 복수의 메모리 칩(2221~222m) 중 하나의 메모리 칩의 잡음 구간 구간과 다른 메모리 칩의 희생 구간이 중첩될 수 있다. 이때, 다른 메모리 칩의 희생 구간의 동작은 기준 시간 동안 지연될 수 있다. 기준 시간은 도 8, 도 12, 및 도 15를 참조하여 설명된 서스펜드 시간(SPD_T)일 수 있다.
보조 전원 장치(2230)는 전원 커넥터(2002)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2230)는 호스트(2100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(2230)는 호스트(2100)로부터의 전원 공급이 원활하지 않을 경우, SSD 시스템(2000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(2230)는 SSD(2200) 내에 위치할 수도 있고, SSD(2200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2230)는 메인 보드에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(2240)는 SSD(2200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(2240)는 호스트(2100)로부터 수신된 데이터 또는 복수의 메모리 칩(2221~222m)으로부터 수신된 데이터를 임시 저장하거나, 복수의 메모리 칩(2221~222m)의 메타 데이터(예를 들어, 매핑 테이블(서스펜드 시간 테이블(STT1, STT2, STT3))를 임시 저장할 수 있다. 버퍼 메모리(2240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, SRAM 등과 같은 휘발성 메모리 또는 FRAM ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 플레인 및 제2 플레인을 포함하는 메모리 셀 어레이; 및
    상기 제1 플레인에 대하여 제1 서브 동작을 수행하고, 상기 제2 플레인에 대하여 제2 서브 동작을 수행하되, 상기 제1 서브 동작의 일부 구간과 상기 제2 서브 동작이 중첩되지 않도록, 상기 제2 서브 동작을 기준 시간만큼 지연시키고, 상기 기준 시간을 가변적으로 제어하도록 구성되는 제어 로직을 포함하되,
    상기 제1 서브 동작의 일부 동작 구간은 전원 잡음이 발생되는 잡음 구간을 가리키고, 상기 제2 서브 동작은 상기 전원 잡음에 영향을 받는 희생 구간의 동작을 가리키는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 서브 동작은 상기 제1 플레인에 대한 읽기 동작의 비트 라인 프리차지 동작을 가리키고,
    상기 제2 서브 동작은 상기 제2 플레인에 대한 읽기 동작의 비트 라인 센싱 동작을 가리키는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 플레인에 대한 읽기 동작에서 읽기 전압의 레벨이 증가할수록, 상기 기준 시간이 증가하는 불휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    제1 읽기 전압 그룹에 포함되는 제1 읽기 전압들 중 하나를 이용하여 상기 제1 플레인에 상기 읽기 동작이 수행되는 경우, 상기 제어 로직은 상기 제2 서브 동작을 제1 기준 시간 동안 지연시키고,
    제2 읽기 전압 그룹에 포함되는 제2 읽기 전압들 중 하나를 이용하여 상기 제1 플레인에 상기 읽기 동작이 수행되는 경우, 상기 제어 로직은 상기 제2 서브 동작을 제1 기준 시간보다 큰 제2 기준 시간 동안 지연시키되,
    상기 제2 읽기 전압들은 상기 제1 읽기 전압들보다 큰 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 서브 동작은 상기 제1 플레인에 대한 프로그램 동작의 비트 라인 셋업 동작을 가리키고,
    상기 제2 서브 동작은 상기 제2 플레인에 대한 프로그램 동작의 비트 라인 센싱 동작을 가리키는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 플레인에 대한 프로그램 동작에서, 프로그램 루프가 증가하는 경우, 상기 기준 시간이 증가하는 불휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제1 플레인에 제1 프로그램 루프가 수행되는 경우, 상기 제어 로직은 상기 제2 서브 동작을 제1 기준 시간 동안 지연시키고,
    상기 제2 플레인에 제2 프로그램 루프가 수행되는 경우, 상기 제어 로직은 상기 제2 서브 동작을 제1 기준 시간보다 긴 제2 기준 시간 동안 지연시키는 불휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제어 로직은:
    상기 기준 시간에 대한 정보를 저장하기 위한 레지스터 유닛;
    제1 커맨드를 저장하고, 상기 제1 커맨드 및 상기 기준 시간에 대한 정보에 기초하여 상기 제1 서브 동작을 제어하도록 구성되는 제1 플레인 제어 유닛; 및
    제2 커맨드를 저장하고, 상기 제2 커맨드 및 상기 기준 시간에 대한 정보에 기초하여 상기 제2 서브 동작을 제어하도록 구성되는 제2 플레인 제어 유닛을 포함하는 불휘발성 메모리 장치.
  9. 제1 영역 및 제2 영역을 포함하고,
    상기 제1 영역에 대하여 제1 서브 동작을 수행하고, 상기 제2 영역에 대하여 제2 서브 동작을 수행하되, 상기 제1 서브 동작의 일부 동작 구간 및 상기 제2 서브 동작이 중첩되지 않도록, 상기 제2 서브 동작 시간을 기준 시간만큼 지연시키도록 구성되는 불휘발성 메모리 장치; 및
    상기 기준 시간을 가변적으로 제어하도록 구성되는 메모리 컨트롤러를 포함하는 메모리 시스템.
  10. 제 9 항에 있어서,
    제1 읽기 전압을 이용하여 상기 제1 영역에 읽기 동작이 수행되는 경우, 상기 제2 서브 동작은 제1 기준 시간 동안 지연되고,
    상기 제1 읽기 전압보다 큰 제2 읽기 전압을 이용하여 상기 제1 영역에 상기 읽기 동작이 수행되는 경우, 상기 제2 서브 동작은 상기 제1 기준 시간보다 큰 제2 기준 시간 동안 지연되는 메모리 시스템.
KR1020170008778A 2017-01-18 2017-01-18 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 KR20180085418A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170008778A KR20180085418A (ko) 2017-01-18 2017-01-18 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US15/813,903 US10268575B2 (en) 2017-01-18 2017-11-15 Nonvolatile memory device and memory system including the same
CN201810043414.0A CN108335714B (zh) 2017-01-18 2018-01-17 非易失性存储器装置、包括其的存储器系统和固态驱动器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170008778A KR20180085418A (ko) 2017-01-18 2017-01-18 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템

Publications (1)

Publication Number Publication Date
KR20180085418A true KR20180085418A (ko) 2018-07-27

Family

ID=62840869

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170008778A KR20180085418A (ko) 2017-01-18 2017-01-18 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템

Country Status (3)

Country Link
US (1) US10268575B2 (ko)
KR (1) KR20180085418A (ko)
CN (1) CN108335714B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102631350B1 (ko) 2017-10-12 2024-01-31 삼성전자주식회사 메모리 플레인들을 포함하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 동작 방법
JP2019101652A (ja) * 2017-11-30 2019-06-24 東芝メモリ株式会社 半導体メモリ
US10892007B2 (en) * 2018-08-31 2021-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Variable delay word line enable
DE102018128927A1 (de) 2018-08-31 2020-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. Wortleitungsaktivierung für eine variable Verzögerung
US10957407B1 (en) * 2019-10-30 2021-03-23 International Business Machines Corporation Calculating corrective read voltage offsets in non-volatile random access memory
KR20210135376A (ko) 2020-05-04 2021-11-15 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6160750A (en) 2000-02-04 2000-12-12 Advanced Micro Devices, Inc. Noise reduction during simultaneous operation of a flash memory device
US6219291B1 (en) 2000-05-01 2001-04-17 Advanced Technology Materials, Inc. Reduction of data dependent power supply noise when sensing the state of a memory cell
US6621739B2 (en) 2002-01-18 2003-09-16 Sandisk Corporation Reducing the effects of noise in non-volatile memories through multiple reads
KR100546415B1 (ko) 2004-06-25 2006-01-26 삼성전자주식회사 메모리 장치의 파워 노이즈를 방지하는 직렬 웨이크 업 회로
KR100694418B1 (ko) * 2004-11-15 2007-03-12 주식회사 하이닉스반도체 메모리 장치의 병렬 압축 테스트 회로
US7701764B2 (en) 2006-05-17 2010-04-20 Micron Technology, Inc. Apparatus and method for reduced peak power consumption during common operation of multi-NAND flash memory devices
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
US8456905B2 (en) 2007-12-16 2013-06-04 Apple Inc. Efficient data storage in multi-plane memory devices
US7751250B2 (en) 2008-06-27 2010-07-06 Sandisk Corporation Memory device with power noise minimization during sensing
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
US9261940B2 (en) 2011-02-25 2016-02-16 Samsung Electronics Co., Ltd. Memory system controlling peak current generation for a plurality of memories by monitoring a peak signal to synchronize an internal clock of each memory by a processor clock at different times
US9432298B1 (en) * 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US8587357B2 (en) 2011-08-25 2013-11-19 International Business Machines Corporation AC supply noise reduction in a 3D stack with voltage sensing and clock shifting
DE102012109612A1 (de) * 2011-10-13 2013-04-18 Samsung Electronics Co., Ltd. Nichtflüchtige Speichervorrichtung, Programmierungsverfahren für nichtflüchtige Speichervorrichtungen und Speichersystem, das eine nichtflüchtiger Speichervorrichtung umfasst
KR101961324B1 (ko) * 2012-05-09 2019-03-22 삼성전자주식회사 메모리 장치 및 메모리 장치의 파워 관리 방법
US8854900B2 (en) 2012-07-26 2014-10-07 SanDisk Technologies, Inc. Non-volatile memory and method with peak current control
US9443600B2 (en) 2013-03-28 2016-09-13 Intel Corporation Auto-suspend and auto-resume operations for a multi-die NAND memory device to reduce peak power consumption
US8929169B1 (en) 2014-05-13 2015-01-06 Sandisk Technologies Inc. Power management for nonvolatile memory array
WO2015178242A1 (ja) * 2014-05-21 2015-11-26 ソニー株式会社 センサモジュール、その制御方法、および電子機器
US9417675B2 (en) 2014-05-29 2016-08-16 Silicon Storage Technology, Inc. Power sequencing for embedded flash memory devices
US9093160B1 (en) * 2014-05-30 2015-07-28 Sandisk Technologies Inc. Methods and systems for staggered memory operations
US9245639B1 (en) * 2014-10-13 2016-01-26 Windbound Electronics Corporation NAND flash memory array architecture having low read latency and low program disturb

Also Published As

Publication number Publication date
CN108335714B (zh) 2023-05-16
US20180203796A1 (en) 2018-07-19
CN108335714A (zh) 2018-07-27
US10268575B2 (en) 2019-04-23

Similar Documents

Publication Publication Date Title
KR102285994B1 (ko) 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법
KR102435027B1 (ko) 불휘발성 메모리 장치 및 그것의 읽기 방법
KR102242022B1 (ko) 불휘발성 메모리 및 그것의 프로그램 방법
KR102444238B1 (ko) 메모리 장치의 프로그램 방법 및 이를 적용하는 메모리 시스템
KR20180085418A (ko) 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
KR102218722B1 (ko) 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법
KR102122239B1 (ko) 비휘발성 메모리 장치 및 그 프로그램 방법
KR20160087431A (ko) 불휘발성 메모리 장치, 그것의 동작 방법, 및 그것의 프로그램 방법
KR20100004767A (ko) 공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치,그것의 프로그램 검증 방법, 그리고 그것을 포함하는메모리 시스템
KR20210105728A (ko) 메모리 장치 및 그 동작 방법
KR20220082473A (ko) 메모리 장치 및 그 동작 방법
KR20210067677A (ko) 메모리 장치 및 그 동작 방법
KR20210074028A (ko) 메모리 장치 및 그 동작 방법
KR20210033713A (ko) 메모리 장치 및 그 동작 방법
JP2023056473A (ja) メモリ装置及びその動作方法
KR20230031696A (ko) 메모리 장치 및 그것의 동작 방법
US10998053B2 (en) Memory device and operating method thereof for applying a channel precharge voltage to bit lines after a sensing operation
KR20220023263A (ko) 메모리 장치 및 그 동작 방법
KR20220014546A (ko) 메모리 장치 및 그 동작 방법
KR20220020732A (ko) 메모리 장치 및 그 동작 방법
KR20210112190A (ko) 메모리 장치 및 그 동작 방법
US20240087658A1 (en) Storage device including flash memory and block continuous-write operation method thereof
US11657885B2 (en) Memory device and method of operating the memory device
US20240005992A1 (en) Operation method of memory device including memory block connected to wordlines
US20230307069A1 (en) Memory device and method of operating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal