KR102122239B1 - 비휘발성 메모리 장치 및 그 프로그램 방법 - Google Patents

비휘발성 메모리 장치 및 그 프로그램 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 그 프로그램 방법이 제공된다. 상기 비휘발성 메모리 장치는 다수의 논리 상태 중 하나의 상태로 프로그램 가능한 메모리 셀들이 복수의 워드라인과 복수의 비트라인의 교차점에 배치되는 메모리 셀 어레이, 및 상기 복수의 비트라인에 각각 연결되어 상기 메모리 셀들의 검증 독출을 수행하는 복수의 페이지 버퍼를 포함하되, 상기 페이지 버퍼는 제1 내지 제N(단, N은 1보다 큰 자연수) 상태로 프로그램되는 메모리 셀들의 검증 독출을 연속적으로 수행하고, 상기 연속적인 검증 독출에서, 상기 비트라인은 제1 상태로 프로그램되는 메모리 셀의 검증 구간에서 제1 레벨로 프리차지되고, 제2 내지 제N-1 상태로 프로그램되는 메모리 셀의 검증 구간에서 상기 프리차지된 상태를 유지하고, 제N 상태로 프로그램되는 메모리 셀의 검증 구간이 종료된 후에 디스차지된다.

Description

비휘발성 메모리 장치 및 그 프로그램 방법{Non-volatile memory device and program method of the same}
본 발명은 비휘발성 메모리 장치 및 그 프로그램 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고, 필요할 때 저장된 데이터를 독출할 수 있는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(non-volatile mmory device)로 구분된다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM, DRAM, SDRAM 등이 있다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장된 데이터가 소멸되지 않는 메모리 장치이다. 비휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, flash memory, PRAM, MRAM, RRAM, FRAM 등이 있다.
일반적인 비휘발성 메모리 장치는 연속적인 검증 독출(verify read)시, 해당하는 프로그램 상태마다 비트라인의 프리차지가 별도로 수행되어야 한다.
본 발명이 해결하려는 과제는, 비트라인의 프리차지 시간을 줄여 검증 독출 시간을 감소시킬 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 비트라인의 프리차지 시간을 줄여 검증 독출 시간을 감소시킬 수 있는 비휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 비트라인의 프리차지 시간을 줄여 검증 독출 시간을 감소시킬 수 있는 비휘발성 메모리 시스템을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 일 면(aspect)은 다수의 논리 상태 중 하나의 상태로 프로그램 가능한 메모리 셀들이 복수의 워드라인과 복수의 비트라인의 교차점에 배치되는 메모리 셀 어레이, 및 상기 복수의 비트라인에 각각 연결되어 상기 메모리 셀들의 검증 독출을 수행하는 복수의 페이지 버퍼를 포함하되, 상기 페이지 버퍼는 제1 내지 제N(단, N은 1보다 큰 자연수) 상태로 프로그램되는 메모리 셀들의 검증 독출을 연속적으로 수행하고, 상기 연속적인 검증 독출에서, 상기 비트라인은 제1 상태로 프로그램되는 메모리 셀의 검증 구간에서 제1 레벨로 프리차지되고, 제2 내지 제N-1 상태로 프로그램되는 메모리 셀의 검증 구간에서 상기 프리차지된 상태를 유지하고, 제N 상태로 프로그램되는 메모리 셀의 검증 구간이 종료된 후에 디스차지된다.
실시예에 따라, 상기 비트라인은 제1 내지 제N-1 상태 중 적어도 하나의 상태로 프로그램되는 메모리 셀의 검증 구간이 종료된 후에 선택적으로 디스차지되고, 후속하는 검증 구간에서 상기 제1 레벨로 재-프리차지될 수 있다.
실시예에 따라, 상기 페이지 버퍼는 상기 비트라인에 프리차지 전압을 제공하는 프리차지 동작을 수행하는 프리차지 회로와, 상기 비트라인에 연결된 감지 노드의 전압을 감지하는 감지 동작을 제어하는 래치 회로를 포함하고, 상기 프리차지 회로는 상기 비트라인에 배치된 메모리 셀의 프로그램 유무를 불문하고 상기 비트라인에 상기 프리차지 전압을 제공하도록 제어될 수 있다.
실시예에 따라, 상기 페이지 버퍼는 상기 비트라인에 프리차지 전압을 제공하는 프리차지 동작을 제어하는 제1 래치 회로와, 상기 비트라인에 연결된 감지 노드의 전압을 감지하는 감지 동작을 제어하는 제2 래치 회로를 포함하고, 상기 제1 래치와 상기 제2 래치는 서로 다른 회로로 구성될 수 있다.
실시예에 따라, 상기 비트라인은 상기 제1 상태로 프로그램되는 메모리 셀의 검증 구간에서 제2 레벨로 프리차지된 후에 상기 제1 레벨로 프리차지되고, 상기 제2 레벨은 상기 제1 레벨보다 클 수 있다.
실시예에 따라, 상기 비트라인은 상기 제2 내지 제N-1 상태로 프로그램되는 메모리 셀의 검증 구간에서 상기 제1 레벨로 프리차지된 상태를 유지하고, 상기 제N 상태로 프로그램되는 메모리 셀의 검증 구간이 종료된 후에 디스차지될 수 있다.
실시예에 따라, 상기 비트라인은 제1 내지 제N-1 상태 중 적어도 하나의 상태로 프로그램되는 메모리 셀의 검증 구간이 종료된 후에 선택적으로 디스차지되고, 후속하는 검증 구간에서 상기 제1 레벨로 재-프리차지될 수 있다.
실시예에 따라, 상기 제2 내지 제N 상태로 프로그램되는 메모리 셀의 검증 구간은 상기 제1 상태로 프로그램되는 메모리 셀의 검증 구간보다 짧을 수 있다.
실시예에 따라, 상기 페이지 버퍼는 전류 감지 방식으로 상기 메모리 셀의 검증 독출을 수행할 수 있다.
실시예에 따라, 상기 연속적인 검증 독출에서, 상기 제1 내지 제N 상태로 프로그램되는 메모리 셀의 게이트에는 검증 전압이 제공되고, 상기 검증 전압의 레벨은 상기 메모리 셀이 프로그램되는 상태에 따라 증가할 수 있다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 프로그램 방법은 프로그램 구간에서 워드라인에 프로그램 전압이 제공되어, 메모리 셀들이 다수의 논리 상태 중 하나의 상태로 프로그램되고, 검증 구간에서 상기 워드라인에 제1 내지 제N(단, N은 1보다 큰 자연수) 상태에 대응하는 검증 전압이 연속적으로 제공되고 비트라인에 프리차지 전압이 제공되어, 상기 제1 내지 제N 상태로 프로그램되는 메모리 셀들의 검증 독출이 연속적으로 수행되되, 상기 비트라인은 제1 상태로 프로그램되는 메모리 셀의 검증 구간에서 제1 레벨로 프리차지되고, 제2 내지 제N-1 상태로 프로그램되는 메모리 셀의 검증 구간에서 상기 프리차지된 상태를 유지하고, 제N 상태로 프로그램되는 메모리 셀의 검증 구간이 종료된 후에 디스차지된다.
실시예에 따라, 상기 비트라인은 제1 내지 제N-1 상태 중 적어도 하나의 상태로 프로그램되는 메모리 셀의 검증 구간이 종료된 후에 선택적으로 디스차지되고, 후속하는 검증 구간에서 상기 제1 레벨로 재-프리차지될 수 있다.
실시예에 따라, 상기 비트라인은 상기 제1 상태로 프로그램되는 메모리 셀의 검증 구간에서 제2 레벨로 프리차지된 후에 상기 제1 레벨로 프리차지되고, 상기 제2 레벨은 상기 제1 레벨보다 클 수 있다.
실시예에 따라, 상기 비트라인은 상기 제2 내지 제N-1 상태로 프로그램되는 메모리 셀의 검증 구간에서 상기 제1 레벨로 프리차지된 상태를 유지하고, 상기 제N 상태로 프로그램되는 메모리 셀의 검증 구간이 종료된 후에 디스차지될 수 있다.
실시예에 따라, 상기 비트라인은 제1 내지 제N-1 상태 중 적어도 하나의 상태로 프로그램되는 메모리 셀의 검증 구간이 종료된 후에 선택적으로 디스차지되고, 후속하는 검증 구간에서 상기 제1 레벨로 재-프리차지될 수 있다.
실시예에 따라, 상기 제2 내지 제N 상태로 프로그램되는 메모리 셀의 검증 구간은 상기 제1 상태로 프로그램되는 메모리 셀의 검증 구간보다 짧을 수 있다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 시스템은 비휘발성 메모리 장치, 및 상기 비휘발성 메모리 장치의 프로그램, 독출, 소거 동작을 제어하는 메모리 컨트롤러를 포함하고, 상기 비휘발성 메모리 장치는, 다수의 논리 상태 중 하나의 상태로 프로그램 가능한 메모리 셀들이 복수의 워드라인과 복수의 비트라인의 교차점에 배치되는 메모리 셀 어레이와, 상기 복수의 비트라인에 각각 연결되어 상기 메모리 셀들의 검증 독출을 수행하는 복수의 페이지 버퍼를 포함하되, 상기 페이지 버퍼는 제1 내지 제N(단, N은 1보다 큰 자연수) 상태로 프로그램되는 메모리 셀들의 검증 독출을 연속적으로 수행하고, 상기 연속적인 검증 독출에서, 상기 비트라인은 제1 상태로 프로그램되는 메모리 셀의 검증 구간에서 제1 레벨로 프리차지되고, 제2 내지 제N-1 상태로 프로그램되는 메모리 셀의 검증 구간에서 상기 프리차지된 상태를 유지하고, 제N 상태로 프로그램되는 메모리 셀의 검증 구간이 종료된 후에 디스차지된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 셀 어레이와 페이지 버퍼 회로를 세부적으로 설명하기 위한 블록도이다.
도 3a 내지 도 3b는 도 2의 메모리 셀의 문턱 전압 산포를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 5는 도 4의 검증 독출을 수행하는 페이지 버퍼의 구성을 설명하기 위한 블록도이다.
도 6은 도 4의 검증 독출을 수행하는 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 4의 검증 독출을 수행하는 페이지 버퍼의 응용예를 설명하기 위한 블록도이다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작의 응용예를 설명하기 위한 도면이다
도 9는 도 8의 검증 독출을 수행하는 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작의 다른 응용예를 설명하기 위한 도면이다
도 11은 도 10의 검증 독출을 수행하는 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함하는 사용자 장치를 설명하기 위한 블록도이다
도 13은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 응용예를 설명하기 위한 블록도이다.
도 14는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함하는 데이터 저장 장치를 설명하기 위한 블록도이다.
도 15는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서 본 발명의 실시예는 비휘발성 메모리 장치 중 낸드 플래시 메모리 장치를 예로 들어 설명하기로 한다. 그러나, 본 발명이 플래시 메모리 장치에 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 회로(120), 어드레스 디코더(130), 데이터 입출력 회로(140), 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 복수의 워드라인(WL)과 복수의 비트라인(BL)을 포함한다. 복수의 워드라인(WL)과 복수의 비트라인(BL)의 교차점에는 메모리 셀이 배치된다. 예를 들어, 메모리 셀 어레이(110)는 잘 알려진 단층 어레이 구조(single layer array structure) 또는 다층 어레이 구조(multi layer array structure)로 구성될 수 있다. 메모리 셀 어레이(110)는 복수의 워드라인(WL)을 통해서 어드레스 디코더(130)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 비트라인(BL)을 통해서 페이지 버퍼 회로(120)에 연결될 수 있다.
페이지 버퍼 회로(120)는 메모리 셀 어레이(110)에 프로그램될 데이터 및/또는 메모리 셀 어레이(110)로부터 독출된 데이터를 저장한다. 페이지 버퍼 회로(120)는 비휘발성 메모리 장치(100)의 동작에 따라, 기입 드라이버(write driver) 회로 또는 감지 증폭(sense amplifier) 회로로 동작할 수 있다. 예를 들어, 비휘발성 메모리 장치(100)의 프로그램 동작시, 페이지 버퍼 회로(120)는 기입 드라이버 회로로서 동작할 수 있다. 그리고, 비휘발성 메모리 장치(100)의 독출 동작시, 페이지 버퍼 회로(120)는 감지 증폭 회로로서 동작할 수 있다.
페이지 버퍼 회로(120)는 제어 로직(150)의 제어 신호에 응답하여 독출 동작을 수행할 수 있다. 페이지 버퍼 회로(120)는 감지 노드와 비트라인(BL)에 프리차지 전압을 제공하고, 감지 노드의 전압 레벨의 변화를 감지함으로써, 메모리 셀의 문턱 전압을 판별할 수 있다.
어드레스 디코더(130)는 외부(호스트 또는 메모리 컨트롤러)로부터 어드레스(ADDR)를 전달받고, 상기 어드레스(ADDR)에 대응하는 메모리 셀 어레이(110)의 워드라인(WL)을 선택한다. 어드레스 디코더(130)는 제어 로직(150)으로부터 메모리 셀의 프로그램을 위한 전압을 전달받고, 상기 전압을 선택된 워드라인(WL) 및/또는 비선택된 워드라인(WL)에 제공할 수 있다.
데이터 입출력 회로(140)는 제어 로직(150)의 제어 신호에 응답하여, 페이지 버퍼 회로(120)와 데이터를 교환한다. 예를 들어, 비휘발성 메모리 장치(100)의 프로그램 동작시, 데이터 입출력 회로(140)는 외부로부터 전달받은 데이터를 페이지 버퍼 회로(120)에 제공할 수 있다. 그리고, 비휘발성 메모리 장치(100)의 독출 동작시, 페이지 버퍼로부터 전달받은 데이터를 외부에 제공할 수 있다.
제어 로직(150)은 비휘발성 메모리 장치(100)의 제반 동작을 제어한다. 제어 로직(150)은 외부로부터 전달받은 커맨드(CMD)에 응답하여 페이지 버퍼 회로(120), 어드레스 디코더(130), 입출력 회로(140) 등을 제어할 수 있다. 제어 로직(150)은 전압 발생기를 포함하여, 비휘발성 메모리 장치(100)의 프로그램, 소거 및 독출 동작을 위한 전압을 생성할 수도 있다.
도 1에는 명확하게 도시하지 않았으나, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)는 상술한 구성 이외에 통상의 기술자에게 잘 알려진 구성요소들을 더 포함할 수 있다.
도 2는 도 1의 메모리 셀 어레이와 페이지 버퍼 회로를 세부적으로 설명하기 위한 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 낸드 스트링(string0~stringm)을 포함할 수 있다. 복수의 낸드 스트링(string0~stringm)이 메모리 블록을 구성하고, 복수의 메모리 블록이 메모리 셀 어레이(110)를 구성할 수 있다.
복수의 낸드 스트링(string0~stringm)은 복수의 비트라인(BL0~BLm)에 각각 대응할 수 있다. 각각의 낸드 스트링은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC0~MCn), 접지 선택 트랜지스터(GST)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(CSL)에 연결될 수 있다. 복수의 메모리 셀(MC0~MCn)은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)의 사이에 직렬로 연결될 수 있다.
동일한 행에 배치되는 메모리 셀(MC0~MCn)은 대응하는 워드라인(WL0∼WLn)과 공통으로 연결될 수 있다. 동일한 행에 배치되는 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 공통으로 연결될 수 있다. 동일한 행에 배치되는 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 공통으로 연결될 수 있다.
메모리 셀(MC0∼MCn)은 워드라인(WL0∼WLn)을 통해 플로팅 게이트에 제공되는 전압에 의해서 제어될 수 있다. 각각의 메모리 셀(MC0∼MCn)은 다수의 논리 상태 중 하나의 상태로 프로그램될 수 있다. 즉, 각각의 메모리 셀(MC0∼MCn)은 N-비트 데이터(단, N은 2 이상의 자연수)를 저장하는 MLC(Multi Level Cell)로 구성될 수 있다. 각각의 메모리 셀(MC0∼MCn)을 다수의 논리 상태 중 하나의 상태로 프로그램하기 위해서, 다수의 검증 전압이 이용될 수 있다. 각각의 메모리 셀(MC0∼MCn)은 논리 상태에 따라 상이한 검증 전압을 이용하여 프로그램될 수 있다.
페이지 버퍼 회로(120)는 복수의 페이지 버퍼(PB0~PBm)를 포함할 수 있다. 복수의 페이지 버퍼(PB0~PBm)는 복수의 비트라인(BL0~BLm)에 각각 연결될 수 있다. 이와 같은 구조는 올 비트라인 구조(all bit line architecture)라고 불리워질 수 있다. 올 비트라인 구조에서, 비휘발성 메모리 장치(100)의 프로그램 및 독출 동작시, 모든 비트라인(BL0~BLm)이 동시에 선택될 수 있다. 즉, 각각의 페이지 버퍼(PB0~PBm)는 동일한 행에 배치되는 모든 메모리 셀을 동시에 각각 프로그램할 수 있다. 그리고, 메모리 셀의 프로그램시, 각각의 페이지 버퍼(PB0~PBm)는 대응하는 비트라인(BL0~BLm)에 배치된 메모리 셀들의 검증 독출을 수행할 수 있다.
도 3a 내지 도 3b는 도 2의 메모리 셀의 문턱 전압 산포를 설명하기 위한 도면이다. 도 3a 내지 도 3b에서 가로 축은 전압을 나타내고, 세로 축은 메모리 셀의 수를 나타낸다.
도 3a를 참조하면, 예시적으로, 도 1의 메모리 셀(MC0∼MCn)은 4 개의 논리 상태 중 하나의 상태(소거 상태 포함)로 프로그램될 수 있다. 즉, 메모리 셀(MC0∼MCn)은 2-비트 데이터를 저장하는 MLC로 구성될 수 있다. 도 3a에서 논리 상태 “E”는 메모리 셀(MC0∼MCn)이 소거된 상태를 나타내고, 논리 상태 “P1, P2, P3”는 메모리 셀(MC0∼MCn)이 프로그램된 상태를 나타낼 수 있다. 메모리 셀(MC0∼MCn)은 4 개의 논리 상태에 대응하는 4개의 문턱 전압 분포를 가질 수 있다. 메모리 셀(MC0∼MCn)의 논리 상태는 다수의 검증 전압(VP1, VP2, VP3)에 의해 판별될 수 있다.
2-비트 데이터를 저장하는 MLC의 프로그램 동작은 순차적으로 수행될 수 있다. 예시적으로, 최하위 비트(Least Significant Bit; LSB)에 대한 프로그램 동작이 수행되고, 이후 최상위 비트(Most Significant Bit; MSB)에 대한 프로그램 동작이 수행될 수 있다.
도 3b를 참조하면, 예시적으로, 도 1의 메모리 셀(MC0∼MCn)은 8 개의 논리 상태 중 하나의 상태(소거 상태 포함)로 프로그램될 수 있다. 즉, 메모리 셀(MC0∼MCn)은 3-비트 데이터를 저장하는 MLC로 구성될 수 있다. 이와 같은 메모리 셀(MC0∼MCn)은 TLC(Triple Level Cell)라고 불리워질 수도 있다. 도 3b에서 논리 상태 “E”는 메모리 셀(MC0∼MCn)이 소거된 상태를 나타내고, 논리 상태 “P1, P2, P3, P4, P5, P6, P7”는 메모리 셀(MC0∼MCn)이 프로그램된 상태를 나타낼 수 있다. 메모리 셀(MC0∼MCn)은 8 개의 논리 상태에 대응하는 8 개의 문턱 전압 분포를 가질 수 있다. 메모리 셀(MC0∼MCn)의 논리 상태는 다수의 검증 전압(VP1, VP2, VP3, VP4, VP5, VP6, VP7)에 의해 판별될 수 있다.
3-비트 데이터를 저장하는 MLC의 프로그램 동작은 순차적으로 수행될 수 있다. 예시적으로, 최하위 비트(Least Significant Bit; LSB)에 대한 프로그램 동작이 수행되고, 이후 중위 비트(Central Significant Bit; CSB)에 대한 프로그램 동작이 수행될 수 있다. 이어서, 최상위 비트(Most Significant Bit; MSB)에 대한 프로그램 동작이 수행될 수 있다.
도 3a 내지 도 3b에서는 2-비트 내지 4-비트 데이터를 저장하는 MLC의 예시적인 문턱 전압 산포를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 3a 내지 도 3b에서 도시한 문턱 전압 산포는 다양한 형태로 변형될 수 있다. 또한, 상술한 바와 같이, 도 2의 메모리 셀(MC0∼MCn)은 2-비트, 4-비트, 8-비트, 16-비트 등의 다양한 멀티 비트 데이터를 저장하는 MLC로 구성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다. 도 4에서 가로 축은 각각 시간(t)을 나타내고, 세로 축은 각각 워드라인 전압(VWL)과 비트라인 전압(VBL)을 나타낸다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)의 프로그램 동작은, 프로그램 전압(Vpgm)을 제공하여 메모리 셀의 문턱 전압을 증가시키는 프로그램 구간(Program)과, 검증 전압(Vp1, Vp2, Vp3)을 제공하여 메모리 셀의 문턱 전압을 판별하는 검증 구간(Verification)을 포함한다. 검증 구간(Verification)은 메모리 셀의 다수의 논리 상태에 대응하는 다수의 구간들로 구분될 수 있다.
프로그램 구간(Program)에서는 선택된 워드라인(WL)에 프로그램 전압(Vpgm)이 제공된다. 선택되지 않은 나머지 워드라인(WL)에는 패스 전압이 제공될 수 있다. 프로그램 구간(Program)이 종료된 후에는 선택된 워드라인(WL)은 디스차지(discharge)된다.
이어서, 검증 독출이 수행된다. 검증 구간(Verification)에서 메모리 셀의 다수의 논리 상태에 대응하는 각각의 검증 전압(Vp1, Vp2, Vp3)별로 검증 독출이 수행될 수 있다. 각각의 검증 전압(Vp1, Vp2, Vp3)이 메모리 셀의 플로팅 게이트에 제될 수 있다. 각각의 검증 전압(Vp1, Vp2, Vp3)의 레벨은 메모리 셀의 각각의 논리 상태에 따라 증가할 수 있다.
도 4에서는 설명의 편의를 위하여, 메모리 셀이 2-비트 데이터를 저장하는 MLC인 경우에 대하여 설명하기로 한다. 이로써, 검증 구간(Verification)은 제1 검증 구간(1st verification), 제2 검증 구간(2nd verification), 제3 검증 구간(3rd verification)을 포함할 수 있다. 제1 검증 구간(1st verification), 제2 검증 구간(2nd verification), 제3 검증 구간(3rd verification)은 연속적으로 수행될 수 있다.
비트라인(BL)은, 제1 검증 구간(1st verification)에서 제1 레벨(1st level)로 프리차지(precharge)되고, 제2 검증 구간(2nd verification)에서 상기 프리차지된 상태를 유지하고, 제3 검증 구간(3rd verification)이 종료된 후에 디스차지된다. 메모리 셀이 N-비트 데이터를 저장하는 MLC인 경우, 비트라인(BL)은, 제2 내지 제N-1 검증 구간에서 상기 프리차지된 상태를 유지하고, 제N 검증 구간이 종료된 후에 디스차지될 수 있다. 제2 내지 제N 검증 구간의 소요 시간(t2)은 제1 검증 구간의 소요 시간(t1)보다 작다. 후속하는 검증 구간 동안 추가적인 비트라인(BL)의 프리차지 동작을 건너뛰기 때문이다.
제1 검증 구간(1st verification)에서 선택된 워드라인(WL)에 제1 검증 전압(Vp1)이 제공되고, 선택된 워드라인(WL)에 공통으로 연결되는 메모리 셀의 검증 독출이 수행될 수 있다. 선택되지 않은 나머지 워드라인(WL)에는 패스 전압이 제공될 수 있다. 제1 검증 구간(1st verification)에서는 제1 상태(P1)로 프로그램되는 메모리 셀들에 대한 검증 독출이 수행될 수 있다. 제2 및 제3 검증 구간(2nd verification, 3rd verification)도 제1 검증 구간(1st verification)과 실질적으로 동일하게 수행될 수 있다. 검증 구간(Verification)이 종료될 때마다 검증 전압은 점차 증가할 수 있다.
본 발명의 실시예에 따르면, 검증 구간(1st verification)에서 메모리 셀의 온/오프(on/off) 상태와 무관하게(즉, 메모리 셀의 문턱 전압과 검증 전압의 차이와 무관하게) 비트라인(BL)의 전압은 디스차지되지 않고 프리차지된 상태를 유지한다.
도 5는 도 4의 검증 독출을 수행하는 페이지 버퍼의 구성을 설명하기 위한 블록도이고, 도 6은 도 4의 검증 독출을 수행하는 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 5를 참조하면, 도 4의 검증 독출을 수행하는 페이지 버퍼(121)는, 프리차지 동작을 수행하기 위한 프리차지 트랜지스터(MP), 감지 동작을 수행하기 위한 복수의 트랜지스터(M1~M5), 감지 노드의 전압을 감지하기 위한 감지 증폭기(SA), 복수의 트랜지스터(M1~M5)들을 제어하기 위한 래치 회로(LA)를 포함하여 구성될 수 있다. 예시적으로, 프리차지 트랜지스터(MP), 제2 트랜지스터(M2)는 PMOS이고, 제1 트랜지스터, 제3 내지 제5 트랜지스터는 NMOS일 수 있다.
이하 도 6을 참조하여 도 5의 페이지 버퍼(121)의 동작을 설명하기로 한다. 도 6을 참조하면, 제1 검증 구간(1st verification)의 프리차지 구간(Precharge)에서 제1 신호(S_1), 제3 신호(S_3), 제4 신호(S_4)가 하이(high) 레벨이고, 제2 신호(S_2)가 로우(low) 레벨이므로, 제1 내지 제4 트랜지스터(M1~M4)가 턴온(turn-on)된다. 검증 구간(1st Verification~3rd Verification)에서 프리차지 신호(S_PRECH)가 로우 레벨을 유지하여, 프리차지 트랜지스터(MP)가 계속하여 턴온되도록 제어된다. 프리차지 신호(S_PRECH)는 해당하는 비트라인(BLi)에 배치된 메모리 셀의 프로그램 유무를 불문하고, 로우 레벨을 유지한다. 이에 따라, 감지 노드(S0)와 비트라인(BLi)에 제1 레벨의 프리차지 전압이 제공된다.
이어서, 제1 검증 구간(1st Verification)의 감지 구간에서 제1 내지 제4 신호(S_1~S_4)가 하이 레벨이므로, 제1 내지 제4 트랜지스터(M1~M4) 중 제2 트랜지스터(M2)만이 턴오프(turn-off)된다. 이 때, 메모리 셀이 오프 상태인 경우, 메모리 셀의 문턱 전압이 제1 검증 전압(Vp1)보다 높으므로 비트라인(BLi)의 전압 레벨은 유지된다. 감지 증폭기(SA)는 감지 전압(Vsense)과 감지 노드의 전압을 비교하고, 전압 레벨이 변하지 않은 것을 감지하여, 해당하는 메모리 셀을 패스(pass)로 판단할 수 있다.
한편, 메모리 셀이 온 상태인 경우, 메모리 셀의 문턱 전압이 제1 검증 전압(Vp1)보다 낮더라도 비트라인(BLi)의 전압 레벨은 유지된다. 프리차지 트랜지스터(MP), 제1 트랜지스터(M1), 제3 트랜지스터(M3)가 턴온되어 있으므로, 비트라인(BLi)에는 계속하여 프리차지 전압이 제공되기 때문이다. 그러나, 감지 노드(S0)로부터 비트라인(BLi)을 향해 전류가 흐르면서 감지 노드(S0)의 전압은 강하된다. 감지 증폭기(SA)는 이러한 감지 노드(S0)의 전압 레벨의 변화를 감지하여, 해당하는 메모리 셀을 폐일(fail)로 판단할 수 있다. 이와 같은 감지 방식은 전류 감지 방식(current sensing method)으로 불리워질 수 있다.
제2 및 제3 검증 구간(2nd verification, 3rd verification)은 제1 검증 구간(1st verification)과 실질적으로 동일하게 수행될 수 있다. 제2 및 제3 검증 구간(2nd verification, 3rd verification)에서는 제1 신호(S_1), 제3 신호(S_3)가 하이 레벨을 유지하므로, 비트라인(BLi)은 프리차지된 상태를 유지하고 디스차지되지 않는다. 감지 노드(S0)만을 프리차지하면 되기 때문에, 제2 및 제3 검증 구간(2nd verification, 3rd verification)의 프리차지 구간(Precharge`)은 제1 검증 구간(1st verification)의 프리차지 구간(Precharge)보다 짧을 수 있다.
검증 구간(1st Verification~3rd Verification)이 종료된 후, 회복 구간(RCY)에서 제5 신호(S_5)가 하이 레벨이므로, 제5 트랜지스터(M5)가 턴온되어 비트라인(BLi)을 디스차지시킨다.
일반적인 비휘발성 메모리 장치의 페이지 버퍼는 단일(single) 또는 동일한 래치를 이용하여 프리차지 동작과 감지 동작을 제어하므로, 감지 구간에서 비트라인(BLi)에 대한 프리차지 전압의 공급이 차단되어, 비트라인(BLi)의 전압이 강하될 수 있다. 따라서, 일반적인 비휘발성 메모리 장치는 연속적인 검증 독출시, 각각의 검증 구간마다 비트라인(BLi)의 프리차지 동작이 별도로 수행되어야 한다. 이 같은 결과는 전류 감지 방식을 사용하는 경우에도 동일하다.
그러나, 도 5의 페이지 버퍼(121)는 프리차지 동작을 제어하기 위한 회로와 감지 동작을 제어하기 위한 회로가 분리 구성된다. 구체적으로는, 검증 구간(1st Verification~3rd Verification)에서 모든 페이지 버퍼(121)의 프리차지 신호(S_PRECH)가 로우 레벨을 유지하여, 프리차지 트랜지스터(MP)가 계속하여 턴온되고, 감지 동작은 별도의 래치 회로(LA)에 의해 제어된다. 따라서, 비트라인(BLi)을 한 번 프리차지한 후, 후속하는 검증 구간 동안(비트라인(BLi)의 디스차지 없이) 추가적인 비트라인(BLi)의 프리차지 동작은 건너뛸 수 있다. 이로써 검증 독출시 소요 시간이 감소되므로, 전체적인 프로그램 소요 시간이 감소될 수 있다.
도 7은 도 4의 검증 독출을 수행하는 페이지 버퍼의 응용예를 설명하기 위한 블록도이다. 설명의 편의를 위하여, 도 5와 차이점을 중점으로 하여 설명하기로 한다.
도 7을 참조하면, 도 4의 검증을 독출을 수행하는 페이지 버퍼의 응용예(121`)는, 프리차지 동작을 수행하기 위한 프리차지 트랜지스터(MP), 감지 동작을 수행하기 위한 복수의 트랜지스터(M1~M5), 감지 노드의 전압을 감지하기 위한 감지 증폭기(SA), 프리차지 트랜지스터(MP)를 제어하기 위한 제1 래치 회로(LB), 복수의 트랜지스터(M1~M5)들을 제어하기 위한 제2 래치 회로(LC)를 포함하여 구성될 수 있다.
이하 도 7의 페이지 버퍼(121`)의 동작을 설명하기로 한다. 복수의 트랜지스터(M1~M5), 감지 증폭기(SA)는 도 6을 참조하여 설명한 바와 실질적으로 동일하게 동작할 수 있다. 검증 구간(1st Verification~3rd Verification)에서 제1 래치 회로(LB)는 프리차지 트랜지스터(MP)에 로우 레벨의 신호를 제공하고, 프리차지 트랜지스터(MP)는 계속하여 턴온되도록 제어된다. 제1 래치 회로(LB)는 해당하는 비트라인(BLi)에 배치된 메모리 셀의 프로그램 유무에 따라, 프리차지 트랜지스터(MP)에 하이 레벨의 신호를 제공할 수도 있다. 이에 따라, 감지 노드(S0)와 비트라인(BLi)에 제1 레벨의 프리차지 전압이 제공된다.
도 5와 유사하게, 도 7의 페이지 버퍼(121`)도 프리차지 동작을 제어하기 위한 회로와 감지 동작을 제어하기 위한 회로가 분리 구성된다. 구체적으로는, 검증 구간(1st Verification~3rd Verification)에서 프로그램을 수행한 페이지 버퍼(121)의 제1 래치 회로(LB)는 로우 레벨의 신호를 제공하여, 프리차지 트랜지스터(MP)가 계속하여 턴온되고, 감지 동작은 제2 래치 회로(LC)에 의해 제어된다. 제1 래치 회로(LB)와 제2 래치 회로(LC)는 서로 다른 회로로 구성된다. 따라서, 비트라인(BLi)을 한 번 프리차지한 후, 후속하는 검증 구간 동안(비트라인(BLi)의 디스차지 없이) 추가적인 비트라인(BLi)의 프리차지 동작은 건너뛸 수 있다. 이로써 검증 독출시 소요 시간이 감소되므로, 전체적인 프로그램 소요 시간이 감소될 수 있다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작의 응용예를 설명하기 위한 도면이다. 도 8에서 가로 축은 각각 시간(t)을 나타내고, 세로 축은 각각 워드라인 전압(VWL)과 비트라인 전압(VBL)을 나타낸다. 설명의 편의를 위하여, 도 4와 차이점을 중점으로 하여 설명하기로 한다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)의 프로그램 동작의 응용예는, 프로그램 전압(Vpgm)을 제공하여 메모리 셀의 문턱 전압을 증가시키는 프로그램 구간(Program)과, 검증 전압(Vp1, Vp2, Vp3)을 제공하여 메모리 셀의 문턱 전압을 판별하는 검증 구간(Verification)을 포함한다.
비트라인(BL)은, 제1 내지 제2 검증 구간(1st verification, 2nd verification)이 종료된 후에 선택적으로 디스차지될 수 있다. 도 8은 제1 검증 구간(1st verification)이 종료된 후에 선택적으로 디스차지되는 경우를 도시하고 있다. 이어서, 비트라인(BL)은, 후속하는 제2 검증 구간(2nd verification)에서 제1 레벨로 재-프리차지(re-precharge)되고, 제3 검증 구간(3rd verification)이 종료된 후에 디스차지된다. 메모리 셀이 N-비트 데이터를 저장하는 MLC인 경우, 비트라인(BL)은, 제1 내지 제N-1 검증 구간이 종료된 후에 선택적으로 디스차지될 수 있다. 이어서, 비트라인(BL)은, 후속하는 검증 구간에서 제1 레벨로 재-프리차지되고, 제N 검증 구간이 종료된 후에 디스차지될 수 있다. 필요에 따라, 선택적인 디스차지는 복수 회 이루어질 수도 있다. 비트라인(BL)이 프리차지된 상태를 유지하는 검증 구간의 소요 시간(t4)은, 비트라인(BL)이 프리차지되는(또는 재-프리차지되는) 검증 구간의 소요 시간(t3)보다 작다.
도 9는 도 8의 검증 독출을 수행하는 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
이하 도 9를 참조하여 도 5의 페이지 버퍼(121)의 동작을 설명하기로 한다. 도 9를 참조하면, 제1 검증 구간(1st verification)과 제2 검증 구간(2nd verification)의 사이에 회북 구간(RCY)이 개재된다. 제1 검증 구간(1st verification)의 프리차지 구간에서 감지 노드(S0)와 비트라인(BLi)에 제1 레벨의 프리차지 전압이 제공된다. 이어서, 제1 검증 구간(1st verification)의 감지 구간에서 감지 증폭기(SA)는 감지 노드(S0)의 전압 레벨의 변화를 감지하여, 해당하는 메모리 셀을 패스 또는 폐일로 판단할 수 있다. 제1 검증 구간(1st verification)이 종료된 후, 회복 구간(RCY)에서 제5 신호(S_5)가 하이 레벨이므로, 제5 트래지스터(M5)가 턴온되어 비트라인(BLi)을 디스차지시킨다.
이어서, 제2 검증 구간(2nd verification)의 프리차지 구간에서 제1 신호(S_1), 제3 신호(S_3), 제4 신호(S_4)가 하이 레벨이고, 제2 신호(S_2)가 로우 레벨이므로, 제1 내지 제4 트랜지스터(M1~M4)가 턴온된다. 검증 구간(1st Verification~3rd Verification)에서 프리차지 신호(S_PRECH)가 로우 레벨을 유지하여, 프리차지 트랜지스터(MP)가 계속하여 턴온되도록 제어된다. 이에 따라, 감지 노드(S0)와 비트라인(BLi)에 제1 레벨의 프리차지 전압이 제공되어, 재-프리차지된다.
제3 검증 구간(3rd Verification)에서는 제1 신호(S_1), 제3 신호(S_3)가 하이 레벨을 유지하므로, 비트라인(BLi)은 프리차지된 상태를 유지하고 디스차지되지 않는다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작의 다른 응용예를 설명하기 위한 도면이다. 도 8에서 가로 축은 각각 시간(t)을 나타내고, 세로 축은 각각 워드라인 전압(VWL)과 비트라인 전압(VBL)을 나타낸다. 설명의 편의를 위하여, 도 4와 차이점을 중점으로 하여 설명하기로 한다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)의 프로그램 동작의 다른 응용예는, 프로그램 전압(Vpgm)을 제공하여 메모리 셀의 문턱 전압을 증가시키는 프로그램 구간(Program)과, 검증 전압(Vp1, Vp2, Vp3)을 제공하여 메모리 셀의 문턱 전압을 판별하는 검증 구간(Verification)을 포함한다.
비트라인(BL)은, 제1 검증 구간(1st Verification)에서 제2 레벨(2nd level)로 프리차지된 후에 제1 레벨(1st level)로 프리차지될 수 있다. 제2 레벨은 제1 레벨보다 클 수 있다. 이와 같은 프리차지 동작은 오버 프리차지(over-precharge)라고 불리워질 수 있다. 오버 프리차지는 프리차지 동작시, 비트라인(BL0~BLm) 간의 전압 레벨의 오프셋을 감소시키기 위해 이용될 수 있다. 비트라인(BL)은, 제 2 검증 구간(2nd verification)에서 상기 제1 레벨로 프리차지된 상태를 유지하고, 제3 검증 구간(3rd verification)이 종료된 후에 디스차지된다. 메모리 셀이 N-비트 데이터를 저장하는 MLC인 경우, 비트라인(BL)은, 제2 내지 제N-1 검증 구간에서 상기 제1 레벨로 프리차지된 상태를 유지하고, 제N 검증 구간이 종료된 후에 디스차지될 수 있다. 제2 내지 제N 검증 구간의 소요 시간(t6)은 제1 검증 구간의 소요 시간(t5)보다 작다. 후속하는 검증 구간 동안 추가적인 비트라인(BL)의 프리차지 동작(제1 레벨로 오버 프리차지하는 동작을 포함하여)을 건너뛰기 때문이다.
도 11은 도 10의 검증 독출을 수행하는 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
이하 도 10을 참조하여 도 5의 페이지 버퍼(121)의 동작을 설명하기로 한다. 도 10을 참조하면, 제1 검증 구간(1st Verification)은 제1 프리차지 구간(1st Precharge) 및 제2 프리차지 구간(2nd Precharge)을 포함하고, 제2 내지 제3 검증 구간(2nd verification, 3rd verification)은 단일 프리차지 구간(2nd Precharge`)만을 포함한다. 제1 검증 구간(1st Verification)에서 감지 노드(S0)와 비트라인(BLi)는 복수의 단계로 프리차지된다. 먼저, 제1 검증 구간(1st Verification)의 제1 프리차지 구간(1st Precharge)에서 감지 노드(S0)와 비트라인(BLi)은 제2 레벨로 프리차지된다. 이어서, 제1 검증 구간(1st verification)의 제2 프리차지 구간(2nd Precharge)에서 제1 신호(S_1), 제3 신호(S_3), 제4 신호(S_4)의 전압 레벨이 소정의 레벨로 강하된다. 이에 따라, 프리차지된 감지 노드(S0)와 비트라인(BLi)의 전압도 제1 레벨로 강하된다. 즉, 감지 노드(S0)와 비트라인(BLi)은 제1 레벨로 프리차지된다.
제2 내지 제3 검증 구간(2nd verification, 3rd verification)에서는 제1 신호(S_1), 제3 신호(S_3)가 상기 소정의 레벨을 유지하므로, 비트라인(BLi)은 제1 레벨로 프리차지된 상태를 유지하고 디스차지되지 않는다. 제2 내지 제3 검증 구간(2nd verification, 3rd verification)의 프리차지 구간(2nd Precharge`)에서 제4 신호(S_4)는 상기 소정의 레벨이 되고, 감지 노드(S0)에 제1 레벨의 프리차지 전압이 제공된다. 감지 노드(S0)만을 프리차지하면 되기 때문에, 제2 및 제3 검증 구간(2nd verification, 3rd verification)의 프리차지 구간(2nd Precharge`)은 제1 검증 구간(1st verification)의 프리차지 구간(1st Precharge, 2nd Precharge)보다 짧을 수 있다.
도면 상에는 명확하게 도시하지 않았으나, 도 10의 비휘발성 메모리 장치(100)의 프로그램 동작의 다른 응용예에서도, 비트라인(BLi)이 제1 내지 제2 검증 구간(1st verification~2nd verification))이 종료된 후에 선택적으로 디스차지될 수 있다. 필요에 따라, 선택적인 디스차지는 복수 회 이루어질 수도 있다.
도 12는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함하는 사용자 장치를 설명하기 위한 블록도이다.
도 12를 참조하면, 사용자 장치(1000)는 호스트(1100; HOST), 데이터 저장 장치(1200)을 포함할 수 있다.
호스트(1100)는 데이터 저장 장치(1200)를 제어하도록 구성될 수 있다. 예를 들어, 호스트(1100)는 개인용/휴대용 컴퓨터, PDA(Personal Digital Assistant), PMP(portable media player), MP3 플레이어 등과 같은 휴대용 전자 장치를 포함할 수 있다. 호스트(1100)와 데이터 저장 장치(1200)는 USB, SCSI, ESDI, SATA, SAS, PCIexpress, 또는 IDE 인터페이스와 같은 표준 인터페이스(standardized interface)에 의해서 연결될 수 있다. 그러나, 호스트(1100)와 데이터 저장 장치(1200)를 연결하기 위한 인터페이스 방식이 이에 한정되는 것은 아니다.
데이터 저장 장치(1200)는 메모리 컨트롤러(1210; MEMORY CONTROLLER), 비휘발성 메모리 장치(1220; NVM)를 포함할 수 있다. 메모리 컨트롤러(1210)는 호스트(1100)로부터의 요청에 응답하여 비휘발성 메모리 장치(1220)의 프로그램/독출/소거 동작을 제어할 수 있다. 비휘발성 메모리 장치(1220)는 복수의 비휘발성 메모리 칩들로 구성될 수도 있다. 복수의 비휘발성 메모리 칩들은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치와 실질적으로 동일하게 구성되고 동작할 수 있다.
데이터 저장 장치(1200)는 반도체 디스크(Solid State Disk; SSD) 장치로 구성될 수 있다. 그러나, 이는 일 예에 불과하며, 데이터 저장 장치(1200)는 하나의 반도체 장치로 집적되어, PC 카드(personal computer memory card international association; PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMC-micro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등으로 구성될 수도 있다.
도 13은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 응용예를 설명하기 위한 블록도이다.
도 13을 참조하면, 메모리 시스템(2000)은 메모리 컨트롤러(2100), 비휘발성 메모리 장치(2200; NVM)를 포함할 수 있다.
메모리 컨트롤러(2100)는 호스트(HOST)로부터의 요청에 응답하여 비휘발성 메모리 장치(2200)의 프로그램/독출/소거 동작을 제어할 수 있다. 메모리 컨트롤러(2100)는 CPU(2110), RAM(2120), 호스트 인터페이스(2130; HOST I/F), 에러 정정 블록(2140; ECC), 메모리 인터페이스(2150; MEMORY I/F)을 포함할 수 있다.
CPU(2110)는 메모리 컨트롤러(2100)의 제반 동작을 제어할 수 있다. RAM(2120)은 CPU(2110)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(2130)는 메모리 시스템(2000)과 접속되는 호스트와 인터페이싱하여 데이터를 교환할 수 있다. 에러 정정 블록(2140)은 비휘발성 메모리 장치(2200)으로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2150)는 비휘발성 메모리 장치(2200)와 인터페이싱하여 데이터를 교환할 수 있다.
비휘발성 메모리 장치(2200)는 복수의 비휘발성 메모리 칩들로 구성될 수도 있다. 복수의 비휘발성 메모리 칩들은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치와 실질적으로 동일하게 구성되고 동작할 수 있다.
도 14는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함하는 데이터 저장 장치를 설명하기 위한 블록도이다.
도 14를 참조하면, 데이터 저장 장치(3000)는 비휘발성 메모리 장치(3100L; NVM)와 메모리 컨트롤러(3200; MEMORY CONTROLLER)를 포함할 수 있다.
비휘발성 메모리 장치(3100)는 복수의 비휘발성 메모리 칩들로 구성될 수도 있다. 복수의 비휘발성 메모리 칩들은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치와 실질적으로 동일하게 구성되고 동작할 수 있다.
메모리 컨트롤러(3200)는 외부로부터의 요청에 응답하여 비휘발성 메모리 장치(3100)의 프로그램/독출/소거 동작을 제어할 수 있다.
데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 장치, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할수 있다. 예를 들어, 데이터 저장 장치(3000)는 디지털 카메라, 개인 컴퓨터 등과 같은 사용자 장치를 사용하기 위한 카드를 구성할 수 있다.
도 15는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 블록도이다.
도 15를 참조하면, 컴퓨터 시스템(4000)은 프로세서(4100; PROCESSOR), RAM(4200), 인터페이스 장치(4300; INTERFACE), 메모리 시스템(4400), 전원 공급 장치(4500; POWER SUPPLY) 및 버스(4600)를 포함할 수 있다. 프로세서(4100), RAM(4200), 인터페이스 장치(4300), 메모리 시스템(4400), 전원 공급 장치(4500)는 버스(4600)를 통하여 서로 결합 될 수 있다. 버스(4600)는 데이터들이 이동되는 통로(path)에 해당한다.
프로세서(4100)는 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. RAM(4200)는 프로세서(4100)의 성능을 향상시키기 위한 워킹 메모리로 사용될 수 있다. 인터페이스 장치(4300)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스 장치(4300)는 유선 또는 무선 형태일 수 있다. 예를 들어, 인터페이스 장치(4300)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 메모리 시스템(4400)는 데이터 및/또는 명령어 등을 저장할 수 있다. 메모리 시스템(4400)은 메모리 컨트롤러(4410)와 비휘발성 메모리 장치(4420)를 포함할 수 있다. 메모리 컨트롤러(4410)는 비휘발성 메모리 장치(4420)의 프로그램/독출/소거 동작을 제어할 수 있다. 비휘발성 메모리 장치(3100)는 복수의 비휘발성 메모리 칩들로 구성될 수도 있다. 복수의 비휘발성 메모리 칩들은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치와 실질적으로 동일하게 구성되고 동작할 수 있다. 전원 공급 장치(4500)는 프로세서(4100), RAM(4200), 인터페이스 장치(4300), 메모리 시스템(4400)의 동작 전원을 공급할 수 있다.
컴퓨팅 시스템(4000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
본 발명의 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계는, 프로세서에 의해 실행되는 하드웨어 모듈, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 본 발명의 기술 분야에서 잘 알려진 임의의 형태의 컴퓨터로 읽을 수 있는 기록 매체에 상주할 수도 있다. 예시적인 기록 매체는 프로세서에 연결되며, 그 프로세서는 기록 매체로부터 정보를 독출할 수 있고 기록 매체에 정보를 기입할 수 있다. 다른 방법으로, 기록 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 기록 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 기록 매체는 사용자 단말기 내에 개별 구성 요소로서 상주할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 비휘발성 메모리 장치
110: 메모리 셀 어레이
120: 페이지 버퍼 회로
130: 어드레스 디코더
140: 데이터 입출력 회로
150: 제어 로직

Claims (10)

  1. 다수의 논리 상태 중 하나의 상태로 프로그램 가능한 메모리 셀들이 복수의 워드라인과 복수의 비트라인의 교차점에 배치되는 메모리 셀 어레이; 및
    상기 복수의 비트라인에 각각 연결되어 상기 메모리 셀들의 검증 독출을 수행하는 복수의 페이지 버퍼를 포함하되,
    상기 페이지 버퍼는 제1 내지 제N(단, N은 1보다 큰 자연수) 상태로 프로그램되는 메모리 셀들의 검증 독출을 연속적으로 수행하고,
    상기 연속적인 검증 독출에서, 상기 복수의 비트라인 중 적어도 하나의 비트라인은 제1 상태로 프로그램되는 메모리 셀의 검증 구간에서 제1 레벨로 프리차지되고, 제2 내지 제N-1 상태로 프로그램되는 적어도 두 개의 메모리 셀의 검증 구간에서 상기 프리차지된 상태를 유지하고, 제N 상태로 프로그램되는 메모리 셀의 검증 구간이 종료된 후에 디스차지되는, 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 비트라인은 제1 내지 제N-1 상태 중 적어도 하나의 상태로 프로그램되는 메모리 셀의 검증 구간이 종료된 후에 선택적으로 디스차지되고, 후속하는 검증 구간에서 상기 제1 레벨로 재-프리차지되는, 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 페이지 버퍼는 상기 비트라인에 프리차지 전압을 제공하는 프리차지 동작을 수행하는 프리차지 회로와, 상기 비트라인에 연결된 감지 노드의 전압을 감지하는 감지 동작을 제어하는 래치 회로를 포함하고, 상기 프리차지 회로는 상기 비트라인에 배치된 메모리 셀의 프로그램 유무를 불문하고 상기 비트라인에 상기 프리차지 전압을 제공하도록 제어되는, 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 페이지 버퍼는 상기 비트라인에 프리차지 전압을 제공하는 프리차지 동작을 제어하는 제1 래치 회로와, 상기 비트라인에 연결된 감지 노드의 전압을 감지하는 감지 동작을 제어하는 제2 래치 회로를 포함하고, 상기 제1 래치와 상기 제2 래치는 서로 다른 회로로 구성되는, 비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 비트라인은 상기 제1 상태로 프로그램되는 메모리 셀의 검증 구간에서 제2 레벨로 프리차지된 후에 상기 제1 레벨로 프리차지되고, 상기 제2 레벨은 상기 제1 레벨보다 큰, 비휘발성 메모리 장치.
  6. 제5항에 있어서,
    상기 비트라인은 상기 제2 내지 제N-1 상태로 프로그램되는 메모리 셀의 검증 구간에서 상기 제1 레벨로 프리차지된 상태를 유지하고, 상기 제N 상태로 프로그램되는 메모리 셀의 검증 구간이 종료된 후에 디스차지되는, 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 비트라인은 제1 내지 제N-1 상태 중 적어도 하나의 상태로 프로그램되는 메모리 셀의 검증 구간이 종료된 후에 선택적으로 디스차지되고, 후속하는 검증 구간에서 상기 제1 레벨로 재-프리차지되는, 비휘발성 메모리 장치.
  8. 제1항에 있어서,
    상기 제2 내지 제N 상태로 프로그램되는 메모리 셀의 검증 구간은 상기 제1 상태로 프로그램되는 메모리 셀의 검증 구간보다 짧은, 비휘발성 메모리 장치.
  9. 제1항에 있어서,
    상기 페이지 버퍼는 전류 감지 방식으로 상기 메모리 셀의 검증 독출을 수행하는, 비휘발성 메모리 장치.
  10. 프로그램 구간에서 워드라인에 프로그램 전압이 제공되어, 메모리 셀들이 다수의 논리 상태 중 하나의 상태로 프로그램되고,
    검증 구간에서 상기 워드라인에 제1 내지 제N(단, N은 1보다 큰 자연수) 상태에 대응하는 검증 전압이 연속적으로 제공되고 비트라인에 프리차지 전압이 제공되어, 상기 제1 내지 제N 상태로 프로그램되는 메모리 셀들의 검증 독출이 연속적으로 수행되되,
    상기 비트라인 중 적어도 하나의 비트라인은 제1 상태로 프로그램되는 메모리 셀의 검증 구간에서 제1 레벨로 프리차지되고, 제2 내지 제N-1 상태로 프로그램되는 적어도 두 개의 메모리 셀의 검증 구간에서 상기 프리차지된 상태를 유지하고, 제N 상태로 프로그램되는 메모리 셀의 검증 구간이 종료된 후에 디스차지되는, 비휘발성 메모리 장치의 프로그램 방법.
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