KR101024152B1 - 불휘발성 메모리 소자의 페이지 버퍼를 이용한 프로그램 검증 방법 - Google Patents

불휘발성 메모리 소자의 페이지 버퍼를 이용한 프로그램 검증 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 소자의 페이지 버퍼를 이용한 프로그램 검증 방법에 관한 것으로, 메모리 셀이 연결된 비트라인과 페이지 버퍼 내의 감지 노드를 연결하는 비트라인 선택부와, 상기 감지 노드와 연결되어 프로그램 데이터에 따라 상기 감지 노드를 프리차지는 제1 래치부, 및 상기 감지 노드와 연결되어 상기 감지 노드를 센싱하여 검증 동작을 실시하는 제2 래치부를 포함하는 페이지 버퍼를 이용한 불휘발성 메모리 소자의 프로그램 검증 방법에 있어서, 상기 제1 래치부에 프로그램 데이터를 저장하는 단계와, 저장된 상기 프로그램 데이터 값에 따라 상기 감지 노드를 프리차지하거나 디스차지하는 단계와, 상기 비트라인 선택부를 이용하여 상기 감지 노드와 상기 비트라인을 연결하여 이벨류에이션 동작을 실시하는 단계, 및 상기 감지 노드의 전위를 센싱하여 상기 제2 래치부에 저장하여 검증하는 단계를 포함하는 불휘발성 메모리 소자의 페이지 버퍼를 이용한 프로그램 검증 방법을 개시한다.
프로그램, 검증 동작, 프리차지, 전류

Description

불휘발성 메모리 소자의 페이지 버퍼를 이용한 프로그램 검증 방법{Method of Program verify of Nonvolatile memory device using the page Buffer}
본 발명은 불휘발성 메모리 소자의 페이지 버퍼를 이용한 프로그램 검증 방법에 관한 것으로, 프로그램 금지 셀의 프로그램 검증 동작시 비트라인 프리차지 동작을 조절하여 전류 소모를 감소시킬 수 있는 불휘발성 메모리 소자의 페이지 버퍼 및 이를 이용한 프로그램 검증 방법에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 NAND형 플래시 메모리 소자가 개발되었다. NAND형 플래시 메모리 소자는 NOR형 플래시 메모리 소자와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다.
도 1은 종래 기술에 따른 불휘발성 메모리 소자의 페이지 버퍼 및 이를 이용한 프로그램 검증 방법을 설명하기 위한 소자의 구성도이다.
도 1을 참조하면, 프리차지부(20)를 이용하여 감지 노드(SO)를 하이 레벨로 프리차지한다. 이 후, 비트라인 선택부(10)를 이용하여 감지 노드(SO)와 비트라인(BL)을 연결한다. 이로 인하여 비트라인(BL)도 하이 레벨로 프리차지한다.(①) 이때, 비트라인(BL)과 연결된 다수의 메모리 셀 중 선택된 메모리 셀에는 검증 전압을 인가하고 나머지 메모리 셀에는 패스 전압을 인가한다. 만약 선택된 메모리 셀이 프로그램되어 셀의 문턱 전압값이 상승하게되면 메모리 셀은 오프셀(off-cell)이 되어 비트라인(BL)은 하이 레벨을 유지하고, 선택된 메모리 셀이 아직 프로그램되지 않았으면, 프리차지된 비트라인(BL)은 이벨류에이션(evaluation) 동작에 의해 디스차지된다. 이로 인하여 감지 노드(SO)는 로우 레벨로 디스차지된다. 이 후, 감지 노드(SO)의 프리차지 또는 디스차지 상태를 제2 래치부(40)를 이용하여 센싱하여 검증 동작을 실시한다.(②)
상술한 종래 기술에 따른 페이지 버퍼를 이용한 프로그램 검증 동작은 선택된 메모리 셀이 소거 상태를 유지해야 하는 프로그램 금지 셀(program inhibit cell)인 경우 이벨류에이션(evaluation) 동작시 하이 레벨로 프리차지된 비트라인(BL)은 디스차지된다. 이로 인하여 하나의 페이지 내에 프로그램 금지 셀이 많으면, 디스차지 되는 전류량이 증가하게 되고, 과도한 디스차지 전류량은 소자의 오 동작을 야기할 뿐만 아니라, 다수의 감지 노드(SO) 및 비트라인을 항상 프리차지 하여야 하므로 프로그램 검증 동작시 소모되는 전류량이 증가하게 된다.
본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리 소자의 검증 동작시 프로그램 금지 셀과 연결된 비트라인은 프리차지 동작을 스킵하여 소모되는 전류량을 감소시킬 수 있는 불휘발성 메모리 소자의 페이지 버퍼를 이용한 프로그램 검증 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 검증 방법은 비트라인과 감지 노드를 통해 연결된 페이지 버퍼에 메모리 셀에 프로그램한 데이터와 동일한 프로그램 데이터를 저장하는 단계와, 상기 프로그램 데이터에 따라 상기 감지 노드의 전위를 제어하는 단계와, 상기 비트라인의 전위에 따라 상기 감지 노드의 전위가 변화하는 단계, 및 상기 감지 노드의 전위를 센싱하여 상기 메모리 셀의 프로그램 검증 동작을 실시한다.
상기 감지 노드의 전위를 제어하는 단계는 상기 프로그램 데이터에 따라 상기 감지 노드를 하이 레벨로 프리차지하거나 로우 레벨로 디스차지 한다.
상기 감지 노드의 전위를 제어하는 단계는 상기 프로그램 데이터가 프로그램 셀에 대응할 경우 로우 레벨로 디스차지 하고, 상기 프로그램 데이터가 소거 셀에 대응할 경우 하이 레벨로 프리차지한다.
상기 감지 노드의 전위를 제어하는 단계는 상기 페이지 버퍼의 제1 래치부를 이용하고, 상기 감지 노드의 전위를 센싱하는 단계는 상기 페이지 버퍼의 제2 래치부를 이용한다.
본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 검증 방법은 메모리 셀이 연결된 비트라인과 페이지 버퍼 내의 감지 노드를 연결하는 비트라인 선택부와, 상기 감지 노드와 연결되어 프로그램 데이터에 따라 상기 감지 노드를 프리차지는 제1 래치부, 및 상기 감지 노드와 연결되어 상기 감지 노드를 센싱하여 검증 동작을 실시하는 제2 래치부를 포함하는 페이지 버퍼를 이용한 불휘발성 메모리 소자의 프로그램 검증 방법에 있어서,
상기 제1 래치부에 프로그램 데이터를 저장하는 단계와, 저장된 상기 프로그램 데이터 값에 따라 상기 감지 노드를 프리차지하거나 디스차지하는 단계와, 상기 비트라인 선택부를 이용하여 상기 감지 노드와 상기 비트라인을 연결하여 이벨류에이션 동작을 실시하는 단계, 및 상기 감지 노드의 전위를 센싱하여 상기 제2 래치부에 저장하여 검증하는 단계를 포함한다.
상기 프로그램 데이터 값이 프로그램 셀 데이터일 경우 상기 감지 노드를 프리차지하고, 상기 프로그램 데이터 값이 소거 셀 데이터일 경우 상기 감지 노드를 디스차지한다.
상기 이벨류에이션 동작시 상기 메모리 셀이 프로그램되면 상기 감지 노드는 하이 레벨을 유지하고, 상기 메모리 셀이 프로그램되지 않았으면 로우 레벨로 디스차지된다.
본 발명의 일실시 예에 따르면, 불휘발성 메모리 소자의 검증 동작시 프로그램 금지 셀과 연결된 비트라인은 프리차지 동작을 스킵하여 소모되는 전류량을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 페이지 버퍼를 나타내는 회로도이다.
도 2를 참조하면, 페이지 버퍼는 비트라인 선택부(110), 프리차지부(120), 제1 및 제2 래치부(130 및 140)를 포함한다.
비트라인 선택부(110)는 감지 노드(SO)와 비트라인(BL)을 연결한다.
프리차지부(120)는 초기화 동작 및 데이터 입력 동작시 감지 노드(SO)를 하 이 레벨로 프리차지한다. 프리차지부(120)는 전원 전압(Vdd)과 감지 노드(SO) 사이에 연결된 PMOS 트랜지스터(PM1)로 구성될 수 있다. PMOS 트랜지스터(PM1)는 로우 레벨로 인가되는 프리차지 신호(PREb)에 응답하여 감지 노드(SO)에 전원 전압(Vdd)을 인가하여 프리차지한다.
제1 래치부(130)는 프로그램 검증 동작시 프로그램하려는 데이터 값에 따라 감지 노드(SO)를 프리차지하거나 프리차지 동작을 스킵한다.
제1 래치부(130)는 래치(131)와 다수의 NMOS 트랜지스터(NM5 내지 NM8)를 포함한다. 래치(131)는 제1 노드(QA) 및 제2 노드(QAb) 사이에 역방향 직렬 연결된 인버터(IV3, IV4)를 포함한다. NMOS 트랜지스터(NM5)는 감지 노드(SO)와 제1 노드(QA) 사이에 연결되고, 프로그램 검증 동작 시 제어 신호(DATA)에 응답하여 제1 노드(QA)의 전위를 이용하여 감지 노드(SO)를 프리차지한다. 이때, 제1 노드(QA)의 전위가 로우 레벨이면 감지 노드(SO)는 프리차지되지 않는다. NMOS 트랜지스터(NM6) 및 NMOS 트랜지스터(NM7)는 래치(131)의 제2 노드(QAb)와 공통 노드(A), 래치(131)의 제1 노드(QA)와 공통 노드(A) 사이에 각각 연결된다. NMOS 트랜지스터(NM6) 및 NMOS 트랜지스터(NM7)는 리셋 신호(MSBRST)와 세트 신호(MSBSET)에 각각 응답하여 래치(131)에 데이터를 입력한다. NMOS 트랜지스터(NM8)는 공통 노드(A)와 접지 전원(Vss) 사이에 연결되고, 감지 노드(SO)의 전위에 따라 턴온되어 공통 노드(A)와 접지 전원(Vss)을 연결한다.
제2 래치부(140)는 프로그램 동작시 프로그램 데이터를 임시 저장하고, 프로그램 검증 동작시 감지 노드(SO)의 전위를 센싱하여 프로그램하려는 데이터와 센싱 데이터를 비교하여 검증한다.
제2 래치부(140)는 다수의 NMOS 트랜지스터(NM1 내지 NM4)를 포함한다. 래치(141)는 제3 노드(QB) 및 제4 노드(QBb) 사이에 역방향 직렬 연결된 인버터(IV1, IV2)를 포함한다. NMOS 트랜지스터(NM1)는 감지 노드(SO)와 제3 노드(QB) 사이에 연결되고, 프로그램 신호(PGM)에 응답하여 감지 노드(SO)와 제3 노드(QB)를 연결한다. NMOS 트랜지스터(NM2) 및 NMOS 트랜지스터(NM3)는 래치(141)의 제4 노드(QBb)와 공통 노드(B), 래치(141)의 제3 노드(QB)와 공통 노드(B) 사이에 각각 연결된다. NMOS 트랜지스터(NM2) 및 NMOS 트랜지스터(NM3)는 리셋 신호(LSBRST)와 세트 신호(LSBSET)에 각각 응답하여 래치(141)에 데이터를 입력한다. NMOS 트랜지스터(NM4)는 공통 노드(B)와 접지 전원(Vss) 사이에 연결되고, 감지 노드(SO)의 전위에 따라 턴온되어 공통 노드(B)와 접지 전원(Vss)을 연결한다.
도 3은 본 발명의 일실시 예에 따른 페이지 버퍼를 이용한 불휘발성 메모리 소자의 프로그램 검증 방법을 나타내는 순서도이다.
도 2 및 도 3을 이용하여 본 발명의 일실시 예에 따른 페이지 버퍼를 이용한 불휘발성 메모리 소자의 프로그램 검증 방법을 설명하면 다음과 같다.
프리차지부(120)를 이용하여 감지 노드(SO)를 하이 레벨로 프리차지한다. 이 후, 제1 래치부(131)에 리셋 신호(MSBRST)를 인가하여 제2 노드(QAb)를 로우 레벨, 제1 노드(QA)를 하이 레벨로 하여 프로그램 데이터를 입력한다. 이 후, 제어 신호(DATA)를 인가하게 되면, 프리차지된 감지 노드(SO)는 하이 레벨을 유지하게 되어 제2 래치부(140)의 NMOS 트랜지스터(NM4)는 턴온된다. 이때 세트 신호(LSBSET) 를 인가하여 제3 노드(QB)와 공통노드(B)를 연결하여 제1 래치부(130)에 저장된 데이터를 제2 래치부(140)로 전송한다. 이 후, 감지노드(SO)를 프리차지부(120)을 이용하여 하이 레벨로 프리차지한다. 이 후, 비트라인 선택부(110)는 비트라인(BL)과 감지노드(SO)를 연결한다. 이 후, 프로그램 신호(PGM) 신호를 인가하여 감지 노드(SO)와 제3 노드(QB)를 연결하여 감지노드(SO)의 전위를 하이 레벨로 유지하거나 로우 레벨로 디스차지한다. 이 후, 선택된 메모리 셀과 연결된 워드라인에 프로그램 전압을 인가하여 프로그램한다.
상술한 프로그램 동작시 제1 래치부(130) 및 제2 래치부(140)에는 프로그램 데이터가 잔류하게 된다. 더욱 상세하게는 프로그램 동작시 선택된 메모리 셀을 프로그램 셀로 프로그램할 경우, 제1 래치부(130)의 제1 노드(QA)는 하이 레벨의 전위를 갖는다. 반대로 프로그램 동작시 선택된 메모리 셀을 프로그램 금지 셀로 프로그램할 경우, 제1 래치부(130)의 제1 노드(QA)는 로우 레벨의 전위를 갖는다.
또한 프로그램 동작시 선택된 메모리 셀을 프로그램 셀로 프로그램할 경우 제2 래치부(140)의 제3 노드(QB)는 로우 레벨의 전위를 갖고, 프로그램 금지 셀로 프로그램할 경우 제3 노드(QB)는 하이 레벨의 전위를 갖는다.
상술한 것과 같이 프로그램 동작시 제1 래치부(130)에는 프로그램 데이터가 저장된다.(310)
상술한 프로그램 동작 후 프로그램 검증 동작을 설명하면 다음과 같다.
프로그램 동작시 선택된 메모리 셀을 프로그램 셀로 프로그램할 경우, 제1 래치부(130)의 제1 노드(QA)는 하이 레벨의 전위를 갖는다. 이때 제어 신호(DATA) 를 인가하여 제1 노드(QA)와 감지 노드(SO)를 연결하여 감지 노드(SO)를 프리차지한다. 즉, 프로그램 데이터 값에 따라 감지 노드(SO)의 전위를 제어한다.(320)
이 후, 비트라인 선택부(110)를 이용하여 비트라인(BL)과 감지 노드(SO)를 연결한다.(①)(330) 이때, 비트라인(BL)과 연결된 다수의 메모리 셀 중 선택된 메모리 셀에는 검증 전압을 인가하고 나머지 메모리 셀에는 패스 전압을 인가한다. 만약 선택된 메모리 셀이 프로그램되어 셀의 문턱 전압값이 상승하게되면 메모리 셀은 오프셀(off-cell)이 되어 비트라인(BL)은 하이 레벨을 유지하고, 선택된 메모리 셀이 아직 프로그램되지 않았으면, 프리차지된 비트라인(BL)은 이벨류에이션(evaluation) 동작에 의해 디스차지된다. 이로 인하여 감지 노드(SO)는 로우 레벨로 디스차지된다. 이 후, 감지 노드(SO)의 프리차지 또는 디스차지 상태를 제2 래치부(140)를 이용하여 센싱하여 검증 동작을 실시한다.(②) 센싱동작은 리셋 신호(LSBRST)를 인가하여 NMOS 트랜지스터(NM2)를 턴온시키고, 감지 노드(SO)의 전위에 따라 턴온 또는 턴오프되는 NMOS 트랜지스터(NM4)에 따라 래치(141)의 데이터 값이 유지되는지 또는 변화하는지를 이용하여 실시한다.(340)
프로그램 동작시 선택된 메모리 셀을 프로그램 금지 셀로 프로그램할 경우, 즉 소거 셀 상태를 유지할 경우 제1 래치부(130)의 제1 노드(QA)는 로우 레벨의 전위를 갖는다. 이로 인하여 제어 신호(DATA)를 인가하여 제1 노드(QA)와 감지 노드(SO)를 연결하여도 감지 노드(SO)는 하이 레벨로 프리차지되지 않는다.(320) 프로그램 금지 셀로 프로그램할 경우 프로그램 검증 동작시 비트라인을 프리차지하는 동작을 스킵함으로써 전류 소모를 감소시킬 수 있다. 프로그램 금지 셀로 프로그램 할 경우 프로그램 검증 동작시 비트라인은 로우 레벨로 디스차지 되므로 프리차지 동작이 필요하지 않다.
이 후, 비트라인 선택부(110)를 이용하여 감지 노드(SO)와 비트라인(BL)을 연결한다.(330) 이때 감지 노드(SO)는 프리차지 동작을 스킵하여 로우 레벨이고, 비트라인(BL)도 로우 레벨이므로 이벨류에이션 동작시 전류가 흐르지 않는다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 불휘발성 메모리 소자의 페이지 버퍼 및 이를 이용한 프로그램 검증 방법을 설명하기 위한 소자의 구성도이다.
도 2는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 페이지 버퍼를 나타내는 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
110 : 비트라인 선택부 120 : 프리차지부
130 : 제1 래치부 140 : 제2 래치부

Claims (8)

  1. 메모리 셀 블럭의 비트라인과 감지 노드를 통해 연결된 페이지 버퍼에 상기 메모리 셀 블럭의 선택 메모리 셀에 프로그램한 데이터와 동일한 프로그램 데이터를 저장하는 단계;
    상기 프로그램 데이터에 따라 상기 감지 노드의 전위를 제어하는 단계;
    상기 비트라인에 연결된 메모리 셀의 프로그램 상태에 따라 상기 감지 노드의 전위를 변화시키는 단계; 및
    상기 감지 노드의 전위를 센싱하여 상기 메모리 셀의 프로그램 검증 동작을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  2. 제 1 항에 있어서,
    상기 감지 노드의 전위를 제어하는 단계는 상기 프로그램 데이터에 따라 상기 감지 노드를 하이 레벨로 프리차지하거나, 로우 레벨로 유지하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  3. 제 1 항에 있어서,
    상기 감지 노드의 전위를 제어하는 단계는 상기 프로그램 데이터가 프로그램 셀에 대응할 경우 로우 레벨을 유지시키고, 상기 프로그램 데이터가 소거 셀에 대응할 경우 하이 레벨로 프리차지하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  4. 제 1 항에 있어서,
    상기 감지 노드의 전위를 제어하는 단계는 상기 프로그램 데이터가 저장된 상기 페이지 버퍼의 제1 래치를 상기 감지 노드와 연결하여 상기 감지 노드의 전위를 제어하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  5. 메모리 셀이 연결된 비트라인과 페이지 버퍼 내의 감지 노드를 연결하는 비트라인 선택부;
    상기 감지 노드와 연결되고 프로그램 데이터가 임시 저장되며 저장된 상기 프로그램 데이터에 따라 상기 감지 노드의 전위를 제어하는 제1 래치부; 및
    상기 감지 노드와 연결되어 상기 감지 노드의 전위를 센싱하여 검증 동작을 실시하는 제2 래치부를 포함하는 페이지 버퍼를 이용한 불휘발성 메모리 소자의 프로그램 검증 방법에 있어서,
    상기 제1 래치부에 상기 프로그램 데이터를 저장하는 단계;
    저장된 상기 프로그램 데이터 값에 따라 상기 감지 노드를 프리차지하거나 디스차지하는 단계;
    상기 비트라인 선택부를 이용하여 상기 감지 노드와 상기 비트라인을 연결하여 이벨류에이션 동작을 실시하는 단계; 및
    상기 감지 노드의 전위를 센싱하여 상기 제2 래치부에 저장하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  6. 제 5 항에 있어서,
    상기 프로그램 데이터 값에 따라 상기 감지 노드를 프리차지하거나 디스차지하는 단계는 상기 프로그램 데이터 값이 프로그램 셀 데이터일 경우 상기 감지 노드를 하이 레벨로 프리차지하고,
    상기 프로그램 데이터 값이 소거 셀 데이터일 경우 상기 감지 노드를 로우 레벨로 디스차지하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  7. 제 5 항에 있어서,
    상기 이벨류에이션 동작시 상기 메모리 셀이 프로그램되면 상기 감지 노드는 하이 레벨을 유지하고, 상기 메모리 셀이 프로그램되지 않았으면 로우 레벨로 디스차지되는 불휘발성 메모리 소자의 프로그램 검증 방법.
  8. 제 5 항에 있어서,
    저장된 상기 프로그램 데이터 값에 따라 상기 감지 노드를 프리차지하거나 디스차지하는 단계는 상기 프로그램 데이터가 저장된 상기 제1 래치부를 상기 감지 노드에 연결하여 상기 감지 노드의 전위를 하이 레벨로 프리차지하거나 로우 레벨로 유지하는 불휘발성 메모리 소자의 프로그램 검증 방법.
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