JP2011065693A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 消去ベリファイの基準値を−Ｖｄｄよりも小さい値に設定し、かつ消去ベリファイマージンを確保する。
【解決手段】 メモリセルアレイ１０１のソース線ＳＬに接続され、電源電圧より高い電圧と前記メモリセルにデータを書き込む動作に使用する電圧とを切り替えて出力可能であり、かつ接地電位に放電可能であるドライバ回路２０と、
センスノードと前記センスノードに一端が接続され他端に複数種類の昇圧用電圧が供給されるキャパシタ３７とを備え、メモリセルアレイ１０１のビット線に接続され、前記メモリセルのデータ読み出しを行うセンスアンプ回路２２と、
を有することを特徴とする不揮発性半導体記憶装置。
【選択図】 図９

Description

本発明は、不揮発性半導体記憶装置に係り、特に、書き込み時の消去検証機能を備えた不揮発性半導体記憶装置に関するものである。

不揮発性半導体記憶装置の一つであるＮＡＮＤ型フラッシュメモリにおいては、複数のメモリセルトランジスタを含むブロック単位でデータ消去を行うので、一定のしきい値範囲の消去状態が得られたかどうかを確認するための検証読み出し（消去ベリファイ）が必要とされる。

従来、ＮＡＮＤ型フラッシュメモリの消去ベリファイの方法は、通常のセンスアンプ回路を用いてビット線電圧の変化を判定する方法が提案されている（例えば特許文献１参照）。電源電圧（Ｖｄｄ）の低電圧化の要請を考慮して、特許文献1のセンスアンプ回路では、センスノードに昇圧用キャパシタが備えられている。この昇圧用キャパシタを採用することにより、低電源電圧でも大きな消去ベリファイマージンが確保できる。

ＮＡＮＤ型フラッシュメモリでは、メモリセルトランジスタの微細化に伴い、隣接メモリセル間の隣接効果によるメモリセルトランジスタのしきい値変動が問題となっている。このしきい値変動により消去状態のメモリセルトランジスタのしきい値が上昇したとしても、上昇後の消去状態のしきい値は依然として０Ｖより小さくなければならない。したがって、ブロック消去の際の目標しきい値はさらに小さい値（深い消去）であることが要求され、それに対応して消去ベリファイの基準値（消去ベリファイ電圧）もさらに小さくならなければならない。

特開２００５−１１６１０２号公報（第１６頁、図５）

しかしながら、特許文献１の方法によれば、消去ベリファイの基準値は、−Ｖｄｄより小さい値をとることができず、隣接効果を考慮に入れた深い消去を実現する上で問題となっている。本発明は、上記のような問題点を解決するために、消去ベリファイの基準値を−Ｖｄｄより小さい値に設定し、かつ消去ベリファイマージンを確保することを目的としている。

上記目的を達成するために、本発明の一態様の不揮発性半導体記憶装置は、電気的書き換え可能な複数の不揮発性メモリセルと、ビット線と、ソース線と、を有するメモリセルアレイと、前記メモリセルアレイのソース線に接続され、電源電圧より高い電圧と前記メモリセルにデータを書き込む動作に使用する電圧とを切り替えて出力可能であり、かつ接地電位に放電可能であるドライバ回路と、センスノードと前記センスノードに一端が接続され他端に複数種類の昇圧用電圧が供給されるキャパシタとを備え、前記メモリセルアレイのビット線に接続され、前記メモリセルのデータ読み出しを行うセンスアンプ回路と、を有することを特徴としている。

消去ベリファイの基準値を−Ｖｄｄより小さい値に設定し、かつ消去ベリファイマージンを確保することができる。

本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック構成である。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルの等価回路である。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの消去ベリファイ動作における回路図である。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのソース線にＶｄｄ以上の電圧を供給するドライバ回路の回路図である。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのΔＶｃｌｋ発生回路の回路図である。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルトランジスタの消去ベリファイ動作の概念図である。 比較例に係るＮＡＮＤ型フラッシュメモリのメモリセルトランジスタの消去ベリファイ動作の概念図である。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの消去ベリファイ動作におけるタイミングチャートである。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの消去ベリファイ動作におけるＣＬＫノードおよびＳＥＮノードの電位の時間変化である。 比較例に係るＮＡＮＤ型フラッシュメモリのΔＶｃｌｋ発生回路の回路図である。 比較例に係るＮＡＮＤ型フラッシュメモリの消去ベリファイ動作におけるＣＬＫノードおよびＳＥＮノードの電位の時間変化である。

以下、本発明の実施形態について図面を参照しながら説明する。

［構成］
図１は、本発明の実施形態に係る不揮発性半導体記憶装置（例えば、ＮＡＮＤ型フラッシュメモリ）のブロック構成を示す。この実施形態に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１０１、ビット線制御回路（センスアンプ兼データラッチ）１０２、カラムデコーダ１０３、ロウデコーダ１０４、アドレスバッファ１０５、データ入出力バッファ１０６、基板電位制御回路１０７、Ｖｐｇｍ発生回路１０８、Ｖｐａｓｓ発生回路１０９、Ｖｒｅａｄ発生回路１１０、制御信号発生回路１１１によって構成されている。

メモリセルアレイ１０１は後述するように、不揮発性のメモリセルを直列接続したＮＡＮＤストリングを配列して構成される。

ビット線制御回路１０２は、メモリセルアレイ１０１のビット線データをセンスし、あるいは書き込みデータを保持するために設けられている。この回路は、データ書き込み後の検証読出し及び書き込み不十分のメモリセルに対する再書き込みを行う際のビット線電位制御を行い、例えばＣＭＯＳフリップフロップを主体として構成されている。

また、ビット線制御回路１０２は、データ入出力バッファ１０６に接続されている。ビット線制御回路１０２とデータ入出力バッファ１０６の間の接続は、アドレスバッファ１０５からのアドレス信号を受けるカラムデコーダ１０３の出力により制御される。

ロウデコーダ１０４は、メモリセルアレイ１０１に対して、メモリセルの選択を行うため、具体的には制御ゲート及び選択ゲートを制御するために設けられている。

書き込み電圧（Ｖｐｇｍ）発生回路１０８は、メモリセルアレイ１０１の選択されたメモリセルにデータ書き込みを行う際に、電源電圧より昇圧された書き込み電圧Ｖｐｇｍを発生するために設けられている。このＶｐｇｍ発生回路１０８とは別に、データ書き込み時に非選択のメモリセルに与えられる書き込み用中間電圧Ｖｐａｓｓを発生するための書き込み用中間電圧（Ｖｐａｓｓ）発生回路１０９、及びデータ読み出し時（検証読み出し時を含む）に非選択のメモリセルに与えられる読み出し用中間電圧Ｖｒｅａｄを発生するための読み出し用中間電圧（Ｖｒｅａｄ）発生回路１１０が設けられている。

書き込み用中間電圧Ｖｐａｓｓおよび読み出し用中間電圧Ｖｒｅａｄは、書き込み電圧Ｖｐｇｍよりは低いが、電源電圧Ｖｄｄより昇圧された電圧である。制御回路１１１は、書き込み動作、消去動作、読み出し動作、書き込み検証動作、過書き込み検証動作、データラッチ単位分のデータ消去動作、書き込み動作の初期電圧やステップアップ分の電圧パルスを可変設定するための再書き込み動作等を制御する。

図2は、メモリセルアレイ１０１の等価回路である。メモリセルトランジスタ（Ｍ０〜Ｍ３１）が列方向に直列に複数個接続され、その両端に選択トランジスタ（Ｓ１、Ｓ２）が接続されたＮＡＮＤストリングが構成されている。一つのＮＡＮＤストリングに接続されているメモリセルトランジスタ（Ｍ０〜Ｍ３１）の個数は、一般に２^ｋ個（ｋは自然数）または２^ｋ＋２個であることが多いが、他の個数でも良い。図２では、３２個の場合が示されている。行方向に配置された複数のＮＡＮＤストリング間で、メモリセルトランジスタＭ０〜Ｍ３１がワード線（ＷＬ０、ＷＬ１、・・・、ＷＬ３１）によって共通接続されている。メモリセルトランジスタＭ０〜Ｍ３１と同様、行方向に配置された複数のＮＡＮＤストリング間で、選択トランジスタ（Ｓ１、Ｓ２）がドレイン側選択ゲートワード線ＳＧＤおよびソース側選択ゲートワード線ＳＧＳによって共通接続されている。それぞれのＮＡＮＤストリングの一方の端はビット線（ＢＬ１〜ＢＬｍ）に接続され、他方の端は共通ソース線ＳＬに接続されている。

図３に、本発明の実施形態に係るソース線ドライバ２０、ＮＡＮＤストリング２１、センスアンプ回路２２の概念図を示す。

ソース線ドライバ２０はソース線ＳＬを介してＮＡＮＤストリング２１のソース側選択トランジスタＳ２に接続される。ＮＡＮＤストリング２１の他端のドレイン側選択トランジスタＳ１は、ビット線ＢＬ、ビット線クランプトランジスタ３４（ＢＬＣ）、およびＸＸＬトランジスタ３３を介してＳＥＮノード４２（ＳＥＮ）に接続される。ＳＥＮノード４２には、センスマージンを増大させるために昇圧・降圧用キャパシタ３７が備えられている。昇圧・降圧用キャパシタ３７のＳＥＮノード４２以外の他端ノードはＣＬＫノード４３（ＣＬＫ）と呼ばれる。ＸＸＬトランジスタ３３のビット線クランプトランジスタ３４と接続された反対の端子は、ＳＥＮノード４２を充電するためのＨＬＬトランジスタ３１を介してＩＮＶトランジスタ３０に接続されている。ＳＥＮノード４２のＸＸＬトランジスタ３３と反対側の端は、しきい値がＶｔｐであるＰＭＯＳトランジスタ３９のゲートに接続されている。ＰＭＯＳトランジスタ３９のソースはデータラッチ４０に接続されている。

図４に、図３に記載のソース線ドライバ２０の回路図を示す。レベルシフタ４６には、消去ベリファイ時に“Ｈ”になる外部信号Ａと７Ｖ程度の電源電圧が接続されている。レベルシフタ４６からの出力は、高耐圧のＮＭＯＳトランジスタ４７（ＭＮ＿１）のゲートに接続されている。トランジスタ４７のドレインには、５Ｖ程度のＶｄｄｈが接続されている。トランジスタ４７、プログラム時ソース線電圧供給回路４５、およびＶｓｓへの放電回路４８はそれぞれソース線ＳＬに接続され、ソース線ドライバ２０からの出力ＣＥＬＳＲＣとして切り替え可能となっている。

図５に、図３に記載のＣＬＫノード４３に印加される電圧ＣＬＫの、発生回路の回路図を示す。図５（ａ）の回路において、入力信号Ａが、ＩＮＶゲートを介してＮＭＯＳトランジスタ５１のゲートに接続される。ＮＭＯＳトランジスタ５１は、抵抗５２（Ｒ３）と並列に配置されている。ＮＭＯＳトランジスタ５１および抵抗５２（Ｒ３）と直列に抵抗５３（Ｒ２）が配置されている。ＶＣＬＫｘ端子には、入力信号Ａに応じて、Ｉｒｅｆ×Ｒ２またはＩｒｅｆ×（Ｒ２＋Ｒ３）で表される電圧が出力される。ＶＣＬＫｘは図５（ｂ）の回路に入力される。図５（ｂ）の入力信号Ａが“Ｈ”になるとＶＣＬＫｘがトランスファゲート５６を介してＶＣＬＫへ伝播される。ＶＣＬＫは図５（ｃ）の回路に入力される。図５（ｃ）の入力信号Bが“Ｌ”になるとＶＣＬＫがＣＬＫへ伝播される。図５（ｃ）のＮＭＯＳトランジスタ５９のしきい値をＶｔｎとすると、ＣＬＫノードに出力される電圧ΔＶｃｌｋは、ΔＶｃｌｋ＝ＶＣＬＫｘ−Ｖｔｎで表される。

［ソース線ドライバ動作］
次に、図４を参照しつつ図６を用いて、図３に記載のソース線ドライバ２０の動作方法を説明する。

まず、消去ベリファイ動作について説明する。ＮＡＮＤ型フラッシュメモリの消去ベリファイ動作については、以下のようにＮＡＮＤストリングのソース線ＳＬからビット線ＢＬに向けて電流を流す方法が用いられている。

図６は、ソース線ＳＬにＣＥＬＳＲＣ＝５Ｖを印加した場合の消去ベリファイ動作を示す概念図である。消去ベリファイレベルは、その絶対値がＶｄｄ（＝２．５Ｖ）より大きい−２．６Ｖとする。図６（ａ）は、各メモリセルトランジスタが消去ベリファイレベル以下まで消去された“ｐａｓｓ”の状態のＮＡＮＤストリングＡに対する消去ベリファイ動作を示し、図６（ｃ）は、その場合のメモリセルトランジスタのしきい値分布の概念図である。図６（ｂ）は、消去ベリファイレベルまで消去されていないメモリセルトランジスタを含む“ｆａｉｌ”状態のＮＡＮＤストリングＢに対する消去ベリファイ動作を示し、図６（ｄ）は、その場合のメモリセルトランジスタのしきい値分布の概念図である。

ビット線ＢＬを０Ｖにプリチャージし、対象のＮＡＮＤストリングに含まれる各メモリセルトランジスタのワード線電圧ＶｇをＶｓｓ＝０Ｖに、選択ゲートトランジスタのワード線電圧を電源電圧程度のＶＳＧに設定し、ソース線にＣＥＬＳＲＣ（５Ｖ程度）を印加する。

ここで、ＣＥＬＳＲＣは、図３のソース線ドライバ２０からソース線ＳＬへの出力である。消去ベリファイ時には図４の外部信号Ａが“Ｈ”となり、レベルシフタ４６の出力はレベルシフタ４６の電源電圧である７Ｖ程度になる。レベルシフタ４６の出力が高耐圧のＮＭＯＳトランジスタ４７（ＭＮ＿１）のゲートに印加される。ＮＭＯＳトランジスタ４７のゲート電圧は、ＮＭＯＳトランジスタ４７のドレイン電圧Ｖｄｄｈ（５Ｖ程度）とＮＭＯＳトランジスタ４７のしきい値Ｖｔｈｈ（１Ｖ程度）との和よりも大きい。したがって、Ｖｔｈｈ分のしきい値落ちを考慮しても、図４のソース線ドライバ２０からのソース線への出力ＣＥＬＳＲＣはＮＭＯＳトランジスタ４７のドレイン電圧Vｄｄｈ（５Ｖ程度）である。

ＣＥＬＳＲＣの値が、ＮＡＮＤストリング中のメモリセルトランジスタの中の消去後の最大しきい値電圧の絶対値より大きい場合、Ｖｂｌ＝Ｖｇ−Ｖｔｈの関係により、ビット線電圧Ｖｂｌは、ＮＡＮＤストリング中のメモリセルトランジスタの消去後のしきい値Ｖｔｈのうち、もっとも大きいしきい値の絶対値と等しくなる。例えば、図６（ａ）のＮＡＮＤストリングAではＶｂｌ＝２．７Vとなり、図６（ｂ）のＮＡＮＤストリングBではＶｂｌ＝２．３Ｖとなる。

このビット線電圧Ｖｂｌのレベルをセンスアンプで検知することにより、ＮＡＮＤストリングの消去状態を確認することができる。すなわち、ビット線電圧Ｖｂｌが、消去ベリファイの基準値の絶対値よりも大きい場合はｐａｓｓ（消去完了）、小さい場合はｆａｉｌ（消去不完全）と判定される。消去ベリファイの基準値を２．６Ｖとすれば、図６（ａ）のＮＡＮＤストリングAはｐａｓｓ、図６（ｂ）のＮＡＮＤストリングＢはｆａｉｌと判定される。

（比較例）
比較例として、図７を用いて、消去ベリファイ時にソース線にＶｄｄ（電源電圧の２．５Ｖに対して１０％のバラツキを考慮した２．２Ｖ）を印加した場合の消去ベリファイについて説明する。この比較例の消去ベリファイ方法においては、以下に示すように消去ベリファイの基準値を−Ｖｄｄ以下に設定できないという問題点がある。

図７は、ソース線ＳＬにＶｄｄ＝２．２Ｖを印加した場合の消去ベリファイ動作を示す概念図である。消去ベリファイレベルは、その絶対値がＶｄｄ（＝２．２Ｖ）より大きい−２．６Ｖとする。図７（ａ）は、各メモリセルトランジスタが消去ベリファイレベル以下まで消去された“ｐａｓｓ”の状態のＮＡＮＤストリングＡに対する消去ベリファイを示し、図７（ｃ）は、その場合のメモリセルトランジスタのしきい値分布の概念図である。図７（ｂ）は、消去ベリファイレベルまで消去されていないメモリセルトランジスタを含む“ｆａｉｌ”状態のＮＡＮＤストリングＢに対する消去ベリファイを示し、図７（ｄ）は、その場合のメモリセルトランジスタのしきい値分布の概念図である。

ビット線ＢＬを０Ｖにプリチャージし、対象のＮＡＮＤストリングに含まれる各メモリセルトランジスタのワード線電圧ＶｇをＶｓｓ＝０Ｖに、選択ゲートトランジスタのワード線電圧を電源電圧程度のＶＳＧに設定し、ソース線にＶｄｄ＝２．２Ｖを印加する。

しかし、この場合には、図６の場合と異なり、ソース線電位Ｖｄｄが、ＮＡＮＤストリング中のメモリセルトランジスタの消去後の最大しきい値電圧の絶対値より大きくないので、図７（ａ）の“ｐａｓｓ”の状態のＮＡＮＤストリングＡにおいても、図７（ｃ）の“ｆａｉｌ”の状態のＮＡＮＤストリングＢにおいても、ビット線電圧Ｖｂｌは、ソース線電位Ｖｄｄと等しくなる。

したがって、メモリセルトランジスタが消去ベリファイの基準値まで消去されたかどうかはビット線電位Ｖｂｌからは判定できない。ビット線電位Ｖｂｌから消去ベリファイのｐａｓｓ／ｆａｉｌが判定できないことから、比較例においては消去ベリファイの基準値を−Ｖｄｄ以下に設定できないことになる。

これに対して、本発明の実施形態のソース線ドライバ２０によれば、消去ベリファイ時にはソース線ＳＬに５Ｖ程度のＣＥＬＳＲＣが入力されるので、前述のように、ビット線電位Ｖｂｌによって消去ベリファイのｐａｓｓ／ｆａｉｌの判定が可能となる。

［センスアンプ動作］
次に、本発明の実施形態において消去ベリファイのセンスマージンを増加させる方法について、図８および図９を用いて説明する。

図８は、消去ベリファイ動作におけるタイミングチャートである。まず、図３に示すセンスアンプ回路２２の回路図を参照しながら、図８のタイミングチャートを用いて消去ベリファイの基本動作を説明する。

タイミングｔ０に図３に示すＨＬＬトランジスタ３１をオンにして図３に示すＳＥＮノード４２をＶｄｄに充電した後、タイミングｔ１に図３に示すＨＬＬトランジスタ３１をオフにして、ＳＥＮノード４２の充電経路を切断する。次に、タイミングｔ２に図３に示すＣＬＫノード４３を、特定の電圧分（ΔＶｃｌｋ）昇圧させる。ＣＬＫノード４３に対向するＳＥＮノード４２はＶｄｄからさらに昇圧される。

次に、タイミングｔ３に図３に示すＢＬＣトランジスタ３４のゲートにＶｓｅｎｅｖ＋Ｖｔｈを印加する。ここで、Ｖｓｅｎｅｖは消去ベリファイの基準値の絶対値、ＶｔｈはＢＬＣトランジスタ３４のしきい値である。なお、図３に示すＸＸＬトランジスタ３３はこの間はタイミングｔ４までオンになっているので、ＳＥＮノード４２の放電経路が確保されている。

ビット線レベルＶｂｌがＶｓｅｎｅｖより高くなっている場合、すなわちそのビット線に接続されたＮＡＮＤストリングの全てのメモリセルトランジスタが消去ベリファイの基準値以下に消去されている場合には、ＢＬＣトランジスタ３４はオフとなるので、ＳＥＮノード４２はＶｄｄ以上に昇圧された電位を保つ（図８のｐａｓｓの電位）。

これに対し、消去ベリファイの基準値以下に消去されていないメモリセルトランジスタが存在する場合は、ビット線電位ＶｂｌがＶｓｅｎｅｖより低いためＢＬＣトランジスタ３４がオンとなるのでチャージトランスファーにより、ＳＥＮノード３４はビット線電位Ｖｂｌとほぼ同じ電位まで放電される（図８のｆａｉｌの電位）。

次に、タイミングｔ４に、図３に示すＸＸＬトランジスタ３３をオフにする。これによって、ＳＥＮノード４２の放電経路が切断される。

次に、タイミングｔ５に、ＣＬＫノード４３を降圧させる。これにより、ＳＥＮノード４２もＣＬＫの振幅（ΔＶｃｌｋ）程度降圧される。

このようにして、タイミングｔ３以降にＳＥＮノード４２が放電されるか否かで消去ベリファイ動作のｐａｓｓとｆａｉｌとが判定される。

次に、センスアンプ回路２２を用いたＳＥＮノード４２の電位の判定方法（消去ベリファイ動作のｐａｓｓとｆａｉｌの判定方法）について、図９を用いてさらに説明する。

図９（ａ）は、図８のタイミングチャートより、ＣＬＫノード４３およびＳＥＮノード４２の電位のタイミングｔ２からｔ５の部分を抜き出したものである。図９（ｂ）は、消去後のメモリセルトランジスタのしきい値分布の模式図であり、図９（ａ）に示すＳＥＮノードの電位の時間変化の3つの場合（ＳＥＮ１〜ＳＥＮ３）と対応する。

前述のように、消去ベリファイ動作のｐａｓｓとｆａｉｌとは、Ｖｄｄに充電されていたＳＥＮノードが放電されたか否かによって判定される。その判定の基準電位として、トリップポイントという値が用いられる。トリップポイントは、図３のＰＭＯＳトランジスタ３９がスイッチングする場合のゲート電圧である。図３の右上部の端子にＶｄｄが印加されている場合、ＰＭＯＳトランジスタ３９のしきい値をＶｔｐとして、Ｖｄｄ−｜Ｖｔｐ｜で表される。

通常は、消去ベリファイの基準電位の絶対値からΔＶｃｌｋを引いた値が前記トリップポイントと等しくなるようにＰＭＯＳトランジスタのしきい値Ｖｔｐを設定する。しかし、電源電圧Ｖｄｄおよびしきい値Ｖｔｐがばらついた場合は、消去ベリファイの基準電位と前記トリップポイントの値とが必ずしも一致しない状況が起こりうる。そして、電源電圧Ｖｄｄの低電圧化が要請されているので、上記のような誤読み出しに対するセンスマージンは減少する傾向にある。

消去ベリファイの基準電位が−Ｖｄｄより深い場合において、例えば図９（ｂ）のＳＥＮ２の分布のように、消去後のメモリセルトランジスタのしきい値分布の最大値が消去ベリファイの基準電位より大きく、かつ−Ｖｄｄより小さい場合を考える。このとき、消去ベリファイの判定結果はｆａｉｌとならなければならない。図４に示したソース線ドライバ回路を用いると、ＳＥＮ２の分布において、ビット線電位Ｖｂｌはメモリセルトランジスタのしきい値分布の最大値の絶対値となる。この場合、タイミングｔ３でＢＬＣトランジスタ３４のゲート電極にＶｓｅｎｅｖ＋Ｖｔｈが印加されてＳＥＮノード４２がＢＬ電位まで放電された後も、ＳＥＮノードはＶｄｄ以上の電位となっている。このＳＥＮノードをタイミングｔ５でトリップポイント以下に降圧させるためには、ＣＬＫの振幅ΔＶｃｌｋは（２Ｖ）程度でなければならない。

本実施形態においては、図５に示したＶＣＬＫｘ発生回路により、後述の比較例よりも大きいΔＶｃｌｋを発生することができる。図５の入力信号Ａが“Ｈ”になると、ＶＣＬＫｘ端子には、Ｉｒｅｆ×（Ｒ２＋Ｒ３）で表される電圧が出力される。このとき、Ｉｒｅｆ＝１０ｕＡ、Ｒ２＝２５ｋΩ程度とすると、Ｒ３＝１００ｋΩとすれば、ＶＣＬＫｘ＝３．５Ｖ程度となる。ＮＭＯＳトランジスタ５９のしきい値Ｖｔｎ＝１．５Ｖ程度としても、ΔＶｃｌｋ＝ＶＣＬＫｘ−Ｖｔｎ＝２Ｖとすることができる。このΔＶｃｌｋを用いれば、タイミングｔ５においてＳＥＮノード４２の電位はトリップポイント以下となり、消去ベリファイ結果がｆａｉｌであることが正しく判定される。

（比較例）
比較例においては、消去ベリファイの基準電位が−Ｖｄｄより深い場合、消去ベリファイ動作の結果がｆａｉｌであるべきにもかかわらずｐａｓｓであると誤読み出しされ得ることを図１０および図１１を用いて説明する。

図１０は、比較例のΔＶｃｌｋの生成方法である。図１０（ａ）で示されるＶＣＬＫｘ生成回路によって、ＶＣＬＫｘ＝ＶＢＬＣ＋１０ｕＡ×２５ｋΩ＝ＶＢＬＣ＋０．２５Ｖで表されるＶＣＬＫｘが生成される。図１０（ｂ）の回路でＡが“Ｈ”になるとＶＣＬＫｘがＶＣＬＫへ伝播される。そして、図１０（ｃ）の回路でBが“Ｌ”になるとＶＣＬＫがＣＬＫへ伝播される。このとき、図１０（ｃ）のＮＭＯＳトランジスタ８９のしきい値をＶｔｎとして、ΔＶｃｌｋ＝ＶＣＬＫｘ−Ｖｔｎ＝ ＶＢＬＣ＋０．２５Ｖ−Ｖｔｎであるから、ΔＶｃｌｋは１Ｖ程度の値となる。

図１１（ａ）は、図８のタイミングチャートより、ＣＬＫノード４３およびＳＥＮノード４２の電位の、タイミングｔ２からｔ５の部分を抜き出したものである。図１１（ｂ）は、消去後のメモリセルトランジスタのしきい値分布の模式図であり、図１１（ａ）に示すＳＥＮノードの電位の時間変化の3つの場合（ＳＥＮ１〜ＳＥＮ３）と対応する。

図１１（ｂ）のＳＥＮ２の分布のように、消去後のメモリセルトランジスタのしきい値分布の最大値が消去ベリファイの基準値より大きく、かつ−Ｖｄｄより小さい場合を考える。図５に示したドライバ回路により、ＳＥＮ２の分布においても、ビット線ＢＬ電位はメモリセルトランジスタのしきい値分布の最大値の絶対値となる。すると、タイミングｔ３でＢＬＣトランジスタ３４のゲート電極にＶｓｅｎｅｖ＋Ｖｔｈが印加されてＳＥＮノード４２がＢＬ電位まで放電された後も、ビット線電位ＶｂｌはＶｄｄ以上となっている。このＳＥＮノードをタイミングｔ５で比較例のＣＬＫ４３の振幅（ΔＶｃｌｋ〜１Ｖ程度）によって降圧させたとしても、ＳＥＮノードの電位はトリップポイント以下にならない。すなわち、図１１（ｂ）のＳＥＮ２のしきい値分布においてはベリファイ動作の判定結果はｆａｉｌであるべきなのにかかわらず、ｐａｓｓという結果となる。これは誤読み出しがされていることを意味する。

なお、比較例の図１０（ａ）に示される回路において、Ｒ２の抵抗値を大きくすれば、ＶＣＬＫｘを大きくして、ΔＶｃｌｋを１Ｖ以上にすることは可能である。しかし、ＶＣＬＫｘで表される電圧は、消去ベリファイ動作以外の、例えば読み出し動作にも使用されるため、単純にＶＣＬＫｘを大きくするだけの手法は、読み出し動作に問題が生じてしまうおそれがある。

以上述べたように、本発明の実施形態によれば、（１）−Ｖｄｄより低い電圧に消去ベリファイの基準値を設定し、（２）ΔＶｃｌｋの値を比較例より大きくして消去ベリファイマージンを広く取る、ことによって、隣接効果による問題を緩和するための深い消去を実現することができる。

ＢＬ１、ＢＬ２〜ＢＬｍ ビット線
ＷＬ０〜ＷＬ３１ ワード線
ＳＧＳ、ＳＧＤ 選択ゲート線
Ｍ０〜Ｍ３１ メモリセルトランジスタ
Ｓ１、Ｓ２ 選択トランジスタ
２０ ソース線ドライバ
２１ ＮＡＮＤストリング
２２ センスアンプ回路
３０ ＩＮＶトランジスタ（ＰＭＯＳ）
３１ ＨＬＬトランジスタ
３２ ＢＬＸトランジスタ
３３ ＸＸＬトランジスタ
３４ ＢＬＣトランジスタ
３５ ＩＮＶトランジスタ（ＮＭＯＳ）
３６ ＧＲＳトランジスタ
３７ ＳＥＮノードとＣＬＫノードで形成されるキャパシタ
３８ ＳＴＢトランジスタ
３９ ＰＭＯＳトランジスタ
４０ データラッチ
４１ ＲＳＴトランジスタ
４２ ＳＥＮノード
４３ ＣＬＫノード
４５ プログラム時ソース線電圧供給回路
４６ レベルシフタ
４７ ＮＭＯＳトランジスタＭＮ＿１
４８ Ｖｓｓへの放電回路
５０、５１ ＮＭＯＳトランジスタ
５２ 抵抗Ｒ３
５３ 抵抗Ｒ２
５４、５５、８４、８５ レベルシフタ
５６、５７、８６、８７ トランスファゲート
５８、８８ ＰＭＯＳトランジスタ
５９、６０、８９、９０ ＮＭＯＳトランジスタ
１０１ メモリセルアレイ
１０２ ビット線制御回路
１０３ カラムデコーダ
１０４ ロウデコーダ
１０５ アドレスバッファ
１０６ データ入出力バッファ
１０７ 基板電位制御回路
１０８ Ｖｐｇｍ発生回路
１０９ Ｖｐａｓｓ発生回路
１１０ Ｖｒｅａｄ発生回路
１１１ 制御信号発生回路

Claims (4)

1. 電気的書き換え可能な複数の不揮発性メモリセルと、ビット線と、ソース線と、を有するメモリセルアレイと、
   前記メモリセルアレイのソース線に接続され、電源電圧より高い電圧と前記メモリセルにデータを書き込む動作に使用する電圧とを切り替えて出力可能であり、かつ接地電位に放電可能であるドライバ回路と、
   センスノードと前記センスノードに一端が接続され他端に複数種類の昇圧用電圧が供給されるキャパシタとを備え、前記メモリセルアレイのビット線に接続され、前記メモリセルのデータ読み出しを行うセンスアンプ回路と、
   を有することを特徴とした不揮発性半導体記憶装置。
2. 前記ドライバ回路は、
   電源電圧より高い電圧が高電圧系回路からドレイン端子へ入力され、ソース端子が前記ドライバ回路の出力端子に接続されたトランジスタと、
   前記トランジスタのゲート端子に接続された出力端子と、切り替え信号が入力された第一の入力端子と、電源電圧より高い電圧が高電圧系回路から入力された第二の入力端子と、を備えたレベルシフタと、
   を有することを特徴とした請求項1に記載の不揮発性半導体記憶装置。
3. 前記昇圧用電圧は、
   第1の抵抗素子と、
   前記第1の抵抗素子と直列に接続された第2の抵抗素子と、
   前記第2の抵抗素子と並列に接続され、ゲート端子に対する入力によって前記第2の抵抗素子の迂回路となるトランジスタと、
   を有する生成回路によって発生されることを特徴とする請求項１または２のいずれか１項に記載の不揮発性半導体記憶装置。
4. 前記複数種類の昇圧用電圧のうち、消去状態の確認のために用いられる電圧は、データ読み出しに用いられる電圧より高いことを特徴とする請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。

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