KR20170032375A - 부스트에 의한 감지 - Google Patents

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KR20170032375A
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Abstract

본 개시내용은 부스트에 의한 감지에 관한 것이다. 장치는 부스트 로직을 포함한다. 부스트 로직은 부스트 소스 및 부스트 소스에 결합되는 복수의 부스트 인터페이스를 포함한다. 부스트 소스는 부스트 클램프 전압을 복수의 부스트 인터페이스 각각에 제공하도록 구성된다. 복수의 부스트 인터페이스 각각은 각자의 부하로부터 부스트 소스를 버퍼링하도록 구성되는 각자의 버퍼를 포함한다. 각각의 부스트 인터페이스는 부스트 전압을 각자의 부하에 제공하도록 구성된다. 부스트 전압은 감지 윈도우를 증가시키도록 구성된다. 부스트 전압은 부스트 클램프 전압과 관련된다.

Description

부스트에 의한 감지{SENSING WITH BOOST}
본 개시내용은 감지, 특히, 부스트에 의한 감지에 관한 것이다.
메모리, 예를 들어, 컴퓨터 메모리는 휘발성 메모리 및 비휘발성 메모리(non-volatile memory)(NVM)를 포함한다. 휘발성 메모리는 전력 공급되는 동안에 저장된 정보를 유지하고 전력이 제거될 때 저장된 정보를 손실한다. NVM은 전력이 제거된 후에 저장된 정보를 유지한다. 휘발성 메모리는 예를 들어 동적 랜덤 액세스 메모리(동적 RAM) 및 정적 RAM을 포함한다. NVM은 예를 들어 판독 전용 메모리(read-only memory)(ROM) 및 일부 타입들의 RAM을 포함한다. NVM 기술은 상 변화 메모리(phase change memory)(PCM), 3차원 크로스 포인트 메모리(three dimensional cross point memory), 저항성 메모리, 나노와이어 메모리, 강유전성 트랜지스터 랜덤 액세스 메모리(ferroelectric transistor random access memory)(FeTRAM), 플래시 메모리 예컨대 NAND 또는 NOR, 자기저항 랜덤 액세스 메모리(magnetoresistive random access memory)(MRAM), 멤리스터 기술을 포함하는 메모리, 스핀 전달 토크(spin transfer torque)(STT)-MRAM 등을 포함할 수 있지만, 이들에 제한되지 않는다.
청구된 발명 대상의 특징들 및 장점들은 그것에 따른 실시예들의 이하의 상세한 설명으로부터 분명할 것이며, 그 설명은 첨부 도면들을 참조하여 고려되어야 한다.
도 1은 본 개시내용의 수개의 실시예들에 따른 시스템 블록도를 예시한다.
도 2는 본 개시내용의 수개의 실시예들에 따른 비트 라인에 결합되는 부스트를 갖는 예시적 감지 증폭기를 예시한다.
도 3a 및 도 3b는 본 개시내용의 수개의 실시예들에 따른 단일 레벨 메모리 셀(single level memory cell)(SLC) 및 멀티 레벨 메모리 셀(multi-level memory cell)(MLC) 각각을 판독하는 것과 관련되는 타이밍도들을 예시한다.
도 4는 본 개시내용의 다양한 실시예들에 따른 부스트 로직을 포함하는 예시적 감지 회로를 예시한다.
도 5는 SLC 메모리 셀들과 관련되는 도 4의 부스트 로직을 포함하는 감지 회로의 일 예를 예시한다.
도 6a 및 도 6b는 각각, MLC 메모리 셀들과 관련되는 도 4의 부스트 로직을 포함하는 감지 회로의 제1 예 및 연관된 타이밍도를 예시한다.
도 7a 및 도 7b는 각각, MLC 메모리 셀들과 관련되는 도 4의 부스트 로직을 포함하는 감지 회로의 제2 예 및 연관된 타이밍도를 예시한다.
도 8a 및 도 8b는 각각, MLC 메모리 셀들과 관련되는 도 4의 부스트 로직을 포함하는 감지 회로의 제3 예 및 연관된 타이밍도를 예시한다.
도 9는 본 개시내용의 다양한 실시예들에 따른 부스트를 사용하여 감지 윈도우를 증가시키는 동작들의 흐름도를 예시한다.
이하의 상세한 설명은 예시적 실시예들을 참조하는 것으로 진행되지만, 그것의 많은 대안들, 수정들, 및 변형들은 본 기술분야의 통상의 기술자들에게 분명할 것이다.
일반적으로, 본 개시내용은 메모리 셀에 액세스하는 것과 관련되는 감지 윈도우를 증가시키도록 구성되는 장치, 시스템 및 방법을 설명한다. 장치는 부스트 전압을 발생, 유지, 조정 및/또는 방전하도록 구성되는 부스트 로직을 포함한다. 그 다음, 부스트 전압은 감지 윈도우를 증가시키기 위해 이용될 수 있다. 부스트 로직은 부스트 소스 및 복수의 부스트 인터페이스를 포함한다. 부스트 소스는 부스트 클램프 전압을 발생시키고 부스트 클램프 전압을 부스트 인터페이스들에 제공하도록 구성된다. 각각의 부스트 인터페이스는 부스트 클램프 전압과 관련되는 부스트 전압을 메모리 어레이의 각각의 감지 증폭기 내의 각자의 부하, 예를 들어, 감지 요소에 제공하도록 구성된다. 예를 들어, 감지 요소는 감지 커패시터일 수 있다. 부스트 인터페이스들은 부하 상에서 부스트 전압의 종속성을 감소시키고 및/또는 방지하기 위해 부하로부터 부스트 소스를 버퍼링하도록 구성된다. 예를 들어, 메모리 판독 동작에서, 복수의 메모리 셀들은 병렬로 판독될 수 있다. 감지 커패시터들은 감지 전류들을 타겟 메모리 셀들에 제공하도록 구성될 수 있다. 메모리 셀 상태에 따라, 더 많거나 더 적은 전류가 감지 커패시터들로부터 인출될 수 있다. 따라서, 부하는 메모리 셀 상태에 의존할 수 있다. 버퍼링은 부하 전류가 비교적 높을 때 부스트 클램프 전압이 풀 다운되는 것을 방지하도록 구성된다.
부스트 로직은 부스트 전압과 관련되는 저장된 전하를 유출하도록 구성되는 부스트 리셋 로직을 더 포함할 수 있다. 일부 실시예들에서, 부스트 로직은 부스트 전압을 제1 전압(Vboost1)으로부터 제2 전압(Vboost2)으로 감소시키도록 구성되는 부스트 방전 로직을 더 포함할 수 있다. 부스트 리셋 로직을 포함하는 부스트 로직은 본원에 설명되는 바와 같이, 단일 레벨 메모리 셀들을 감지하는데 이용될 수 있다. 부스트 리셋 로직 및 부스트 방전 로직을 포함하는 부스트 로직은 본원에 설명되는 바와 같이, 멀티 레벨 메모리 셀들을 감지하는데 이용될 수 있다.
도 1은 본 개시내용의 수개의 실시예들에 따른 시스템 블록도(100)를 예시한다. 시스템(100)은 서버, 워크스테이션 컴퓨터, 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터(예를 들어, iPad®, GalaxyTab® 등), 울트라포터블 컴퓨터, 울트라모바일 컴퓨터, 넷북 컴퓨터 및/또는 서브노트북 컴퓨터를 포함하지만, 이들에 제한되지 않는 컴퓨팅 디바이스; 스마트폰, (예를 들어, iPhone®, Android® 기반 전화, Blackberry®, Symbian® 기반 전화, Palm® 기반 전화 등) 및/또는 피처폰을 포함하지만, 이들에 제한되지 않는 이동 전화; 개인 휴대 정보 단말기(personal digital assistant)(PDA); 등에 대응할 수 있다.
시스템(100)은 프로세서(102), 메모리 컨트롤러(104), 메모리 어레이(106) 및 칩셋(107)을 포함한다. 일부 실시예들에서, 시스템(100)은 칩셋(107)에 의해 시스템(100)에 결합되는 하나 이상의 주변 디바이스(들)(109)를 포함할 수 있다. 주변 디바이스(들)(109)는 예를 들어 디스플레이, 터치 스크린 디스플레이, 프린터, 키패드, 키보드 등을 포함하는 사용자 인터페이스 디바이스(들), 통신 로직, 유선 및/또는 무선 디바이스, 하드 디스크 드라이브들, 고체 상태 드라이브들, 착탈식 저장 매체 등을 포함하는 저장 디바이스(들)를 포함할 수 있다.
프로세서(102)는 버스(108)에 의해 메모리 컨트롤러(104)에 결합된다. 프로세서(102)는 메모리 어드레스(들) 및/또는 연관된 데이터를 포함하는 판독 및/또는 기록 요청들을 메모리 컨트롤러(104)에 제공할 수 있고 메모리 컨트롤러(104)로부터 판독 데이터를 수신할 수 있다. 예를 들어, 프로세서(102)는 주변 디바이스들(109) 중 하나 이상으로부터 하나 이상의 메모리 액세스 요청(들)을 수신할 수 있고 대응하는 판독 및/또는 기록 요청들을 메모리 컨트롤러(104)에 제공할 수 있다. 메모리 컨트롤러(104)는 메모리 액세스 동작들, 예를 들어 하나 이상의 타겟 메모리 셀(들)을 판독 및/또는 기록하는 동작을 수행하고 각각의 메모리 셀에 대한 감지 윈도우를 증가시키도록 구성되는 부스트 전압을 발생, 유지, 조정 및/또는 방전하도록 구성된다. 시스템(100)은 예시 및 설명의 용이성을 위해 단순화된다는 점이 주목되어야 한다.
메모리 어레이(106)는 복수의 그룹들의 워드 라인들(word lines)(WLs)(115a, ..., 115n), 복수의 비트 라인들(bit lines)(BLs)(117a, 117b, ..., 117m) 및 복수의 메모리 셀 스트링들(130a, 130b, ..., 130m, ..., 132a, 132b, ..., 132m)을 포함한다. 메모리 어레이(106)는 WL(들)(115a, ..., 115n) 중 하나 이상 및/또는 BL(들)(117a, 117b, ..., 117m)의 그룹들 중 하나 이상에 의해 메모리 컨트롤러(104)에 결합될 수 있다. 각각의 복수의 메모리 셀 스트링들, 예를 들어 메모리 셀 스트링(들)(130a, ..., 132a)은 BL, 예를 들어, BL(117a)을 통해 메모리 컨트롤러(104)에 제어가능하게 결합될 수 있다. 예를 들어, 메모리 어레이(106)는 NAND 플래시 메모리에 대응할 수 있다.
각각의 메모리 셀 스트링, 예를 들어 메모리 셀 스트링(130a)은 직렬로 결합되는 복수의 메모리 셀들, 예를 들어 메모리 셀들(140a, ..., 140p)을 포함한다. 메모리 셀 스트링(130a)은 복수의 선택기들(142, 144)을 포함한다. 각각의 선택기(142, 144)는 각자의 선택기 라인(143, 145)에 의해 메모리 컨트롤러(104)에 결합될 수 있다. 각각의 선택기 라인(143, 145)은 제어 신호를 각자의 선택기(142, 144)에 운반하도록 구성된다. 선택기(142)는 메모리 셀 스트링(130a)을 연관된 BL, 예를 들어, BL(117a)에 제어가능하게 결합하도록 구성되고, 선택기(144)는 메모리 셀 스트링(130a)을 공통부(common)(129), 예를 들어, 기판에 제어가능하게 결합하도록 구성된다. 선택기들(142, 144)은 오보닉 임계 스위치들, 다이오드들, 양극성 접합 트랜지스터들, 전계 효과 트랜지스터들 등을 포함할 수 있다.
예를 들어, 스트링 내의 제1 메모리 셀(140a)은 제1 선택기(142)에 결합된다. 제1 선택기(142)는 스트링(130a)을 비트 라인("BL"), 예를 들어 BL(117a)에 결합하도록 구성된다. 스트링 내의 마지막 메모리 셀(140p)은 스트링(130a)을 공통부(129) 및/또는 기판에 결합하도록 구성되는 제2 선택기(144)에 결합된다. 예를 들어, 메모리 셀들(140a, 140b, ..., 140p)은 금속 산화물 반도체 전계 효과 트랜지스터들(metal oxide semiconductor field effect transistors)(MOSFETs)에 대응할 수 있다. 그 다음, 각각의 메모리 셀(140a, 140b, ..., 140p)의 각자의 제어 게이트는 각자의 워드 라인("WL"), 예를 들어, WL(147a, 147b, ..., 147p)에 제어가능하게 결합될 수 있다.
이러한 예를 계속하면, 타겟 메모리 셀, 예를 들어 메모리 셀(140a)은 WL 선택 전압(예를 들어, Vread)을 타겟 메모리 셀(140a)에 결합되는 연관된 WL, 예를 들어 WL(147a)에 인가하고, BL 선택 전압을 연관된 BL, 예를 들어 BL(117a)에 인가하고, 연관된 BL(117a)을 선택기(142)를 통해 스트링(130a)에 결합하고 스트링(130a)을 선택기(144)를 통해 공통부(129)에 결합함으로써 선택될 수 있다. 스트링(130a) 내의 다른 메모리 셀들(140b, ..., 140p)은 적절한 바이어스 전압(예를 들어, Vpass)의 인가에 의한 BL 전류를 각자의 WL(147b, ..., 147p)을 통해 각각 다른 메모리 셀(140b, ..., 140p)에 전달하도록 구성될 수 있다. WL 선택 전압은 메모리 스트링들(130b, ..., 130m) 각각 내의 메모리 셀들에 인가될 수 있고 BL 선택 전압은 BL들(117b, ..., 117m)에 인가될 수 있다. 따라서, 복수의 메모리 셀들은 병렬로 액세스될 수 있다.
예를 들어, MOSFET 메모리 셀들에 대해, 마지막 메모리 셀(140p)의 소스가 선택기(144)에 결합될 때까지 제1 메모리 셀(140a)의 드레인은 제1 선택기(142)에 결합될 수 있고, 제1 메모리 셀(140a)의 소스는 제2 메모리 셀(140b)의 드레인에 결합될 수 있고, 제2 메모리 셀(140b)의 소스는 제3 메모리 셀의 드레인에 결합될 수 있는 등등이다. 제1 메모리 셀(140a)의 제어 게이트는 제1 WL(147a)에 결합될 수 있다. 다른 메모리 셀들(140b, ..., 140p)의 각각의 제어 게이트는 각자의 WL(147b, ..., 147p)에 결합될 수 있다. 판독 동작에서, 예를 들어, 제1 WL(147a)에 인가되는 WL 선택 전압은 Vread에 대응할 수 있다. 다른 메모리 셀들(140b, ..., 140p)이 수행되게(즉, 바이어스 메모리 셀들(140b, ..., 140p)이 턴 온되게) 하도록 구성되는 전압(Vpass)은 다른 WL들(147b, ..., 147n)에 인가될 수 있다. 판독 전압(Vread)은 타겟 메모리 셀의 제1 상태와 연관되는 제1 임계 전압을 초과하도록 구성되고 타겟 메모리 셀의 제2 상태와 연관되는 제2 임계 전압 미만이도록 구성된다. 제1 임계 전압은 제2 임계 전압 미만이다. Vpass는 제2 임계 전압 초과이도록 구성된다. 따라서, 전류가 Vread에 응답하여 스트링(130a)에서 흐르면, 제1 상태가 검출될 수 있고 전류가 흐르지 않으면, 제2 상태가 검출될 수 있다. 전류 흐름은 타겟 메모리 셀의 임계 전압과 관련될 수 있다. 복수의 메모리 셀들은 각각의 메모리 셀 상태와 연관되는 임계 전압들의 분배를 가질 수 있다. SLC 메모리 셀에 대해, 제1 상태는 전형적으로 논리 1에 대응하고 제2 상태는 전형적으로 논리 0에 대응한다.
각각의 메모리 셀(140a, 140b, ..., 140p)은 정보를 저장하도록 구성된다. 일 실시예에서, 각각의 메모리 셀은 이진 데이터의 1 비트를 저장하도록 구성될 수 있다. 이러한 실시예에서, 메모리 셀은 단일 레벨 셀(single level cell)(SLC)로 이해될 수 있다. 다른 실시예에서, 각각의 메모리 셀은 이진 데이터의 복수의 비트들을 저장하도록 구성될 수 있다. 이러한 실시예에서, 메모리 셀은 멀티 레벨 셀(multi-level cell)(MLC)로 이해될 수 있다. 하나 이상의 메모리 셀들(140a, 140b, ..., 140p)은 기록(즉, 프로그래밍)되고 및/또는 판독될 수 있다. NAND 플래시 메모리에서, 예를 들어, 메모리 셀 임계 전압은 메모리 셀의 상태, 즉 메모리 셀에 저장되는 값과 관련된다. 그 다음, 감지 전류는 메모리 셀의 상태를 검출하기 위해 이용될 수 있다.
메모리 컨트롤러(104)는 메모리 컨트롤러 로직(110), WL 제어 로직(114) 및 BL 제어 로직(116)을 포함한다. BL 제어 로직(116)은 감지 회로(118)를 포함한다. 감지 회로(118)는 부스트 소스(120)를 포함할 수 있고 복수의 감지 증폭기들(122a, 122b, 122m)을 포함한다. 메모리 컨트롤러 로직(110)은 메모리 컨트롤러(104)와 연관되는 동작들을 수행하도록 구성된다. 예를 들어, 메모리 컨트롤러 로직(110)은 프로세서(102)와의 통신들을 관리할 수 있다. 메모리 컨트롤러 로직(110)은 각각 수신된 메모리 어드레스와 연관되는 하나 이상의 타겟 WL들 및/또는 BL들을 식별하도록 구성될 수 있다. 메모리 컨트롤러 로직(110)은 타겟 WL 및/또는 타겟 BL 식별자들(즉, 어드레스들)에 적어도 부분적으로 기초하여 WL 제어 로직(114) 및 BL 제어 로직(116)의 동작들을 관리하도록 구성될 수 있다.
WL 제어 로직(114)은 메모리 컨트롤러 로직(110)으로부터 타겟 WL 어드레스(들)를 수신하고 판독 및/또는 기록 동작들에 대한 하나 이상의 WL들을 선택하도록 구성된다. 예를 들어, WL 제어 로직(114)은 WL 선택 바이어스 전압을 타겟 WL에 결합함으로써 타겟 WL을 선택하도록 구성될 수 있다. WL 제어 로직(114)은 WL 선택 바이어스 전압으로부터 타겟 WL을 분리함으로써 및/또는 WL 선택 해제 바이어스 전압을 WL에 결합함으로써 WL을 선택 해제하도록 구성될 수 있다. 예를 들어, WL 선택 바이어스 전압은 Vread에 대응할 수 있고 WL 선택 해제 바이어스 전압은 Vpass에 대응할 수 있다. WL 제어 로직(114)은 WL들(115a, ..., 115n)의 복수의 그룹들에 결합될 수 있다. BL 제어 로직(116)은 메모리 컨트롤러 로직(110)으로부터 타겟 BL 어드레스(들)를 수신하고 메모리 액세스 동작들, 예를 들어 판독 및/또는 기록에 대한 하나 이상의 BL들을 선택하도록 구성된다. BL 제어 로직(116)은 BL 선택 바이어스 전압을 타겟 BL에 결합함으로써 타겟 BL을 선택하도록 구성될 수 있다. BL 제어 로직(116)은 BL 선택 바이어스 전압으로부터 타겟 BL을 분리함으로써 및/또는 BL 선택 해제 바이어스 전압을 BL에 결합함으로써 BL을 선택 해제하도록 구성될 수 있다. 메모리 컨트롤러 로직(110)은 WL 제어 로직(114) 및 BL 제어 로직(116)의 동작들을 관리, 선택, 판독 및 기록하고 감지 회로(118)로부터 감지 데이터를 수신하도록 구성된다.
도 1에 도시된 실시예에서, BL 제어 로직(116)은 감지 회로(118)를 포함한다. 다른 실시예에서, 감지 회로(118)는 WL 제어 로직(114)에 포함될 수 있다. 다른 실시예에서, 감지 회로(118)의 일부는 BL 제어 로직(116)에 포함될 수 있다. 감지 회로(118)는 메모리 어레이(106)에 포함되는 하나 이상의 메모리 셀들의 상태를 검출(예를 들어, 판독)하도록 구성된다. 감지 회로(118)는 출력(예를 들어, 데이터 아웃)을 예를 들어 메모리 로직 컨트롤러(110)에 제공하도록 더 구성될 수 있다.
감지 회로(118)는 부스트 소스(120) 및 복수의 감지 증폭기들(122a, 122b, ..., 122m)을 포함한다. 각각의 감지 증폭기(122a, 122b, ..., 122m)는 각자의 부스트 인터페이스(121a, 121b, ..., 121m)를 포함한다. 부스트 소스(120) 및 복수의 부스트 인터페이스들(121a, 121b, ..., 121m)은 본원에 설명되는 바와 같이, 부스트 로직에 포함된다. 메모리 셀 판독 동작 동안에, 예를 들어, 메모리 컨트롤러 로직(110) 및/또는 BL 제어 로직(116)은 선택된 메모리 셀 스트링들, 예를 들어 메모리 셀 스트링들(130a, 130b, ..., 130m)의 행의 각각의 메모리 셀 스트링을 연관된 각각의 BL들, 예를 들어, BL들(117a, 117b, ..., 117m)을 통해 각자의 감지 증폭기들, 예를 들어, 감지 증폭기들(122a, 122b, ..., 112m)에 결합하도록 구성된다. 감지 증폭기들(122a, 122b, ..., 112m)은 각각 각자의 메모리 셀 스트링(130a, 130b, ..., 130m)에서 선택된 메모리 셀의 상태를 검출하도록 구성된다.
복수의 메모리 셀들은 메모리 셀들의 각각의 상태에 대한 임계 전압들의 각자의 분배를 가질 수 있다. 분배들은 메모리 셀들에 관한 물리적 특성들 및 전하들과 관련된다. 분배들은 오버랩되지 않도록 구성된다. 메모리 판독 전압들은 분배들 사이에 있도록 구성된다. 예를 들어, SLC 메모리 셀에 대해, 음의 임계는 일반적으로 논리 1에 대응하고 양의 임계 전압은 일반적으로 논리 0에 대응한다. 그 다음, WL 선택 전압은 제로 볼트들에 대응할 수 있다. 논리 0을 검출하는 감지 윈도우를 증가시키기 위해, 부스트 소스(120) 및 부스트 인터페이스들(121a, 121b, ..., 121m)을 포함하는 부스트 로직은 부스트 전압(들)을 감지 증폭기들(122a, 122b, ..., 122m)에 제공하도록 구성될 수 있다. 이러한 방식으로, 저장된 제로는 본원에 설명되는 바와 같이, 검출을 용이하게 하는 비교적 더 큰 전압 변화를 야기할 수 있다. 감지 윈도우를 증가시키는 것은 임계 전압들이 분배들이 MLC 메모리 셀에 대해 비교적 더 좁고 서로 비교적 더 가까울 수 있으므로 SLC 메모리를 판독하는 것과 비교하여 MLC 메모리 셀을 판독할 때 비교적 더 중요할 수 있다.
전형적으로, 복수의 메모리 셀들은 병렬로, 예를 들어 하나의 워드 및 복수의 워드들과 연관되는 복수의 비트들로 판독된다. 예를 들어, 대략 수만 개의 메모리 셀들이 병렬로 액세스될 수 있다. 비교적 큰 수의 선택된 메모리 셀들이 논리 1(또는 Vread 미만인 임계 전압에 대응하는 값)을 저장하고 있으면, 전류는 각각 연관된 메모리 셀 스트링에서 흐를 수 있다. 복수의 메모리 셀들 내의 그러한 전류 흐름은 종래의 전력 소스를 풀 다운할 수 있다. 메모리 셀의 상태는 일반적으로 그것을 판독하기 전에 인식되지 않을 수 있으므로, 종래의 전력 소스가 판독 동작에 의해 풀 다운되는지는 또한 알려져 있지 않을 수 있다. 종래의 전력 소스는 유한 기간(finite time period)에 복구되도록 구성된다. 따라서, 각각의 판독에 대한 복구 기간에 대응하는 대기 시간이 구현될 수 있다. 판독 메모리 셀들이 제로들의 일부 수를 저장했으면, 대기 시간은 필요하지 않을 수 있고 따라서 대기 시간을 포함하는 것은 다른 방식으로 가능할 수 있는 비교적 더 느린 판독 동작을 야기할 수 있다.
일 실시예에서, 부스트 소스(120) 및 각자의 부스트 인터페이스(들)(121a, 121b, ..., 121m)를 포함하는 부스트 로직은 아래에 더 상세히 설명되는 바와 같이, 판독된 메모리 셀들의 상태(들)와 독립적으로 타겟 레벨(부스트 클램프 전압)에서 부스트 소스 출력 전압을 유지하도록 구성된다. 다른 실시예에서, 부스트 소스(120) 및 부스트 인터페이스들(121a, 121b, ..., 121m)은 부스트 다운을 제공하도록 구성될 수 있다. 부스트 다운은 MLC 메모리 셀(들)을 판독하는 것을 용이하게 하도록 구성되는 부스트 전압 레벨에서의 제어된 감소(즉, 방전)에 대응한다. 복수의 부스트 전압들 각각은 MLC 메모리 셀의 각자의 상태에 대응할 수 있다.
도 2는 부스트 로직(250)을 갖는 예시적 감지 증폭기(202)를 예시한다. 부스트 로직(250)의 일부, 예를 들어 부스트 인터페이스는 감지 증폭기(202)에 포함될 수 있고 부스트 로직(250)의 일부, 예를 들어 부스트 소스(120)는 감지 증폭기(202) 외부에 있을 수 있다. 따라서, 하나의 부스트 소스는 복수의 부스트 인터페이스들 및 연관된 감지 증폭기들에 결합될 수 있다. 감지 증폭기(202)는 BL(204)에 결합된다. BL(204) 기생 커패시턴스는 커패시턴스 값(CBL)을 갖는 커패시터(206)로 예시된다. 감지 증폭기(202)는 설명의 용이성 및 예시의 용이성을 위해 단순화되었다는 점이 주목되어야 한다. 부스트 로직(250)을 갖는 감지 증폭기(202)의 동작은 도 3a 및 도 3b와 함께 고려될 때 최상으로 이해될 수 있다. 도 3a는 SLC 메모리 셀에 액세스하는 것과 관련되는 타이밍도(302)를 예시하고 도 3b는 MLC 메모리 셀에 액세스하는 것과 관련되는 타이밍도(352)를 예시한다. 예를 들어, 메모리 셀 액세스 동작은 판독 및/또는 기록 동작을 포함할 수 있다.
전형적으로, NAND 플래시 메모리 셀의 상태는 충전 통합 기술을 사용하여 검출된다. 다시 말하면, NAND 메모리 셀의 임계 전압은 메모리 셀의 상태(즉, 저장된 값)와 관련되고 메모리 셀을 통한 전류는 임계 전압과 관련될 수 있다. 충전 통합에서, 감지 간격을 통해 검출되는 감지 커패시터 상의 전압의 변화는 간격 동안의 전류 흐름 및 커패시턴스와 관련된다. 예를 들어, 프라차지 간격(precharge interval) 동안에, 하나 이상의 커패시턴스(들)는 전력 소스에 결합되고 타겟 전압으로 충전될 수 있다. 커패시턴스(들)는 BL 및/또는 감지 커패시터와 연관되는 기생 커패시턴스를 포함할 수 있다. 감지 간격 동안에, 전력 소스는 커패시턴스(들)로부터 분리될 수 있고 커패시턴스(들)는 메모리 스트링에 결합을 유지할 수 있다. 기간(예를 들어, 감지 간격)의 종료에서, 커패시턴스에 걸친 전압은 감지 임계 전압과 비교될 수 있다. 전압이 감지 임계 전압 아래로 강하되면, 이때 타겟 메모리 셀의 상태는 논리 1 및/또는 인가된 Vread 미만인 임계 전압에 대응하는 값에 대응할 수 있다. 전압이 감지 임계 전압 아래로 강하되지 않으면, 이때 타겟 메모리 셀의 상태는 논리 0 및/또는 인가된 Vread 초과인 임계 전압에 대응하는 값에 대응할 수 있다. MLC들에 대해, 복수의 판독들은 저장된 값을 결정하기 위해 수행될 수 있다.
예를 들어, 감지 증폭기(202)는 복수의 NMOS 트랜지스터들(210, 212, 214), 복수의 PMOS 트랜지스터들(220, 222, 224, 226, 228), 래치(230) 및 감지 커패시터(240)를 포함한다. 트랜지스터(210)는 BLClamp1에 의해 제어되고 BL(204)과 트랜지스터(212) 사이에 결합된다. 트랜지스터(212)는 ISO에 의해 제어되고 또한 노드 TDC_sense에 결합된다. 트랜지스터(214)는 PREC에 의해 제어되고 노드(TDC_sense) 및 트랜지스터(220)에 결합된다. 트랜지스터(220)는 BLClamp2에 의해 제어되고 트랜지스터들(210, 212 및 214)에 결합된다. 트랜지스터(222)는 공급 전압(Vcc) 및 트랜지스터(224)에 결합되고 그것의 제어 입력은 접지에 결합된다. 트랜지스터(224)는 트랜지스터들(214, 220)에 결합되고 그것의 제어 입력은 래치(230)에 결합된다. 트랜지스터(226)는 Vcc 및 트랜지스터(228)에 결합되고 그것의 제어 입력은 노드 TDC_sense에 결합된다. 트랜지스터(226)는 도 3a의 점선(318) 및 도 3b의 점선(328)에 의해 예시되는 PMOS-Vth의 "PMOS"에 대응한다. 트랜지스터(228)는 래치(230)에 결합되고 그것의 제어 입력은 스트로브에 결합된다. 래치(230)는 TDC_sense 전압(즉, 노드 TDC_sense에서 검출되는 전압)과 관련되는 전압 레벨을 래칭(latch)하고 대응하는 출력을 Data Out(데이터 아웃)으로서 제공하도록 구성된다.
커패시터(240)는 감지 커패시터이고, 커패시턴스(Csense)를 갖고 노드(TDC_sense)와 부스트 로직(250) 사이에 결합된다. Csense는 타겟 감지 간격 지속에 대응하기 위해 선택될 수 있다. 다시 말하면, Csense의 값은 메모리 셀 액세스 시간과 관련될 수 있고 메모리 처리량을 최대화하기 위해 선택될 수 있다. CBL은 BL(204)의 물리적 특성들(예를 들어, 길이, 단면 등)과 관련된다. 예를 들어, Csense는 CBL 미만일 수 있고 따라서 CBL이 단독으로 제공할 수 있는 것보다 비교적 더 짧은 메모리 액세스 시간을 제공할 수 있다.
이제 도 3a 및 도 3b를 참조하면, 시간(tO)에서, BLClamp1(306), BLClamp2(308), PREC(310), ISO(312), BL 전압(314), TDC_sense 전압(316, 326) 및 부스트 전압(324, 334)은 모두 로우일 수 있고 스트로브(322, 332)는 하이일 수 있다. BLClamp1(306)은 하나 이상의 BL, 예를 들어, BL(204)을 바이어싱하도록 구성된다. BLClamp2(308)는 하한을 BL(204) 전압(즉, BL 커패시턴스(CBL)에 걸친 전압)에 제공하도록 구성된다. tO에서, WL이 선택될 수 있고 WL 전압(304)은 예를 들어 Vread를 향해 충전하기 시작할 수 있다. 시간(t1)에서, 프라차지 기간(precharge time period)이 시작되고, PREC(310) 및 ISO(312)는 로우로부터 하이(예를 들어, 3.6 V)로 스위칭되고, BLClamp1 및 BLClamp2는 로우로부터 각자의 타겟 전압들(예를 들어, 1.1V 및 1.3V)로 전이되기 시작한다. 이에 응답하여, BL 커패시턴스(206) 및 감지 커패시터(240)는 충전되기 시작한다. 감지 커패시터(240)는 BL 커패시턴스(206)와 비교하여 비교적 더 빠르게 충전된다. 시간(t2)에서, 프라차지 기간이 종료되고, BL 커패시턴스(206)는 BLClamp1 마이너스 트랜지스터(210)의 임계 전압으로 충전되고, 감지 커패시터(240)는 Vcc로 충전되고 ISO(312)는 로우로 스위칭되어 BL(204) 및 BL 커패시턴스(206)로부터 감지 커패시터(240)를 분리한다. 또한 시간(t2)에서, 부스트 로직(250)은 부스트를 개시하고 부스트 로컬 노드(252)에서의 노드 전압은 충전하기 시작할 수 있다. 부스트(324, 334)는 부스트 로컬 노드(252)에서 전압(들)에 대응한다. TDC_sense(즉, 노드(TDC_sense)에서의 전압)는 부스트와 관련되고 각각 Vcc로부터 Vcc 플러스 부스트 전압(Vboost)(316)을 향해 또는 Vcc 플러스 부스트 전압(Vboost1)(326)을 충전하기 시작한다.
시간(t3)에서, 감지 기간이 시작되고, ISO(312)는 다시 로우로부터 하이로 스위칭되고 BL(204)(및 연관된 BL 커패시턴스(206))을 감지 커패시터(240) 및 노드(TDC_sense)에 결합한다. TDC_sense에서의 전압은 감소하기 시작할 수 있다. 감소의 속도는 Csense 및 타겟 메모리 셀(들)의 상태와 관련된다. 예를 들어, 선택된 메모리 셀 스트링을 통한 전류 흐름은 인가된 바이어스 전압, 예를 들어 Vread, 및 선택된 메모리 셀의 임계 전압과 관련된다. 예를 들어, 시간 간격 동안 전압의 변화는 ΔV =(I/C)*ΔT로 관련될 수 있으며, ΔV는 TDC_sense 노드에서의 전압의 변화이고, ΔT는 시간 간격이고, I는 검출된 전류이고 C는 감지 커패시턴스에 대응한다. 시간(t4)에서, ISO(312)는 로우로 스위칭되어, BL(204)로부터 노드(TDC_sense)를 분리하고 감지 간격을 종료한다. 그 다음, PMOS-Vth 초과인 TDC_sense 전압(예를 들어, PMOS(226)의 임계 전압)(318)은 "0" 데이터에 대응할 수 있고 그 다음에 PMOS-Vth 미만인 TDC_sense 전압은 "1" 데이터에 대응할 수 있다.
t4와 t5 사이의 시간 간격 동안에, 스트로브(322, 332)는 로우로 스위칭되고, 로우에 체류한 다음에 하이로 스위칭된다. 그 다음, "0" 데이터 또는 "1" 데이터는 래치(230)에 의해 캡처될 수 있고 그 다음에 출력 Data Out으로서 제공될 수 있다. 시간(t5)에서, 부스트 전압은 본원에 설명되는 바와 같이, 감소("Deboost", Deboost1), 즉 제어가능하게 방전될 수 있고, TDC_sense 전압(316, 326)은 유사하게 감소될 수 있다. 그 다음, 메모리 셀 액세스 동작은 타이밍도(302) 및 연관된 SLC 메모리 셀에 대해 종료될 수 있다. 타이밍도(352) 및 연관된 MLC에 대해, 스트로브(332)는 시간(t6 및 t7) 사이에서 제2 부스트 전압(Vboost2)에 대한 데이터를 래칭하도록 구성될 수 있다. 그 다음, 부스트 전압은 다시 시간(t7)에서 감소("Deboost2")될 수 있고 데이터는 시간들(t8 및 t9) 사이에서 래칭될 수 있다. 그 다음, 메모리 액세스 동작은 종료될 수 있다.
따라서, 감지 윈도우는 하나 이상의 부스트 전압(들)을 포함함으로써 증가될 수 있다. 부스트 로직(250)은 본원에 설명되는 바와 같이, 하나 이상의 부스트 전압들을 발생, 유지, 조정 및/또는 방전하도록 구성된다.
도 4는 본 개시내용의 다양한 실시예들에 따른 예시적 감지 회로(400)를 예시한다. 감지 회로(400)는 도 1의 감지 회로(118)의 일 예이다. 감지 회로(400)는 부스트 로직(402) 및 복수의 감지 증폭기들(406a, 406m)을 포함한다. 부스트 로직(402)은 부스트 소스(410) 및 복수의 부스트 인터페이스를 포함한다. 각각의 감지 증폭기, 예를 들어 감지 증폭기(406a)는 각자의 부스트 인터페이스, 예를 들어, 부스트 인터페이스(420)를 포함한다. 다시 말하면, 부스트 로직(402)은 복수의 감지 증폭기들(406a, ..., 406m)에 의해 공유될 수 있는 부스트 소스(410)를 포함하고 부스트 로직(402)은 복수의 부스트 인터페이스를 더 포함한다.
부스트 로직(402)은 부스트 리셋 로직(413)을 포함하고 부스트 방전 로직(415)을 포함할 수 있다. 부스트 소스(410)는 부스트 클램프 전력 소스(411)를 포함한다. 부스트 리셋 로직(413)의 적어도 일부는 부스트 소스(410) 및/또는 부스트 인터페이스(420)에 포함될 수 있다. 부스트 방전 로직(415)의 적어도 일부는 부스트 소스(410) 및/또는 부스트 인터페이스(420)에 포함될 수 있다. 일부 실시예들에서, 부스트 리셋 로직(413)의 요소(들)는 부스트 방전 동작들을 수행하기 위해 부트 방전 로직(415)의 요소(들)에 포함되고 및/또는 이 요소(들)와 함께 동작될 수 있다. 일부 실시예들에서, 부트 방전 로직(415)의 요소(들)는 부스트 리셋 동작들을 수행하기 위해 부스트 리셋 로직(413)의 요소(들)에 포함되고 및/또는 요소(들)와 함께 동작될 수 있다.
각각의 감지 증폭기, 예를 들어 감지 증폭기(406a)는 감지 커패시터(440), 스위치(412), 트랜지스터들(426, 428) 및 래치(430)를 포함한다. 스위치(412), PMOS(426), 스위치(428), 래치(430), 감지 커패시터(440) 및 노드(452)는 각각 도 2의 요소들(212, 226, 228, 230, 240 및 252)에 대응한다. 감지 증폭기(406a)는 부스트 로직(402)을 강조하기 위해 단순화된다. 감지 증폭기(406a) 및 부스트 로직(402)의 동작은 도 2의 부스트 로직(250)을 갖는 감지 증폭기(202)의 동작에 대응한다. 감지 커패시터(440)는 has 커패시턴스(Csense)를 갖고 노드들(부스트 로컬 및 TDC_sense) 사이에 결합된다. 스위치(412)(예를 들어, NMOS 트랜지스터)는 BL(404)을 노드(TDC_sense)에 제어가능하게 결합하도록 구성되고 ISO에 의해 제어된다. PMOS(426)는 스트로브 트랜지스터(428)에 결합된다. 스트로브 트랜지스터(428)는 트랜지스터(426)를 래치(430)에 제어가능하게 결합하도록 구성되고 스트로브에 의해 제어된다.
부스트 소스(410)는 하나 이상의 부스트 클램프 전압(들)을 부스트 인터페이스(420)에 제공하도록 구성된다. 부스트 클램프 전원 장치(boost clamp power supply)(411)는 부스트 클램프 전압(들)을 공급하도록 구성된다. 부스트 소스(410)는 예를 들어, 도 1의 메모리 컨트롤러 로직(110) 및/또는 BL 제어 로직(116)으로부터 하나 이상의 제어 신호를 수신하도록 구성된다. 제어 신호(들)는 예를 들어 하나 이상의 참조 전압(들), 하나 이상의 리셋 신호(들) 및/또는 하나 이상의 방전 신호(들)를 포함할 수 있다. 부스트 소스(410)는 제1 경로(460) 및 제2 경로(462)에 의해 각각의 개별 부스트 인터페이스, 예를 들어 부스트 인터페이스(420)에 결합된다. 제1 경로(460)는 부스트 클램프 전압을 부스트 클램프 전력 소스(411)로부터 각각의 부스트 인터페이스로 운반하도록 구성된다. 제2 경로(462)는 부스트 리셋 신호를 부스트 소스(410)로부터 각각의 부스트 인터페이스, 예를 들어 부스트 인터페이스(420)로 운반하도록 구성된다. 예를 들어, 감지 증폭기들(406a, ..., 406m)의 병렬 조합은 제1 경로(460) 및 제2 경로(462)에 의해 부스트 소스(410)에 결합될 수 있다. 따라서, 제1 경로(460) 및 제2 경로(462)는 복수의 전도 경로들을 각각 포함할 수 있다. 일부 실시예들에서, 부스트 소스(410)는 제3 경로(464)에 의해 각각의 개별 부스트 인터페이스에 결합될 수 있다. 제3 경로(464)는 부스트 방전 신호를 부스트 소스(410)로부터 각각의 부스트 인터페이스, 예를 들어 부스트 인터페이스(420)로 운반하도록 구성된다.
부스트 인터페이스(420)는 부스트 소스(410)로부터 부스트 클램프 전압을 수신하고 수신된 부스트 클램프 전압과 관련되는 하나 이상의 부스트 전압(들)을 부스트 로컬 노드(452)에 제공하도록 구성된다. 부스트 인터페이스(420)는 부하와 독립적으로, 즉 결합된 메모리 셀들에 의해 저장되는 논리 1들의 수와 독립적으로 부스트 전압(들)을 유지하도록 구성된다. 따라서, 부스트 인터페이스(420)는 버퍼를 포함할 수 있다. 버퍼는 비교적 높은 입력 임피던스 및 비교적 낮은 출력 임피던스를 갖도록 구성된다. 예를 들어, 부스트 인터페이스는 소스 폴로어(source follower)를 포함할 수 있다. 소스 폴로어에 대한 입력은 부스트 소스(410), 예를 들어 부스트 클램프 전력 소스(411)에 결합될 수 있고, 소스 폴로어의 출력은 부하, 예를 들어 감지 커패시터(440)에 결합될 수 있다. 따라서, 부스트 클램프 전력 소스(411)는 복수의 부하들로부터 복수의 부스트 인터페이스들의 각각의 부스트 인터페이스에 의해 버퍼링될 수 있다.
부스트 소스(410)는 부스트 인터페이스(420)가 부스트 로컬 노드(452)를 예를 들어 접지에 결합하게 하도록 구성되는 부스트 리셋 신호를 부스트 인터페이스(420)에 제공하도록 더 구성된다. 부스트 로컬 노드(452)를 접지에 결합하는 것은 부스트 전압을 리셋하도록 구성된다. 다시 말하면, 부스트 로컬 노드(452)를 접지에 결합하는 것은 감지 커패시터(440) 및/또는 BL(404)을 방전하도록 구성될 수 있다. 예를 들어, 부스트 로직(402)은 SLC 메모리 셀들에 액세스하는 것과 관련되는 부스트 및/또는 리셋을 제공하도록 구성되는 부스트 클램프 전원 장치(411) 및 부스트 리셋 로직(413)을 포함할 수 있다. 일 실시예에서, 부스트 로직(402)은 부스트 전압들을 최대 부스트 전압과 부스트 리셋 전압(예를 들어, 제로 볼트들) 사이의 전압 레벨들로 조정하도록 구성될 수 있다. 예를 들어, 부스트 로직(402)은 인가된 부스트 전압을 감소시키기 위해 부스트 전압의 적어도 일부를 제어가능하게 방전하도록 구성되는 부스트 방전 로직(415)을 포함할 수 있다. 예를 들어, 부스트 로직(402)은 부스트 전압을 제1 부스트 전압으로부터 제2 부스트 전압으로 감소시키도록 구성될 수 있다. 부스트 방전 로직(415)을 포함하는 부스트 로직(402)은 MLC 메모리 셀들에 액세스하기 위해 부스트 전압(들)을 제공하도록 구성될 수 있다.
따라서, 부스트 소스는 부스트 클램프 전압을 복수의 부스트 인터페이스들 및 연관된 감지 증폭기들에 공급하도록 구성될 수 있다. 부스트 인터페이스들은 부스트 클램프 전력 소스를 버퍼링하고 부스트 전압(들)을 복수의 감지 증폭기들 각각에 제공하도록 구성될 수 있다. 공급된 부스트 전압들은 판독 메모리 셀들의 상태(들)와 독립적으로 유지될 수 있다. 다시 말하면, 부스트 인터페이스들(예를 들어, 버퍼들)은 메모리 셀 상태와 관련되는 전류 흐름이 부스트 클램프 전력 소스(411)를 풀 다운하는 것을 방지할 수 있다.
도 5는 SLC 메모리 셀들과 관련되는 도 4의 감지 회로(400)의 일 예(500)를 예시한다. 감지 회로(500)는 SLC 메모리 셀들에 액세스하는 것을 위해 이용되는 감지 전압을 부스팅하고 액세스된 메모리 셀들의 상태들과 독립적으로 부스팅된 감지 전압을 유지하도록 구성되는 부스트 로직(502)을 포함한다. 예시적 부스트 로직(502)은 부스트 소스(510) 및 복수의 부스트 인터페이스들, 예를 들어 부스트 인터페이스(520)를 포함한다. 각각의 부스트 인터페이스는 각자의 감지 증폭기(506a, ..., 506m)에 포함된다. 부스트 로직(502)은 부스트 리셋 로직(513)을 포함한다. 부스트 소스(510)는 부스트 클램프 전력 소스(512) 및 인버터(514)를 포함한다. 인버터(514)는 부스트 리셋 로직(513)에 포함된다. 부스트 클램프 전력 소스(512)는 참조 전압(REF)을 수신하고 REF와 관련되는 부스트 클램프 전압 출력을 제공하도록 구성된다. 예를 들어, REF는 도 1의 메모리 컨트롤러 로직(110) 및/또는 BL 제어 로직(116)으로부터 수신될 수 있다. 인버터(514)는 리셋 신호(RESET)를 수신하고, 이에 응답하여 제어 신호를 부스트 인터페이스(520)에 제공하도록 구성된다. 부스트 인터페이스(520)는 본원에 설명되는 바와 같이, 이에 응답하여 감지 커패시터를 방전하도록 구성될 수 있다.
부스트 인터페이스(520)는 버퍼(522)를 포함한다. 버퍼(522)에 대한 입력은 부스트 클램프 전력 소스(512)의 출력에 결합될 수 있고 버퍼(522)의 출력은 부스트 로컬 노드(552)에 결합된다. 감지 커패시터(540)는 본원에 설명되는 바와 같이, 노드(552)에 결합될 수 있다. 예를 들어, 버퍼(522)는 전압 폴로어로 구성되는 버퍼 트랜지스터, 예를 들어 소스 폴로어로 구성되는 MOSFET를 포함할 수 있다. 소스 폴로어 구성은 전형적으로 비교적 높은 입력 임피던스 및 비교적 낮은 출력 임피던스를 갖는다. 버퍼(522)는 예를 들어 다수의 연관된 메모리 셀들이 논리 1들을 저장하고 있을 때, 부하와 독립적으로 부스트 전압을 유지하는 것을 용이하게 하도록 구성된다. 따라서, 부스트 전압 복구에 대한 복구 시간이 회피될 수 있다. 부스트 인터페이스(520)는 부스트 로컬 노드(552)를 접지에 결합하도록 구성되는 부스트 리셋 트랜지스터(524)를 더 포함한다. 부스트 리셋 트랜지스터(524)는 부스트 리셋 로직(513)에 포함된다. 부스트 리셋 트랜지스터(524)는 부스트 소스(510) 및 인버터(514)를 통해 제어 입력을 수신하도록 구성된다. 따라서, 부스트 로컬 노드(552)에서의 부스트 전압이 제어가능하게 방전될 수 있다.
부스트 로직(502)은 SLC 메모리 셀들에 액세스하도록 구성되는 감지 증폭기들에 부스트 전압들을 공급하는데 사용될 수 있다. 그러한 메모리 셀들은 전형적으로 메모리 액세스 동작들에 대한 단일 부스트 전압을 이용할 수 있다.
도 6a 및 도 6b는 각각 MLC 메모리 셀들과 관련되는 도 4의 감지 회로의 제1 예(600) 및 연관된 타이밍도(650)를 예시한다. 제1 예시적 감지 회로(600)는 부스트 로직(602) 및 복수의 감지 증폭기들(606a, 606m)을 포함한다. 부스트 로직(602)은 부스트 소스(610) 및 복수의 부스트 인터페이스들, 예를 들어 부스트 인터페이스(620)를 포함한다. 각각의 부스트 인터페이스는 각자의 감지 증폭기(606a, ..., 606m)에 포함된다. 부스트 소스(610)는 부스트 클램프 전원 장치(611)를 포함한다. 부스트 로직(602)은 본원에 설명되는 바와 같이, 부스트 리셋 로직 및 부스트 방전 로직을 포함한다. 부스트 리셋 로직의 적어도 일부 및 부스트 방전 로직의 적어도 일부는 부스트 소스(610) 및 부스트 인터페이스(620) 각각에 포함된다.
부스트 소스(610)는 전류 발생기(614), 소스 리셋 트랜지스터(618) 및 인버터(616)를 포함한다. 예(500)와 유사하게, 부스트 인터페이스(620)는 버퍼, 예를 들어 버퍼 트랜지스터(622) 및 부스트 리셋 트랜지스터(624)를 포함한다. 부스트 인터페이스(620)는 부스트 방전 트랜지스터(626)를 더 포함한다. 부스트 클램프 전력 소스(611)는 참조 전압 제어 신호(REF)를 수신하고 REF와 관련되는 부스트 클램프 전압을 부스트 인터페이스(620)에 제공하도록 구성된다. 전류 발생기(614)는 부스트 전압을 조정(예를 들어, 감소)하는 것을 제어하도록 구성되는 부스트 방전 트랜지스터(626)에 부스트 방전 바이어스를 제공하도록 구성된다. 부스트 전압은 부스트 로컬 노드(652)에서의 전압에 대응한다. 부스트 전압은 MLC 메모리 셀들을 판독하는 것을 용이하게 하도록 감소될 수 있다. 복수의 부스트 전압들 각각은 MLC 메모리 셀의 각자의 상태에 대응할 수 있다.
부스트 리셋은 하나 이상의 리셋 제어 신호(들), 예를 들어 Reset_enb 및 Reset_strong에 응답하여 개시될 수 있다. 리셋 제어 신호들은 예를 들어 메모리 컨트롤러 로직(110)으로부터 수신될 수 있다. 예를 들어, 리셋 제어 신호들에 응답하여, 부스트 리셋 트랜지스터(624) 및 부스트 방전 트랜지스터(626)는 턴 온될 수 있는 것에 의해 부스트 로컬 노드(652)를 접지에 결합한다. 부스트 리셋 동작은 예를 들어 감지 커패시터(640)를 방전하도록 부스트 로컬 노드(652)를 접지에 결합하도록 구성될 수 있다. 부스트 로컬 노드(652)는 부스트 리셋 트랜지스터(624) 및 부스트 방전 트랜지스터(626)에 의해 접지에 결합될 수 있다. 예를 들어, 부스트 리셋 트랜지스터(624)는 Reset_enb 신호가 로우일 때(및 부스트 리셋이 하이일 때) 턴 온될 수 있다. 부스트 방전 트랜지스터(626)는 부스트 방전 신호가 하이일 때 턴 온될 수 있다. 부스트 방전 신호는 리셋 스트롱 신호가 하이일 때 하이일 수 있는 것에 의해 부스트 방전 트랜지스터(626)의 게이트를 소스 리셋 트랜지스터(618)를 통해 Vcc에 결합한다. 따라서, 이러한 예에서, 부스트 리셋 로직은 인버터(616) 및 트랜지스터들(624, 626, 618)을 포함한다.
전류 발생기(614)는 부스트 방전 트랜지스터(626)의 바이어스를 제어함으로써 부스트 로컬 노드(652)에 결합되는 부하(예를 들어, 감지 커패시터(640))의 부스트 방전을 제어하기 위해 이용될 수 있는 비교적 작은 전류를 발생시키도록 구성된다. 비교적 작은 전류는 부스트 인터페이스(620)로 부스트 방전 트랜지스터(626)에 의해 미러링될 수 있다. 따라서, 부스트 방전 속도는 미러링된 전류와 관련될 수 있다. 부스트 로컬 노드(652)에서의 최종 전압, 예를 들어 Vboost2는 미러링된 전류, Reset_enb 신호와 연관되는 펄스 지속 및 감지 커패시터(640)의 커패시턴스와 관련될 수 있다. 부스트 방전 동작은 부스트 로컬 노드(652)를 접지에 제어가능하게 결합함으로써 부스트 로컬 전압의 적어도 일부를 방전하도록 구성될 수 있다. 예를 들어, 부스트 리셋 트랜지스터(624)는 턴 온될 수 있고 소스 리셋 트랜지스터(618)는 턴 오프될 수 있다. 그 다음, 전류 발생기(614)는 방전을 제어하기 위해 부스트 방전 트랜지스터(626)를 바이어싱하도록 구성될 수 있다. 따라서, 이러한 예에서, 부스트 방전 로직은 인버터(616), 부스트 리셋 트랜지스터(624), 부스트 방전 트랜지스터(626) 및 전류 발생기(614)를 포함한다.
도 6b를 참조하면, 동작 동안에, 시간(t1)에서, Reset_enb는 하이로부터 로우로 전이되어 부스트 리셋 트랜지스터(624)를 턴 오프한다. 부스트 클램프 전압은 Vboost1 플러스 버퍼 트랜지스터(622)의 임계 전압(Vth)에 대응하는 전압으로 램프 업되고 부스트 로컬 전압(즉, 부스트 로컬 노드(652)에서의 전압)은 Vboost1로 충전된다. 또한, 시간(t1)에서, 부스트 방전 제어 신호는 Vcc로부터 전류 발생기(614)로부터의 전류와 관련되는 바이어스 전압으로 전이된다. 다시 말하면, 소스 리셋 트랜지스터(618)는 시간(t1)에서 턴 오프된다. 감지 간격은 시간(t2 내지 t3)에 대응한다. 시간(t3)에서, Reset_enb는 하이로부터 로우로 전이되어, 부스트 리셋 트랜지스터(624)를 턴 온하여, 부스트 방전 트랜지스터(626)를 부스트 로컬 노드(652)에 결합한다. 시간(t4)에서, Reset_enb는 로우로부터 하이로 전이되어, 트랜지스터(624)를 턴 오프하여, 부스트 로컬 노드(652)로부터 트랜지스터(626)를 분리한다. t3으로부터 t4까지의 시간 간격 동안에, 부스트 로컬 노드(652)에 전압은 램프 다운된다. 시간(t4)에서의 부스트 로컬 전압의 최종 값은 t3과 t4 사이의 간격의 지속 및 부스트 방전 트랜지스터(626)의 바이어스와 관련된다.
따라서, 부스트 전압은 버퍼(622)를 포함하는 복수의 감지 증폭기들에 공급될 수 있고 메모리 판독 전류들에 의한 부스트 클램프 전원 장치의 풀 다운은 회피될 수 있다. 부스트 전압은 감지 증폭기당 하나의 부가 트랜지스터(예를 들어, 부스트 방전 트랜지스터(626))를 통해 제어가능하게 방전될 수 있다. 방전의 양은 부스트 방전 전류 소스의 전류(즉, 관련된 바이어스)의 양 및 방전 시간 간격의 지속과 관련된다.
도 7a 및 도 7b는 각각 MLC 메모리 셀들과 관련되는 도 4의 감지 회로의 제2 예(700) 및 연관된 타이밍도(750)를 예시한다. 제2 예시적 감지 회로(700)는 부스트 로직(702) 및 복수의 감지 증폭기들(706a, ..., 706m)을 포함한다. 부스트 로직(702)은 부스트 소스(710) 및 복수의 부스트 인터페이스들, 예를 들어 부스트 인터페이스(720)를 포함한다. 각각의 부스트 인터페이스는 각자의 감지 증폭기(706a, ..., 706m)에 포함된다. 부스트 소스(710)는 부스트 클램프 전원 장치, 예를 들어 부스트 전압 소스(711)를 포함한다. 부스트 로직(702)은 부스트 리셋 로직(713) 및 부스트 방전 로직(715)을 포함한다. 부스트 리셋 로직(713)의 적어도 일부 및 부스트 방전 로직(715)의 적어도 일부는 부스트 소스(710) 및 부스트 인터페이스(720) 각각에 포함될 수 있다. 부스트 방전 로직(715)은 방전 인에이블 인버터(714)를 포함하고 부스트 리셋 로직(713)은 리셋 인에이블 인버터(716)를 포함한다. 방전 인에이블 인버터(714) 및 리셋 인에이블 인버터(716)는 예를 들어 도 1의 메모리 컨트롤러 로직(110) 및/또는 BL 제어 로직(116)으로부터 각자의 제어 신호들(Reset_enb, Dis_enb)을 수신하도록 구성된다.
부스트 인터페이스(620)와 유사하게, 부스트 인터페이스(720)는 버퍼, 예를 들어 버퍼 트랜지스터(722), 및 부스트 리셋 트랜지스터(724)를 포함한다. 버퍼 트랜지스터(722)의 입력은 부스트 클램프 전원 장치(711)에 결합되고 버퍼 트랜지스터(722)의 출력은 부스트 로컬 노드(752) 및 그것에 의해 감지 커패시터(740)에 결합된다. 부스트 리셋 트랜지스터(724)의 입력은 부스트 로컬 노드(752)에 결합된다. 부스트 리셋 트랜지스터(724)는 부스트 리셋 로직(713)에 포함된다. 부스트 인터페이스(720)는 부스트 로컬 노드(752)에 결합되는 부스트 방전 트랜지스터(726)를 더 포함한다. 부스트 방전 트랜지스터(726)는 부스트 방전 로직(715)에 포함된다. 제1 예(600)과 달리, 부스트 방전 트랜지스터(726)는 PMOS 트랜지스터이고 부스트 리셋 트랜지스터(724)를 거치는 것 없이 부스트 로컬 노드(752)에 결합된다. 이러한 예(700)에서, 부스트 방전 트랜지스터(726)는 부스트 리셋 트랜지스터(724)를 턴 온하는 것 없이 부스트 로컬 전압을 조정하도록 구성된다. 따라서, 부스트 방전 트랜지스터(726)는 부스트 로컬 노드(752)를 부스트 방전 트랜지스터(726)의 임계 전압으로 방전하도록 구성된다. 그 다음, 부스트 클램프 전원 장치(711)는 부스트 클램프 전압을 타겟 값 플러스 임계 전압, 예를 들어 Vboost2 플러스 Vth로 조정할 수 있다.
도 7b를 참조하면, 동작 동안에, 시간(t1)에서, Reset_enb 제어 신호는 로우로부터 하이로 전이되어 부스트 리셋 트랜지스터(724)를 턴 오프한다. 부스트 클램프 공급 전압은 Vboost1 플러스 버퍼 트랜지스터(722)의 임계 전압(Vth)에 대응하는 전압으로 램프 업되고 부스트 로컬 노드는 Vboost1로 충전된다. t2와 t3 사이의 시간 간격은 감지 간격이다. 시간(t3)에서, Boost_discharge 제어 신호는 (예를 들어, Dis_enb가 하이로부터 로우로 전이되는 것에 응답하여) 로우로부터 하이로 전이되어, 부스트 방전 트랜지스터(726)를 턴 온하여, 부스트 로컬 노드(752)를 트랜지스터(726)의 Vth에 결합한다. 부스트 방전 제어 신호는 인버터(714)의 출력에 대응하고 따라서 Dis_enb 제어 신호 반전된다. 시간(t4)에서, 부스트 방전 제어 신호는 하이로부터 로우로 전이되어, 부스트 방전 트랜지스터(726)를 턴 오프한다. t3으로부터 t4까지의 시간 간격 동안에, 부스트 로컬 전압은 제1 실시예(600)보다 비교적 더 빠르게 램프 다운된다. 시간(t4)에서의 부스트 로컬 전압의 최종 값은 부스트 방전 트랜지스터(726)의 임계 전압과 관련된다. Vboost2(즉, target 부스트 전압)가 부스트 방전 트랜지스터(726)의 임계 전압 초과이면, Vboost1로부터 Vboost2로의 부스트 로컬 전압의 변화의 속도는 비교적 빠를 수 있다.
따라서, 이러한 제2 실시예에서, 부스트 클램프 전압은 버퍼(722)를 각각 포함하는 복수의 감지 증폭기들에 공급될 수 있고 부스트 전압 레벨은 메모리 셀 상태들을 감지하는 것과 연관되는 메모리 액세스 전류들과 독립적으로 유지될 수 있다. 부스트 전압은 부가 PMOS 트랜지스터(예를 들어, 부스트 방전 트랜지스터(726))를 통해 PMOS 트랜지스터의 임계 전압(예를 들어, 0.8 내지 0.9 볼트들) 아래로 제어가능하게 방전될 수 있다.
도 8a 및 도 8b는 각각 MLC 메모리 셀들과 관련되는 도 4의 감지 회로의 제3 예(800) 및 연관된 타이밍도(850)를 예시한다. 제3 예시적 감지 회로(800)는 부스트 로직(802) 및 복수의 감지 증폭기들(806a, 806m)을 포함한다. 부스트 로직(802)은 부스트 소스(810) 및 복수의 부스트 인터페이스들, 예를 들어 부스트 인터페이스(820)를 포함한다. 각각의 부스트 인터페이스는 각자의 감지 증폭기(806a, ..., 806m)에 포함된다. 부스트 로직(802)은 본원에 설명되는 바와 같이, 부스트 리셋 로직 및 부스트 방전 로직을 포함한다. 부스트 리셋 로직의 적어도 일부 및 부스트 방전 로직의 적어도 일부는 부스트 소스(810) 및/또는 부스트 인터페이스(820)에 포함될 수 있다. 부스트 소스(810)는 부스트 클램프 전원 장치, 예를 들어 부스트 전압 소스(811)를 포함한다. 부스트 소스(810)는 레귤레이터(814), 소스 리셋 트랜지스터(818) 및 인버터(816)를 포함한다.
예들(600 및 700)과 유사하게, 부스트 인터페이스(820)는 버퍼, 예를 들어 버퍼 트랜지스터(822) 및 부스트 리셋 트랜지스터(824)를 포함한다. 부스트 전압 소스(811) 및 인버터(816)는 제1 예(600) 및 제2 예(700)와 유사하게, 각각 버퍼(822) 및 부스트 리셋 트랜지스터(824)에 결합된다. 부스트 전압 소스(811)는 예를 들어 메모리 컨트롤러 로직(110) 및/또는 BL 제어 로직(116)으로부터 참조 전압(REF1)을 수신하도록 구성된다. 이러한 예에서, 레귤레이터(814)는 Vboost2, 즉 타겟 부스트 다운 전압과 관련되는 참조 전압(REF2)을 수신하도록 구성된다. 레귤레이터(814)는 단위 이득 전압 폴로어에 대응한다. 레귤레이터(814)의 출력은 경로(864)를 통해 부스트 리셋 트랜지스터(824)의 소스에 결합되고 소스 리셋 트랜지스터(818)의 드레인에 더 결합된다. 소스 리셋 트랜지스터(818)의 드레인은 접지에 결합된다. 부스트 리셋 트랜지스터(824)로부터 소스 리셋 트랜지스터(818)로 그 다음 소스 리셋 트랜지스터(818)를 통해 접지로의 경로(864)는 부스트 로컬 노드(852)를 위한 부스트 방전 경로를 제공한다. 부스트 방전은 부스트 리셋 트랜지스터(824)가 온이고(예를 들어, 부스트 리셋이 하이이고 Reset_enb가 로우임), 소스 리셋 트랜지스터가 온이고(예를 들어, 리셋 스트롱이 하이임) 부스트 로컬 노드(852)가 타겟 부스트 다운 전압, 예를 들어 Vboost2 초과일 때 발생할 수 있다. 따라서, 이러한 예에서, 부스트 리셋 트랜지스터(824)는 부스트 리셋 및 부스트 방전 동작들 둘 다에 대해 동작할 수 있다. 따라서, 이러한 예에서, 부스트 방전 로직은 인버터(816), 부스트 리셋 트랜지스터(824), 레귤레이터(814) 및 가능하게는 소스 리셋 트랜지스터(818)를 포함할 수 있다.
부스트 리셋 동작은, 예를 들어 감지 커패시터(840)를 방전하도록, 부스트 로컬 노드(852)를 접지에 결합하도록 구성될 수 있다. 부스트 로컬 노드(852)는 부스트 리셋 트랜지스터(824) 및 소스 리셋 트랜지스터(818)에 의해 접지에 결합될 수 있다. 예를 들어, 부스트 리셋 트랜지스터(824)는 Reset_enb 신호가 로우일 때(및 부스트 리셋이 하이일 때) 턴 온될 수 있다. 소스 리셋 트랜지스터(818)는 리셋 스트롱 신호가 하이일 때 턴 온될 수 있다. 따라서, 이러한 예에서, 부스트 리셋 로직은 인버터(816) 및 트랜지스터들(824 및 818)을 포함한다.
도 8b를 참조하면, 동작 동안에, 시간(t1)에서, 부스트 클램프 전압, 부스트 전압 소스(811)의 출력은 Vboost1 플러스 Vth(즉, 버퍼 트랜지스터(822)의 임계 전압)으로 램프 업되기 시작하고 부스트 로컬 노드(852) 전압은 Vboost1로 램프 업되기 시작한다. Reset_enb 신호는 로우로부터 하이로 전이되어, 부스트 리셋 트랜지스터(824)를 턴 오프한다. 부스트 방전 경로(864)는 Vboost2로 램프 업되기 시작한다. 시간(t3)에서, Reset_enb 신호는 하이로부터 로우로 스위칭되어 부스트 리셋 트랜지스터(824)를 턴 온하는 것에 의해 레귤레이터(814) 출력을 부스트 리셋 트랜지스터(824)를 통해 부스트 로컬 노드(852)에 결합한다. 시간(t4)에서, Reset_enb는 다시 하이로 스위칭된다. 부스트 로컬 노드(852) 전압은 시간 간격(t3 내지 t4) 동안 Vboost1로부터 Vboost2로 비교적 빠르게 전이된다. t3과 t4 사이의 간격 동안에 부스트 로컬 노드(852) 전압의 최종 값은 레귤레이터(814)에 입력되는 참조 신호(REF2)에 의해 결정(즉, 설정)될 수 있다.
따라서, 이러한 제3 실시예(800)에서, 부스트 클램프 전압은 복수의 감지 증폭기들(806a, ..., 806m)에 포함되는 복수의 부스트 인터페이스들에 공급될 수 있다. 부스트 인터페이스들에 포함되는 버퍼들, 예를 들어 버퍼 트랜지스터(822)는 부스트 클램프 전압의 데이터 의존 풀 다운을 방지하도록 구성된다. 부스트 전압은 레귤레이터(814)에 의해 설정되는 타겟 전압, 예를 들어 Vboost2로 제어가능하게 방전될 수 있다. 이러한 실시예에서, 부스트 인터페이스들은 부스트 방전 트랜지스터를 포함하지 않는다. 이러한 예에서, 부스트 소스 트랜지스터(818)는 부스트 소스(810)에 포함된다. 따라서, 각각의 부스트 인터페이스에 각자의 부스트 방전 트랜지스터를 포함하기보다는, 하나의 부스트 소스 트랜지스터가 부스트 소스에 포함될 수 있다.
따라서, 부스트 전압은 감지 윈도우를 증가시키도록 구성되는 복수의 감지 증폭기들에 공급될 수 있다. 부스트 전압의 풀 다운은 각각의 감지 증폭기에 대한 각자의 버퍼를 통해 회피될 수 있다. 부스트 방전은 방전 경로 및 방전 제어 신호를 제공함으로써 구현될 수 있는 것에 의해 MLC들 상에서 감지를 용이하게 한다. 따라서, 부스트 복구에 대한 대기 시간이 회피될 수 있다.
도 9는 본 개시내용의 다양한 실시예들에 따른 부스트 전압을 사용하여 감지 윈도우를 증가시키는 동작들의 흐름도(900)를 예시한다. 동작들은 예를 들어 메모리 감지 회로(118) 및/또는 부스트 로직, 예를 들어 부스트 로직(402)을 포함하는 메모리 컨트롤러, 예를 들어 메모리 컨트롤러(104)에 의해 수행될 수 있다. 흐름도(900)는 부스트를 사용하여 감지 윈도우를 증가시키도록 구성되는 예시적 동작들을 도시한다. 특히, 흐름도(900)는 본원에 설명되는 바와 같이, 부하로부터 부스트 소스를 버퍼링하도록 구성되는 부스트 인터페이스에 부스트 클램프 전압을 제공하도록 구성되는 예시적인 동작들을 도시한다.
흐름도(900)의 동작들은 동작(902)에서 시작될 수 있다. 동작(902)은 부스트 클램프 전압을 복수의 부스트 인터페이스 각각에 제공하는 단계를 포함한다. 예를 들어, 부스트 클램프 전압은 부스트 소스에 의해 제공될 수 있다. 부스트 클램프 전압은 감지 전압을 부스팅함으로써 감지 윈도우를 증가시키도록 구성된다. 동작(904)은 각자의 부하로부터 부스트 소스를 버퍼링하는 단계를 포함한다. 예를 들어, 각각의 부스트 인터페이스는 버퍼를 포함할 수 있다. 부스트 전압은 동작(906)에서 각자의 부하에 제공될 수 있다. 예를 들어, 부스트 인터페이스는 감지 커패시터(즉, 부하)에 결합될 수 있고 부스트 전압을 감지 커패시터에 결합되는 부스트 로컬 노드를 제공하도록 구성될 수 있다. 부스트 전압은 부스트 클램프 전압과 관련된다. 일부 실시예들에서, 부스트 전압은 동작(908)에서 제어가능하게 리셋될 수 있다. 예를 들어, 부스트 전압은 부스트 로컬 노드를 접지에 결합함으로써 리셋될 수 있다. 일부 실시예들에서, 동작(910)은 부스트 전압을 제1 부스트 전압으로부터 제2 부스트 전압으로 감소시키는 단계를 포함할 수 있다. 예를 들어, 부스트 전압은 MLC 메모리 셀들 상에서 메모리 액세스 동작들을 용이하게 하기 위해 감소될 수 있다. 프로그램 흐름은 동작(912)에서 종료될 수 있다.
도 9가 일 실시예에 따른 다양한 동작들을 예시하지만, 도 9에 도시되는 동작들의 모두는 반드시 다른 실시예들을 위해 필요한 것은 아니라는 점이 이해되어야 한다. 실제로, 본 개시내용의 다른 실시예들에서, 도 9에 도시되는 동작들 및/또는 본원에 설명되는 다른 동작들은 도면들 중 어느 것에 구체적으로 도시되지 않은 방식으로 조합될 수 있지만, 본 개시내용과 더 완전히 일치한다는 점이 본원에서 완전히 고려된다. 따라서, 하나의 도면에 정확히 도시되지 않은 특징들 및/또는 동작들에 지향되는 청구항들은 본 개시내용의 범위 및 내용 내에서 생각된다.
본원에서 임의의 실시예에 사용되는 바와 같이, 용어 "로직"은 전술한 동작들 중 어느 것을 수행하도록 구성되는 앱, 소프트웨어, 펌웨어 및/또는 회로를 언급할 수 있다. 소프트웨어는 비일시적 컴퓨터 판독가능 저장 매체 상에 기록되는 소프트웨어 패키지, 코드, 명령어들, 명령어 세트들 및/또는 데이터로 구체화될 수 있다. 펌웨어는 메모리 디바이스들에서 하드 코딩(예를 들어, 비휘발성)되는 코드, 명령어들 또는 명령어 세트들 및/또는 데이터로 구체화될 수 있다.
"회로"는 본원에서 임의의 실시예에 사용되는 바와 같이, 예를 들어, 개별적으로 또는 임의의 조합으로, 하드와이어드 회로, 프로그램가능 회로 예컨대 하나 이상의 개별 명령어 처리 코어들을 포함하는 컴퓨터 프로세서들, 상태 머신 회로, 및/또는 프로그램가능 회로에 의해 실행되는 명령어들을 저장하는 펌웨어를 포함할 수 있다. 로직은 집합적으로 또는 개별적으로, 더 큰 시스템의 일부를 형성하는 회로, 예를 들어, 집적 회로(integrated circuit)(IC), 주문형 집적 회로(application-specific integrated circuit)(ASIC), 시스템 온 칩(system on-chip)(SoC), 데스크톱 컴퓨터들, 랩톱 컴퓨터들, 태블릿 컴퓨터들, 서버들, 스마트폰들 등으로 구체화될 수 있다.
일부 실시예들에서, 하드웨어 기술 언어는 본원에 설명되는 다양한 로직 및/또는 회로에 대한 회로 및/또는 로직 구현(들)을 지정하기 위해 사용될 수 있다. 예를 들어, 일 실시예에서, 하드웨어 기술 언어는 본원에 설명되는 하나 이상의 회로들 및/또는 로직의 반도체 제조를 가능하게 할 수 있는 초고속 집적 회로(very high speed integrated circuits)(VHSIC) 하드웨어 기술 언어(hardware description language)(VHDL)를 따르거나 이 언어와 호환가능할 수 있다. VHDL은 IEEE 표준 1076-1987, IEEE 표준 1076.2, IEEE 1076.1, VHDL-2006의 IEEE 드래프트 3.0, VHDL-2008의 IEEE 드래프트 4.0 및/또는 다른 버전들의 IEEE VHDL 표준들 및/또는 다른 하드웨어 기술 표준들을 따르거나 이들과 호환가능할 수 있다.
따라서, 장치, 시스템 및 방법은 메모리 셀에 액세스하는 것과 관련되는 감지 윈도우를 증가시키도록 구성된다. 장치는 부스트 전압을 발생, 유지, 조정 및/또는 방전하도록 구성되는 부스트 로직을 포함한다. 그 다음, 부스트 전압은 감지 윈도우를 증가시키기 위해 이용될 수 있다. 부스트 로직은 부스트 소스 및 복수의 부스트 인터페이스를 포함한다. 부스트 소스는 부스트 클램프 전압을 발생시키고 부스트 클램프 전압을 부스트 인터페이스들에 제공하도록 구성된다. 각각의 부스트 인터페이스는 부스트 클램프 전압과 관련되는 부스트 전압을 메모리 어레이의 각각의 감지 증폭기 내의 각자의 부하, 예를 들어, 감지 요소에 제공하도록 구성된다. 부스트 인터페이스들은 부하 상에서 부스트 전압의 종속성을 감소시키고 및/또는 방지하기 위해 부하로부터 부스트 소스를 버퍼링하도록 구성된다. 버퍼링은 부하 전류가 비교적 높을 때 부스트 클램프 전압이 풀 다운되는 것을 방지하도록 구성된다.
부스트 로직은 부스트 전압과 관련되는 저장된 전하를 유출하도록 구성되는 부스트 리셋 로직을 더 포함할 수 있다. 일부 실시예들에서, 부스트 로직은 부스트 전압을 제1 전압(Vboost1)으로부터 제2 전압(Vboost2)으로 감소시키도록 구성되는 부스트 방전 로직을 더 포함할 수 있다.
예들
본 개시내용의 예들은 아래에 논의되는 바와 같이, 대상 재료 예컨대 방법, 방법의 액트들을 수행하는 수단, 디바이스, 또는 부스트 전압을 발생, 유지, 조정 및/또는 방전하는 것과 관련되는 장치 또는 시스템을 포함한다.
예 1
이러한 예에 따르면, 부스트 로직을 포함하는 장치가 제공된다. 부스트 로직은 부스트 소스 및 부스트 소스에 결합되는 복수의 부스트 인터페이스를 포함한다. 부스트 소스는 부스트 클램프 전압을 복수의 부스트 인터페이스 각각에 제공하도록 구성된다. 복수의 부스트 인터페이스 각각은 각자의 부하로부터 부스트 소스를 버퍼링하도록 구성되는 각자의 버퍼를 포함한다. 각각의 부스트 인터페이스는 부스트 전압을 각자의 부하에 제공하도록 구성된다. 부스트 전압은 감지 윈도우를 증가시키도록 구성된다. 부스트 전압은 부스트 클램프 전압과 관련된다.
예 2
이러한 예는 예 1의 요소들을 포함하며, 부스트 로직은 부스트 전압을 제어가능하게 리셋하도록 구성되는 부스트 리셋 로직을 포함한다.
예 3
이러한 예는 예 1의 요소들을 포함하며, 부스트 로직은 부스트 전압을 제1 부스트 전압으로부터 제1 부스트 전압 미만인 제2 부스트 전압으로 감소시키도록 구성되는 부스트 방전 로직을 더 포함한다.
예 4
이러한 예는 예 1의 요소들을 포함하며, 버퍼는 전압 폴로어로 구성되는 버퍼 트랜지스터를 포함한다.
예 5
이러한 예는 예 2의 요소들을 포함하며, 부스트 인터페이스는 부스트 리셋 로직의 적어도 일부를 포함하며, 일부는 부스트 로컬 노드를 접지에 제어가능하게 결합하도록 구성되는 트랜지스터를 포함한다.
예 6
이러한 예는 예 3의 요소들을 포함하며, 부스트 소스 및 부스트 인터페이스는 각각 부스트 방전 로직의 각자의 부분을 포함한다. 부스트 소스 부분은 전류 발생기를 포함하고 부스트 인터페이스는 부스트 인터페이스에서 전류 발생기 전류를 미러링하도록 구성되는 트랜지스터를 포함한다. 방전 속도는 미러링된 전류와 관련된다.
예 7
이러한 예는 예 3의 요소들을 포함하며, 부스트 인터페이스는 부스트 방전 로직의 적어도 일부를 포함하며, 일부는 버퍼의 출력에 결합되는 부스트 방전 트랜지스터를 포함한다.
예 8
이러한 예는 예 3의 요소들을 포함하며, 부스트 소스는 부스트 방전 로직의 적어도 일부를 포함하며, 부스트 소스 부분은 제2 부스트 전압을 제어하도록 구성되는 레귤레이터를 포함한다.
예 9
이러한 예는 예 1 내지 예 8 중 어느 하나에 대한 요소들을 포함하며, 부스트 인터페이스들의 수는 10,000개 초과이다.
예 10
이러한 예는 예 2의 요소들을 포함하며, 부스트 인터페이스는 부스트 리셋 로직의 적어도 일부를 포함하며, 부스트 리셋 로직 부분은 부스트 리셋 트랜지스터를 포함하고, 부스트 리셋 트랜지스터는 버퍼의 출력에 결합된다.
예 11
이러한 예는 예 4의 요소들을 포함하며, 버퍼 트랜지스터는 n형 금속 산화물 반도체 전계 효과 트랜지스터(NMOS)이다.
예 12
이러한 예에 따르면, 부스트 소스에 의해, 부스트 클램프 전압을 복수의 부스트 인터페이스 각각에 제공하는 단계를 포함하는 방법이 제공된다. 이러한 예는 각각의 부스트 인터페이스에 의해, 각자의 부하로부터 부스트 소스를 버퍼링하는 단계를 더 포함한다. 이러한 예는 각각의 부스트 인터페이스에 의해, 부스트 전압을 각자의 부하에 제공하는 단계를 더 포함하며, 부스트 전압은 감지 윈도우를 증가시키도록 구성되고, 부스트 전압은 부스트 클램프 전압과 관련된다.
예 13
이러한 예는 예 12의 요소들을 포함하고, 부스트 리셋 로직에 의해, 부스트 전압을 제어가능하게 리셋하는 단계를 더 포함한다.
예 14
이러한 예는 예 12의 요소들을 포함하고, 부스트 방전 로직에 의해, 부스트 전압을 제1 부스트 전압으로부터 제1 부스트 전압 미만인 제2 부스트 전압으로 감소시키는 단계를 더 포함한다.
예 15
이러한 예는 예 12의 요소들을 포함하며, 부스트 인터페이스는 전압 폴로어로 구성되는 버퍼 트랜지스터를 포함하는 버퍼를 포함한다.
예 16
이러한 예는 예 13의 요소들을 포함하며, 부스트 인터페이스는 부스트 리셋 로직의 적어도 일부를 포함하고 부스트 리셋 로직의 적어도 일부에 포함되는 트랜지스터에 의해, 부스트 로컬 노드를 접지에 제어가능하게 결합하는 단계를 포함한다.
예 17
이러한 예는 예 14의 요소들을 포함하며, 부스트 소스 및 부스트 인터페이스는 각각 부스트 방전 로직의 각자의 부분을 포함한다. 부스트 소스 부분은 전류 발생기를 포함하고 부스트 인터페이스는 트랜지스터를 포함한다. 이러한 예는 전류 발생기에 의해, 전류를 발생시키는 단계, 및 트랜지스터에 의해, 부스트 인터페이스에서 발생된 전류를 미러링하는 단계를 더 포함하고, 방전 속도는 미러링된 전류와 관련된다.
예 18
이러한 예는 예 14의 요소들을 포함하며, 부스트 인터페이스는 부스트 방전 로직의 적어도 일부를 포함하며, 일부는 버퍼의 출력에 결합되는 부스트 방전 트랜지스터를 포함한다.
예 19
이러한 예는 예 14의 요소들을 포함하며, 부스트 소스는 부스트 방전 로직의 적어도 일부를 포함하고, 부스트 소스 부분에 포함되는 레귤레이터에 의해, 제2 부스트 전압을 제어하는 단계를 더 포함한다.
예 20
이러한 예는 예 12의 요소들을 포함하며, 부스트 인터페이스들의 수는 10,000개 초과이다.
예 21
이러한 예는 예 13의 요소들을 포함하며, 부스트 인터페이스는 부스트 리셋 로직의 적어도 일부를 포함하며, 부스트 리셋 로직 부분은 부스트 리셋 트랜지스터를 포함하고, 부스트 리셋 트랜지스터는 버퍼의 출력에 결합된다.
예 22
이러한 예는 예 15의 요소들을 포함하며, 버퍼 트랜지스터는 n형 금속 산화물 반도체 전계 효과 트랜지스터(NMOS)이다.
예 23
이러한 예에 따르면, 프로세서; 프로세서를 주변 디바이스에 결합하도록 구성되는 칩셋; 복수의 메모리 셀들을 포함하는 메모리 어레이; 및 메모리 컨트롤러를 포함하는 시스템이 제공된다. 메모리 컨트롤러는 부스트 로직을 포함한다. 부스트 로직은 부스트 소스 및 부스트 소스에 결합되는 복수의 부스트 인터페이스를 포함한다. 부스트 소스는 부스트 클램프 전압을 복수의 부스트 인터페이스 각각에 제공하도록 구성된다. 복수의 부스트 인터페이스 각각은 각자의 부하로부터 부스트 소스를 버퍼링하도록 구성되는 각자의 버퍼를 포함한다. 각각의 부스트 인터페이스는 부스트 전압을 각자의 부하에 제공하도록 구성된다. 부스트 전압은 감지 윈도우를 증가시키도록 구성된다. 부스트 전압은 부스트 클램프 전압과 관련된다.
예 24
이러한 예는 예 23의 요소들을 포함하며, 부스트 로직은 부스트 전압을 제어가능하게 리셋하도록 구성되는 부스트 리셋 로직을 포함한다.
예 25
이러한 예는 예 23의 요소들을 포함하며, 부스트 로직은 부스트 전압을 제1 부스트 전압으로부터 제1 부스트 전압 미만인 제2 부스트 전압으로 감소시키도록 구성되는 부스트 방전 로직을 더 포함한다.
예 26
이러한 예는 예 23의 요소들을 포함하며, 버퍼는 전압 폴로어로 구성되는 버퍼 트랜지스터를 포함한다.
예 27
이러한 예는 예 24의 요소들을 포함하며, 부스트 인터페이스는 부스트 리셋 로직의 적어도 일부를 포함하며, 일부는 부스트 로컬 노드를 접지에 제어가능하게 결합하도록 구성되는 트랜지스터를 포함한다.
예 28
이러한 예는 예 25의 요소들을 포함하며, 부스트 소스 및 부스트 인터페이스는 각각 부스트 방전 로직의 각자의 부분을 포함하고, 부스트 소스 부분은 전류 발생기를 포함하고 부스트 인터페이스는 부스트 인터페이스에서 전류 발생기 전류를 미러링하도록 구성되는 트랜지스터를 포함하고, 방전 속도는 미러링된 전류와 관련된다.
예 29
이러한 예는 예 25의 요소들을 포함하며, 부스트 인터페이스는 부스트 방전 로직의 적어도 일부를 포함하며, 일부는 버퍼의 출력에 결합되는 부스트 방전 트랜지스터를 포함한다.
예 30
이러한 예는 예 25의 요소들을 포함하며, 부스트 소스는 부스트 방전 로직의 적어도 일부를 포함하며, 부스트 소스 부분은 제2 부스트 전압을 제어하도록 구성되는 레귤레이터를 포함한다.
예 31
이러한 예는 예 23 내지 예 30 중 어느 하나에 대한 요소들을 포함하며, 부스트 인터페이스들의 수는 10,000개 초과이다.
예 32
이러한 예는 예 24의 요소들을 포함하며, 부스트 인터페이스는 부스트 리셋 로직의 적어도 일부를 포함하며, 부스트 리셋 로직 부분은 부스트 리셋 트랜지스터를 포함하고, 부스트 리셋 트랜지스터는 버퍼의 출력에 결합된다.
예 33
이러한 예는 예 26의 요소들을 포함하며, 버퍼 트랜지스터는 n형 금속 산화물 반도체 전계 효과 트랜지스터(NMOS)이다.
예 34
이러한 예는 예 23의 요소들을 포함하며, 메모리는 NAND 플래시 메모리를 포함한다.
예 35
이러한 예는 예 23의 요소들을 포함하며, 복수의 부스트 인터페이스 각각은 각자의 감지 증폭기에 포함된다.
예 36
이러한 예는 예 23의 요소들을 포함하며, 각각의 부하는 메모리 셀들의 각자의 스트링에 제어가능하게 결합되는 각자의 감지 커패시터를 포함한다.
예 37
이러한 예는 예 23의 요소들을 포함하며, 메모리 셀들은 단일 레벨 셀들이다.
예 38
이러한 예는 예 20 또는 예 21의 요소들을 포함하며, 메모리 셀들은 다수 레벨 셀들이다.
예 39
본 개시내용의 다른 예는 청구항 12 내지 청구항 22 중 어느 하나에 대한 방법을 수행하도록 배열되는 적어도 하나의 디바이스를 포함하는 시스템이다.
예 40
본 개시내용의 다른 예는 청구항 12 내지 청구항 22 중 어느 하나에 대한 방법을 수행하는 수단을 포함하는 디바이스이다.
다양한 특징들, 양태들, 및 실시예들은 본원에서 설명되었다. 특징들, 양태들, 및 실시예들은 본 기술분야의 통상의 기술자들에 의해 이해되는 바와 같이, 변형 및 수정에 민감할 뿐만 아니라 서로의 조합에 민감할 수 있다. 따라서, 본 개시내용은 그러한 조합들, 변형들, 및 수정들을 포함하는 것으로 간주되어야 한다.

Claims (25)

  1. 부스트 로직을 포함하고, 상기 부스트 로직은,
    부스트 소스; 및
    상기 부스트 소스에 결합되는 복수의 부스트 인터페이스를 포함하고,
    상기 부스트 소스는 부스트 클램프 전압을 상기 복수의 부스트 인터페이스 각각에 제공하도록 구성되고, 상기 복수의 부스트 인터페이스 각각은 각자의 부하로부터 상기 부스트 소스를 버퍼링하도록 구성되는 각자의 버퍼를 포함하고, 각각의 부스트 인터페이스는 부스트 전압을 상기 각자의 부하에 제공하도록 구성되고, 상기 부스트 전압은 감지 윈도우(sense window)를 증가시키도록 구성되고, 상기 부스트 전압은 상기 부스트 클램프 전압과 관련되는, 장치.
  2. 제1항에 있어서, 상기 부스트 로직은 상기 부스트 전압을 제어가능하게 리셋하도록 구성되는 부스트 리셋 로직을 포함하는 장치.
  3. 제1항에 있어서, 상기 부스트 로직은 상기 부스트 전압을 제1 부스트 전압으로부터 상기 제1 부스트 전압 미만인 제2 부스트 전압으로 감소시키도록 구성되는 부스트 방전 로직을 더 포함하는 장치.
  4. 제2항에 있어서, 상기 부스트 인터페이스는 상기 부스트 리셋 로직의 적어도 일부를 포함하며, 상기 일부는 부스트 로컬 노드(boost local node)를 접지에 제어가능하게 결합하도록 구성되는 트랜지스터를 포함하는 장치.
  5. 제3항에 있어서, 상기 부스트 소스 및 상기 부스트 인터페이스는 각각 상기 부스트 방전 로직의 각자의 부분을 포함하며, 상기 부스트 소스 부분은 전류 발생기를 포함하고 상기 부스트 인터페이스는 상기 부스트 인터페이스에서 전류 발생기 전류를 미러링하도록 구성되는 트랜지스터를 포함하고, 방전 속도는 상기 미러링된 전류와 관련되는 장치.
  6. 제3항에 있어서, 상기 부스트 소스는 상기 부스트 방전 로직의 적어도 일부를 포함하며, 상기 부스트 소스 부분은 상기 제2 부스트 전압을 제어하도록 구성되는 레귤레이터를 포함하는 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 부스트 인터페이스들의 수는 10,000개 초과인 장치.
  8. 부스트 소스에 의해, 부스트 클램프 전압을 복수의 부스트 인터페이스 각각에 제공하는 단계;
    각각의 부스트 인터페이스에 의해, 각자의 부하로부터 상기 부스트 소스를 버퍼링하는 단계;
    각각의 부스트 인터페이스에 의해, 부스트 전압을 상기 각자의 부하에 제공하는 단계 - 상기 부스트 전압은 감지 윈도우를 증가시키도록 구성되고, 상기 부스트 전압은 상기 부스트 클램프 전압과 관련됨 -
    를 포함하는 방법.
  9. 제8항에 있어서,
    부스트 리셋 로직에 의해, 상기 부스트 전압을 제어가능하게 리셋하는 단계를 더 포함하는 방법.
  10. 제8항에 있어서,
    부스트 방전 로직에 의해, 상기 부스트 전압을 제1 부스트 전압으로부터 상기 제1 부스트 전압 미만인 제2 부스트 전압으로 감소시키는 단계를 더 포함하는 방법.
  11. 제9항에 있어서, 상기 부스트 인터페이스는 상기 부스트 리셋 로직의 적어도 일부를 포함하고, 상기 부스트 리셋 로직의 상기 적어도 일부에 포함되는 트랜지스터에 의해, 부스트 로컬 노드를 접지에 제어가능하게 결합하는 단계를 더 포함하는 방법.
  12. 제10항에 있어서, 상기 부스트 소스 및 상기 부스트 인터페이스는 각각 상기 부스트 방전 로직의 각자의 부분을 포함하며, 상기 부스트 소스 부분은 전류 발생기를 포함하고 상기 부스트 인터페이스는 트랜지스터를 포함하고, 상기 전류 발생기에 의해, 전류를 발생시키는 단계, 및 상기 트랜지스터에 의해, 상기 부스트 인터페이스에서 상기 발생된 전류를 미러링하는 단계를 더 포함하고, 방전 속도는 상기 미러링된 전류와 관련되는 방법.
  13. 제10항에 있어서, 상기 부스트 소스는 상기 부스트 방전 로직의 적어도 일부를 포함하고, 상기 부스트 소스 부분에 포함되는 레귤레이터에 의해 상기 제2 부스트 전압을 제어하는 단계를 더 포함하는 방법.
  14. 프로세서;
    상기 프로세서를 주변 디바이스에 결합하도록 구성되는 칩셋;
    복수의 메모리 셀들을 포함하는 메모리 어레이; 및
    메모리 컨트롤러
    를 포함하며,
    상기 메모리 컨트롤러는,
    부스트 로직을 포함하고,
    상기 부스트 로직은,
    부스트 소스; 및
    상기 부스트 소스에 결합되는 복수의 부스트 인터페이스를 포함하고,
    상기 부스트 소스는 부스트 클램프 전압을 상기 복수의 부스트 인터페이스 각각에 제공하도록 구성되고, 상기 복수의 부스트 인터페이스 각각은 각자의 부하로부터 상기 부스트 소스를 버퍼링하도록 구성되는 각자의 버퍼를 포함하고, 각각의 부스트 인터페이스는 부스트 전압을 상기 각자의 부하에 제공하도록 구성되고, 상기 부스트 전압은 감지 윈도우를 증가시키도록 구성되고, 상기 부스트 전압은 상기 부스트 클램프 전압과 관련되는, 시스템.
  15. 제14항에 있어서, 상기 부스트 로직은 상기 부스트 전압을 제어가능하게 리셋하도록 구성되는 부스트 리셋 로직을 포함하는 시스템.
  16. 제14항에 있어서, 상기 부스트 로직은 상기 부스트 전압을 제1 부스트 전압으로부터 상기 제1 부스트 전압 미만인 제2 부스트 전압으로 감소시키도록 구성되는 부스트 방전 로직을 더 포함하는 시스템.
  17. 제15항에 있어서, 상기 부스트 인터페이스는 상기 부스트 리셋 로직의 적어도 일부를 포함하며, 상기 일부는 부스트 로컬 노드를 접지에 제어가능하게 결합하도록 구성되는 트랜지스터를 포함하는 시스템.
  18. 제16항에 있어서, 상기 부스트 소스 및 상기 부스트 인터페이스는 각각 상기 부스트 방전 로직의 각자의 부분을 포함하며, 상기 부스트 소스 부분은 전류 발생기를 포함하고 상기 부스트 인터페이스는 상기 부스트 인터페이스에서 전류 발생기 전류를 미러링하도록 구성되는 트랜지스터를 포함하고, 방전 속도는 상기 미러링된 전류와 관련되는 시스템.
  19. 제16항에 있어서, 상기 부스트 인터페이스는 상기 부스트 방전 로직의 적어도 일부를 포함하며, 상기 일부는 상기 버퍼의 출력에 결합되는 부스트 방전 트랜지스터를 포함하는 시스템.
  20. 제16항에 있어서, 상기 부스트 소스는 상기 부스트 방전 로직의 적어도 일부를 포함하며, 상기 부스트 소스 부분은 상기 제2 부스트 전압을 제어하도록 구성되는 레귤레이터를 포함하는 시스템.
  21. 제14항 내지 제20항 중 어느 한 항에 있어서, 상기 메모리는 NAND 플래시 메모리를 포함하는 시스템.
  22. 제14항 내지 제20항 중 어느 한 항에 있어서, 상기 복수의 부스트 인터페이스 각각은 각자의 감지 증폭기에 포함되는 시스템.
  23. 제14항 내지 제20항 중 어느 한 항에 있어서, 각각의 부하는 메모리 셀들의 각자의 스트링에 제어가능하게 결합되는 각자의 감지 커패시터를 포함하는 시스템.
  24. 제8항 내지 제13항 중 어느 한 항의 방법을 수행하도록 배열되는 적어도 하나의 디바이스를 포함하는 시스템.
  25. 제8항 내지 제13항 중 어느 한 항의 방법을 수행하는 수단을 포함하는 디바이스.
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