KR100413065B1 - 반도체 메모리 장치의 비트 라인 부스팅 커패시터의 배치구조 - Google Patents
반도체 메모리 장치의 비트 라인 부스팅 커패시터의 배치구조 Download PDFInfo
- Publication number
- KR100413065B1 KR100413065B1 KR10-2001-0000347A KR20010000347A KR100413065B1 KR 100413065 B1 KR100413065 B1 KR 100413065B1 KR 20010000347 A KR20010000347 A KR 20010000347A KR 100413065 B1 KR100413065 B1 KR 100413065B1
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- region
- gate
- mos transistor
- transistor
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 54
- 239000004065 semiconductor Substances 0.000 title abstract description 12
- 238000002955 isolation Methods 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims description 23
- 238000009413 insulation Methods 0.000 claims description 4
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 101000822028 Homo sapiens Solute carrier family 28 member 3 Proteins 0.000 description 4
- 102100021470 Solute carrier family 28 member 3 Human genes 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 2
- 101100328521 Schizosaccharomyces pombe (strain 972 / ATCC 24843) cnt6 gene Proteins 0.000 description 2
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000013589 supplement Substances 0.000 description 2
- SVTBMSDMJJWYQN-UHFFFAOYSA-N 2-methylpentane-2,4-diol Chemical compound CC(O)CC(C)(C)O SVTBMSDMJJWYQN-UHFFFAOYSA-N 0.000 description 1
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 1
- ANNNBEZJTNCXHY-NSCUHMNNSA-N Isorhapontigenin Chemical compound C1=C(O)C(OC)=CC(\C=C\C=2C=C(O)C=C(O)C=2)=C1 ANNNBEZJTNCXHY-NSCUHMNNSA-N 0.000 description 1
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 1
- JXASPPWQHFOWPL-UHFFFAOYSA-N Tamarixin Natural products C1=C(O)C(OC)=CC=C1C1=C(OC2C(C(O)C(O)C(CO)O2)O)C(=O)C2=C(O)C=C(O)C=C2O1 JXASPPWQHFOWPL-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
여기에 개시되는 반도체 메모리 장치는 한 쌍의 비트 라인들을 감지 증폭 회로에/로부터 연결/절연시키는 제 1 및 제 2 절연 트랜지스터들을 포함한다. 상기 메모리 장치는 상기 제 1 및 제 2 절연 트랜지스터들 중 어느 하나의 소오스 영역과 공유되도록 형성된 소오스 영역을 갖는 모오스 트랜지스터를 더 포함한다. 상기 모오스 트랜지스터는 비트 라인 부스팅 커패시터로 사용된다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 다이나믹 랜덤 액세스 메모리 (DRAM)에 사용되는 부스팅 커패시터의 배치 구조에 관한 것이다.
DRAM의 일부분을 보여주는 회로도가 도 4에 도시되어 있다. 메모리 셀 (10)에 있어서, 커패시터 (11)의 일단은 전하 전달 트랜지스터 (12)를 통해 비트 라인 (BLB)에 연결되고, 메모리 셀 (20)에 있어서, 커패시터 (21)의 일단은 전하 전달 트랜지스터 (22)를 통해 비트 라인 (BL)에 연결된다. 커패시터들 (11, 21) 각각의 타단에는 플레이트 전위 (Vp)이 인가된다. 전하 전달 트랜지스터들 (12, 22)의 게이트들은 워드 라인들 (WL0, WL1)에 각각 연결된다. 메모리 셀 (예를 들면, 10)의 내용이 독출될 때, 비트 라인들 (BL, BLB)은 프리챠지 전위로 설정되고, 전하 전달 트랜지스터 (12)가 소정 시간 동안 온 상태가 되며, 비트 라인들 (BL, BLB)의 전위차가 감지 증폭기 (30)에 의해서 증폭된다.
회로 소자들이 소형화되고 동작 전압들이 낮아짐에 따라, 독출 동작시 비트 라인의 전위 변화는 감소된다. 게다가, 커패시터의 전류 누설 대 커패시터에 유지되는 전기적인 전하의 비는 증가한다. "H"가 커패시터에 유지될 때 생기는 전류 누설은 "L"이 커패시터에 유지될 때 생기는 전류 누설보다 크다. 만약 전위 변화가 너무 작은 경우, 감지 증폭기가 오동작하기 때문에, 에러 데이터가 출력된다. 그러므로, 전위 변화에 충분한 마진을 줄 필요가 있다. 충분한 마진을 줌으로써 비트 라인들 사이의 전위차가 감지 증폭기의 오동작 없이 증폭될 수 있다.
게이트가 더미 워드 라인 (DWL0)에 연결된 모오스 트랜지스터 (31)의 소오스 및 드레인이 비트 라인 (BLB)에 연결되는 데 반해, 게이트가 더미 워드 라인 (DWL1)에 연결된 모오스 트랜지스터 (32)의 소오스 및 드레인은 비트 라인 (BL)에 연결된다. 모오스 트랜지스터들 (31, 32)은 커패시터로서 동작하며, "비트 라인 부스팅 커패시터"라 불린다. 메모리 셀 (10)의 내용을 독출할 때, 워드 라인 (WL0)의 전위는 전하 전달 트랜지스터 (12)를 턴 온시키도록 하이가 되며, 이와 동시에, 비트 라인 (BLB)에 양의 전하를 보충하도록 더미 워드 라인 (DWL0)의 전위가 0V에서 전원 전압의 하이 레벨로 이동된다. 커패시터 (10)의 전류 누설로 인한 전위 변화의 감소가 비트 라인 부스팅 커패시터를 통해 보상되고, 비트 라인 부스팅 커패시터를 통해 안정된 데이터 감지 마진이 확보될 수 있다.
그러한 부스팅 커패시터를 갖는 반도체 메모리 장치들이 U.S. Patent No. 5,255,235에 "DYNAMIC RANDOM ACCESS MEMORY WITH DUMMY WORD LINES CONNECTED TO BIT LINE POTENTIAL ADJUSTING CAPACITORS"라는 제목으로, 그리고 U.S. Patent No. 5,768,204에 "SEMICONDUCTOR MEMORY DEVICE HAVING DUMMY WORD LINES AND METHOD FOR CONTROLLING THE SAME"라는 제목으로 각각 게재되어 있다.
반도체 메모리 장치에 있어서, 데이터 감지 마진의 향상과 더불어, 칩 크기의 감소가 제품의 경쟁력을 좌우하는 중요한 요인이 된다. 칩 사이즈를 감소시키기 위해서는 미세한 회로 선폭을 구현하는 것과 함께 및 최적의 회로 배치가 중요한 요소가 된다. 앞서 설명된 바와 같이, 데이터 감지 마진의 향상을 위한 비트 라인 부스팅 커패시터가 사용됨에 따라 칩 크기가 증가되는 것은 필연적이다. 부스팅 커패시터의 사용으로 인한 칩 크기의 증가를 최대한 억제하기 위해서는, 제한된 영역 내에 비트 라인 부스팅 커패시터를 효율적으로 배치할 수 있는 배치 방법이 요구되고 있다.
본 발명의 목적은 효율적으로 배치된 부스팅 커패시터를 갖는 반도체 메모리 장치를 제공하는 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치를 보여주는 블럭도;
도 2는 도 1에 도시된 비트 라인 부스팅 커패시터의 배열을 보여주는 도면;
도 3은 도 1에 도시된 비트 라인 부스팅 커패시터의 다른 배열을 보여주는 도면; 그리고
도 4는 반도체 메모리 장치의 일부분을 보여주는 회로도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100L, 100R : 메모리 셀 어레이
120 : 감지 증폭 회로
140L, 140R : 비트 라인 등화 및 절연 회로
160L, 160R : 비트 라인 부스팅 커패시터 영역
(구성)
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 메모리 장치가 제공되며, 메모리 장치는 메모리 셀 어레이를 포함한다. 상기 어레이는 제 1 비트 라인, 상기 제 1 비트 라인과 평행하게 배열된 제 2 비트 라인, 그리고 상기 제 1 및 제 2 비트 라인들에 연결된 메모리 셀들을 갖는다. 감지 증폭 회로는 상기 제 1 및 제 2 비트 라인들 사이의 전위차를 감지한다. 제 1 절연 트랜지스터는 소오스 영역, 드레인 영역, 그리고 게이트를 가지며, 상기 제 1 비트 라인을 상기 감지 증폭 회로에/로부터 전기적으로 연결/절연시킨다. 제 2 절연 트랜지스터는 소오스 영역, 드레인 영역, 그리고 게이트를 가지며, 상기 제 2 비트 라인을 상기 감지 증폭 회로에/로부터 전기적으로 연결/절연시킨다. 모오스 트랜지스터는 상기 제 1 및 제 2 절연 트랜지스터들 중 어느 하나의 소오스 영역과 공유되도록 형성된 소오스 영역, 그리고 게이트를 가지며, 부스팅 커패시터로 사용된다.
(작용)
이러한 구조에 의하면, 제한된 영역 내에 비트 라인 부스팅 커패시터가 효율적으로 배치될 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.
도 1은 본 발명에 따른 반도체 메모리 장치를 보여주는 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치, 즉 DRAM 장치는 제 1 메모리 셀 어레이 (100L)와 제 2 메모리 셀 어레이 (100R)을 포함한다. 각 메모리 셀 어레이에는 복수의 비트 라인 쌍들, 상기 비트 라인 쌍들에 교차되도록 배열된 워드 라인들, 그리고 비트 라인 쌍들과 워드 라인들의 교차 영역들에 배열된 메모리 셀들이 제공된다. 메모리 셀 어레이들 (100L, 100R) 사이에는 감지 증폭 영역이 정의되며, 감지 증폭 영역에는 비트 라인 등화 및 절연 회로들, 그리고 감지 증폭 회로가 형성된다.
예를 들면, 메모리 셀 어레이 (100L)과 감지 증폭 회로 (120) 사이에는 비트 라인 등화 및 절연 회로 (140L)가 배치되고, 메모리 셀 어레이 (100R)과 감지 증폭 회로 (120) 사이에는 비트 라인 등화 및 절연 회로 (140R)가 배치된다. 설명의 편의상, 한 쌍의 비트 라인 (예를 들면, BL0, BL0B)에 관련된 회로들의 구성만이 이후 설명된다. 하지만, 나머지 비트 라인 쌍들에 관련된 회로들 역시 동일한 구성 및 기능을 가짐은 자명하다.
감지 증폭 회로 (120)는 P-래치 감지 증폭기와 N-래치 감지 증폭기로 구성된다. N-래치 감지 증폭기는, 도 1을 참조하면, 2개의 NMOS 트랜지스터들 (M6, M7)로 구성되며, 비트 라인들 (BL0, BL0B) 중 상대적으로 낮은 전위의 비트 라인을 접지 전압의 신호 라인 (LAL)에 연결한다. P-래치 감지 증폭기는 2개의 PMOS 트랜지스터들 (M8, M9)로 구성되며, 비트 라인들 (BL0, BL0B) 중 상대적으로 높은 전위의 비트 라인을 전원 전압의 신호 라인 (LAH)에 연결한다.
비트 라인 등화 및 절연 회로 (140L)는 5개의 NMOS 트랜지스터들 (M1-M5)로 구성된다. NMOS 트랜지스터들 (M1-M3)은 제어 신호 (EQL)에 따라, 메모리 셀 어레이 (100L)에 배열된, 대응하는 쌍의 비트 라인들 (BL0, BL0B)을 VBL전압으로 프리챠지 및 등화하기 위해서 사용되고, NMOS 트랜지스터들 (M4, M5)은 제어 신호 (ISOL)에 따라, 메모리 셀 어레이 (100L)에 배열된, 대응하는 쌍의 비트 라인들 (BL0, BL0B)을 감지 증폭 회로 (120)에/로부터 전기적으로 연결/분리시키기 위해 사용된다.
도면에 도시된 바와 같이, NMOS 트랜지스터들 (M4, M5)의 드레인들은 '○'로 표기된 콘택들 (또는 비트라인-N+액티브 콘택) (CNT1, CNT2)을 통해, 메모리 셀 어레이 (100R)에 배열된, 비트 라인들 (BL0, BL0B)에 각각 전기적으로 연결된다. NMOS 트랜지스터들 (M4, M5)의 소오스들은 "O"로 표기된 콘택들 (또는 비트 라인-N+액티브 콘택) (CNT3, CNT4)을 통해 도전 라인들 (L1, L2)에 각각 연결된다. 도전 라인들 (L1, L2)에는 감지 증폭 회로 (120)가 연결된다. 즉, NMOS 트랜지스터들 (M4, M5)이 턴 온될 때 비트 라인들 (BL0, BL0B)은 도전 라인들 (L1, L2)을 통해 감지 증폭 회로 (120)에 연결된다.
비트 라인 등화 및 절연 회로 (140L)와 마찬가지로, 비트 라인 등화 및 절연 회로 (140R)는 5개의 NMOS 트랜지스터들 (M10-M14)로 구성된다. NMOS 트랜지스터들 (M12-M14)은 제어 신호 (EQR)에 따라, 메모리 셀 어레이 (100R)에 배열된, 대응하는 쌍의 비트 라인들 (BL0, BL0B)을 VBL전압으로 프리챠지 및 등화하기 위해서 사용되고, NMOS 트랜지스터들 (M10, M11)은 제어 신호 (ISOR)에 따라, 메모리 셀 어레이 (100R)에 배열된, 대응하는 쌍의 비트 라인들 (BL0, BL0B)을 감지 증폭 회로 (120)에/로부터 전기적으로 연결/분리시키기 위해 사용된다.
NMOS 트랜지스터들 (M10, M11)의 드레인들은, 도면에 도시된 바와 같이,'○'로 표기된 콘택들 (또는 비트라인-N+액티브 콘택) (CNT5, CNT6)을 통해, 메모리 셀 어레이 (100R)에 배열된, 비트 라인들 (BL0, BL0B)에 각각 전기적으로 연결된다. NMOS 트랜지스터들 (M10, M11)의 소오스들은 "O"로 표기된 콘택들 (또는 비트 라인-N+액티브 콘택) (CNT7, CNT8)을 통해 도전 라인들 (L1, L2)에 각각 연결된다. 즉, NMOS 트랜지스터들 (M10, M11)이 턴 온될 때, 메모리 셀 어레이 (100R)에 배열된, 비트 라인들 (BL0, BL0B)은 도전 라인들 (L1, L2)을 통해 감지 증폭 회로 (120)에 연결된다.
계속해서 도 1을 참조하면, DRAM 장치는 감지 증폭 회로 (120)와 비트 라인 등화 및 절연 회로 (140L) 사이에 배치된 비트 라인 부스팅 커패시터 영역 (160L)과, 감지 증폭 회로 (120)와 비트 라인 등화 및 절연 회로 (140R) 사이에 배치된 비트 라인 부스팅 커패시터 영역 (160R)을 더 포함한다. 비트 라인 부스팅 커패시터 영역 (160L)에는 메모리 셀 어레이 (100L)에 배열된 비트 라인 (BL0) (또는 도전 라인 (L1))으로 양의 전하를 보충하기 위한 비트 라인 부스팅 커패시터 (CBL)가 형성된다. 비트 라인 부스팅 커패시터 영역 (160R)에는 메모리 셀 어레이 (100R)에 배열된 비트 라인 (BL0B) (또는 도전 라인 (L2))으로 양의 전하를 보충하기 위한 비트 라인 부스팅 커패시터 (CBLB)가 형성된다. 본 발명에 따른 비트 라인 부스팅 커패시터들 (CBL, CBLB) 각각은 소오스, 드레인 및 게이트를 갖는 N형 모오스 트랜지스터를 이용하여 구현된다. 커패시터 (CBL)에 대응하는 모오스 트랜지스터의 소오스 (또는 N+액티브 영역)는 비트 라인 절연용 NMOS 트랜지스터 (M4)의 소오스 (또는 N+액티브 영역)를 공유하도록 형성되며 (또는 레이아웃되며), 커패시터 (CBLB)에 대응하는 모오스 트랜지스터의 소오스 (또는 N+액티브 영역)는 비트 라인 절연용 NMOS 트랜지스터 (M11)의 소오스 (또는 N+액티브 영역)를 공유하도록 형성된다 (또는 레이아웃된다).
비트 라인 부스팅 커패시터의 배치 구조를 보여주는 도 2를 참조하면, 비트 라인 등화 및 절연 회로를 구성하는 NMOS 트랜지스터들이 형성되는 N+액티브 영역이 굵은 선으로 표시되시 되어 있다. 좌측에 배열된 비트 라인 (BL0)은 비트 라인-드레인 콘택 (CNT1)을 통해 비트 라인 절연 트랜지스터 (M4)의 드레인 영역 (또는 N+액티브 영역)과 전기적으로 연결된다. 비트 라인 절연 트랜지스터 (M4)의 소오스영역 (또는 N+액티브 영역)은 비트 라인-소오스 콘택 (CNT3)에 의해서 도전 라인 (L1)에 연결되며, 도전 라인 (L1)은 감지 증폭 회로 (120)에 연결된다. 비트 라인 (BL0)과 도전 라인 (L1)은 폴리실리콘을 이용하여 동일층에 형성된다. N+액티브 영역은 일측이 부스팅 커패시터용 모오스 트랜지스터의 게이트 (DWL0) 영역 내에 한정되도록 비트 라인 부스팅 커패시터 영역 (160L)까지 확장된다. 도면에서 알 수 있듯이, 부스팅 커패시터용 모오스 트랜지스터의 드레인 영역은 형성되지 않는다. 비트 라인 부스팅 커패시터 영역 내의 액티브 영역은 한 쌍의 비트 라인들이 배치되는 영역 내에 충분히 형성되도록 정의된다.
우측에 배열된 비트 라인 (BL0B)은 비트 라인-드레인 콘택 (CNT6)을 통해 비트 라인 절연 트랜지스터 (M11)의 드레인 영역 (또는 N+액티브 영역)과 전기적으로 연결된다. 비트 라인 절연 트랜지스터 (M11)의 소오스 영역 (또는 N+액티브 영역)은 비트 라인-소오스 콘택 (CNT8)에 의해서 도전 라인 (L2)에 연결되며, 도전 라인 (L2)은 감지 증폭 회로 (120)에 연결된다. 비트 라인 (BL0B)과 도전 라인 (L2)은 폴리실리콘을 이용하여 동일층에 형성된다. N+액티브 영역은 일측이 부스팅 커패시터용 모오스 트랜지스터의 게이트 (DWL1) 영역 내에 한정되도록 비트 라인 부스팅 커패시터 영역 (160R)까지 확장된다. 도면에서 알 수 있듯이, 부스팅 커패시터용 모오스 트랜지스터의 드레인 영역은 형성되지 않는다. 비트 라인 부스팅 커패시터 영역 내의 액티브 영역은 한 쌍의 비트 라인들이 배치되는 영역 내에 충분히 형성되도록 정의된다.
이러한 레이아웃에 따르면, 부스팅 커패시터용 모오스 트랜지스터의 소오스 영역 (또는 N+액티브 영역)은 비트 라인 절연 트랜지스터 (M4/M11)의 소오스 영역 (또는 N+액티브 영역)과 공유된다. 또한, 부스팅 커패시터용 모오스 트랜지스터의 소오스 영역 (또는 N+액티브 영역)은 공유되는 비트 라인-소오스 콘택 (CNT3/CNT8)을 통해 도전 라인 (L1/L2) 및 비트 라인 (BL0/BL0B)에 연결된다.
도 2에서, 비트 라인 방향을 기준으로, 부스팅 커패시터용 모오스 트랜지스터의 게이트 (DWL0/DWL1) 영역의 폭이 액티브 영역의 폭보다 넓게 정의되어 있다. 하지만, 도 3에 도시된 바와 같이, 비트 라인 방향을 기준으로, 부스팅 커패시터용 모오스 트랜지스터의 게이트 (DWL0/DWL1) 영역의 폭이 액티브 영역의 폭보다 좁게 정의될 수 있다.
상술한 바와 같이, 비트 라인 절연 트랜지스터의 소오스 영역과 공유되도록 배치함으로써 부스팅 커패시터의 점유 면적을 최소화할 수 있다. 게다가, 부스팅 커패시터용 모오스 트랜지스터의 소오스 영역을 비트 라인에 연결하기 위한 별도의 콘택을 형성함 없이, 비트 라인 절연 트랜지스터의 소오스 영역에 형성된 콘택 (예를 들면, CNT3)을 공유함으로써, 부스팅 커패시터용 모오스 트랜지스터를 위한 콘택 면적이 불필요하다.
Claims (24)
- 제 1 비트 라인, 상기 제 1 비트 라인과 평행하게 배열된 제 2 비트 라인, 그리고 상기 제 1 및 제 2 비트 라인들에 연결된 메모리 셀들을 갖는 메모리 셀 어레이와;상기 제 1 및 제 2 비트 라인들 사이의 전위차를 감지하는 감지 증폭 회로와;소오스 영역, 드레인 영역, 그리고 게이트를 가지며, 상기 제 1 비트 라인을 상기 감지 증폭 회로에/로부터 전기적으로 연결/절연시키는 제 1 절연 트랜지스터와;소오스 영역, 드레인 영역, 그리고 게이트를 가지며, 상기 제 2 비트 라인을 상기 감지 증폭 회로에/로부터 전기적으로 연결/절연시키는 제 2 절연 트랜지스터 및;상기 제 1 및 제 2 절연 트랜지스터들 중 어느 하나의 소오스 영역과 공유되도록 형성된 소오스 영역, 그리고 게이트를 갖는 제 1 모오스 트랜지스터를 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 1 모오스 트랜지스터는 부스팅 커패시터로 사용되는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 1 모오스 트랜지스터의 액티브 영역은 게이트 영역 내에 한정되며, 상기 게이트 영역에는 상기 제 1 모오스 트랜지스터의 게이트가 형성되는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 1 모오스 트랜지스터는 상기 제 1 및 제 2 절연 트랜지스터들의 레이아웃 영역과 상기 감지 증폭 회로의 레이아웃 영역 사이에 배치되는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 1 모오스 트랜지스터는 상기 제 1 및 제 2 비트 라인들이 배치되는 영역 내에 형성되는 반도체 메모리 장치.
- 제 1 항에 있어서,제 3 비트 라인, 상기 제 3 비트 라인과 평행하게 배열된 제 4 비트 라인, 그리고 상기 제 3 및 제 4 비트 라인들에 연결된 메모리 셀들을 갖는 제 2 메모리 셀 어레이와;소오스 영역, 드레인 영역, 그리고 게이트를 가지며, 상기 제 3 비트 라인을 상기 감지 증폭 회로에/로부터 전기적으로 연결/절연시키는 제 3 절연 트랜지스터와;소오스 영역, 드레인 영역, 그리고 게이트를 가지며, 상기 제 4 비트 라인을 상기 감지 증폭 회로에/로부터 전기적으로 연결/절연시키는 제 4 절연 트랜지스터 및;상기 제 3 및 제 4 절연 트랜지스터들 중 어느 하나의 소오스 영역과 공유되도록 형성된 소오스 영역, 그리고 게이트를 갖는 제 2 모오스 트랜지스터를 부가적으로 포함하는 반도체 메모리 장치.
- 제 6 항에 있어서,상기 제 2 모오스 트랜지스터는 부스팅 커패시터로 사용되는 반도체 메모리 장치.
- 제 6 항에 있어서,상기 제 2 모오스 트랜지스터의 액티브 영역은 게이트 영역 내에 한정되며, 상기 게이트 영역에는 상기 제 2 모오스 트랜지스터의 게이트가 형성되는 반도체 메모리 장치.
- 제 6 항에 있어서,상기 제 2 모오스 트랜지스터는 상기 제 3 및 제 4 절연 트랜지스터들의 레이아웃 영역과 상기 감지 증폭 회로의 레이아웃 영역 사이에 배치되는 반도체 메모리 장치.
- 제 6 항에 있어서,상기 제 2 모오스 트랜지스터는 상기 제 3 및 제 4 비트 라인들이 배치되는 영역 내에 형성되는 반도체 메모리 장치.
- 제 1 비트 라인, 상기 제 1 비트 라인과 평행하게 배열된 제 2 비트 라인, 그리고 상기 제 1 및 제 2 비트 라인들에 연결된 메모리 셀들을 갖는 메모리 셀 어레이와;상기 제 1 및 제 2 비트 라인들 사이의 전위차를 감지하는 감지 증폭 회로와;소오스 영역, 드레인 영역, 그리고 게이트를 가지며, 제 1 도선 라인을 통해 상기 제 1 비트 라인을 상기 감지 증폭 회로에/로부터 전기적으로 연결/절연시키는 제 1 절연 트랜지스터와;소오스 영역, 드레인 영역, 그리고 게이트를 가지며, 제 2 도전 라인을 통해 상기 제 2 비트 라인을 상기 감지 증폭 회로에/로부터 전기적으로 연결/절연시키는 제 2 절연 트랜지스터 및;상기 제 1 및 제 2 절연 트랜지스터들 중 어느 하나의 소오스 영역과 공유되도록 형성된 소오스 영역, 그리고 게이트를 갖는 제 1 모오스 트랜지스터를 포함하며, 상기 제 1 도전 라인과 상기 제 1 절연 트랜지스터의 소오스 영역은 제 1 콘택에 의해서 전기적으로 연결되고; 상기 제 2 도전 라인과 상기 제 2 절연 트랜지스터의 소오스 영역은 제 2 콘택에 의해서 전기적으로 연결되는 반도체 메모리 장치.
- 제 11 항에 있어서,상기 제 1 모오스 트랜지스터는 부스팅 커패시터로 사용되는 반도체 메모리 장치.
- 제 11 항에 있어서,상기 제 1 모오스 트랜지스터의 액티브 영역은 게이트 영역 내에 한정되며, 상기 게이트 영역에는 상기 제 1 모오스 트랜지스터의 게이트가 형성되는 반도체 메모리 장치.
- 제 11 항에 있어서,상기 제 1 모오스 트랜지스터는 상기 제 1 및 제 2 절연 트랜지스터들의 레이아웃 영역과 상기 감지 증폭 회로의 레이아웃 영역 사이에 배치되는 반도체 메모리 장치.
- 제 11 항에 있어서,상기 제 1 모오스 트랜지스터는 상기 제 1 및 제 2 비트 라인들이 배치되는 영역 내에 형성되는 반도체 메모리 장치.
- 제 11 항에 있어서,제 3 비트 라인, 상기 제 3 비트 라인과 평행하게 배열된 제 4 비트 라인, 그리고 상기 제 3 및 제 4 비트 라인들에 연결된 메모리 셀들을 갖는 제 2 메모리셀 어레이와;소오스 영역, 드레인 영역, 그리고 게이트를 가지며, 상기 제 1 도전 라인을 통해 상기 제 3 비트 라인을 상기 감지 증폭 회로에/로부터 전기적으로 연결/절연시키는 제 3 절연 트랜지스터와;소오스 영역, 드레인 영역, 그리고 게이트를 가지며, 상기 제 2 도전 라인을 통해 상기 제 4 비트 라인을 상기 감지 증폭 회로에/로부터 전기적으로 연결/절연시키는 제 4 절연 트랜지스터 및;상기 제 3 및 제 4 절연 트랜지스터들 중 어느 하나의 소오스 영역과 공유되도록 형성된 소오스 영역, 그리고 게이트를 갖는 제 2 모오스 트랜지스터를 부가적으로 포함하고, 상기 제 1 도전 라인과 상기 제 2 절연 트랜지스터의 소오스 영역은 제 3 콘택에 의해서 전기적으로 연결되고; 상기 제 2 도전 라인과 상기 제 4 절연 트랜지스터의 소오스 영역은 제 4 콘택에 의해서 전기적으로 연결되는 반도체 메모리 장치.
- 제 16 항에 있어서,상기 제 2 모오스 트랜지스터는 부스팅 커패시터로 사용되는 반도체 메모리 장치.
- 제 16 항에 있어서,상기 제 2 모오스 트랜지스터의 액티브 영역은 게이트 영역 내에 한정되며, 상기 게이트 영역에는 상기 제 2 모오스 트랜지스터의 게이트가 형성되는 반도체 메모리 장치.
- 제 16 항에 있어서,상기 제 2 모오스 트랜지스터는 상기 제 3 및 제 4 절연 트랜지스터들의 레이아웃 영역과 상기 감지 증폭 회로의 레이아웃 영역 사이에 배치되는 반도체 메모리 장치.
- 제 16 항에 있어서,상기 제 2 모오스 트랜지스터는 상기 제 3 및 제 4 비트 라인들이 배치되는 영역 내에 형성되는 반도체 메모리 장치.
- 제 1 비트 라인, 상기 제 1 비트 라인과 평행하게 배열된 제 2 비트 라인, 그리고 상기 제 1 및 제 2 비트 라인들에 연결된 메모리 셀들을 갖는 제 1 메모리 셀 어레이와;제 3 비트 라인, 상기 제 3 비트 라인과 평행하게 배열된 제 4 비트 라인, 그리고 상기 제 3 및 제 4 비트 라인들에 연결된 메모리 셀들을 갖는 제 2 메모리 셀 어레이와;상기 제 1 및 제 2 비트 라인들 사이의 전위차 또는 상기 제 3 및 제 4 비트 라인들 사이의 전위차를 감지하는 감지 증폭 회로와;소오스 영역, 드레인 영역, 그리고 게이트를 가지며, 상기 제 1 비트 라인을상기 감지 증폭 회로에/로부터 전기적으로 연결/절연시키는 제 1 절연 트랜지스터와;소오스 영역, 드레인 영역, 그리고 게이트를 가지며, 상기 제 2 비트 라인을 상기 감지 증폭 회로에/로부터 전기적으로 연결/절연시키는 제 2 절연 트랜지스터와;소오스 영역, 드레인 영역, 그리고 게이트를 가지며, 상기 제 3 비트 라인을 상기 감지 증폭 회로에/로부터 전기적으로 연결/절연시키는 제 3 절연 트랜지스터와;소오스 영역, 드레인 영역, 그리고 게이트를 가지며, 상기 제 4 비트 라인을 상기 감지 증폭 회로에/로부터 전기적으로 연결/절연시키는 제 4 절연 트랜지스터와;상기 제 1 절연 트랜지스터의 소오스 영역과 공유되도록 형성된 소오스 영역, 그리고 게이트를 갖는 제 1 모오스 트랜지스터 및;상기 제 4 절연 트랜지스터의 소오스 영역과 공유되도록 형성된 소오스 영역, 그리고 게이트를 갖는 제 2 모오스 트랜지스터를 포함하는 반도체 메모리 장치.
- 제 21 항에 있어서,상기 제 1 및 제 2 모오스 트랜지스터들은 부스팅 커패시터로 사용되는 반도체 메모리 장치.
- 제 21 항에 있어서,상기 제 1 및 제 2 모오스 트랜지스터들 각각은 상기 제 1 및 제 2 비트 라인들이 배치되는 영역 내에 형성되는 반도체 메모리 장치.
- 제 21 항에 있어서,상기 제 1 및 제 2 모오스 트랜지스터들 각각은 상기 제 3 및 제 4 비트 라인들이 배치되는 영역 내에 형성되는 반도체 메모리 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0000347A KR100413065B1 (ko) | 2001-01-04 | 2001-01-04 | 반도체 메모리 장치의 비트 라인 부스팅 커패시터의 배치구조 |
| US09/879,076 US6438042B1 (en) | 2001-01-04 | 2001-06-11 | Arrangement of bitline boosting capacitor in semiconductor memory device |
| DE10154879A DE10154879B4 (de) | 2001-01-04 | 2001-11-06 | Halbleiterspeicherbauelement mit Bitleitungen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0000347A KR100413065B1 (ko) | 2001-01-04 | 2001-01-04 | 반도체 메모리 장치의 비트 라인 부스팅 커패시터의 배치구조 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020057356A KR20020057356A (ko) | 2002-07-11 |
| KR100413065B1 true KR100413065B1 (ko) | 2003-12-31 |
Family
ID=19704257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0000347A KR100413065B1 (ko) | 2001-01-04 | 2001-01-04 | 반도체 메모리 장치의 비트 라인 부스팅 커패시터의 배치구조 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6438042B1 (ko) |
| KR (1) | KR100413065B1 (ko) |
| DE (1) | DE10154879B4 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101338384B1 (ko) | 2007-12-10 | 2013-12-06 | 삼성전자주식회사 | 메모리 셀 어레이 및 이를 포함하는 반도체 메모리 장치 |
| TW201201206A (en) | 2010-06-10 | 2012-01-01 | Mosaid Technologies Inc | Semiconductor memory device with sense amplifier and bitline isolation |
| KR101223539B1 (ko) * | 2010-12-15 | 2013-01-21 | 에스케이하이닉스 주식회사 | 반도체 집적 회로 장치 |
| KR102030713B1 (ko) * | 2013-01-11 | 2019-11-08 | 삼성전자주식회사 | 메모리 코어 및 이를 포함하는 반도체 메모리 장치 |
| US9312018B1 (en) | 2014-09-24 | 2016-04-12 | Intel Corporation | Sensing with boost |
| EP3602559A4 (en) | 2017-03-22 | 2021-02-17 | INTEL Corporation | BUILT-IN MEMORY USING SELF-ALIGNED TOP GRID THIN FILM TRANSISTORS |
| KR102496132B1 (ko) | 2017-06-27 | 2023-02-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 기억 장치 |
| WO2019073333A1 (ja) | 2017-10-13 | 2019-04-18 | 株式会社半導体エネルギー研究所 | 記憶装置、電子部品、及び電子機器 |
| CN114388015B (zh) * | 2022-01-13 | 2023-10-03 | 长鑫存储技术有限公司 | 读出电路结构 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446291A (en) * | 1987-08-13 | 1989-02-20 | Texas Instruments Japan | Bit line equalizing circuit |
| KR970012737A (ko) * | 1995-08-23 | 1997-03-29 | 김광호 | 고집적 반도체 메모리 장치의 데이타 센싱 회로 |
| US5623446A (en) * | 1993-08-12 | 1997-04-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having a voltage booster and precharging circuit |
| KR970051209A (ko) * | 1995-12-18 | 1997-07-29 | 김광호 | 디램 장치의 비트 라인 감지/등화 회로 |
| US6069828A (en) * | 1993-09-10 | 2000-05-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device having voltage booster circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389810A (en) * | 1992-03-27 | 1995-02-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having at least one symmetrical pair of MOSFETs |
| US5732033A (en) * | 1996-11-14 | 1998-03-24 | Micron Technology, Inc. | Method and circuit for rapidly equilibrating paired digit lines of a memory device during testing |
| KR100264075B1 (ko) * | 1997-06-20 | 2000-08-16 | 김영환 | 전하 증폭 비트 라인 센스 앰프 |
| US6246604B1 (en) * | 1999-07-14 | 2001-06-12 | Micron Technology, Inc. | Memory array architecture, method of operating a dynamic random access memory, and method of manufacturing a dynamic random access memory |
-
2001
- 2001-01-04 KR KR10-2001-0000347A patent/KR100413065B1/ko not_active IP Right Cessation
- 2001-06-11 US US09/879,076 patent/US6438042B1/en not_active Expired - Lifetime
- 2001-11-06 DE DE10154879A patent/DE10154879B4/de not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446291A (en) * | 1987-08-13 | 1989-02-20 | Texas Instruments Japan | Bit line equalizing circuit |
| US5623446A (en) * | 1993-08-12 | 1997-04-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having a voltage booster and precharging circuit |
| US6069828A (en) * | 1993-09-10 | 2000-05-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device having voltage booster circuit |
| KR970012737A (ko) * | 1995-08-23 | 1997-03-29 | 김광호 | 고집적 반도체 메모리 장치의 데이타 센싱 회로 |
| KR970051209A (ko) * | 1995-12-18 | 1997-07-29 | 김광호 | 디램 장치의 비트 라인 감지/등화 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6438042B1 (en) | 2002-08-20 |
| DE10154879B4 (de) | 2007-10-11 |
| US20020085428A1 (en) | 2002-07-04 |
| DE10154879A1 (de) | 2002-07-18 |
| KR20020057356A (ko) | 2002-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6674672B2 (en) | Threshold voltage compensation circuits for low voltage and low power CMOS integrated circuits | |
| US7843751B2 (en) | Semiconductor memory device comprising sense amplifier having P-type sense amplifier and N-type sense amplifiers with different threshold voltages | |
| JP4928675B2 (ja) | 半導体装置 | |
| US6384445B1 (en) | Semiconductor memory device including memory cell transistors formed on SOI substrate and having fixed body regions | |
| US6043527A (en) | Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device | |
| US6175138B1 (en) | Semiconductor memory device and method of manufacturing the same | |
| US7257043B2 (en) | Isolation device over field in a memory device | |
| US20040164326A1 (en) | Semiconductor memories | |
| KR20050072060A (ko) | 게이트 다이오드를 사용하는 3ｔ1ｄ 메모리 셀 및 그 사용방법 | |
| KR900006191B1 (ko) | 반도체 기억장치 | |
| US20080144414A1 (en) | Semiconductor Memory Devices and Method of Sensing Bit Line Thereof | |
| US20070058418A1 (en) | Semiconductor memory device having memory cells requiring no refresh operation | |
| KR100706456B1 (ko) | 플레이트라인 감지 | |
| KR100413065B1 (ko) | 반도체 메모리 장치의 비트 라인 부스팅 커패시터의 배치구조 | |
| US6207998B1 (en) | Semiconductor device with well of different conductivity types | |
| US7085187B2 (en) | Semiconductor storage device | |
| US5905686A (en) | Fast sense amplifier for small voltage differences | |
| US5491654A (en) | Static random access memory device having thin film transistor loads | |
| US7170798B2 (en) | Controlled substrate voltage for memory switches | |
| US20040036104A1 (en) | Semiconductor memory device | |
| US6181623B1 (en) | Semiconductor MOS/BIPOLAR composite transistor and semiconductor memory device using the same | |
| KR20020068601A (ko) | 반도체 메모리 장치의 비트 라인 부스팅 커패시터의 배치구조 | |
| US6240036B1 (en) | Voltage supply circuit in a semiconductor memory device | |
| KR20070039805A (ko) | 동적 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121130 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20131129 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |