JP6614726B2 - クロスポイントメモリにおけるリファレンスアーキテクチャ - Google Patents
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Claims (20)
- メモリアクセス動作のための対象メモリセルを選択するように構成されるメモリコントローラを備え、
前記メモリコントローラは、
前記対象メモリセルに関連するワードライン(WL)及びビットライン(BL)の少なくとも一方のうちの1又は複数を選択するように構成されるWLスイッチ回路及びBLスイッチ回路と、
前記選択されたWL及びBLの少なくとも一方のうちの1又は複数をWLバイアス電圧及びBLバイアス電圧のうちの少なくも一方にプリチャージし、前記選択されたWL及びBLのうちの少なくとも一方の上、及びチャージされた前記WL及びBLのうちの少なくとも一方に関連する固有の静電容量上の電荷を用いて基準電圧(VREF)を生成し、VREF及び検出されたメモリセルの電圧VDETに少なくとも部分的に基づいて前記対象メモリセルの状態を決定するように構成されるセンス回路と
を有する、装置。 - 前記固有の静電容量は、前記WLに関連する固有の静電容量である、請求項1に記載の装置。
- 前記固有の静電容量は、少なくともグローバルWL(GWL)の一部に関連する、請求項2に記載の装置。
- 前記センス回路は、選択されたグローバルWL(GWL)及びローカルWL(LWL)をWLバイアス電圧WLVDMにプリチャージするように構成され、前記BLスイッチ回路は、BLバイアス電圧(BLVDM)を選択されたローカルBL(LBL)に印加するように構成される、請求項1から3のいずれか一項に記載の装置。
- 調整容量を更に備え、
VREFは、前記調整容量に少なくとも部分的に基づく、請求項1から4のいずれか一項に記載の装置。 - 前記調整容量は、トリムコンデンサ回路及び選択されていないグローバルWL(GWL)のうちの少なくとも一方を含む、請求項5に記載の装置。
- 前記センス回路の第2静電容量に結合される第1入力、及び、前記センス回路の第1静電容量に結合される第2入力を有するセンス増幅器を更に備え、
前記センス回路は、VREFを生成すべく、前記第1入力を前記第2入力に結合するように構成される、請求項1から6のいずれか一項に記載の装置。 - 前記センス増幅器は、VREF及びVDETに関するセンス電圧(VSENSE)を受け取り、VSENSE及びVREFを中間の正の基準電圧にレベルシフトし、前記中間の正の基準電圧を、前記対象メモリセルの前記状態に対応する論理レベルの出力に変換するように構成される、請求項7に記載の装置。
- センス回路が、選択されたワードライン(WL)及びビットライン(BL)のうちの少なくとも一方をWLバイアス電圧及びBLバイアス電圧のうちの少なくとも一方にプリチャージする段階と、
前記センス回路が、前記選択されたWL及びBLのうちの少なくとも一方の上、及びチャージされた前記WL及びBLのうちの少なくとも一方に関連する固有の静電容量上の電荷を用いて基準電圧(VREF)を生成する段階と、
前記センス回路が、VREF及び検出されたメモリセルの電圧VDETに少なくとも部分的に基づいて対象メモリセルの状態を決定する段階と
を備える方法。 - VREFは、調整容量に少なくとも部分的に基づく、請求項9に記載の方法。
- 前記調整容量は、トリムコンデンサ回路及び選択されていないグローバルWL(GWL)のうちの少なくとも一方を含む、請求項10に記載の方法。
- 前記センス回路が、VREFを生成すべく、センス増幅器の第1入力を前記センス増幅器の第2入力に結合する段階を更に備え、
前記第1入力は、前記センス回路の第2静電容量に結合され、前記第2入力は、前記センス回路の第1静電容量に結合される、請求項9から11のいずれか一項に記載の方法。 - 前記センス増幅器が、VREF及びVDETに関するセンス電圧(VSENSE)を受け取る段階と、
前記センス増幅器が、VSENSE及びVREFを中間の正の基準電圧にレベルシフトする段階と、
前記センス増幅器が、前記中間の正の基準電圧を、前記対象メモリセルの前記状態に対応する論理レベルの出力に変換する段階と
を更に備える、請求項12に記載の方法。 - プロセッサと、
対象メモリセル、対象ワードライン(対象WL)及び対象ビットライン(対象BL)を有するクロスポイントメモリアレイであって、前記対象メモリセルは、前記対象WLと前記対象BLとの間に結合される、クロスポイントメモリアレイと、
前記プロセッサ及び前記クロスポイントメモリアレイに結合されるメモリコントローラであって、メモリアクセス動作のための対象メモリセルを選択するように構成される、メモリコントローラと
を備え、
前記メモリコントローラは、
前記対象メモリセルに関連するワードライン(WL)及びビットラインBLの少なくとも一方のうちの1又は複数を選択するように構成されるWLスイッチ回路及びBLスイッチ回路と、
前記選択されたWL及びBLの少なくとも一方のうちの1又は複数をWLバイアス電圧及びBLバイアス電圧のうちの少なくとも一方にプリチャージし、前記選択されたWL及びBLのうちの少なくとも一方の上、及びチャージされた前記WL及びBLのうちの少なくとも一方に関連する固有の静電容量上の電荷を用いて基準電圧(VREF)を生成し、VREF及び検出されたメモリセルの電圧VDETに少なくとも部分的に基づいて前記対象メモリセルの状態を決定するように構成されるセンス回路と
を有する、システム。 - 前記固有の静電容量は、前記WLに関連する固有の静電容量である、請求項14に記載のシステム。
- 前記センス回路は、選択されたグローバルWL(GWL)及びローカルWL(LWL)をWLバイアス電圧WLVDMにプリチャージするように構成され、前記BLスイッチ回路は、BLバイアス電圧(BLVDM)を、選択されたローカルBL(LBL)に印加するように構成される、請求項14又は15に記載のシステム。
- 調整容量を更に備え、VREFは、前記調整容量に少なくとも部分的に基づく、請求項14から16のいずれか一項に記載のシステム。
- 前記調整容量は、トリムコンデンサ回路及び選択されていないグローバルWL(GWL)のうちの少なくとも一方を含む、請求項17に記載のシステム。
- 前記センス回路の第2静電容量に結合される第1入力、及び、前記センス回路の第1静電容量に結合される第2入力を有するセンス増幅器を更に備え、前記センス回路は、VREFを生成すべく、前記第1入力を前記第2入力に結合するように構成される、請求項14から18のいずれか一項に記載のシステム。
- 前記センス増幅器は、VREF及びVDETに関連するセンス電圧(VSENSE)を受け取り、VSENSE及びVREFを中間の正の基準電圧にレベルシフトし、前記中間の正の基準電圧を、前記対象メモリセルの前記状態に対応する論理レベルの出力に変換するように構成される、請求項19に記載のシステム。
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