KR20180056977A - 크로스 포인트 어레이 타입 상변화 메모리 장치 및 그 구동방법 - Google Patents

크로스 포인트 어레이 타입 상변화 메모리 장치 및 그 구동방법 Download PDF

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Abstract

크로스 포인트 어레이 타입 상변화 메모리 장치 및 그 구동방법에 관한 기술이다. 본 실시예의 상변화 메모리 장치는 교차되는 복수의 워드 라인 및 복수의 비트 라인, 상기 복수의 워드 라인 및 복수의 비트 라인의 교차점 각각에 배치되는 상변화 메모리 셀을 포함하는 크로스 포인트 어레이, 및 상기 상변화 메모리 셀에 저장된 데이터를 리드하기 위한 센싱 회로 블록을 포함한다. 상기 센싱 회로 블록은 제 1 전압에 의해 데이터 센싱을 진행하는 제 1 센싱부; 및 상기 제 1 센싱부에 의해 리드된 상기 상변화 메모리 셀의 데이터가 오류 판정시, 상기 상변화 메모리 셀의 임계 전압보다 큰 제 2 전압에 의해 데이터 센싱을 진행하는 제 2 센싱부를 포함한다.

Description

크로스 포인트 어레이 타입 상변화 메모리 장치 및 그 구동방법{Phase Change Memory Device Having a Cross Point Array type And Method of Driving the Same}
본 발명은 상변화 메모리 장치 및 그 구동방법에 관한 것으로, 보다 구체적으로는 크로스 포인트 어레이 타입 상변화 메모리 장치 및 그 구동방법에 관한 것이다.
상변화 메모리 장치는 칼코게나이드(chalcogenide) 재료를 저장 매체로서 이용하는 소자이다. 상변화 저장 매체인 칼코게나이드는 전류 또는 전압 인가에 따라, 비정질 상태(amorphous phase) 및 결정질 상태(crystalline phase)로 상변화가 이루어진다. 이때, 비정질 상태를 리셋(0) 상태 및 결정질 상태를 셋(1) 상태를 규정하여, 상변화 메모리 동작을 수행할 수 있다.
상변화 메모리 장치는 행방향으로 배열된 복수의 워드 라인, 상기 워드 라인들과 교차하도록 배열되는 복수의 비트 라인, 복수의 워드 라인 및 복수의 비트 라인의 교차점 각각에 위치되는 선택 소자 및 저장소자를 포함할 수 있다.
이와 같은 상변화 메모리 장치는 저장 소자에 데이터를 라이트(write)한 후, 소정의 리드 전류를 인가하여, 저장된 데이터를 독출하고 있다.
그런데, 리드 전류 인가시, 의도치 않은 과도 전류가 리드 전류에 포함될 수 있다. 이에 따라, 해당 메모리 셀의 정보가 변경될 수 있으며, 인접하는 라인에 디스터번스 현상을 유발할 수 있다.
본 발명은 리드 오류를 방지할 수 있는 크로스 포인트 어레이 타입의 상변화 메모리 장치 및 그 구동방법을 제공하는 것이다.
상기한 본 발명의 일 실시예에 따른 상변화 메모리 장치는, 교차되는 복수의 워드 라인 및 복수의 비트 라인, 상기 복수의 워드 라인 및 복수의 비트 라인의 교차점 각각에 배치되는 상변화 메모리 셀을 포함하는 크로스 포인트 어레이; 및 상기 상변화 메모리 셀에 저장된 데이터를 리드하기 위한 센싱 회로 블록을 포함한다. 상기 센싱 회로 블록은 제 1 전압에 의해 데이터 센싱을 진행하는 제 1 센싱부; 및 상기 제 1 센싱부에 의해 리드된 상기 상변화 메모리 셀의 데이터가 오류 판정시, 상기 상변화 메모리 셀의 임계 전압보다 큰 제 2 전압에 의해 데이터 센싱을 진행하는 제 2 센싱부를 포함한다.
본 실시예에 따른 상변화 메모리 장치의 구동 방법은, 교차되는 복수의 워드 라인 및 복수의 비트 라인, 상기 복수의 워드 라인 및 복수의 비트 라인의 교차점 각각에 배치되는 상변화 메모리 셀을 포함하는 크로스 포인트 어레이 타입 상변화 메모리 장치의 구동방법으로서, 리드 명령에 따라, 선택된 상변화 메모리 셀의 데이터를 임계 전압 이하의 제 1 전압을 이용하여 센싱하는 단계; 상기 센싱된 데이터의 오류 여부를 판정하는 단계; 및 상기 센싱된 데이터에 오류가 없는 경우, 센싱 동작을 완료하고, 상기 데이터에 오류가 있다고 판단되는 경우, 상기 임계 전압보다 큰 제 2 전압을 이용하여 상기 선택된 상변화 메모리 셀의 데이터를 재차 센싱하는 단계를 포함한다.
상변화 메모리 장치의 리드 오류를 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 개략적인 블록도이다.
도 2는 본 발명의 상변화 메모리 장치의 전류 전압 특성을 보여주는 그래프이다.
도 3은 도 2의 제 1 전압으로 데이터 센싱을 진행하는 경우를 설명하기 위한 도면이다.
도 4는 도 2의 제 2 전압으로 데이터 센싱을 진행하는 경우를 설명하기 위한 도면이다.
도 5는 도 1의 센싱 회로 블록을 나타낸 상세 회로도이다.
도 6은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 동작을 설명하기 위한 플로우 챠트이다.
도 7은 본 발명의 일부 실시예들에 따른 시스템을 예시하는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 상변화 메모리 장치(100)는 메모리 셀 어레이(110), 컨트롤러(120) 및 센싱 회로 블록(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 교차 배열되는 복수의 워드 라인(WL0~WLn) 및 복수의 비트 라인(BL0~BLn)을 포함할 수 있다. 복수의 워드 라인(WL0~WLn) 및 복수의 비트 라인(BL0~BLn)의 교차점 각각에 상변화 메모리 셀(mc)이 각각 형성될 수 있다. 상변화 메모리 셀(mc)은 억세스 소자(110a) 및 저장 소자(110b)를 포함할 수 있다. 본 실시예의 억세스 소자(110a) 및 저항 소자(110b)는 하부 전극, 상변화 물질층 및 상부 전극으로 각각 구성될 수 있다. 이때, 억세스 소자(110a)를 구성하는 상변화 물질층 및 저항 소자(110b)를 구성하는 상변화 물질층의 종류는 서로 상이할 수 있다.
컨트롤러(120)는 호스트의 명령에 따라 상변화 메모리 장치를 제어함으로써, 데이터를 리드(read)하거나 데이터를 라이트(write)할 수 있다. 컨트롤러(120)는 상변화 메모리 장치(100)의 동작 조건을 제어하거나, 상변화 메모리 장치(100)의 효율적인 관리를 위하여 내부 동작을 제어할 수 있다. 이와 같은 컨트롤러(120)는 ECC(error correction code) 블록(125)을 포함할 수 있다. ECC 블록(125)은 상변화 메모리 장치에 라이트된 데이터 또는 리드된 데이터에 포함된 에러를 에러 정정 코드를 이용하여 검출 및 정정할 수 있다.
센싱 회로 블록(130)은 컨트롤러(120)의 명령에 의해 구동될 수 있으며, 예를 들어, 복수의 비트 라인 중 일부의 비트 라인을 통합 제어하는 글로벌 비트 라인(GBL)에 연결될 수 있다. 본 실시예의 센싱 회로 블록(130)은 제 1 센싱부(130a) 및 제 2 센싱부(130b)를 포함할 수 있다.
제 1 센싱부(130a)는 제 1 전압(V1)을 이용하여 해당 메모리 셀의 데이터를 베리파이(verify)하고, 제 2 센싱부(130b)는 제 2 전압(V2)을 이용하여, 상기 해당 메모리 셀의 데이터를 베리파이할 수 있다.
도 2에 도시된 바와 같이, 제 1 전압(V1)은 저장된 데이터를 변경시키지 않는 범위의 전압, 예를 들어, 데이터 저장 전압(혹은, 라이트 전압)보다 낮은 레벨을 가질 수 있다.
한편, 제 2 전압(V2)은 제 1 전압(V1) 및 상변화 메모리 셀의 임계 전압(Vth)보다 큰 전압일 수 있다. 상기 상변화 메모리 셀의 임계 전압(Vth)이라 함은 상변화 메모리의 저항 상태를 결정질에서 비정질, 또는 비정질에서 결정질로 변경시킬 수 있는 전압 레벨을 나타낸다
예를 들어, 임계 전압(Vth) 이하의 제 1 전압(V1)에 의해 리드 센싱이 진행되는 경우, 안정적인 리드 센싱을 진행할 수 있는데 반해, 도 3에 도시된 바와 같이, 센싱 마진 부족으로 리드 오류를 일으킬 수 있다.
한편, 임계 전압(Vth) 이상의 제 2 전압(V2)에 의해 리드 센싱을 진행하는 경우, 도 4에 도시된 바와 같이, 충분한 센싱 마진은 확보할 수 있는 데 반해, 임계 전압(Vth) 이상의 전압 인가로 인해 데이터 레벨이 변경될 수 있다.
센싱 회로 블록(130)은 도 5에 도시된 바와 같이, 기준 전류 생성부(131), 제 1 센싱부(130a) 및 제 2 센싱부(130b)를 포함할 수 있다.
기준 전류 생성부(131)는 커런트 미러를 구성하는 제 1 및 제 2 PMOS 트랜지스터(P1, P2), 및 제 1 및 제 2 센싱부(130a, 130b)의 구동을 제어하는 제어 트랜지스터(N1)를 포함할 수 있다.
상변화 메모리 셀(mc)은 상기 기준 전류 생성부(131)의 제 1 PMOS 트랜지스터(P1)와 전기적으로 연결될 수 있다. 한편, 제 1 PMOS 트랜지스터(P1)와 커런트 미러를 구성하는 제 2 PMOS 트랜지스터(P2)는 리드될 상변화 메모리 셀(mc)에 입력되는 전류를 카피하여, 제 1 및 제 2 센싱부(130a,130b)의 입력 노드(ND)에 제공한다. 제어 트랜지스터(N1)는 콘트롤 신호(con)에 응답하여 구동될 수 있으며, 제 1 및 제 2 센싱부(130a,130b)가 선택적으로 구동될 수 있도록 전류량을 제어할 수 있다.
제 1 센싱부(130a)는 상기 입력 노드(ND)의 전압 및 제 1 전압(V1)을 비교하는 센스 앰프 회로(S/A1)를 포함할 수 있다.
제 2 센싱부(130b)는 상기 입력 노드(ND)의 전압을 충전하는 충전부(C) 및 상기 충전부(C)에 저장된 전압과 제 2 전압(V2)을 비교하는 센스 앰프 회로(S/A2)를 포함할 수 있다. 이때, 제 2 센싱부(130b)를 추가로 구성하더라도, 제 2 센싱부(130b)의 회로는 상기 제 1 센싱부(130a)의 회로를 대부분 공유하기 때문에, 실질적으로 면적 증대는 일어나지 않는다.
이와 같은 구성을 갖는 상변화 메모리 장치는 다음과 같이 구동될 수 있다.
도 1 내지 도 6을 참조하면, 컨트롤러(120)로부터 리드 명령이 인가된다(S1).
상기 리드 명령에 따라, 읽고자 하는 상변화 메모리 셀(mc)의 글로벌 비트 라인(BL)과 연결된 제 1 센싱부(130a)가 먼저 구동된다. 제 1 센싱부(130a)의 구동에 따라, 해당 상변화 메모리 셀(mc)에 저장된 데이터는 정상적인 리드 전압에 해당하는 제 1 전압(V1)에 의해 센싱된다(S2).
이때, 컨트롤러(120)내에 포함된 ECC 블록(125)은 상기 제 1 전압(V1)에 의해 센싱된 데이터의 오류 여부를 체크한다(S3). 이때, 제 1 전압(V1)에 의해 센싱된 데이터가 정상 범위이거나, 보정 가능한 상태인 경우, 제 1 센싱부(130a)의 동작만으로 리드 동작을 완료한다.
하지만, ECC 블록(125)이 상기 제 1 전압(V1)에 의해 센싱된 데이터가 오류를 갖는다고 판단하는 경우, 상기 컨트롤러(120)는 제 2 센싱부(130b)를 추가로 구동시킨다. 제 2 센싱부(130b)의 구동에 따라, 오류라 판정된 메모리 셀(mc)은 임계 전압(Vth) 이상인 제 2 전압(V2)에 의해 추가적인 데이터 센싱이 진행된다(S4).
상기 제 2 센싱부(130b)의 동작은 다음과 같다.
상기 제 2 센싱부(130b)의 충전부(C)는 상기 제 1 센싱부(130a)의 동작시 순간적으로 유입될 수 있는 과도 전류에 해당하는 전압을 충전할 수 있다. 이에 따라, 제 2 센싱부(130b)는 상기 충전부(C)에 충전된 전압과 임계 전압(Vth) 이상의 상기 제 2 전압(V2)을 비교하여, 충분한 마진을 가지고, 데이터를 센싱한다. 이와 같은 제 2 센싱부(130b)의 추가 동작에 의해 디스터번스에 의한 에러인지 과도 전류에 의한 에러인지 판단 가능하다.
제 2 센싱부(130b)에서 센싱된 데이터 정보는 상기 ECC 블록(125)에 저장된다(S5).
그 후, 경우에 따라, 상기 에러가 발생하였던 메모리 셀(mc)의 데이터가 변경된 경우, 정상적인 데이터를 재 기입할 수 있다(S6).
본 실시예에 따르면, 데이터 리드 동작시, 리드 전류에 포함된 순간적인 과도 전류에 의해 데이터 오류가 발생된 셀들에 대해 일반적인 리드 전압보다 큰 전압을 이용하여 추가 데이터 리드 동작을 진행한다. 이에 따라,
본 발명은 상기한 실시예에 한정되는 것은 아니다. 예컨대, 도 7에 도시된 바와 같이, ECC 블록(125)과 제 1 센싱부(130a) 및 제 2 센싱부(130b) 사이 각각에 스위치(SW1,SW2)를 설치하여, 보다 완벽하게 선택적 구동을 유도할 수 있다.
도 8은 본 발명의 일 실시예에 따른 하나 이상의 프로세서(502) 중 적어도 하나에 결합된 시스템 제어 로직(504), 시스템 제어 로직(504)에 결합된 반도체 집적 회로 장치(100), 및 시스템 제어 로직(504)에 결합된 하나 이상의 통신 인터페이스(506)를 포함하는 예시의 시스템(500)을 예시한다.
통신 인터페이스(506)는 하나 이상의 네트워크를 통해, 및/또는 임의의 그 외의 적합한 디바이스들과 통신하기 위한, 시스템(500)을 위한 인터페이스를 제공할 수 있다. 통신 인터페이스(506)는 임의의 적합한 하드웨어 및/또는 펌웨어를 포함할 수 있다. 일 실시예에 대한 통신 인터페이스(506)는, 예를 들어, 네트워크 어댑터, 무선 네트워크 어댑터, 전화 모뎀, 및/또는 무선 모뎀을 포함할 수 있다. 무선 통신을 위해, 일 실시예에 대한 통신 인터페이스(506)는 하나 이상의 안테나를 사용할 수 있다.
일 실시예에 따른 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 패키징될 수 있다. 일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 패키징되어 SiP(System in Package)를 형성할 수 있다.
일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러(들)를 위한 로직과 함께 동일한 다이 상에 집적될 수 있다.
일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 동일한 다이 상에 집적되어 SoC(System on Chip)를 형성할 수 있다.
일 실시예에 대한 시스템 제어 로직(504)은 임의의 적합한 인터페이스를 프로세서(502) 중 적어도 하나 및/또는 시스템 제어 로직(504)과 통신하는 임의의 적합한 디바이스 또는 컴포넌트에 제공하기 위한 임의의 적합한 인터페이스 컨트롤러들을 포함할 수 있다.
일 실시예에 대한 시스템 제어 로직(504)은 셋(set), 리셋(reset) 및 리드 동작들과 같은, 그러나 이에 한정되지 않는, 다양한 액세스 동작들을 제어하기 위한 인터페이스를 반도체 집적 회로 장치(100)에 제공하기 위한 저장 컨트롤러(508)를 포함할 수 있다. 저장 컨트롤러(508)는 반도체 집적 회로 장치(100)를 제어하도록 특별히 구성된 제어 로직(510)을 포함할 수 있다. 제어 로직(410)은 드라이버들, 레벨 쉬프터들, 글로벌 셀렉터들 등을 제어하기 위한 다양한 선택 신호들을 더 생성할 수 있다. 다양한 실시예들에서, 제어 로직(510)은, 프로세서(들)(502) 중 적어도 하나에 의해 실행되는 경우 저장 컨트롤러로 하여금 전술한 동작들을 수행하게 하는, 비 일시적 컴퓨터 판독 가능 매체에 저장된 명령어들일 수 있다.
다양한 실시예들에서, 시스템(500)은 데스크톱 컴퓨팅 디바이스, 랩톱 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스(예를 들어, 스마트폰, 태블릿 등)일 수 있다. 시스템(500)은 더 많거나 또는 더 적은 컴포넌트들, 및/또는 상이한 아키텍처들을 가질 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100: 상변화 메모리 장치 110: 메모리 셀 어레이
110a: 억세스 소자 110b: 저항 소자
120: 콘트롤러 125a: ECC 블록

Claims (10)

  1. 교차되는 복수의 워드 라인 및 복수의 비트 라인, 상기 복수의 워드 라인 및 복수의 비트 라인의 교차점 각각에 배치되는 상변화 메모리 셀을 포함하는 크로스 포인트 어레이; 및
    상기 상변화 메모리 셀에 저장된 데이터를 리드하기 위한 센싱 회로 블록을 포함하며,
    상기 센싱 회로 블록은,
    제 1 전압에 의해 데이터 센싱을 진행하는 제 1 센싱부; 및
    상기 제 1 센싱부에 의해 리드된 상기 상변화 메모리 셀의 데이터가 오류 판정시, 상기 상변화 메모리 셀의 임계 전압보다 큰 제 2 전압에 의해 데이터 센싱을 진행하는 제 2 센싱부를 포함하는 상변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 센싱부의 오류를 판단하는 ECC(error correction code) 블록을 포함하는 콘트롤러를 더 포함하는 상변화 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 센싱부 및 상기 제 2 센싱부는 상기 ECC 블록 및 상기 비트 라인 사이에 전기적으로 연결되도록 구성되는 상변화 메모리 장치
  4. 제 3 항에 있어서,
    상기 제 1 센싱부와 상기 ECC 블록, 및 상기 제 2 센싱부와 상기 ECC 블록 사이에 스위치가 각각 연결되는 상변화 메모리 장치.
  5. 제 1 항에 있어서,
    상기 센싱 회로 블록은 리드될 상변화 메모리 셀에 입력되는 전류를 카피하여 상기 제 1 및 제 2 센싱부에 기준 전류를 제공하는 기준 전류 생성부를 더 포함하는 상변화 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 센싱부는 상기 기준 전류 생성부로 제공되는 전압 및 상기 제 1 전압을 비교하는 센스 앰프 회로를 포함하는 상변화 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제 2 센싱부는 상기 기준 전류 생성부로부터 제공되는 전압을 충전하는 충전부 및 상기 충전부에 저장된 전압과 상기 제 2 전압을 비교하는 센스 앰프 회로를 포함하는 상변화 메모리 장치.
  8. 교차되는 복수의 워드 라인 및 복수의 비트 라인, 상기 복수의 워드 라인 및 복수의 비트 라인의 교차점 각각에 배치되는 상변화 메모리 셀을 포함하는 크로스 포인트 어레이 타입 상변화 메모리 장치의 구동방법으로서,
    리드 명령에 따라, 선택된 상변화 메모리 셀의 데이터를 임계 전압 이하의 제 1 전압을 이용하여 센싱하는 단계;
    상기 센싱된 데이터의 오류 여부를 판정하는 단계; 및
    상기 센싱된 데이터에 오류가 없는 경우, 센싱 동작을 완료하고, 상기 데이터에 오류가 있다고 판단되는 경우, 상기 임계 전압보다 큰 제 2 전압을 이용하여 상기 선택된 상변화 메모리 셀의 데이터를 재차 센싱하는 단계를 포함하는 상변화 메모리 장치의 구동방법.
  9. 제 8 항에 있어서,
    상기 제 2 전압을 이용하여 센싱된 데이터 정보를 ECC 블록에 저장하는 단계를 더 포함하는 상변화 메모리 장치의 구동방법.
  10. 제 8 항에 있어서,
    상기 제 2 전압을 이용하여 데이터 센싱이 이루어진 상기 선택된 상변화 메모리 셀에 정상 데이터를 재기입하는 단계를 더 포함하는 상변화 메모리 장치의 구동방법.
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