KR102395535B1 - 테스트 회로 블록, 이를 포함하는 저항 변화 메모리 장치 및 저항 변화 메모리 장치의 형성방법 - Google Patents

테스트 회로 블록, 이를 포함하는 저항 변화 메모리 장치 및 저항 변화 메모리 장치의 형성방법 Download PDF

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Abstract

테스트 회로 블록, 이를 포함하는 저항 변화 메모리 장치 및 저항 변화 메모리 장치의 형성방법에 관한 기술이다. 본 실시예의 테스트 회로 블록은, 제 1 신호 라인; 제 2 신호 라인; 상기 제 1 및 제 2 신호 라인 사이에 연결되는 고저항 패스부; 상기 고저항 패스부보다 상대적으로 낮은 저항 값을 가지며, 상기 제 1 및 제 2 신호 라인 사이에 상기 고저항 패스부와 병렬로 연결되는 저저항 패스부; 및 상기 고저항 패스부와 상기 저저항 패스부 사이에 설치되어, 상기 저저항 패스부를 선택적으로 연결시키도록 구성되는 스위칭부를 포함한다. 이와 같은 테스트 회로 블록은 메모리 셀 어레이 형성 이전에 형성되는 코어 회로 블록에 위치되어, 메모리 셀 어레이 형성 전 코어 회로 블록의 성능을 검증할 수 있다.

Description

테스트 회로 블록, 이를 포함하는 저항 변화 메모리 장치 및 저항 변화 메모리 장치의 형성방법{Test Circuit Block, Variable Resistance Memory Device Including the same And Method of Forming The Variable Resistance Memory Device}
본 발명은 비휘발성 메모리 장치 및 그 형성방법에 관한 것으로, 보다 구체적으로는 코어 검증을 위한 테스트 회로 블록, 이를 포함하는 저항 변화 메모리 장치 및 저항 변화 메모리 장치의 형성방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성이면서, 리프레시(refresh)가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다.
차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성 및 SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다.
이와 같은 차세대 메모리 장치로서, 저항 변화 메모리 장치인 PCRAM(Phase changeable RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM) 및 ReRAM(Resistive RAM) 소자 등이 있다.
차세대 메모리 장치 역시, 제어 회로 블록을 구비한 코어 회로 블록 및 메모리 셀 어레이를 포함하고 있다.
본 발명은 메모리 셀 어레이의 적층전에, 코어 회로 블록의 검증 동작을 수행하고, 수정할 수 있는 테스트 회로 블록, 이를 포함하는 저항 변화 메모리 장치 및 저항 변화 메모리 장치의 형성방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 테스트 회로 블록은 제 1 신호 라인; 제 2 신호 라인; 상기 제 1 및 제 2 신호 라인 사이에 연결되는 고저항 패스부; 상기 고저항 패스부보다 상대적으로 낮은 저항 값을 가지며, 상기 제 1 및 제 2 신호 라인 사이에 상기 고저항 패스부와 병렬로 연결되는 저저항 패스부; 및 상기 고저항 패스부와 상기 저저항 패스부 사이에 설치되어, 상기 저저항 패스부를 선택적으로 연결시키도록 구성되는 스위칭부를 포함한다.
또한, 본 발명의 일 실시예에 따른 저항 변화 메모리 장치는, 반도체 기판; 상기 반도체 기판 상부에 위치되는 센스 앰프 및 테스트 회로 블록을 포함하는 코어 회로 블록; 및 상기 코어 회로 블록 상부에 적층되며, 복수의 비트 라인, 복수의 워드 라인, 및 상기 복수의 비트 라인과 복수의 워드 라인 사이에 각각 연결되는 저항 메모리 셀들로 구성되는 메모리 셀 어레이를 포함한다. 상기 테스트 회로 블록은 상기 메모리 셀 어레이의 상기 비트 라인 중 어느 하나와 연결되는 테스트 비트 라인; 상기 메모리 셀 어레이의 상기 워드 라인 중 어느 하나와 연결되는 테스트 워드 라인; 테스트 모드 신호가 인에이블될 때, 상기 테스트 비트 라인 및 상기 테스트 워드 라인 사이에 전기적으로 연결되는 고저항 패스부; 상기 테스트 비트 라인 및 상기 테스트 워드 라인 사이에, 상기 고저항 패스부와 병렬로 연결되는 저저항 패스부; 및 상기 고저항 패스부와 상기 저저항 패스부 사이에 연결되며, 제어 신호에 응답하여, 상기 저저항 패스부를 상기 고저항 패스부에 선택적으로 연결시키는 스위칭부를 포함한다.
또한, 본 발명의 일 실시예에 따른 저항 변화 메모리 장치의 형성방법은, 반도체 기판상에 메모리 셀을 모델링한 테스트 회로 블록을 포함하는 코어 회로를 형성하는 단계; 상기 테스트 회로 블록을 이용하여, 상기 코어 회로를 검증하는 단계; 상기 코어 회로에 오류가 발생하는 경우, 수정하는 단계; 및 상기 코어 회로 상부에 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 형성하는 단계를 포함한다.
본 발명에 따르면, 메모리 셀을 모델링한 저항들을 포함하는 테스트 회로 블록을 코어 회로내에 형성한다. 메모리 셀 어레이 적층전, 테스트 회로 블록을 이용하여, 코어 회로, 특히 센스 앰프 성능을 사전에 검증한다. 상기 검증 동작에 의해 센스 앰프의 오류 발견시, 메모리 셀 어레이 적층 전, 사전에 수정을 진행한 후, 메모리 셀 어레이를 코어 회로층 상부에 형성할 수 있다. 이에 따라, 코어 회로의 검증 대기 시간을 줄일 수 있으며, 수정을 진행할 수 있다.
도 1은 본 발명의 일 실시예에 따른 저항 변화 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 저항 변화 메모리 장치의 메모리 셀 어레이를 개략적으로 보여주는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 저항 변화 메모리 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 테스트 회로 블록을 보여주는 회로도이다.
도 5는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 전류-전압 그래프이다.
도 6은 도 4의 스위칭부를 구동시키기 위한 제어 신호 발생부의 일 예를 보여주는 개략적인 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 제어 신호 생성부를 개략적으로 보여주는 블록도이다.
도 8은 본 발명의 다른 실시예에 따른 제어 신호 회로부의 세부 회로도이다.
도 9는 본 발명의 일 실시예에 따른 저항 메모리 장치의 형성방법을 설명하기 위한 플로우 챠트이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 저항 변화 메모리 장치(100)는 코어 회로(200) 및 메모리 셀 어레이(150)를 포함할 수 있다.
코어 회로(200)는 제 1 신호 라인(S1) 및 제 2 신호 라인(S2) 사이에 선택적으로 연결된 테스트 회로 블록(210)을 포함할 수 있다.
메모리 셀 어레이(150)은 상기 제 1 신호 라인(S1) 및 제 2 신호 라인(S2)와 직, 간접적으로 연결될 수 있다.
메모리 셀 어레이(150)는 도 2에 도시된 바와 같이, 복수의 메모리 셀(MC)을 포함할 수 있다. 상기 메모리 셀(MC)은 인가 전류에 따라 저항이 가변되는 물질층, 예컨대, 칼코게나이드 화합물과 같은 상변화 물질층을 포함하는 저항 메모리 셀일 수 있다. 상변화 물질층의 저항 레벨은 메모리 셀(MC)의 로직 값에 해당할 수 있다. 또한, 상기 메모리 셀(MC)은 메모리 셀의 선택 또는 동작에 이용되는 OTS(Ovonic threshold switch)일 수 있다. 메모리 셀(MC)은 글로벌 비트 라인(GBL)에서 분기된 복수의 비트 라인(BL0~BL3) 및 글로벌 워드 라인에서 분기된 복수의 워드 라인(WL0~WLn)의 교차점 부근에 각각 위치될 수 있다. 상기 제 1 신호 라인(S1)은 예를 들어, 글로벌 비트 라인(GBL)에 해당할 수 있고, 상기 제 2 신호 라인(S2)는 예를 들어, 글로벌 워드 라인(GWL)에 해당할 수 있다. 또한, 도 2에 도시된 노말 셀 패스(150a)는 메모리 셀 어레이(150)에서 임의의 비트 라인(BL)과 임의의 워드 라인(WL) 사이에 연결된 메모리 셀(MC) 중 하나에 해당할 수 있다.
글로벌 비트 라인(GBL)과 비트 라인(BL0~BL3) 사이에 비트 라인 선택 스위치(110)가 연결되어, 복수의 비트 라인(BL0~BL3) 중 하나를 선택할 수 있다. 예를 들어, 비트 라인 선택 스위치(110)는 NMOS 트랜지스터들로 구성될 수 있다. 또한, 글로벌 워드 라인(GWL)과 워드 라인(WL0~WL3) 사이에 워드 라인 선택 스위치(120)가 연결되어, 복수의 워드 라인(WL0~WL3) 중 하나를 선택할 수 있다. 예를 들어, 워드 라인 선택 스위치(120)는 PMOS 트랜지스터들로 구성될 수 있다.
다시 도 1을 참조하면, 상기 제 1 신호 라인(S1), 예컨대 글로벌 비트 라인에 전압 제공부(130)가 연결될 수 있다. 전압 제공부(130)는 상기 제 1 신호 라인(S1)에 센스 앰프(S/A)는 테스트 회로 블록(200)의 출력 터미널, 예컨대, 제 2 신호 라인(S2)에 연결되어, 테스트 회로 블록(200)의 전류 전달 특성을 검사할 수 있다.
또한, 상기 센스 앰프(S/A)는 테스트 회로 블록(200)의 전류 전달 특성을 확인하기 위하여, 테스트 회로 블록(200)의 출력 터미널인 제 2 신호 라인(S2)에 연결되었지만, 동일 기능을 갖는 다른 센스 앰프들(도시되지 않음)은 메모리 셀 어레이의 비트 라인들과 전기적으로 연결될 수 있다.
이와 같은 센스 앰프(S/A) 및 메모리 셀 어레이(150)를 제어하는 회로 블록들은 상술한 바와 같이 코어 회로(20)로 분류될 수 있다. 코어 회로(20)는 도 3에 도시된 바와 같이, 반도체 기판(10)과 메모리 셀 어레이(150) 사이에 위치될 수 있다. 즉, 일반적인 저항성 메모리 장치, 예를 들어, 상변화 메모리 장치는 상변화 메모리 셀 어레이 및 코어 회로를 포함할 수 있고, 반도체 기판(10) 상에 코어 회로(20)를 선 형성한 후, 코어 회로(20) 상부에 상변화 메모리 셀 어레이(150)를 형성하고 있다.
그런데, 메모리 셀 어레이(150)가 코어 회로(20) 상부에 형성되기 때문에, 종래의 경우 코어 회로(20)의 검증 동작은 메모리 셀 어레이(150)가 완성된 후 진행될 수 있었다. 더욱이, 메모리 셀 어레이(150) 형성 후, 코어 회로(20)에 문제 가 검출되는 경우, 코어 회로(20)가 메모리 셀 어레이(150)로 덮혀 있기 때문에, 실질적으로 코어 회로(20)의 수정(revision)이 어렵다.
본 실시예에서는 이와 같은 코어 회로(20) 및 메모리 셀 어레이(150)의 구조적인 문제점을 해결할 수 있도록, 코어 회로(20), 특히, 센스 앰프(S/A)의 기능을 검증할 수 있는 테스트 회로 블록(210)을 코어 회로(20)내에 구축할 것이다.
도 4는 본 발명의 일 실시예에 따른 테스트 회로 블록(210)을 보여주는 회로도이고, 도 5는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 전류-전압 그래프이다.
도 4를 참조하면, 테스트 회로 블록(210)은 제 1 신호 라인(S1), 제 2 신호 라인(S2), 제 1 인에이블부(215), 제 2 인에이블부(218), 고저항 패스부(220), 저저항 패스(230) 및 스위칭부(250)를 포함할 수 있다.
제 1 인에이블부(215)는 제 1 신호 라인(S1)과 고저항 패스부(220) 사이에 연결될 수 있다. 제 1 인에이블부(215)는 트랜스퍼 게이트로 구성될 수 있으며, 테스트 모드 신호(TE, /TE)에 응답하여 구동될 수 있다.
제 1 신호 라인(S1)은 예를 들어, 메모리 셀 어레이(150)와 연결된 글로벌 비트 라인(GBL) 중 하나에 해당할 수 있다. 또한, 상기 제 1 인에이블부(215)의 출력 터미널에 연결된 신호 라인은 글로벌 비트 라인(GBL)과 선택적으로 연결되는 테스트 대상의 비트 라인(BL)에 해당할 수 있다.
제 2 인에이블부(218)는 제 2 신호 라인(S2)과 고저항 패스부(220) 사이에 연결될 수 있다. 제 2 인에이블부(218)는 제 1 인에이블부(260)와 마찬가지로 트랜스퍼 게이트로 구성될 수 있으며, 테스트 모드 신호(TE, /TE)에 응답하여 구동될 수 있다.
제 2 신호 라인(S2)은 예를 들어, 메모리 셀 어레이(150)와 연결된 글로벌 워드 라인(GWL) 중 하나일 수 있다. 또한, 제 2 인에이블부(218)의 입력 터미널(혹은 출력 터미널)에 연결된 신호 라인은 글로벌 워드 라인(GWL)과 선택적으로 연결되는 테스트 대상의 워드 라인(WL)에 해당할 수 있다.
제 1 및 제 2 인에이블부(215,218)를 구동시키는 테스트 모드 신호(TE)는 코어 회로 블록(20)을 검증시 인에이블 되는 신호일 수 있으며, 메모리 장치내에서 생성되거나, 혹은 콘트롤러로부터 입력되는 신호일 수 있다.
고저항 패스부(220)는 제 1 신호 라인(S1) 및 제 2 신호 라인(S2) 사이에 연결될 수 있다. 고저항 패스부(220)는 테스트 모드 신호(TE)가 인에이블 되어 제1 및 제 2 인에이블부(215,218)가 동작하는 경우, 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 고저항 패스부(220)는 오프 저항(Roff)을 포함할 수 있다. 상기 오프 저항(Roff)은 상기 메모리 셀 어레이(150)의 메모리 셀(MC)들 중 선택된 메모리 셀(MC)의 오프(off) 저항 값에 해당할 수 있다. 여기서, 선택 메모리 셀(MC)은 선택 비트 라인(BL)과 연결되거나, 혹은 선택 워드 라인(WL)에 연결된 메모리 셀에 해당할 수 있다. 또한, 상기 오프 저항(Roff)은 상기 선택된 메모리 셀(MC)의 저항 값에 리키지 성분을 반영한 값을 추가적으로 포함할 수 있다. 예를 들어, 본 실시예의 고저항 패스부(220)는 병렬로 연결된 리셋 저항(Rreset)과 리키지 저항(Rleakage)의 합성 저항값 보다 작게 구성될 수 있다.
<식 1>
Roff < (Rreset x Rleakage)/(Rreset + Rleakag )
여기서, 상기 고저항 패스부(220)에서 리셋 저항(Rreset)이 적용되는 것은 셋 저항(Rset)에 비해 리셋 저항(Rreset)이 크기 때문이다.
도 5는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 전류 전압 특성 그래프이다.
상변화 메모리 장치의 메모리 셀은 도 5에 도시된 바와 같이, 비트 라인 전압(VBL)이 셋 동작 및 리셋 동작을 수행하기 위한 임계 전압(Vth(set), Vth(reset))이상이 되면, 턴 온이 이루어져, 상변화가 진행된다.
본 실시예의 임계 전압으로 예를 들어, 데이터 0을 기입하기 위한 셋 상태의 임계 전압(Vth(set))를 이용할 수 있다. 하지만 여기에 한정되지 않고, 데이터 1을 기입하기 위한 리셋 상태의 임계 전압(Vth(reset))을 이용할 수 있다. 또한, 도 5의 그래프에서 Vread는 셋 상태 및 리셋 상태를 구분하기 위한 리드 전압일 수 있다. 또한, 도 5의 Ith는 셋 전압(Vset, 혹은 셋 상태) 및 리셋 전압(Vreset, 혹은 리셋 상태)을 명확히 구분하기 위한 지점(예컨대, 전압 레벨)의 임계 전류를 지시할 수 있다.
상기 상변화 메모리 장치의 메모리 셀은 상기 셋 임계 전압(Vth(set)) 및 리셋 임계 전압(Vth(reset)) 이상에서 홀드 전류(Ihold) 이상의 높은 전류가 발생될 수 있다. 또한, 메모리 셀에 셋 임계 전압(Vth(set)) 및 리셋 전압(Vth(reset))이 인가된 후에는, 낮은 레벨의 전압을 인가하더라도, 높은 전류가 발생되는 스냅백(snapback) 특성을 갖는다.
이에 따라, 상변화 메모리 장치의 메모리 셀은 임계 전압(Vth(set)) 이상의 구간 및 홀드 전류(Ihold) 이상의 구간을 온 상태(A)로 설정하고, 임계 전압(Vth(set)) 이하의 구간 및 홀드 전류(Ihold) 이하의 구간을 오프 상태(B)로 설정할 수 있다.
상기 고저항 패스부(220)는 도 5의 오프 상태(B)의 저항을 모델링하도록 설계될 수 있다. 즉, 고저항 패스부(220)는 도 5의 오프 상태(B), 즉, 0V에서 임계 전압(Vth)까지 전류-전압 그래프의 기울기에 해당하는 저항 값을 나타내도록 설계될 수 있다.
저저항 패스부(220)는 상기 고저항 패스부(220)과 병렬로 연결되며, 상기 스위칭부(250)의 동작에 따라, 비트 라인(BL) 및 워드 라인(WL) 사이에 연결될 수 있다. 저저항 패스부(220)는 온 저항(Ron:231), 셀 스위칭부(233) 및 홀드 전압 생성부(235)를 포함할 수 있다. 저저항 패스부(220)는 도 5의 온 상태(on stage:A)를 모델링하도록 설계될 수 있다.
상기 온 저항(Ron:231)은 스냅백 이후의 온 상태(A)의 기울기에 대응하는 저항 값을 갖도록 설계될 수 있다. 경우에 따라 온 저항(231)은 가변 저항일 수 있고, 전압 제공부(130)에서 인가되는 전압 레벨에 따라 저항 값이 가변될 수 있다.
셀 스위칭부(233)는 상기 스위칭부(250)와 동일한 제어 신호(con)에 의해 턴온될 수 있다. 경우에 따라, 셀 스위칭부(233)는 생략될 수도 있다.
홀드 전압 생성부(235)는 스냅백 이후, 메모리 셀의 턴온을 유지할 수 있는 최소 전압인 홀드 전압(Vhold)을 생성하도록 구성된다. 홀드 전압 생성부(235)는 직렬로 연결된 복수의 다이오드들로 구성될 수 있다. 상기 다이오드들은 예를 들어, 게이트와 드레인이 공통 접속되는 모스 트랜지스터 구조로 형성될 수 있다.
스위칭부(250)는 제어 신호(con)에 따라, 선택적으로 구동되어, 상기 저저항 패스부(230)를 구동시킬 수 있다.
도 6은 도 4의 스위칭부를 구동시키기 위한 제어 신호 발생부의 일 예를 보여주는 개략적인 회로도이다.
도 6을 참조하면, 제어 신호 발생부(300a)는 전압차 감지부(310)를 포함할 수 있다. 전압차 감지부(310)는 비트 라인(BL)의 전압 및 워드 라인(WL)의 전압을 입력받아, 비트 라인(BL)의 전압 및 워드 라인(WL)의 전압의 차(△V)가 임계 전압(예컨대, Vth(set)) 이상인 경우, 메모리 셀이 턴온되었다고 판단하고, 제어 신호(con)를 생성하도록 구성될 수 있다.
예를 들어, 비트 라인(BL)과 워드 라인(WL)의 전압 차가 임계 전압(Vth(set) 이하인 경우, 전압차 감지부(310)는 제어 신호(con)를 발생하지 않는다. 이에 따라, 테스트 모드 신호(TE)가 인에이블되었다는 가정하에서, 테스트 회로 블록(210)의 스위칭부(250) 및 셀 스위칭부(233)는 턴 오프되어, 비트 라인(BL)에서 워드 라인(WL)으로 흐르는 전류는 오프 상태의 저항을 반영하는 고저항 패스부(220)를 통해서만 전달될 수 있다.
한편, 비트 라인(BL)과 워드 라인(WL)의 전압 차가 임계 전압(Vth(set)) 이상인 경우, 워드 라인(WL)이 선택되고 비트 라인(BL)을 통해 전압이 인가되는 경우에 해당할 수 있다. 이러한 경우, 상변화 메모리 셀이 구동되었다고 판정하여, 전압차 감지부(310)는 제어 신호(con)를 출력한다.
테스트 모드 신호(TE)가 인에이블되었다는 가정하에서, 제어 신호(con)가 발생되면, 스위칭부(250) 및 셀 스위칭부(233)가 턴 온된다. 이에 따라, 비트 라인(BL)에 입력된 전류는 온 상태의 저항을 반영하는 저저항 패스부(230)를 통해 워드 라인(WL)에 전달될 수 있다.
이때, 비트 라인(BL)과 워드 라인(WL) 사이에 고저항 패스부(220) 및 저저항 패스부(230)가 동시에 연결되는 경우, 비트 라인(BL)을 통해 유입되는 전류는 상대적으로 저저항을 갖는 저저항 패스부(230)를 통해 대부분 전달된다.
도 7은 본 발명의 일 실시예에 따른 제어 신호 생성부를 개략적으로 보여주는 블록도이고, 도 8은 본 발명의 일 실시예에 따른 제어 신호 회로부의 세부 회로도이다.
도 7을 참조하면, 제어 신호 생성부(300b)는 제 1 회로부(320), 제 2 회로부(350) 및 연산부(370)를 포함할 수 있다.
제 1 회로부(320)는 비트 라인 전압(VBL)이 임계 전압(Vth(set))이상인 경우, 하이로 인에이블되는 제 1 출력 신호(out1)을 생성하도록 구성된다.
이와 같은 제 1 회로부(320)는 도 8에 도시된 바와 같이, 제 1 비교부(321), 버퍼링부(323) 및 제 1 디스차지부(325)를 포함할 수 있다.
제 1 비교부(321)는 비트 라인 전압(VBL) 및 임계 전압(Vth(set))을 비교하여, 비트 라인 전압(VBL)이 임계 전압(Vth(set))보다 큰 경우, 비교 신호(com1)를 출력하도록 구성된다. 제 1 비교부(321)는 일반적인 비교 회로부들이 모두 여기에 해당할 수 있다.
버퍼링부(323)는 반전된 테스트 모드 신호(/TE)에 응답하여, 상기 비교 신호(com1)를 버퍼링하여, 제 1 출력 신호(out1)로 제공한다. 본 실시예의 버퍼링부(323)는 반전된 테스트 모드 신호(/TE)에 응답하여 구동되는 PMOS 트랜지스터 및 인버터들로 구성될 수 있지만, 여기에 한정되지는 않는다.
제 1 디스차지부(325)는 비 테스트 모드 구간에서, 상기 비교부(321)의 출력 노드를 디스차지하도록 구성될 수 있다. 제 1 디스차지부(325)는 반전된 테스트 모드 신호(/TE)에 응답하여 구동되는 NMOS 트랜지스터로 구성될 수 있다.
제 2 회로부(350)는 상기 저저항 패스부(230)를 흐르는 전류가 홀드 전류(Ihold) 이상인 경우, 하이로 인에이블된 제 2 출력 신호(out2)를 생성할 수 있다. 다시 말해, 제 2 회로부(350)는 상기 저저항 패스부(230)를 흐르는 전류가 홀드 전류(Ihold) 이하인 경우, 로우로 디스에이블된 제 2 출력 신호(out2)를 생성할 수 있다.
이와 같은 제 2 회로부(350)는 제 1 전류 제공부(352), 전류 감지부(355), 제 2 전류 제공부(358), 제 2 비교부(360), 버퍼부(362) 및 제 2 디스차지부(364)를 포함할 수 있다.
제 1 전류 제공부(352)는 제 1 홀드 전류원(353: Ihold) 및 제 1 스위치(354)를 포함할 수 있다. 제 1 스위치(354)는 상기 스위칭부(250) 턴온시 동시에 턴온될 수 있다.
전류 감지부(355)는 저저항 패스부(230)의 홀드 전압 생성부(235)에 흐르는 전류량을 감지하도록 구성된다. 전류 감지부(355)는 홀드 전압 생성부(235)의 출력 신호에 응답하여 구동되는 NMOS 트랜지스터로 구성될 수 있다.
제 2 전류 제공부(358)는 제 1 전류 제공부(352)에서 제공되는 전류량을 수용하여 접지단으로 배출하도록 구성될 수 있다. 제 2 전류 제공부(358)는 제 2 스위치(356) 및 제 2 홀드 전류원(357:Ihold)을 포함할 수 있다. 상기 제 1 및 제 2 홀드 전류원(353,357)은 동일 크기의 전류를 생성할 수 있다.
제 2 비교부(360)는 기준 전압(VREF) 및 제 1 전류 제공부(352)와 전류 감지부(355)의 연결 노드(N1) 사이의 전압을 비교하여, 비교 신호(com2)를 생성할 수 있다. 상기 기준 전압(VREF)은 홀드 전류(Ihold)에 대응되는 전압 레벨일 수 있다.
버퍼부(362)는 복수의 인버터를 포함할 수 있으며, 상기 비교 신호(com2)를 버퍼링하여, 제 2 출력 신호(out2)로서 출력할 수 있다.
제 2 디스차지부(364)는 비 테스트 모드 구간에서, 상기 연결 노드(N1)의 전압을 디스차지하도록 구성될 수 있다. 제 2 디스차지부(325)는 반전된 테스트 모드 신호(/TE)에 응답하여 구동되는 NMOS 트랜지스터로 구성될 수 있다.
이와 같은 제 2 회로부(350)는 다음과 같이 구동될 수 있다.
저저항 패스부(230)의 홀드 전압 생성부(235)를 흐르는 전류량이 홀드 전류(Ihold) 이상인 경우, NMOS 트랜지스터로 구성된 전류 감지부(355)는 소스 및 드레인 레벨보다 게이트 레벨이 높아지기 때문에, 전류 감지부(355)의 구동력이 증대된다. 이에 따라, 제 1 전류 제공부(352)에서 생성되는 전류들의 대부분이 제 2 전류 제공부(358)로 흐르게 되어, 상기 연결 노드(N1)의 전압 레벨이 낮아진다. 이에 따라, 제 2 비교부(360)는 하이 레벨로 인에이블된 제 2 비교 신호(com2)를 출력하고, 제 2 회로부(350)는 안정화된 하이 레벨의 제 2 출력 신호(out2)를 생성한다.
한편, 저저항 패스부(230)의 홀드 전압 생성부(235)를 흐르는 전류량이 홀드 전류(Ihold) 이하인 경우, 전류 감지부(355)의 구동력이 감소된다. 이에 따라, 제 1 전류 제공부(352)에서 생성되는 전류들의 대부분이 상기 연결 노드(N1)에 잔류되어, 상기 연결 노드(355)의 전압 레벨이 상승된다. 이에 따라, 연결 노드(N1)의 전압 레벨이 상기 기준 전압(Vref)보다 높아져서, 상기 제 2 비교부(360)는 로우로 디스에이블된 제 2 비교 신호(com2)를 출력하고, 제 2 회로부(350)는 로우 레벨의 제 2 출력 신호(out2)를 생성한다.
연산부(370)는 제 1 출력 신호(out1) 및 제 2 출력 신호(out2)를 입력받아, 스위칭부(250)를 턴온시키기 위한 제어 신호(con)를 생성한다. 연산부(370)는 앤드(AND) 연산을 수행할 수 있는 로직 회로로 구현될 수 있다.
즉, 본 실시예의 제어 신호 생성부(300b)는 테스트 회로 블록(210)에 인가되는 비트 라인 전압(VBL)이 임계 전압(Vth(set)) 이상이고, 인가 전류가 홀드 전류(Ihold) 이상인 경우(도 5의 "A"영역), 스위칭부(250)를 턴온시키기 위한 제어 신호(con)를 출력한다.
한편, 테스트 회로 블록(210)에 인가되는 비트 라인 전압(VBL)이 임계 전압(Vth(set)) 이하이거나, 인가 전류가 홀드 전류(Ihold) 이하인 경우(도 5의 "B"영역), 스위칭부(250)가 동작되지 않도록 제어 신호(con)가 발생되지 않는다.
이와 같은 본 발명의 실시예에 따른 테스트 회로 블록은 다음과 같이 구동될 수 있다.
먼저, 반도체 기판(10) 상에 테스트 회로 블록(210) 및 센스 앰프(S/A)를 포함하는 코어 회로(20)를 형성한다. 코어 회로(20) 상부에 메모리 셀 어레이(150)를 적층하기 전에, 상기 센스 앰프(S/A)의 특성을 검출하기 위하여, 테스트 회로 블록(210)을 구동한다.
먼저, 테스트 모드 신호(TE,/TE)를 인에이블시킨 상태에서, 비트 라인(BL)과 워드 라인(WL)의 전압차(△V) 또는 비트 라인의 전압 레벨(VBL)에 따라, 스위칭부(250)를 선택적으로 구동시킨다.
예를 들어, 비트 라인(BL)과 워드 라인(WL)의 전압차(△V)가 임계 전압(예를 들어, Vth(set)) 보다 작은 경우, 상기 스위칭부(250)는 턴오프된다. 이에 따라, 비트 라인(BL)과 워드 라인(WL) 사이에 고저항 패스부(220)만이 연결된다. 상기 센스 앰프(S/A)는 고저항 패스부(220)의 저항값을 통해, 선택 메모리 셀의 오프 저항값을 예측할 수 있다.
한편, 비트 라인(BL)과 워드 라인(WL)의 전압차(△V)가 임계 전압(예를 들어, Vth(set))보다 큰 경우, 상기 스위칭부(250) 및 그 밖의 스위칭부들(233,354,356)이 모두 턴온된다.
이에 따라, 비트 라인(BL) 및 워드 라인(GWL) 사이에 고저항 패스부(220) 및 저저항 패스부(230)가 동시에 연결된다. 상술한 바와 같이, 저저항 패스부(230)의 유효 저항이 고저항 패스부(220)의 유효 저항보다 현격히 작게 설계되었으므로, 비트 라인(BL)에서 전달되는 전류의 대부분은 저저항 패스부(230)를 거쳐 워드 라인(WL)으로 흐르게 된다.
한편, 비트 라인의 전압 레벨(VBL)이 임계 전압(Vth) 이상인 상태에서, 저저항 패스부(230)를 흐르는 전류가 홀드 전류(Ihold) 이하가 되는 경우, 제 2 회로부(350)의 구동에 의해 상기 스위칭부(250) 및 그 밖의 스위칭부들(233,354,356)들이 턴 오프된다.
이에 따라, 센스 앰프(S/A)는 임계 전류(Ith) 레벨에서, 셋 전압 및 리셋 전압 각각에 해당하는 저항 값을 각각 센싱하여, 리드 동작이 정확히 수행하는지 검증할 수 있다.
한편, 센스 앰프(S/A)의 라이트 동작은 비트 라인 전압(VBL)에 따른 전류량 또는 저항 측정에 의해 검증이 가능하기 때문에, 제 1 회로부(320)의 동작만으로도 검증이 가능하다. 이에 따라, 센스 앰프(S/A)의 라이트 동작 검증시, 제 1 회로부(320)의 제 1 출력 신호(out1)를 제어 신호(con)로서 이용할 수 있다.
센스 앰프(S/A)와 같은 코어 회로는 본 실시예의 테스트 회로 블록에 의해, 메모리 셀 어레이가 형성 이전에 검증이 가능하므로, 오류 발생시 센스 앰프(S/A)의 설계 변경을 통해 수정을 진행할 수 있다.
도 9는 본 발명의 일 실시예에 따른 저항 메모리 장치의 형성방법을 설명하기 위한 플로우 챠트이다.
도 9를 참조하면, 반도체 기판(10) 상부에 센스 앰프(S/A) 및 본 발명의 테스트 회로 블록(200)을 포함하는 코어 회로(20)를 형성한다(S1).
다음, 테스트 회로 블록(200)을 통하여, 상기 코어 회로(20), 보다 자세하게는 센스 앰프(S/A)가 정상적으로 구성되었는지, 검증하는 동작을 수행한다(S2). 즉, 상기 도 1 내지 도 8에 개시된 테스트 회로 블록(200)의 일련의 동작에 의해, 센스 앰프(S/A)가 정상적으로 구성되었는지 확인할 수 있다.
다음, 코어 회로(20), 즉, 센스 앰프(S/A)의 센싱 결과가 오류를 갖는지 확인한다(S3).
코어 회로(20), 센스 앰프(S/A)에 오류가 발생된 경우, 센스 앰프(S/A)의 설계 변경등을 통해 수정을 진행한 후(S4), 상기 코어 회로 검증 동작(S2)을 수행한다.
한편, 코어 회로(20)에 오류가 없는 경우, 상기 코어 회로(20) 상부에 메모리 셀 어레이(150)를 형성한다.
본 발명에 따르면, 메모리 셀을 모델링한 저항들을 포함하는 테스트 회로 블록을 코어 회로내에 형성한다. 메모리 셀 어레이 적층전, 테스트 회로 블록을 이용하여, 코어 회로, 특히 센스 앰프 성능을 사전에 검증한다. 상기 검증 동작에 의해 센스 앰프의 오류 발견시, 메모리 셀 어레이 적층 전, 사전에 수정을 진행한 후, 메모리 셀 어레이를 코어 회로층 상부에 형성할 수 있다. 이에 따라, 코어 회로의 검증 대기 시간을 줄일 수 있으며, 수정을 진행할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
20 : 코어 회로 300 : 테스트 회로 블록
320 : 고저항 패스부 350 : 저저항 패스부

Claims (20)

  1. 제 1 신호 라인;
    제 2 신호 라인;
    상기 제 1 및 제 2 신호 라인 사이에 연결되는 고저항 패스부;
    상기 고저항 패스부보다 상대적으로 낮은 저항 값을 가지며, 상기 제 1 및 제 2 신호 라인 사이에 상기 고저항 패스부와 병렬로 연결되는 저저항 패스부; 및
    상기 고저항 패스부와 상기 저저항 패스부 사이에 설치되어, 상기 저저항 패스부를 선택적으로 연결시키도록 구성되는 스위칭부를 포함하며,
    상기 고저항 패스부는 턴온 전 선택된 저항 변화 메모리 셀의 오프(off) 저항 값 및 누설 전류에 따른 저항 값을 포함하도록 구성된 테스트 회로 블록.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 저저항 패스부는 선택된 저항 변화 메모리 셀의 온(on) 저항 값을 반영하도록 구성된 테스트 회로 블록.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 저저항 패스부는,
    상기 선택된 저항 변화 메모리 셀의 스냅백(snapback) 이후, 상기 저항 변화 메모리 셀의 턴 온을 유지할 수 있는 최소 전압을 제공하는 홀드 전압 생성부를 더 포함하는 테스트 회로 블록.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 홀드 전압 생성부는 직렬로 연결된 복수의 다이오드들로 구성되는 테스트 회로 블록.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 스위칭부는 상기 제 1 신호 라인과 상기 제 2 신호 라인의 전압 차에 따라 선택적으로 구동되는 테스트 회로 블록.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 스위칭부는 상기 제 1 신호 라인이 임계 전압 이상인 경우, 턴온되도록 설계되는 테스트 회로 블록.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 스위칭부는 상기 저저항 패스부를 흐르는 전류 값이 일정 레벨의 홀드 전류 이하인 경우, 턴 오프되도록 설계되는 테스트 회로 블록.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 신호 라인은 비트 라인이고,
    상기 제 2 신호 라인은 워드 라인인 테스트 회로 블록.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 신호 라인 및 상기 고저항 패스부 사이에 연결되는 제 1 인에이블부, 및
    상기 고저항 패스부와 상기 제 2 신호 라인 사이에 연결되는 제 2 인에이블부를 더 포함하며,
    상기 제 1 및 제 2 인에이블부는 테스트 모드 신호에 응답하여 선택적으로 구동되는 테스트 회로 블록.
  11. 반도체 기판;
    상기 반도체 기판 상부에 위치되는 센스 앰프 및 테스트 회로 블록을 포함하는 코어 회로 블록; 및
    상기 코어 회로 블록 상부에 적층되며, 복수의 비트 라인, 복수의 워드 라인, 및 상기 복수의 비트 라인과 복수의 워드 라인 사이에 각각 연결되는 저항 메모리 셀들로 구성되는 메모리 셀 어레이를 포함하며,
    상기 테스트 회로 블록은,
    상기 메모리 셀 어레이의 상기 비트 라인 중 어느 하나와 연결되는 테스트 비트 라인;
    상기 메모리 셀 어레이의 상기 워드 라인 중 어느 하나와 연결되는 테스트 워드 라인;
    테스트 모드 신호가 인에이블될 때, 상기 테스트 비트 라인 및 상기 테스트 워드 라인 사이에 전기적으로 연결되는 고저항 패스부;
    상기 테스트 비트 라인 및 상기 테스트 워드 라인 사이에, 상기 고저항 패스부와 병렬로 연결되는 저저항 패스부; 및
    상기 고저항 패스부와 상기 저저항 패스부 사이에 연결되며, 제어 신호에 응답하여, 상기 저저항 패스부를 상기 고저항 패스부에 선택적으로 연결시키는 스위칭부를 포함하는 저항 변화 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 고저항 패스부는 상기 메모리 셀 중 선택된 메모리 셀의 오프 저항 값 및 누설 전류에 따른 저항 값을 포함하는 저항 값을 갖도록 설계된 저항 변화 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 저저항 패스부는 온 저항 및 상기 온 저항과 연결된 홀드 전압 생성부를 포함하며,
    상기 온 저항은 상기 메모리 셀 어레이의 선택된 메모리 셀의 온 저항 값에 대응되는 저항 값을 갖도록 설계된 저항 변화 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 홀드 전압 생성부는 직렬로 연결된 복수의 다이오드들을 포함하는 저항 변화 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제어 신호를 생성하는 제어 신호 생성부를 더 포함하며,
    상기 제어 신호 생성부는 상기 테스트 비트 라인 및 상기 테스트 워드 라인 사이의 전압 차가 임계 전압 이상인 경우, 상기 제어 신호를 인에이블시키도록 구성되는 저항 변화 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제어 신호를 생성하는 제어 신호 생성부를 더 포함하며,
    상기 제어 신호 생성부는,
    상기 비트 라인의 전압이 임계 전압 이상인 경우 상기 제어 신호를 출력하도록 구성되는 저항 변화 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 임계 전압은 셋 전압 및 리셋 전압 중 선택되는 하나에 해당하는 저항 변화 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제어 신호를 생성하는 제어 신호 생성부를 더 포함하며,
    상기 제어 신호 생성부는,
    상기 비트 라인의 전압이 임계 전압 이상인 경우, 하이로 인에이블되는 제 1 출력 신호를 생성하는 제 1 회로부;
    상기 저저항 패스부의 출력 전류가 홀드 전류 이상인 경우, 하이로 인에이블되는 제 2 출력 신호를 생성하는 제 2 회로부; 및
    상기 제 1 출력 신호 및 상기 제 2 출력 신호가 모두 하이로 인에이블될 때, 상기 제어 신호를 인에이블시키는 연산부를 포함하는 저항 변화 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 센스 앰프는 상기 워드 라인과 연결되어, 상기 테스트 회로 블록을 흐르는 전류 및 저항 값을 센싱하도록 구성되는 저항 변화 메모리 장치.
  20. 반도체 기판상에 메모리 셀을 모델링한 테스트 회로 블록을 포함하는 코어 회로를 형성하는 단계;
    상기 테스트 회로 블록을 이용하여, 상기 코어 회로를 검증하는 단계;
    상기 코어 회로에 오류가 발생하는 경우, 수정하는 단계; 및
    상기 코어 회로 상부에 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 형성하는 단계를 포함하는 저항 변화 메모리 장치의 형성방법.
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