CN109817269B - 测试电路块、可变电阻存储器件和形成该存储器件的方法 - Google Patents

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Abstract

本发明涉及一种测试电路块、可变电阻存储器件和形成该存储器件的方法。所述测试电路块可以包括第一信号线、第二信号线、高电阻路径单元和低电阻路径单元。高电阻路径单元可以连接在第一信号线和第二信号线之间。低电阻路径单元可以具有低于高电阻路径单元的电阻的电阻。低电阻路径单元可以选择性地与第一信号线和第二信号线之间的高电阻路径单元并联连接。

Description

测试电路块、可变电阻存储器件和形成该存储器件的方法
相关申请的交叉引用
本申请要求于2017年11月20日向韩国知识产权局提交的申请号为10-2017-0155058的韩国申请的优先权，其通过引用整体合并于此。
技术领域
各种实施例总体而言涉及一种非易失性存储器件，更具体地涉及一种与核心验证相关的测试电路块、包括所述测试电路块的可变电阻存储器件和形成所述可变电阻存储器件的方法。
背景技术
为了给存储器件提供高容量和低功耗，正在研究下一代存储器件。这些正在研究的下一代存储器件通常具有不需刷新的非易失性特性。
下一代存储器件可以具有动态随机存取存储器(DRAM)的高集成度和闪存的非易失性特性，并且还具有静态RAM(SRAM)的快速速度。
下一代存储器件可以包括相变RAM(PCRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(Polymer RAM,PoRAM)、磁性RAM(MRAM)、铁电RAM(FeRAM)、电阻RAM(ReRAM)等。
下一代存储器件可以包括具有控制电路块的核心电路块和存储单元阵列。
发明内容
在一个实施例中，测试电路块可以包括第一信号线、第二信号线、高电阻路径单元和低电阻路径单元。所述高电阻路径单元可以连接在所述第一信号线和所述第二信号线之间。所述低电阻路径单元可以具有低于所述高电阻路径单元的电阻的电阻。所述低电阻路径单元可以选择性地与所述高电阻路径单元并联连接在所述第一信号线和所述第二信号线之间。
在一个实施例中，可变电阻存储器件可以包括半导体衬底、核心电路块和存储单元阵列。所述核心电路块可以包括布置在所述半导体衬底上的感测放大器和测试电路块。所述存储单元阵列可以布置在所述核心电路块之上。所述存储单元阵列可以包括多个位线、多个字线和连接在所述位线和所述字线之间的电阻存储单元。测试电路块可以包括测试位线、测试字线、高电阻路径单元和低电阻路径单元。所述测试位线可以与所述位线中的任意一个连接。所述测试字线可以与所述字线中的任意一个连接。当测试模式信号被使能时，所述高电阻路径单元可以连接在所述位线中的所述任意一个和所述字线中的所述任意一个之间。所述低电阻路径单元可以选择性地与所述测试位线和所述测试字线之间的所述高电阻路径单元并联连接。
在一个实施例中，在形成可变电阻存储器件的方法中，可以在半导体衬底上形成核心电路。所述核心电路可以包括通过对存储单元建模而形成的测试电路块。可以使用所述测试电路块验证所述核心电路。当所述核心电路中产生错误时，可以校正所述核心电路。可以在所述核心电路上形成包括多个存储单元的存储单元阵列。
附图说明
图1是示出根据实施例示例的可变电阻存储器件的框图。
图2是示出根据实施例示例的可变电阻存储器件的存储单元阵列的电路图。
图3是示出根据实施例示例的可变电阻存储器件的横截面图。
图4是示出根据实施例示例的测试电路块的电路图。
图5是示出根据实施例示例的相变存储器件的电流-电压关系的曲线图。
图6是示出用于产生图4的控制信号的控制信号发生电路的框图。
图7是示出根据实施例示例的控制信号发生电路的框图。
图8是示出根据实施例示例的控制信号发生电路的电路图。
图9是示出根据实施例示例的形成可变电阻存储器件的方法的流程图。
具体实施方式
下面，将通过实施例的各种示例、参照附图来描述实施例示例。
实施例示例可以提供一种测试电路块，该测试电路块可以在层叠存储单元阵列之前验证核心电路块。
实施例示例也可提供一种包括上述测试电路块的可变电阻存储器件。
实施例示例还可以提供一种形成上述可变电阻存储器件的方法。
图1是示出根据实施例的可变电阻存储器件的框图。
参考图1，可变电阻存储器件100可以包括核心电路200和存储单元阵列150。
核心电路200可以包括第一信号线S1、第二信号线S2和选择性地连接在第一信号线S1和第二信号线S2之间的测试电路块210。
存储单元阵列150可以直接或间接地与第一信号线S1和第二信号线S2连接。
图2是示出根据实施例示例的可变电阻存储器件的存储单元阵列的电路图。
参考图2，存储单元阵列150可以包括多个存储单元150a。每个存储单元150a可以包括其电阻根据施加的电流而变化的材料。例如，存储单元150a可以包括电阻存储单元(未示出)，所述电阻存储单元具有相变层(例如硫族化合物)和选择器件(未示出)。所述相变层可以具有与存储单元150a的逻辑值相对应的电阻值。此外，选择器件可以包括另一相变层(例如双向阈值开关，Ovonic Threshold Switch(OTS))。存储单元150a可以分别位于由全局位线GBL分支的多个位线BL0～BL3和由全局字线GWL分支的多个字线WL0～WL3之间的交叉点处。例如，图1中的第一信号线S1可以对应于全局位线GBL。图1中的第二信号线S2可以对应于全局字线GWL。经由所选择的存储单元150a可以产生从由全局位线GBL分支的位线BL到由全局字线GWL分支的字线WL的正常单元路径152。
位线选择开关110可以连接在全局位线GBL和位线BL0～BL3之间。位线选择开关110可以被配置为选择位线BL0～BL3中的任意一个。例如，位线选择开关110可以包括PMOS晶体管。此外，字线选择开关120可以连接在全局字线GWL和字线WL0～WL3之间。字线选择开关120可以被配置为选择字线WL0～WL3中的任意一个。例如，字线选择开关120可以包括NMOS晶体管。
再参考图1，电压供给电路130可以连接到第一信号线S1，例如，全局位线GBL。感测放大器S/A可以连接到测试电路块210的输出端子，例如，第二信号线S2，以测试测试电路块210中的电流传输特性。
在一个实施例中，感测放大器S/A可以连接到作为测试电路块210的输出端子的第二信号线S2，以查验测试电路块210中的电流传输特性。或者，具有与所述感测放大器S/A的功能基本上相同的功能的其它感测放大器(未示出)可以与存储单元阵列150的位线BL0～BL3连接。
图3是示出根据一个实施例的可变电阻存储器件的横截面图。
参考图3，通常的电阻存储器件可以包括多个相变存储单元阵列150和核心电路20。核心电路20可以包括感测放大器S/A和用于控制存储单元阵列150的控制电路(未示出)。核心电路20可以位于半导体衬底10和存储单元阵列150之间。即，核心电路20可以形成在半导体衬底10上。相变存储单元阵列150可以形成在核心电路20上。
因为存储单元阵列150可能位于核心电路20之上，所以可能在形成存储单元阵列150之后执行用于验证核心电路20的操作。此外，当在形成存储单元阵列150之后在核心电路20中检测到错误时，由于核心电路20可能被存储单元阵列150覆盖，所以修改核心电路20可能是非常困难的。
根据一个实施例，为了解决核心电路20和存储单元阵列150的所述结构性问题，可以将测试电路块210安装在核心电路20中以验证感测放大器S/A的功能。
图4是示出根据一个实施例的测试电路块的电路图，以及图5是示出根据一个实施例的相变存储器件的电流-电压关系的曲线图。
参考图4，测试电路块210可以包括第一信号线S1、第二信号线S2、第一使能电路215、第二使能电路218、高电阻路径单元220、低电阻路径单元230和开关电路250。在一个实施例中，测试电路块210可以包括在核心电路20中。
第一使能电路215可以连接在第一信号线S1和高电阻路径单元220之间。第一使能电路215可以包括传送门。第一使能电路215可以响应于测试模式信号TE和/TE而被驱动。
第一信号线S1可以对应于与存储单元阵列150连接的全局位线GBL中的任意一个。连接到第一使能电路215的输出端子的信号线可以对应于要测试的位线BL。
第二使能电路218可以连接在第二信号线S2和高电阻路径单元220之间。第二使能电路218可以包括传送门。第二使能电路218也可以响应于测试模式信号TE和/TE而被驱动。
第二信号线S2可以对应于与存储单元阵列150连接的全局字线GWL中的任意一个。连接到第二使能电路218的输入端子或输出端子的信号线可以对应于要测试的字线WL。
用于驱动第一使能电路215和第二使能电路218的测试模式信号TE可以是在验证核心电路20时被使能的信号。测试模式信号TE可以在可变电阻存储器件100的核心电路20中产生。或者，测试模式信号TE可以是从控制器(未示出)输入的信号。
高电阻路径单元220可以连接在第一信号线S1和第二信号线S2之间。当通过使能测试模式信号TE来操作第一使能电路215和第二使能电路218时，位线BL和字线WL之间的路径经由高电阻路径单元220电连接。在一个实施例中，位线BL可以是测试位线，字线WL可以是测试字线。例如，高电阻路径单元220可以包括关断电阻R_OFF。关断电阻R_OFF可以对应于所选择的存储单元150a(该存储单元150a未被导通)的电阻值。所选择的存储单元150a可以对应于与所选择的位线BL或所选择的字线WL连接的存储单元。此时，所选择的位线BL可以接收保持电压。关断电阻R_OFF还可以包括将泄漏分量反映到所选择的存储单元MC的电阻值的电阻值。例如，高电阻路径单元220可以具有比并联连接的复位电阻Rreset和泄漏电阻Rleakage的总电阻低的电阻。
公式1
R_OFF<(Rreset×Rleakage)/(Rreset+Rleakage)
这里，复位电阻Rreset可以应用于高电阻路径单元220，因为复位电阻Rreset可以高于设置电阻Rset。
图5是示出根据一个实施例的相变存储器件的电流-电压关系的曲线图。
参考图5，当位线电压VBL不小于用于执行设置操作和复位操作的阈值电压Vth(set)和/或Vth(reset)时，存储单元可以被导通。
例如，可以将用于写入数据“0”的阈值电压Vth(set)用作阈值电压。在图5的曲线图中，可以使用读取电压Vread来相互区分设置状态和复位状态。图5中的Ith可以指对应于阈值电压Vth(set)和Vth(reset)的阈值电流。
通常，在电压可能高于设置阈值电压Vth(set)和复位阈值电压Vth(reset)的条件下，相变存储单元可以产生不小于保持电流Ihold的高电流。此外，当所选择的存储单元开始被导通时，存储单元可以具有用于产生高电流的回折(snapback)特性。
因此，可将相变存储器件的存储单元的操作区域划分为具有以下部分：作为导通状态(A)(ON阶段)的不小于阈值电压Vth(set)并且不小于保持电流Ihold的部分，以及作为关断状态(B)(OFF阶段)的不大于阈值电压Vth(set)的部分和不大于保持电流Ihold的部分。
高电阻路径单元220可被设计为对图5中的关断状态(B)的电阻建模。也就是说，高电阻路径单元220可以被设计为表征与关断状态(B)相对应的电阻值，即，在存储单元被导通之前，从0电压到阈值电压Vth(set)的电流-电压曲线的斜率。
低电阻路径单元230可以与高电阻路径单元220并联连接。低电阻路径单元230可以根据开关电路250的操作连接在位线BL和字线WL之间。低电阻路径单元230可以包括导通电阻R_ON 231、单元开关电路233和保持电压发生电路235。导通电阻R_ON231可以被设计为具有与图5中的导通状态(A)的斜率相对应的电阻值。导通电阻231可以根据从图1的电压供给电路130施加的电压电平而变化。
单元开关电路233可以由控制信号Con导通。或者，可以省略单元开关电路233。
保持电压发生电路235可以被配置为产生与用于维持相变存储单元的导通的最小电压相对应的保持电压Vhold。保持电压发生电路235可以包括串联连接的多个二极管。二极管可以具有包括耦接在一起的栅极和漏极的MOS晶体管结构。
开关电路250可以由控制信号Con选择性地驱动，以驱动低电阻路径单元230。开关电路250和单元开关电路233可以同时被驱动。
图6是示出用于产生图4的控制信号的控制信号发生电路的框图。
参考图6，控制信号发生电路300a可以包括电压差检测电路310。电压差检测电路310可以被配置为接收位线BL的电压和字线WL的电压作为输入信号。当位线BL和字线WL的电压差不小于阈值电压，例如Vth(set)时，电压差检测电路310可以确定要导通的存储单元从而产生控制信号Con。
例如，当位线BL与字线WL之间的电压差不大于阈值电压Vth(set)时，电压差检测电路310不产生控制信号Con。因此，当测试模式信号TE被使能时，可以关断测试电路块210的开关电路250和单元开关电路233，使得仅经由高电阻路径单元220来传输从位线BL流向字线WL的电流，所述高电阻路径单元220被配置为反映关断状态下的电阻。
反之，当位线BL和字线WL之间的电压差不小于阈值电压Vth(set)时，可以选择字线WL，并且可以将电压施加到位线BL。在这种情况下，电压差检测电路310可以确定要驱动的相变存储单元从而输出控制信号Con。
当在测试模式信号TE被使能的条件下产生控制信号Con时，开关电路250和单元开关电路233可以被导通。因此，施加到位线BL的电流可以经由低电阻路径单元230来传输，所述低电阻路径单元230被配置为反映导通状态下的电阻。
虽然高电阻路径单元220和低电阻路径单元230同时连接在位线BL和字线WL之间，但是流经位线BL的大部分电流可以经由具有相对低的电阻的低电阻路径单元230来传输。
图7是示出根据一个实施例的控制信号发生电路的框图，以及图8是示出根据一个实施例的控制信号发生电路的电路图。
参考图7，控制信号发生电路300b可以包括第一电路320、第二电路350和运算电路370。
当位线电压VBL不小于阈值电压Vth(set)时，第一电路320被配置为产生被使能至例如高电平的第一输出信号OUT1。
如图8所示，第一电路320可以包括第一比较电路321、缓冲电路323和第一放电电路325。
第一比较电路321可以被配置为将位线电压VBL与阈值电压Vth(set)进行比较。当位线电压VBL高于阈值电压Vth(set)时，第一比较电路321可以输出比较信号COM1。第一比较电路321可以对应于诸如例如差分比较器的常规比较器。
缓冲电路323可以响应于反相测试模式信号/TE来缓冲比较信号COM1作为第一输出信号OUT1。缓冲电路323可以包括响应于反相测试模式信号/TE而被驱动的PMOS晶体管和反相器，然而，缓冲电路323不限于特定结构。
第一放电电路325可以被配置为在非测试模式中将比较电路321的输出节点放电。第一放电电路325可以包括响应于反相测试模式信号/TE而被驱动的NMOS晶体管。
参考图7和图8，当流经低电阻路径单元230的电流不小于保持电流Ihold时，第二电路350可以产生被使能至例如高电平的第二输出信号OUT2。也就是说，当流经低电阻路径单元230的电流不大于保持电流Ihold时，第二电路350可以产生被禁止至低电平的第二输出信号OUT2。
第二电路350可以包括第一电流供给电路352、电流检测电路355、第二电流供给电路358、第二比较电路360、缓冲电路362和第二放电电路364。
第一电流供给电路352可以包括第一保持电流源353和第一开关354。第一开关354可以响应于控制信号Con而被导通。
电流检测电路355可被配置为检测流经低电阻路径单元230的保持电压发生电路235的电流量。电流检测电路355可以包括响应于保持电压发生电路235的输出信号而被驱动的NMOS晶体管。
第二电流供给电路358可接收从第一电流供给电路352提供的电流量。第二电流供给电路358可以将接收到的电流量输出到接地端子。第二电流供给电路358可以包括第二开关356和第二保持电流源357。第一保持电流源353和第二保持电流源357可以传输具有相同大小的电流作为保持电流Ihold。
第二比较电路360可将参考电压Vref与第一电流供给电路352和电流检测电路355之间的连接节点的电压进行比较，从而产生比较信号COM2。参考电压Vref可以对应于与保持电流Ihold相对应的电压电平。
缓冲电路362可以包括多个反相器。缓冲电路362可以缓冲比较信号COM2，从而将缓冲的信号输出为第二输出信号OUT2。
第二放电电路364可以被配置为在非测试模式中将连接节点N1的电压放电。第二放电电路364可以包括响应于反相测试模式信号/TE而被驱动的NMOS晶体管。
第二电路350可以以如下方式被驱动。
当流经低电阻路径单元230的保持电压发生电路235的电流量不小于保持电流Ihold时，因为在电流检测电路355中由NMOS晶体管构成的电流检测电路355的栅极电平变得高于源极电平和漏极电平，所以电流检测电路355的驱动力可以增加。因此，从第一电流供给电路352产生的大部分电流可以被传输到第二电流供给电路358，从而降低连接节点N1的电压电平。因此，第二比较电路360可以输出被使能至高电平的第二比较信号COM2。第二电路350可以产生具有高电平的稳定的第二输出信号OUT2。
反之，当流经低电阻路径单元230的保持电压发生电路235的电流量不大于保持电流Ihold时，从第一电流供给电路352产生的大部分电流可以保留在连接节点N1中从而提高连接节点N1的电压电平。因此，连接节点N1的电压电平变得高于参考电压Vref。因此，第二比较电路360可以输出被禁止至低电平的第二比较信号COM2。第二电路350可以产生具有低电平的第二输出信号OUT2。
运算电路370可以接收第一输出信号OUT1和第二输出信号OUT2。运算电路370可以产生用于导通开关电路250的控制信号Con。运算电路370可以包括被配置为执行与运算的逻辑电路。
即，当施加到测试电路块210的位线电压VBL不小于阈值电压Vth(set)，并且施加的电流不小于图5的“A”区域中的保持电流Ihold时，控制信号发生电路300b可以输出用于导通开关电路250的控制信号Con。
反之，当施加到测试电路块210的位线电压VBL不大于阈值电压Vth(set)时，或者当施加的电流不大于图5的“B”区域中的保持电流Ihold时，控制信号发生电路300b不产生控制信号Con从而阻止开关电路250的操作。
本实施例示例的测试电路块可以以如下方式被驱动。
可以在半导体衬底10上形成包括测试电路块210和感测放大器S/A的核心电路20。在将存储单元阵列150层叠在核心电路20上之前，可以驱动测试电路块210来检测感测放大器S/A的特性。
在测试模式信号TE和/TE被使能的条件下，可以根据位线BL与字线WL之间的电压差ΔV或位线BL的电压电平VBL来选择性地驱动开关电路250。
例如，当位线BL与字线WL之间的电压差ΔV低于阈值电压Vth(set)时，开关电路250被关断。因此，只有高电阻路径单元220可以连接在位线BL和字线WL之间。感测放大器S/A可以经由高电阻路径单元220的电阻值来感测所选择的存储单元的关断电阻值。
反之，当位线BL与字线WL之间的电压差ΔV高于阈值电压Vth(set)时，开关电路250和开关电路233,354,356可以被导通。因此，高电阻路径单元220和低电阻路径单元230可以同时连接在位线BL和字线WL之间。由于低电阻路径单元230的有效电阻可以远低于高电阻路径单元220的有效电阻，所以从位线BL传输的大部分电流可以经由低电阻路径单元230传输到字线WL。
当在位线BL的电压电平VBL不小于阈值电压Vth的条件下流经低电阻路径单元230的电流不大于保持电流Ihold时，开关电路250和开关电路233,354和356可以被关断。因此，感测放大器S/A可以在阈值电流Ith的电平处感测与设置电压和复位电压相对应的电阻值，以验证是否准确地执行了读取操作。
可以根据位线电压VBL利用电流量或电阻来执行感测放大器S/A的写入验证。因此，可以由第一电路320的操作来执行感测放大器S/A的写入验证。因此，当执行感测放大器S/A的写入验证时，第一电路320的第一输出信号OUT1可以用作控制信号Con。
可以在形成存储单元阵列150之前利用测试电路块210来验证诸如感测放大器S/A的核心电路20。因此，当核心电路20中产生错误时，可以使用与感测放大器S/A有关的设计变化来校正核心电路20。
图9是示出根据一个实施例的形成可变电阻存储器件的方法的流程图。
参考图9，在步骤S1中，可以在半导体衬底10上形成包括感测放大器S/A和测试电路块210的核心电路20。
在步骤S2中，可以利用测试电路块210来验证核心电路20，即感测放大器S/A。可以执行图1至图8中的测试电路块210的操作以识别感测放大器S/A的正常结构。
在步骤S3中，可以识别感测放大器S/A的感测结果是否可能有错误。
当感测放大器S/A中产生错误时，在步骤S4中，经由设计变化来校正感测放大器S/A。然后，可以再次验证包括感测放大器S/A的核心电路20。
当核心电路20中不存在错误时，在步骤S5中，可以在包括感测放大器S/A的核心电路20上形成存储单元阵列150。
根据一个实施例，可以在核心电路中形成测试电路块，该测试电路块包括与存储单元的导通/关断电阻相对应的电阻。在将存储单元阵列层叠在核心电路上之前，可以使用测试电路块来验证核心电路，特别是感测放大器。当通过验证在感测放大器中检测到错误时，可以在层叠存储单元阵列之前修改感测放大器。然后，可以将存储单元阵列层叠在已校正的核心电路上。因此，可以减少用于验证核心电路的时间。此外，可以校正有错误的核心电路。
本公开的上述实施例是说明性的而不是限制性的。各种替代和等同是可能的。实施例的示例不受本文所描述的实施例的限制。本公开也不限于任何特定类型的半导体器件。根据本公开，其他添加、删减或修改是显而易见的，并且旨在落入所附权利要求的范围之内。

Claims (21)

1.一种测试电路块，包括：
第一信号线；
第二信号线；
高电阻路径单元，其连接在所述第一信号线和所述第二信号线之间；
低电阻路径单元，其电阻低于所述高电阻路径单元的电阻，所述低电阻路径单元选择性地与所述高电阻路径单元并联连接在所述第一信号线和所述第二信号线之间，
其中，所述高电阻路径单元包括所选择的可变电阻存储单元在导通之前的关断电阻值和根据所述所选择的可变电阻存储单元的泄漏电流的电阻值。
2.如权利要求1所述的测试电路块，其中，所述低电阻路径单元包括所选择的可变电阻存储单元的导通电阻值。
3.如权利要求2所述的测试电路块，其中，所述低电阻路径单元包括保持电压发生电路，所述保持电压发生电路被配置为在所述可变电阻存储单元的回折之后提供用于维持所述可变电阻存储单元的导通状态的最小电压。
4.如权利要求3所述的测试电路块，其中，所述保持电压发生电路包括串联连接的多个二极管。
5.如权利要求3所述的测试电路块，其中，所述低电阻路径单元包括：
导通电阻，其耦接在所述第一信号线和所述保持电压发生电路之间，并且被配置为提供所述所选择的可变电阻存储单元的所述导通电阻值；以及
单元开关电路，其被配置为将所述导通电阻耦接到所述保持电压发生电路。
6.如权利要求1所述的测试电路块，还包括：
开关电路，其耦接在所述高电阻路径单元和所述低电阻路径单元之间，以选择性地将所述低电阻路径单元与所述高电阻路径单元连接，
其中，所述开关电路根据所述第一信号线与所述第二信号线之间的电压差来被选择性地驱动。
7.如权利要求1所述的测试电路块，还包括：
开关电路，其耦接在所述高电阻路径单元和所述低电阻路径单元之间，以选择性地将所述低电阻路径单元与所述高电阻路径单元连接，
其中，当所述第一信号线的电压不小于阈值电压时，所述开关电路被导通。
8.如权利要求7所述的测试电路块，其中，当流经所述低电阻路径单元的电流不大于保持电流时，所述开关电路被关断。
9.如权利要求1所述的测试电路块，其中，所述第一信号线包括位线，以及所述第二信号线包括字线。
10.如权利要求1所述的测试电路块，还包括：
第一使能电路，其连接在所述第一信号线和所述高电阻路径单元之间；以及
第二使能电路，其连接在所述高电阻路径单元和所述第二信号线之间，
其中，响应于测试模式信号来选择性地驱动所述第一使能电路和所述第二使能电路。
11.一种可变电阻存储器件，包括：
半导体衬底；
核心电路块，其包括位于所述半导体衬底之上的感测放大器和测试电路块；以及
存储单元阵列，其层叠在所述核心电路块上，所述存储单元阵列包括多个位线、多个字线和连接在所述位线和所述字线之间的电阻存储单元；
其中，所述测试电路块包括：
测试位线，其与所述位线中的任意一个连接；
测试字线，其与所述字线中的任意一个连接；
高电阻路径单元，当测试模式信号被使能时，所述高电阻路径单元连接在所述位线中的所述任意一个和所述字线中的所述任意一个之间；以及
低电阻路径单元，其选择性地与所述测试位线和所述测试字线之间的所述高电阻路径单元并联连接。
12.如权利要求11所述的可变电阻存储器件，其中，所述高电阻路径单元包括所述存储单元之中的所选择的存储单元的关断电阻和所述所选择的存储单元的泄漏电阻。
13.如权利要求11所述的可变电阻存储器件，其中，所述低电阻路径单元包括导通电阻和连接到所述导通电阻的保持电压发生电路，并且所述导通电阻具有与所述存储单元阵列的所选择的存储单元的导通电阻值相对应的电阻值。
14.如权利要求13所述的可变电阻存储器件，其中，所述保持电压发生电路包括彼此串联连接的多个二极管。
15.如权利要求12所述的可变电阻存储器件，其中，所述低电阻路径单元包括单元开关电路，所述单元开关电路被配置为基于控制信号将所述导通电阻耦接到所述保持电压发生电路。
16.如权利要求11所述的可变电阻存储器件，还包括：
开关电路，其安装在所述高电阻路径单元和所述低电阻路径单元之间，以基于控制信号选择性地将所述低电阻路径单元与所述高电阻路径单元连接；
用于产生所述控制信号的控制信号发生电路，所述控制信号发生电路被配置为当所述测试位线与所述测试字线之间的电压差不小于阈值电压时使能所述控制信号。
17.如权利要求11所述的可变电阻存储器件，还包括：
开关电路，其安装在所述高电阻路径单元和所述低电阻路径单元之间，以基于控制信号选择性地将所述低电阻路径单元与所述高电阻路径单元连接；以及
用于产生所述控制信号的控制信号发生电路，所述控制信号发生电路被配置为当所述位线的电压不小于阈值电压时输出所述控制信号。
18.如权利要求17所述的可变电阻存储器件，其中，所述阈值电压包括设置电压或复位电压。
19.如权利要求11所述的可变电阻存储器件，还包括：
开关电路，其安装在所述高电阻路径单元和所述低电阻路径单元之间，以基于控制信号选择性地将所述低电阻路径单元与所述高电阻路径单元连接；以及
用于产生所述控制信号的控制信号发生电路，
其中，所述控制信号发生电路包括：
第一电路，其被配置为产生第一输出信号，所述第一输出信号在所述位线的电压不小于阈值电压时被使能；
第二电路，其被配置为产生第二输出信号，所述第二输出信号在所述低电阻路径单元的输出电流不小于保持电流时被使能；以及
运算电路，其被配置为在所述第一输出信号和所述第二输出信号被使能时使能所述控制信号。
20.如权利要求11所述的可变电阻存储器件，其中，所述感测放大器与所述字线连接以感测所述测试电路块的电流和电压。
21.一种形成可变电阻存储器件的方法，所述方法包括：
在半导体衬底上形成核心电路，所述核心电路包括通过对存储单元建模而形成的测试电路块；
使用所述测试电路块验证所述核心电路；
当所述核心电路中产生错误时，校正所述核心电路；
在所述核心电路上形成包括多个存储单元的存储单元阵列。
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