KR102446731B1 - 전자 장치 및 그의 구동 방법 - Google Patents
전자 장치 및 그의 구동 방법 Download PDFInfo
- Publication number
- KR102446731B1 KR102446731B1 KR1020160024459A KR20160024459A KR102446731B1 KR 102446731 B1 KR102446731 B1 KR 102446731B1 KR 1020160024459 A KR1020160024459 A KR 1020160024459A KR 20160024459 A KR20160024459 A KR 20160024459A KR 102446731 B1 KR102446731 B1 KR 102446731B1
- Authority
- KR
- South Korea
- Prior art keywords
- memory
- signal
- voltage
- unit
- line
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/126—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine and has means for transferring I/O instructions and statuses between control unit and main processor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0658—Controller construction arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Surgical Instruments (AREA)
- Vehicle Body Suspensions (AREA)
- Control Of Multiple Motors (AREA)
- Read Only Memory (AREA)
Abstract
반도체 메모리를 포함하는 전자 장치가 제공된다. 본 발명의 일 실시예에 따른 상기 반도체 메모리는 제1 라인; 상기 제1 라인과 교차되는 제2 라인; 상기 제1 라인과 상기 제2 라인의 교차점에 접속된 메모리 셀; 및 상기 제1 라인과 상기 제2 라인 사이에 접속되며, 클럭 신호와 초기값 설정신호에 기초하여, 상기 메모리 셀의 동작 특성에 대응하는 파라미터를 제어하고 그 제어결과에 대응하는 결과 정보신호를 패드(pad)로 출력하기 위한 테스트 제어회로을 포함할 수 있다.
Description
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전가기기에서 정보를 저장할 수 있는 반도체 메모리가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 메모리로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 메모리 예컨데, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
실시예들이 해결하려는 과제는, 메모리 셀의 문턱 전압을 측정할 수 있는 전자 장치 및 그의 구동 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함하며, 상기 반도체 메모리는, 제1 라인; 상기 제1 라인과 교차되는 제2 라인; 상기 제1 라인과 상기 제2 라인의 교차점에 구비된 메모리 셀; 및 클럭 신호와 초기값 설정신호에 기초하여, 상기 제2 라인의 전압 레벨에 대응하는 램프 전압을 상기 제1 라인으로 공급하고 상기 제2 라인의 전압 레벨에 대응하는 결과 정보신호를 패드(pad)로 출력하기 위한 테스트 제어회로를 포함할 수 있다.
상기 테스트 제어회로는 상기 클럭 신호와 상기 초기값 설정신호에 기초하여, 상기 제2 라인에 흐르는 셀 전류에 따라 램프 전압을 상기 제1 라인으로 공급하고 상기 셀 전류에 대응하는 상기 결과 정보신호를 상기 패드로 출력할 수 있다.
상기 테스트 제어회로는, 상기 클럭 신호와 상기 초기값 설정신호에 기초하여 상기 셀 전류에 대응하는 상기 결과 정보신호 및 카운트신호를 생성하기 위한 제1 제어블록; 및 상기 카운트신호에 기초하여 상기 램프 전압을 생성하기 위한 제2 제어블록을 포함할 수 있다.
상기 제1 제어블록은, 상기 셀 전류를 감지하기 위한 감지부; 및 상기 클럭 신호, 상기 초기값 설정신호 및 상기 감지부로부터 출력되는 감지신호에 기초하여, 상기 카운트신호를 생성하고 마지막 카운트값에 대응하는 상기 카운트신호를 상기 결과 정보신호로써 생성하기 위한 카운팅부를 포함할 수 있다.
상기 감지부는, 상기 제2 라인으로부터 기준 전류를 싱킹하는 전류 싱킹부; 및 상기 제2 라인의 전압 레벨 - 상기 셀 전류와 상기 기준 전류에 의해 정의됨 - 에 기초하여 상기 감지신호를 생성하기 위한 감지신호 생성부를 포함할 수 있다.
상기 제2 제어블록은, 상기 카운트신호에 기초하여 디코딩신호를 생성하기 위한 디코딩부; 및 상기 디코딩신호에 기초하여 상기 램프 전압을 생성하기 위한 램프 전압 생성부를 포함할 수 있다.
상기 메모리 셀은 직렬로 연결된 가변 저항 소자와 선택 소자를 포함할 수 있고, 상기 가변 저항 소자는 상변화 물질을 포함할 수 있으며, 상기 선택 소자는 상기 메모리 셀의 양단의 전압 차이에 의해 턴온될 수 있다.
상기 전자 장치는 마이크로프로세서를 더 포함할 수 있고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함할 수 있고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는 프로세서를 더 포함할 수 있고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함할 수 있고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는 프로세싱 시스템을 더 포함할 수 있고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함할 수 있고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는 데이터 저장 시스템을 더 포함할 수 있고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함할 수 있고, 상기 트랜지스터 및 상기 메모리 소자는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는 메모리 시스템을 더 포함할 수 있고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함할 수 있고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함하며, 상기 반도체 메모리는, 제1 라인; 상기 제1 라인과 교차되는 제2 라인; 상기 제1 라인과 상기 제2 라인의 교차점에 접속된 메모리 셀; 및 클럭 신호와 동작 제어신호에 기초하여, 상기 제2 라인에 흐르는 셀 전류에 따라 제1 및 제2 램프 전압을 상기 제1 및 제2 라인으로 공급하고 상기 셀 전류에 대응하는 결과 정보신호를 패드(pad)로 출력하기 위한 테스트 제어회로를 포함할 수 있다.
상기 테스트 제어회로는, 상기 클럭 신호와 상기 동작 제어신호에 기초하여 상기 제2 라인의 전압 레벨에 대응하는 상기 결과 정보신호 및 램프 인에이블신호를 생성하기 위한 제1 제어블록; 및 상기 램프 인에이블신호에 기초하여 상기 제1 및 제2 램프 전압을 생성하기 위한 제2 제어블록을 포함할 수 있다.
상기 제1 제어블록은, 상기 셀 전류를 감지하기 위한 감지부; 카운트 인에이블신호와 카운트 클럭 신호에 기초하여 카운트 신호를 생성하기 위한 카운팅부; 및 상기 감지신호, 상기 카운트 신호, 상기 클럭 신호 및 상기 동작 제어신호에 기초하여, 상기 카운트 인에이블신호와 상기 카운트 클럭 신호를 생성하고 마지막 카운트값에 대응하는 상기 카운트신호를 상기 결과 정보신호로써 생성하며 상기 램프 인에이블신호를 생성하기 위한 제어 로직부를 포함할 수 있다.
상기 감지부는, 상기 제2 라인으로부터 기준 전류를 싱킹하는 전류 싱킹부; 및 상기 제2 라인의 전압 레벨 - 상기 셀 전류와 상기 기준 전류에 의해 정의됨 - 에 기초하여 상기 감지신호를 생성하기 위한 감지신호 생성부를 포함할 수 있다.
상기 제2 제어블록은, 상기 램프 인에이블신호에 기초하여 기준 전압에서 고전압으로 램핑하는 상기 제1 램프 전압을 생성하기 위한 제1 램프 전압 생성부; 및 상기 램프 인에이블신호에 기초하여 상기 기준 전압에서 저전압으로 램핑하는 상기 제2 램프 전압을 생성하기 위한 제2 램프 전압 생성부를 포함할 수 있다.
상기 제1 램프 전압 생성부는, 상기 램프 인에이블신호의 반전 신호에 기초하여 제1 노드를 상기 기준 전압으로 프리차지하고, 상기 램프 인에이블신호에 기초하여 상기 제1 노드에 제1 전류를 소오싱하기 위한 전압 충전부; 및 상기 제1 노드에 걸린 전압을 상기 제1 램프 전압으로써 출력하기 위한 제1 램프 전압 출력부를 포함할 수 있다.
상기 제2 램프 전압 생성부는, 상기 반전 신호에 기초하여 제2 노드를 상기 기준 전압으로 프리차지하고, 상기 램프 인에이블신호에 기초하여 상기 제2 노드로부터 제2 전류를 싱킹하기 위한 전압 방전부; 및 상기 제2 노드에 걸린 전압을 상기 제2 램프 전압으로써 출력하기 위한 제2 램프 전압 출력부를 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 구동 방법은, 반도체 메모리를 포함하는 전자 장치의 구동 방법으로서, 가변 저항 소자와 선택 소자를 포함하는 메모리 셀의 양단의 전압 차이를 점차 증가시키는 단계; 및 상기 메모리 셀의 일단의 전압 레벨에 기초하여 상기 메모리 셀의 문턱 전압을 측정하는 단계를 포함할 수 있다.
상기 전압 차이를 점차 증가시키는 단계는, 상기 메모리 셀의 일단을 저전압으로 고정한 상태에서, 상기 메모리 셀의 타단으로 램프 전압을 공급할 수 있다.
상기 전압 차이를 점차 증가시키는 단계는, 상기 메모리 셀의 타단으로 기준 전압에서 고전압으로 램핑하는 제1 램프 전압을 공급할 수 있고, 상기 메모리 셀의 일단으로 상기 기준 전압에서 저전압으로 램핑하는 제2 램프 전압을 공급할 수 있다.
상술한 본 발명의 실시예들에 의하면, 메모리 셀의 문턱 전압을 측정함으로써 최적의 리드 조건을 설정할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 2는 도 1에 도시된 테스트 제어회로의 내부 구성도이다.
도 3은 도 2에 도시된 감지부의 내부 구성도이다.
도 4는 도 2에 도시된 램프 전압 생성부의 내부 구성도이다.
도 5는 도 1에 도시된 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 7은 도 6에 도시된 테스트 제어회로의 내부 구성도이다.
도 8은 도 6에 도시된 감지부의 내부 구성도이다.
도 9는 도 6에 도시된 제1 램프 전압 생성부의 내부 구성도이다.
도 10은 도 6에 도시된 제2 램프 전압 생성부의 내부 구성도이다.
도 11은 도 6에 도시된 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 2는 도 1에 도시된 테스트 제어회로의 내부 구성도이다.
도 3은 도 2에 도시된 감지부의 내부 구성도이다.
도 4는 도 2에 도시된 램프 전압 생성부의 내부 구성도이다.
도 5는 도 1에 도시된 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 7은 도 6에 도시된 테스트 제어회로의 내부 구성도이다.
도 8은 도 6에 도시된 감지부의 내부 구성도이다.
도 9는 도 6에 도시된 제1 램프 전압 생성부의 내부 구성도이다.
도 10은 도 6에 도시된 제2 램프 전압 생성부의 내부 구성도이다.
도 11은 도 6에 도시된 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시예들에 따른 반도체 메모리는 가변 저항 소자를 포함할 수 있다. 이하에서 가변 저항 소자는 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 소자는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 칼코게나이드(chalcogenide)계 화합물, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성이 있기만 하면 된다.
보다 자세히 살펴보면 가변 저항 소자는 금속 산화물을 포함할 수 있다. 금속 산화물은 예컨대, 니켈(Ni) 산화물, 티타늄(Ti) 산화물, 하프늄(Hf) 산화물, 지르코늄(Zq) 산화물, 텅스텐(W) 산화물, 코발트(Co) 산화물 등과 같은 전이 금속의 산화물, STO(SrTiO), PCMO(PrCaMnO) 등과 같은 페로브스카이트계 물질 등일 수 있다. 이러한 가변 저항 소자는 공공(vacancy)의 거동에 의한 전류 필라멘트의 생성/소멸로 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨데, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다. 이러한 가변 저항 소자는 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 두 개의 자성층 사이에 터널 베리어 층이 개재된 구조물을 포함할 수 있다. 자성층은 NiFeCo, CoFe 등의 물질로 형성될 수 있고, 터널 베리어층은, Al203 등의 물질로 형성될 수 있다. 이러한 가변 저항 소자는 자성층의 자화 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다. 예컨대, 가변 저항 소자는 두 개의 자성층의 자화 방향이 평행한 경우 저저항 상태일 수 있고, 두 개의 자성층의 자화 방향이 반평행한 경우 고저항 상태일 수 있다.
도 1에는 본 발명의 일 실시예에 따른 메모리 장치(200)가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀(110)과 테스트 제어회로(120)를 포함할 수 있다.
메모리 셀(110)은 비트 라인(BL)과 워드 라인(WL) 사이에 접속될 수 있다. 메모리 셀(110)은 비트 라인(BL)과 워드 라인(WL) 사이에 직렬로 연결된 가변 저항 소자(M)와 선택 소자(S)를 포함할 수 있다. 예컨대, 가변 저항 소자(M)는 상변화 물질을 포함할 수 있고, 이러한 경우에 가변 저항 소자(M)는 결정 상태인 저저항 상태 또는 비정질 상태인 고저항 상태를 가질 수 있다. 그리고, 선택 소자(S)는 다이오드 또는 OTS(Ovonic Threshold Switch) 소자 등을 포함할 수 있고, 이러한 경우 선택 소자(S)는 메모리 셀(110) 양단의 전압 차이, 즉 비트 라인(B)과 워드 라인(WL) 사이의 전압 차이에 기초하여 스위칭 여부가 결정될 수 있다.
본 발명의 일실시예에서는 하나의 메모리 셀(110)이 도시되어 있으나, 반드시 이에 한정되는 것은 아니며, 본 발명의 일실시예는 복수의 메모리 셀을 포함하는 메모리 셀 어레이에 적용될 수 있다. 상기 메모리 셀 어레이는 크로스 포인트 어레이(cross point array) 구조를 가질 수 있다. 상기 크로스 포인트 어레이는 서료 교차하는 복수의 비트 라인과 복수의 워드 라인 사이의 교차점에 복수의 메모리 셀이 배열된 구조를 포함할 수 있다.
테스트 제어회로(120)는 비트 라인(BL)과 워드 라인(WL) 사이에 접속될 수 있다. 테스트 제어회로(120)는 클럭 신호(CLK)와 초기값 설정신호(CNT_INT_VAL)에 기초하여, 메모리 셀(110)의 동작 특성에 대응하는 파라미터를 제어하고 그 제어결과에 대응하는 결과 정보신호(CNT_LAST_VAL)를 생성할 수 있다. 예컨대, 테스트 제어회로(120)는 클럭 신호(CLK)와 초기값 설정신호(CNT_INT_VAL)에 기초하여, 워드 라인(WL)에 흐르는 셀 전류(Icell)에 따라 램프 전압(VRAMP)을 비트 라인(BL)으로 공급할 수 있고 셀 전류(Icell)에 대응하는 결과 정보신호(CNT_LAST_VAL)를 생성할 수 있다. 이러한 경우, 워드 라인(WL)은 저전압(VN)으로 고정될 수 있다. 예컨대, 저전압(VN)은 접지전압(VSS)보다 낮은 전압 레벨을 가지는 네거티브 전압을 포함할 수 있다.
여기서, 셀 전류(Icell)는 비트 라인(BL), 메모리 셀(110) 및 워드 라인(WL)에 걸쳐 흐르는 전류를 포함할 수 있다. 초기값 설정신호(CNT_INT_VAL)는 제1 패드(PD1)를 통해 테스트 제어회로(120)에게 입력될 수 있고, 클럭 신호(CLK)는 제2 패드(PD2)를 통해 테스트 제어회로(120)에게 입력될 수 있으며, 결과 정보신호(CNT_LAST_VAL)는 테스트 제어회로(120)로부터 제3 패드(PD3)로 출력될 수 있다.
도 2에는 도 1에 도시된 테스트 제어회로(120)의 내부 구성도가 도시되어 있다.
도 2를 참조하면, 테스트 제어회로(120)는 버퍼블록(121), 제1 제어블록(123) 및 제2 제어블록(125)을 포함할 수 있다.
버퍼블록(121)은 초기값 설정신호(CNT_INT_VAL), 클럭 신호(CLK) 및 버퍼링될 결과 정보신호(BUF_VAL2)에 대응하는 버퍼링된 초기값 설정신호(BUF_VAL1), 버퍼링된 클럭 신호(BUF_CLK) 및 결과 정보신호(CNT_LAST_VAL)를 생성할 수 있다.
예컨대, 버퍼블록(121)은 제1 및 제2 입력 버퍼부(121_1, 121_3)와 출력 버퍼부(121_5)를 포함할 수 있다. 제1 입력 버퍼부(121_1)는 초기값 설정신호(CNT_INT_VAL)를 버퍼링하여 버퍼링된 초기값 설정신호(BUF_VAL1)를 생성할 수 있다. 제2 입력 버퍼부(121_3)는 클럭 신호(CLK)를 버퍼링하여 버퍼링된 클럭 신호(BUF_CLK)를 생성할 수 있다. 출력 버퍼부(121_5)는 버퍼링될 결과 정보신호(BUF_VAL2)를 버퍼링하여 결과 정보신호(CNT_LAST_VAL)를 생성할 수 있다.
제1 제어블록(123)은 클럭 신호(CLK)와 초기값 설정신호(CNT_INT_VAL)에 기초하여 셀 전류(Icell)에 대응하는 결과 정보신호(CNT_LAST_VAL) 및 카운트신호(CNT_VAL)를 생성할 수 있다.
예컨대, 제1 제어블록(123)은 감지부(123_1) 및 카운팅부(123_3)를 포함할 수 있다. 감지부(123_1)는 워드 라인(WL)에 흐르는 셀 전류(Icell)를 감지하고 그 감지결과에 대응하는 감지신호(RES)를 생성할 수 있다. 예컨대, 감지부(123_1)는 셀 전류(ICELL)와 기준 전류(Iref)를 비교할 수 있고 그 비교결과에 대응하는 감지신호(RES)를 생성할 수 있다. 감지부(123_1)는 아래에서 더욱 자세하게 설명하기로 한다(도 3 참조). 카운팅부(123_3)는 버퍼링된 클럭 신호(BUF_CLK), 버퍼링된 초기값 설정신호(BUF_VAL1) 및 감지신호(RES)에 기초하여, 예정된 초기 카운트값부터 순차적으로 카운트되는 카운트신호(CNT_VAL)를 생성할 수 있고 마지막 카운트값에 대응하는 카운트신호(CNT_VAL)를 버퍼링될 결과 정보신호(BUF_VAL2)로써 생성할 수 있다.
제2 제어블록(125)은 카운트신호(CNT_VAL)에 기초하여 램프 전압(VRAMP)을 생성할 수 있다.
예컨대, 제2 제어블록(125)은 디코딩부(125_1), 램프 전압 생성부(125_3) 및 전압 안정화부(125_5)를 포함할 수 있다. 디코딩부(125_1)는 카운트신호(CNT_VAL)에 기초하여 순차적으로 가변되는 디코딩신호(CODE<0:#>)를 생성할 수 있다. 램프 전압 생성부(125_3)는 디코딩신호(CODE<0:#>)에 기초하여 점차 전압 레벨이 증가하는 램프 전압(VR)을 생성할 수 있다. 전압 안정화부(125_5)는 램프 전압(VR)에 기초하여 전압 레벨이 안정화된 램프 전압(VRAMP)을 생성할 수 있다. 예컨대, 전압 안정화부(125_5)는 전압 레귤레이터(voltage regulator)를 포함할 수 있다. 전압 안정화부(125_5)는 반드시 필요한 구성은 아니며, 전압 안정화부(125_5)가 구성되지 않을 경우, 램프 전압 생성부(125_3)로부터 출력되는 램프 전압(VR)이 비트 라인(BL)으로 출력될 것이다.
도 3에는 도 2에 도시된 감지부(123_1)의 내부 구성도가 도시되어 있다.
도 3을 참조하면, 감지부(123_1)는 전류 싱킹부(123_31)와 감지신호 생성부(123_33)를 포함할 수 있다.
전류 싱킹부(123_31)는 제1 인에이블신호(EN1)에 기초하여 설정 전류(Iclamp)에 대응하는 기준 전류(Iref)를 워드 라인(WL)으로부터 싱킹할 수 있다. 예컨대, 전류 싱킹부(123_31)는 설정 전류(Iclamp)를 미러링하여 기준 전류(Iref)를 생성할 수 있다. 기준 전류(Iref)는 선택 소자(S)가 스위칭된 이후에 메모리 셀(110)에 흐르는 셀 전류(Icell)보다 작게 설정될 수 있다.
감지신호 생성부(123_33)는 제1 반전 인에이블신호(EN1B) - 제1 인에이블신호(EN1)의 반전 신호임 - 와 제2 인에이블신호(EN2)에 기초하여 워드 라인(WL)의 전압 레벨에 대응하는 감지신호(RES)를 생성할 수 있다. 워드 라인(WL)의 전압 레벨은 셀 전류(Icell)와 기준 전류(Iref)에 의해 정의될 수 있다. 예컨대, 기준 전류(Iref)가 셀 전류(Icell)보다 큰 경우, 워드 라인(WL)의 전압 레벨은 저전압(VN)에 대응할 수 있다. 이러한 경우, 감지신호 생성부(123_33)는 프리차지 전류(Ipcg)에 대응하는 논리 로우 레벨의 감지신호(RES)를 생성할 수 있다. 반면, 셀 전류(Icell)가 기준 전류(Iref)보다 큰 경우, 워드 라인(WL)의 전압 레벨은 램프 전압(VRAMP)에 대응할 수 있다. 이러한 경우, 감지신호 생성부(123_33)는 프리차지 전류(Ipcg)와 무관하게 논리 하이 레벨의 감지신호(RES)를 생성할 수 있다.
한편, 감지신호 생성부(123_33)는 제2 인에이블신호(EN2)에 기초하여 워드 라인(WL)을 접지전압(VSS)으로 구동할 수 있다. 이는 메모리 셀(110)에 과전류가 흐르는 경우에 메모리 셀(110)의 양단의 전압 레벨을 줄임으로써 메모리 셀(110)에 상기 과전류가 흐르는 것을 방지하기 위함이다.
도 4에는 도 2에 도시된 램프 전압 생성부(125_3)의 내부 구성도가 도시되어 있다.
도 4를 참조하면, 램프 전압 생성부(125_3)는 전압 분배부(125_31), 스위칭 제어부(125_33) 및 스위칭부(125_35)를 포함할 수 있다.
전압 분배부(125_31)는 램프 전압(VR)의 램핑 범위에서 예정된 분배비로 분배된 복수의 분배 전압을 생성할 수 있다.
스위칭 제어부(125_33)는 디코딩신호(CODE<0:#>)에 기초하여 복수의 스위칭신호를 생성할 수 있다.
스위칭부(125_35)는 상기 복수의 스위칭신호에 기초하여 상기 복수의 분배 전압을 낮은 전압 레벨 순서로 램프 전압(VR)으로써 출력할 수 있다.
이하, 상기와 같은 구성을 가지는 메모리 장치(100)의 동작을 도 5를 참조하여 설명한다.
도 5에는 본 발명의 일실시예에 따른 메모리 장치(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 5를 참조하면, 테스트 제어회로(120)는 메모리 셀(110)의 양단의 전압 차이를 점차 증가시킴으로써, 메모리 셀(110)의 문턱 전압을 측정할 수 있다. 예컨대, 워드 라인(WL)이 저전압(VN)으로 고정된 상태에서, 테스트 제어회로(120)는 전압 레벨이 점차 증가하는 램프 전압(VRAMP)을 비트 라인(BL)으로 공급할 수 있고, 테스트 제어회로(120)는 비트 라인(BL), 메모리 셀(110) 및 워드 라인(WL)에 걸쳐 흐르는 셀 전류(Icell)에 기초하여 메모리 셀(110)의 문턱 전압을 측정할 수 있다. 상기 문턱 전압은, 메모리 셀(110)에 포함된 선택 소자(S)를 턴온(turn on)시키기 위한 동작 전압으로, 메모리 셀(110)의 양단의 전압 차이에 대응할 수 있다.
테스트 제어회로(120)의 동작을 더욱 자세하게 설명하면 다음과 같다.
제1 입력 버퍼부(121_1)는 초기값 설정신호(CNT_INT_VAL)를 버퍼링하여 버퍼링된 초기값 설정신호(BUF_VAL1)를 생성할 수 있고, 제2 입력 버퍼부(121_3)는 클럭 신호(CLK)를 버퍼링하여 버퍼링된 클럭 신호(BUF_CLK)를 생성할 수 있다.
감지부(123_1)는 워드 라인(WL)에 흐르는 셀 전류(Icell)를 지속적으로 감지할 수 있고, 그 감지결과에 대응하는 감지신호(RES)를 생성할 수 있다. 예컨대, 감지부(123_1)는 셀 전류(Icell)와 기준 전류(Iref)를 비교할 수 있고, 그 비교결과 기준 전류(Iref)가 셀 전류(Icell)보다 크면 논리 로우 레벨의 감지신호(RES)를 생성할 수 있고, 반면 상기 비교결과 셀 전류(Icell)가 기준 전류(Iref)보다 크면 논리 하이 레벨의 감지신호(RES)를 생성할 수 있다.
카운팅부(123_3)는 버퍼링된 초기값 설정신호(BUF_VAL1)와 버퍼링된 클럭 신호(BUF_CLK)와 감지신호(RES)에 기초하여, 초기값 설정신호(CNT_INT_VAL)에 대응하는 초기 카운팅값(N)부터 순차적으로 카운트되는 카운트신호(CNT_VAL)를 생성할 수 있다.
디코딩부(125_1)는 카운트신호(CNT_VAL)에 기초하여 순차적으로 가변되는 디코딩신호(CODE<0:#>)를 생성할 수 있다.
램프 전압 생성부(125_3)는 디코딩신호(CODE<0:#>)에 기초하여 전압 레벨이 점차 증가하는 램프 전압(VR)을 생성할 수 있다.
전압 안정화부(125_5)는 램프 전압(VR)에 기초하여 전압 레벨이 안정화된 램프 전압(VRAMP)을 생성할 수 있다.
이후, 메모리 셀(110)의 양단의 전압 차이가 상기 문턱 전압에 도달되면, 감지부(123_1)는 논리 하이 레벨의 감지신호(RES)를 생성할 수 있다. 예컨대, 메모리 셀(110)에 포함된 선택 소자(S)는 상기 문턱 전압에 대응하는 상기 전압 차이에 의해 턴온될 수 있다. 그로 인해, 비트 라인(BL), 메모리 셀(110) 및 워드 라인(WL)에 걸쳐 흐르는 셀 전류(Icell)는 증가할 수 있다. 이때, 감지부(123_1)는 셀 전류(Icell)와 기준 전류(Iref)를 비교한 결과 셀 전류(Icell)가 기준 전류(Iref)보다 크므로 논리 하이 레벨의 감지신호(RES)를 생성할 수 있다.
카운팅부(123_3)는 논리 하이 레벨의 감지신호(RES)에 기초하여 현재 카운팅값(N+M)을 마지막 카운팅값(N+M)으로써 검출할 수 있고, 상기 마지막 카운팅값(N+M)에 대응하는 카운트 신호(CNT_VAL)를 버퍼링된 결과 정보신호(BUF_VAL2)로써 생성할 수 있다.
출력 버퍼부(121_5)는 버퍼링될 결과 정보신호(BUF_VAL2)를 버퍼링하여 결과 정보신호(CNT_LAST_VAL)를 생성할 수 있다.
상기와 같은 동작은 저저항 상태의 가변 저항 소자(M)를 대상으로 실시할 수 있고, 고저항 상태의 가변 저항 소자(M)를 대상으로 실시할 수 있다. 따라서, 상기 저저항 상태에 대응하는 상기 문턱 전압(이하 "제1 문턱 전압"이라 칭함)과 상기 고저항 상태에 대응하는 상기 문턱 전압(이하 "제2 문턱 전압"이라 칭함)을 측정할 수 있다. 실질적으로, 복수의 메모리 셀을 대상으로 상기와 같은 동작을 실시하므로, 상기 복수의 메모리 셀에 대응하는 복수의 제1 문턱 전압의 산포 및 복수의 제2 문턱 전압의 산포를 측정할 수 있다. 이는 최적의 리드 조건(예:리드 전압)을 설정하는데 중요한 인자로 이용될 수 있다.
도 6에는 본 발명의 일실시예에 따른 메모리 장치(200)가 블록 구성도로 도시되어 있다.
도 6을 참조하면, 메모리 장치(200)는 메모리 셀(210)과 테스트 제어회로(220)를 포함할 수 있다.
메모리 셀(210)은 도 1에 도시된 메모리 셀(110)과 동일한 구성이므로 이에 대한 자세한 설명은 생략하기로 한다.
테스트 제어회로(220)는 비트 라인(BL)과 워드 라인(WL) 사이에 접속될 수 있다. 테스트 제어회로(220)는 클럭 신호(CLK)와 동작 제어신호(CTRL)에 기초하여, 메모리 셀(210)의 동작 특성에 대응하는 파라미터를 제어하고 그 제어결과에 대응하는 결과 정보신호(CNT_LAST_VAL)를 생성할 수 있다. 예컨대, 테스트 제어회로(220)는 클럭 신호(CLK)와 동작 제어신호(CTRL)에 기초하여, 워드 라인(WL)에 흐르는 셀 전류(Icell)에 따라 제1 및 제2 램프 전압(VRAMP1, VRAMP2)을 비트 라인(BL) 및 워드 라인(WL)으로 공급할 수 있고, 셀 전류(Icell)에 대응하는 결과 정보신호(CNT_LAST_VAL)를 생성할 수 있다.
여기서, 셀 전류(Icell)는 비트 라인(BL), 메모리 셀(110) 및 워드 라인(WL)에 걸쳐 흐르는 전류를 포함할 수 있다. 동작 제어신호(CTRL)는 제1 패드(PD1)를 통해 테스트 제어회로(220)에게 입력될 수 있고, 클럭 신호(CLK)는 제2 패드(PD2)를 통해 테스트 제어회로(220)에게 입력될 수 있으며, 결과 정보신호(CNT_LAST_VAL)는 테스트 제어회로(220)로부터 제3 패드(PD3)로 출력될 수 있다.
도 7에는 도 6에 도시된 테스트 제어회로(220)의 내부 구성도가 도시되어 있다.
도 7을 참조하면, 테스트 제어회로(220)는 버퍼블록(221), 제1 제어블록(223) 및 제2 제어블록(225)을 포함할 수 있다.
버퍼블록(221)은 동작 제어신호(CTRL), 클럭 신호(CLK) 및 버퍼링될 결과 정보신호(BUF_VAL)에 대응하는 버퍼링된 동작 제어신호(BUF_CTRL), 버퍼링된 클럭 신호(BUF_CLK) 및 결과 정보신호(CNT_LAST_VAL)를 생성할 수 있다.
예컨대, 버퍼블록(221)은 제1 및 제2 입력 버퍼부(221_1, 221_3)와 출력 버퍼부(221_5)를 포함할 수 있다. 제1 입력 버퍼부(221_1)는 동작 제어신호(CTRL)를 버퍼링하여 버퍼링된 동작 제어신호(BUF_CTRL)를 생성할 수 있다. 제2 입력 버퍼부(221_3)는 클럭 신호(CLK)를 버퍼링하여 버퍼링된 클럭 신호(BUF_CLK)를 생성할 수 있다. 출력 버퍼부(221_5)는 버퍼링될 결과 정보신호(BUF_VAL)를 버퍼링하여 결과 정보신호(CNT_LAST_VAL)를 생성할 수 있다.
제1 제어블록(223)은 버퍼링된 클럭 신호(BUF_CLK)와 버퍼링된 동작 제어신호(BUF_CLK)에 기초하여 셀 전류(Icell)에 대응하는 버퍼링될 결과 정보신호(BUF_VAL) 및 램프 인에이블신호(REN)를 생성할 수 있다.
예컨대, 제1 제어블록(223)은 감지부(223_1), 카운팅부(223_3) 및 제어 로직부(223_5)를 포함할 수 있다. 감지부(223_1)는 워드 라인(WL)에 흐르는 셀 전류(Icell)를 감지하고 그 감지결과에 대응하는 감지신호(RES)를 생성할 수 있다. 감지부(223_1)는 도 2에 도시된 감지부(123_1)와 동일한 구성일 수 있다. 카운팅부(223_3)는 버퍼링된 클럭 신호(BUF_CLK), 버퍼링된 동작 제어신호(BUF_CTRL) 및 감지신호(RES)에 기초하여, 카운트 클럭 신호(CCLK)와 카운트 인에이블신호(CEN)에 기초하여 카운트 신호(CNT_VAL)를 생성할 수 있다. 제어 로직부(223_5)는 버퍼링된 클럭 신호(BUF_CLK)와 버퍼링된 동작 제어신호(BUF_CTRL)와 감지신호(RES)와 카운트 신호(CNT_VAL)에 기초하여, 카운트 인에이블신호(CEN)와 카운트 클럭 신호(CCLK)를 생성할 수 있고 마지막 카운트값에 대응하는 카운트신호(CNT_VAL)를 버퍼링될 결과 정보신호(BUF_VAL)로써 생성할 수 있으며 램프 인에이블신호(REN)를 생성할 수 있다.
제2 제어블록(225)은 램프 인에이블신호(REN)에 기초하여 제1 및 제2 램프 전압(VRAMP1, VRAMP2)을 생성할 수 있다.
예컨대, 제2 제어블록(225)은 제1 램프 전압 생성부(225_1)와 제2 램프 전압 생성부(225_3)를 포함할 수 있다. 제1 램프 전압 생성부(225_1)는 램프 인에이블신호(REN)에 기초하여 기준 전압(VSTB)에서 고전압(VP)으로 램핑하는 제1 램프 전압(VRAMP1)을 생성할 수 있다. 제2 램프 전압 생성부(225_3)는 램프 인에이블신호(REN)에 기초하여 기준 전압(VSTB)에서 저전압(VN)으로 램핑하는 제2 램프 전압(VRAMP2)을 생성할 수 있다.
도 8에는 도 7에 도시된 감지부(223_1)의 내부 구성도가 도시되어 있으나, 도 8에 도시된 감지부(223_1)는 도 3에 도시된 감지부(123_1)와 동일한 구성을 가질 수 있으므로, 감지부(223_1)에 대한 자세한 설명은 생략하기로 한다(도 3 참조).
도 9에는 도 7에 도시된 제1 램프 전압 생성부(225_1)의 내부 구성도가 도시되어 있다.
도 9를 참조하면, 제1 램프 전압 생성부(225_1)는 전압 충전부(225_11)와 제1 램프 전압 출력부(225_13)를 포함할 수 있다.
전압 충전부(225_11)는 램프 인에이블신호(REN)의 반전 신호(RENB)에 기초하여 제1 노드(NN1)를 기준 전압(VSTB)으로 프리차지할 수 있다. 그리고, 전압 충전부(225_11)는 램프 인에이블신호(REN)에 기초하여 제1 램프 전압(VRAMP1)에 대응하는 제1 전류(Iramp1)를 제1 노드(NN1)로 소오싱함으로써, 제1 노드(NN1)의 전압 레벨을 기준 전압(VSTB) 레벨로부터 고전압(VP) 레벨로 증가시킬 수 있다. 예컨대, 전압 충전부(225_11)는 제1 프리차지용 스위치 소자, 제1 커패시티브 소자, 충전용 스위치 소자 및 제1 전류원을 포함할 수 있다. 상기 제1 프리차지용 스위치 소자는 기준 전압(VSTB)단과 제1 노드(NN1) 사이에 접속될 수 있고, 반전 신호(RENB)에 기초하여 개방(open) 또는 단락(short)될 수 있다. 상기 제1 커패시티브 소자는 기준 전압(VSTB)단과 제1 노드(NN1) 사이에 상기 제1 프리차지용 스위치 소자와 병렬로 접속될 수 있다. 상기 충전용 스위치 소자는 상기 제1 전류원과 제1 노드(NN1) 사이에 접속될 수 있고, 램프 인에이블신호(REN)에 기초하여 개방 또는 단락될 수 있다. 상기 제1 전류원은 고전압(VP)단과 상기 충전용 스위치 소자 사이에 접속될 수 있고, 제1 전류(Iramp1)를 생성할 수 있다.
제1 램프 전압 출력부(225_13)는 제1 노드(NN1)에 걸린 전압을 제1 램프 전압(VRAMP1)으로써 출력할 수 있다. 예컨대, 제1 램프 전압 출력부(225_13)는 전압 팔로워(voltage follower)를 포함할 수 있다.
도 10에는 도 7에 도시된 제2 램프 전압 생성부(225_3)의 내부 구성도가 도시되어 있다.
도 10을 참조하면, 제2 램프 전압 생성부(225_3)는 전압 방전부(225_31)와 제2 램프 전압 출력부(225_33)를 포함할 수 있다.
전압 방전부(225_31)는 반전 신호(RENB)에 기초하여 제2 노드(NN2)를 기준 전압(VSTB)으로 프리차지할 수 있고, 램프 인에이블신호(REN)에 기초하여 제2 노드(NN2)로부터 제2 전류(Iramp2)를 싱킹함으로써, 제2 노드(NN2)의 전압 레벨을 기준 전압(VSTB) 레벨로부터 저전압(VN) 레벨로 감소시킬 수 있다. 예컨대, 전압 방전부(225_31)는 제2 프리차지용 스위치 소자, 제2 커패시티브 소자, 방전용 스위치 소자 및 제2 전류원을 포함할 수 있다. 상기 제2 프리차지용 스위치 소자는 기준 전압(VSTB)단과 제2 노드(NN2) 사이에 접속될 수 있고, 반전 신호(RENB)에 기초하여 개방 또는 단락될 수 있다. 상기 제2 커패시티브 소자는 기준 전압(VSTB)단과 제2 노드(NN2) 사이에 상기 제2 프리차지용 스위치 소자와 병렬로 접속될 수 있다. 상기 방전용 스위치 소자는 상기 제2 전류원과 제2 노드(NN2) 사이에 접속될 수 있고, 램프 인에이블신호(REN)에 기초하여 개방 또는 단락될 수 있다. 상기 제2 전류원은 저전압(VN)단과 상기 방전용 스위치 소자 사이에 접속될 수 있고, 제2 전류(Iramp2)를 생성할 수 있다.
제2 램프 전압 출력부(225_33)는 제2 노드(NN2)에 걸린 전압을 제2 램프 전압(VRAMP2)으로써 출력할 수 있다. 예컨대, 제2 램프 전압 출력부(225_33)는 전압 팔로워(voltage follower)를 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 일실시예에 따른 메모리 장치(200)의 동작을 도 11을 참조하여 설명한다.
도 11에는 본 발명의 일실시예에 따른 메모리 장치(200)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 11을 참조하면, 테스트 제어회로(220)는 메모리 셀(210)의 양단의 전압 차이를 점차 증가시킴으로써, 메모리 셀(210)의 문턱 전압을 측정할 수 있다. 예컨대, 테스트 제어회로(220)는 기준 전압(VSTB) 레벨에서 고전압(VP) 레벨로 램핑하는 제1 램프 전압(VRAMP1)을 비트 라인(BL)으로 공급할 수 있고, 기준 전압(VSTB) 레벨에서 저전압(VN) 레벨로 램핑하는 제2 램프 전압(VRAMP2)을 워드 라인(WL)으로 공급할 수 있다. 그리고, 테스트 제어회로(220)는 비트 라인(BL), 메모리 셀(110) 및 워드 라인(WL)에 걸쳐 흐르는 셀 전류(Icell)에 기초하여 메모리 셀(210)의 문턱 전압을 측정할 수 있다. 상기 문턱 전압은, 메모리 셀(210)에 포함된 선택 소자(S)를 턴온(turn on)시키기 위한 전압으로, 메모리 셀(110)의 양단의 전압 차이에 대응할 수 있다.
테스트 제어회로(220)의 동작을 더욱 자세하게 설명하면 다음과 같다.
제1 입력 버퍼부(221_1)는 동작 제어신호(CTRL)를 버퍼링하여 버퍼링된 동작 제어신호(BUF_CTRL)를 생성할 수 있고, 제2 입력 버퍼부(221_3)는 클럭 신호(CLK)를 버퍼링하여 버퍼링된 클럭 신호(BUF_CLK)를 생성할 수 있다.
감지부(223_1)는 워드 라인(WL)에 흐르는 셀 전류(Icell)를 지속적으로 감지할 수 있고, 그 감지결과에 대응하는 감지신호(RES)를 생성할 수 있다. 예컨대, 감지부(223_1)는 셀 전류(Icell)와 기준 전류(Iref)를 비교할 수 있고, 그 비교결과 기준 전류(Iref)가 셀 전류(Icell)보다 크면 논리 로우 레벨의 감지신호(RES)를 생성할 수 있고, 반면 상기 비교결과 셀 전류(Icell)가 기준 전류(Iref)보다 크면 논리 하이 레벨의 감지신호(RES)를 생성할 수 있다.
제어 로직부(223_5)는 버퍼링된 동작 제어신호(BUF_CTRL)와 버퍼링된 클럭 신호(BUF_CLK)와 감지신호(RES)에 기초하여, 카운트 인에이블신호(CEN)와 카운트 클럭신호(CCLK)와 램프 인에이블신호(REN)를 생성할 수 있다.
카운팅부(223_3)는 카운트 인에이블신호(CEN)와 카운트 클럭신호(CCLK)에 기초하여 순차적으로 카운트되는 카운트신호(CNT_VAL)를 생성할 수 있다.
제1 램프 전압 생성부(225_1)는 램프 인에이블신호(REN)에 기초하여, 기준 전압(VSTB) 레벨에서 고전압(VP) 레벨로 램핑하는 제1 램프 전압(VRAMP1)을 비트 라인(BL)으로 공급할 수 있다. 예컨대, 전압 충전부(225_11)는 램프 인에이블신호(REN)의 반전 신호(RENB)에 기초하여 제1 노드(NN1)를 기준 전압(VSTB)으로 프리차지할 수 있다. 그리고, 전압 충전부(225_11)는 램프 인에이블신호(REN)에 기초하여 제1 전류(Iramp1)를 제1 노드(NN1)에 소오싱함으로써, 제1 노드(NN1)의 전압 레벨을 기준 전압(VSTB) 레벨에서 고전압(VP) 레벨로 증가시킬 수 있다. 제1 램프 전압 출력부(225_13)는 제1 노드(NN1)에 걸린 전압을 제1 램프 전압(VRAMP1)으로써 출력할 수 있다.
제2 램프 전압 생성부(225_3)는 램프 인에이블신호(REN)에 기초하여, 기준 전압(VSTB) 레벨에서 저전압(VN) 레벨로 램핑하는 제2 램프 전압(VRAMP2)을 워드 라인(WL)으로 공급할 수 있다. 예컨대, 전압 방전부(225_31)는 램프 인에이블신호(REN)의 반전 신호(RENB)에 기초하여 제2 노드(NN2)를 기준 전압(VSTB)으로 프리차지할 수 있다. 그리고, 전압 방전부(225_31)는 램프 인에이블신호(REN)에 기초하여 제2 전류(Iramp2)를 제2 노드(NN2)로부터 싱킹함으로써, 제2 노드(NN2)의 전압 레벨을 기준 전압(VSTB) 레벨에서 저전압(VN) 레벨로 감소시킬 수 있다. 제2 램프 전압 출력부(225_33)는 제2 노드(NN2)에 걸린 전압을 제2 램프 전압(VRAMP2)으로써 출력할 수 있다.
이후, 메모리 셀(210)의 양단의 전압 차이가 상기 문턱 전압에 도달되면, 감지부(223_1)는 논리 하이 레벨의 감지신호(RES)를 생성할 수 있다. 예컨대, 메모리 셀(210)에 포함된 선택 소자(S)는 상기 문턱 전압에 대응하는 상기 전압 차이에 의해 턴온될 수 있다. 그로 인해, 비트 라인(BL), 메모리 셀(110) 및 워드 라인(WL)에 걸쳐 흐르는 셀 전류(Icell)는 증가할 수 있다. 이때, 감지부(223_1)는 셀 전류(Icell)와 기준 전류(Iref)를 비교한 결과 셀 전류(Icell)가 기준 전류(Iref)보다 크므로 논리 하이 레벨의 감지신호(RES)를 생성할 수 있다.
제어 로직부는 논리 하이 레벨의 감지신호(RES)에 기초하여 현재 카운팅값(N)을 마지막 카운팅값(N)으로써 검출할 수 있고, 상기 마지막 카운팅값(N)에 대응하는 카운트 신호(CNT_VAL)를 버퍼링된 결과 정보신호(BUF_VAL)로써 생성할 수 있다.
카운팅부(223_3)는 논리 하이 레벨의 감지신호(RES)에 기초하여 현재 카운팅값(N)을 마지막 카운팅값(N)으로써 검출할 수 있고, 상기 마지막 카운팅값(N)에 대응하는 카운트 신호(CNT_VAL)를 버퍼링된 결과 정보신호(BUF_VAL2)로써 생성할 수 있다.
출력 버퍼부(221_5)는 버퍼링될 결과 정보신호(BUF_VAL)를 버퍼링하여 결과 정보신호(CNT_LAST_VAL)를 생성할 수 있다.
상기와 같은 동작은 저저항 상태의 가변 저항 소자(M)를 대상으로 실시할 수 있고, 고저항 상태의 가변 저항 소자(M)를 대상으로 실시할 수 있다. 따라서, 상기 저저항 상태에 대응하는 상기 문턱 전압(이하 "제1 문턱 전압"이라 칭함)과 상기 고저항 상태에 대응하는 상기 문턱 전압(이하 "제2 문턱 전압"이라 칭함)을 측정할 수 있다. 실질적으로, 복수의 메모리 셀을 대상으로 상기와 같은 동작을 실시하므로, 상기 복수의 메모리 셀에 대응하는 복수의 제1 문턱 전압의 산포 및 복수의 제2 문턱 전압의 산포를 측정할 수 있다. 이는 최적의 리드 조건(예:리드 전압)을 설정하는데 중요한 인자로 이용될 수 있다.
이상으로 설명한 반도체 메모리는 전술한 바와 같이 메모리 셀의 문턱 전압을 용이하게 측정할 수 있으므로, 반도체 메모리의 동작 특성이 향상될 수 있다.
전술한 실시예들의 메모리 장치 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 12 내지 도 16은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 12를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 제1 라인; 상기 제1 라인과 교차되는 제2 라인; 상기 제1 라인과 상기 제2 라인의 교차점에 접속된 메모리 셀; 상기 제1 라인과 상기 제2 라인 사이에 접속되며, 클럭 신호와 초기값 설정신호에 기초하여, 상기 메모리 셀의 동작 특성에 대응하는 파라미터를 제어하고 그 제어결과에 대응하는 결과 정보신호를 패드(pad)로 출력하기 위한 테스트 제어회로를 포함할 수 있다. 이를 통해, 기억부(1010)의 동작 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 13을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 제1 라인; 상기 제1 라인과 교차되는 제2 라인; 상기 제1 라인과 상기 제2 라인의 교차점에 접속된 메모리 셀; 상기 제1 라인과 상기 제2 라인 사이에 접속되며, 클럭 신호와 초기값 설정신호에 기초하여, 상기 메모리 셀의 동작 특성에 대응하는 파라미터를 제어하고 그 제어결과에 대응하는 결과 정보신호를 패드(pad)로 출력하기 위한 테스트 제어회로를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성이 향상될 수 있다.
도 13에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 14은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 14을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 제1 라인; 상기 제1 라인과 교차되는 제2 라인; 상기 제1 라인과 상기 제2 라인의 교차점에 접속된 메모리 셀; 상기 제1 라인과 상기 제2 라인 사이에 접속되며, 클럭 신호와 초기값 설정신호에 기초하여, 상기 메모리 셀의 동작 특성에 대응하는 파라미터를 제어하고 그 제어결과에 대응하는 결과 정보신호를 패드(pad)로 출력하기 위한 테스트 제어회로를 포함할 수 있다. 이를 통해, 주기억장치(1220)의 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 제1 라인; 상기 제1 라인과 교차되는 제2 라인; 상기 제1 라인과 상기 제2 라인의 교차점에 접속된 메모리 셀; 상기 제1 라인과 상기 제2 라인 사이에 접속되며, 클럭 신호와 초기값 설정신호에 기초하여, 상기 메모리 셀의 동작 특성에 대응하는 파라미터를 제어하고 그 제어결과에 대응하는 결과 정보신호를 패드(pad)로 출력하기 위한 테스트 제어회로를 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 15의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 15의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 15를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 제1 라인; 상기 제1 라인과 교차되는 제2 라인; 상기 제1 라인과 상기 제2 라인의 교차점에 접속된 메모리 셀; 상기 제1 라인과 상기 제2 라인 사이에 접속되며, 클럭 신호와 초기값 설정신호에 기초하여, 상기 메모리 셀의 동작 특성에 대응하는 파라미터를 제어하고 그 제어결과에 대응하는 결과 정보신호를 패드(pad)로 출력하기 위한 테스트 제어회로를 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 동작 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 16을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 제1 라인; 상기 제1 라인과 교차되는 제2 라인; 상기 제1 라인과 상기 제2 라인의 교차점에 접속된 메모리 셀; 상기 제1 라인과 상기 제2 라인 사이에 접속되며, 클럭 신호와 초기값 설정신호에 기초하여, 상기 메모리 셀의 동작 특성에 대응하는 파라미터를 제어하고 그 제어결과에 대응하는 결과 정보신호를 패드(pad)로 출력하기 위한 테스트 제어회로를 포함할 수 있다. 이를 통해, 메모리(1410)의 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 제1 라인; 상기 제1 라인과 교차되는 제2 라인; 상기 제1 라인과 상기 제2 라인의 교차점에 접속된 메모리 셀; 상기 제1 라인과 상기 제2 라인 사이에 접속되며, 클럭 신호와 초기값 설정신호에 기초하여, 상기 메모리 셀의 동작 특성에 대응하는 파라미터를 제어하고 그 제어결과에 대응하는 결과 정보신호를 패드(pad)로 출력하기 위한 테스트 제어회로를 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100 : 메모리 장치 110 : 메모리 셀
120 : 테스트 제어회로 121 : 버퍼블록
123 : 제1 제어블록 125 : 제2 제어블록
120 : 테스트 제어회로 121 : 버퍼블록
123 : 제1 제어블록 125 : 제2 제어블록
Claims (22)
- 반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
제1 라인;
상기 제1 라인과 교차되는 제2 라인;
상기 제1 라인과 상기 제2 라인의 교차점에 접속된 메모리 셀; 및
상기 제1 라인과 상기 제2 라인 사이에 접속되며, 클럭 신호와 초기값 설정신호에 기초하여, 상기 메모리 셀의 동작 특성에 대응하는 파라미터를 제어하고 그 제어결과에 대응하는 결과 정보신호를 패드(pad)로 출력하기 위한 테스트 제어회로
를 포함하는 전자 장치.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 테스트 제어회로는 상기 클럭 신호와 상기 초기값 설정신호에 기초하여, 상기 제2 라인에 흐르는 셀 전류에 따라 램프 전압을 상기 제1 라인으로 공급하고 상기 셀 전류에 대응하는 상기 결과 정보신호를 상기 패드로 출력하는 전자 장치.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제2항에 있어서,
상기 테스트 제어회로는,
상기 클럭 신호와 상기 초기값 설정신호에 기초하여 상기 셀 전류에 대응하는 상기 결과 정보신호 및 카운트신호를 생성하기 위한 제1 제어블록; 및
상기 카운트신호에 기초하여 상기 램프 전압을 생성하기 위한 제2 제어블록을 포함하는 전자 장치.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 제1 제어블록은,
상기 셀 전류를 감지하기 위한 감지부; 및
상기 클럭 신호, 상기 초기값 설정신호 및 상기 감지부로부터 출력되는 감지신호에 기초하여, 상기 카운트신호를 생성하고 마지막 카운트값에 대응하는 상기 카운트신호를 상기 결과 정보신호로써 생성하기 위한 카운팅부를 포함하는 전자 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제4항에 있어서,
상기 감지부는,
상기 제2 라인으로부터 기준 전류를 싱킹하는 전류 싱킹부; 및
상기 제2 라인의 전압 레벨 - 상기 셀 전류와 상기 기준 전류에 의해 정의됨 - 에 기초하여 상기 감지신호를 생성하기 위한 감지신호 생성부
를 포함하는 전자 장치.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 제2 제어블록은,
상기 카운트신호에 기초하여 디코딩신호를 생성하기 위한 디코딩부; 및
상기 디코딩신호에 기초하여 상기 램프 전압을 생성하기 위한 램프 전압 생성부를 포함하는 전자 장치.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 메모리 셀은 직렬로 연결된 가변 저항 소자와 선택 소자를 포함하고,
상기 가변 저항 소자는 상변화 물질을 포함하고,
상기 선택 소자는 상기 메모리 셀의 양단의 전압 차이에 의해 턴온되는 전자 장치.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 전자 장치는 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인 전자 장치.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 전자 장치는 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인 전자 장치.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 전자 장치는 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인 전자 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 전자 장치는 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인 전자 장치.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 전자 장치는 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인 전자 장치.
- 반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
제1 라인;
상기 제1 라인과 교차되는 제2 라인;
상기 제1 라인과 상기 제2 라인의 교차점에 접속된 메모리 셀; 및
클럭 신호와 동작 제어신호에 기초하여, 상기 제2 라인에 흐르는 셀 전류에 따라 제1 및 제2 램프 전압을 상기 제1 및 제2 라인으로 공급하고 상기 셀 전류에 대응하는 결과 정보신호를 패드(pad)로 출력하기 위한 테스트 제어회로
를 포함하는 전자 장치. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제13항에 있어서,
상기 테스트 제어회로는,
상기 클럭 신호와 상기 동작 제어신호에 기초하여 상기 제2 라인의 전압 레벨에 대응하는 상기 결과 정보신호 및 램프 인에이블신호를 생성하기 위한 제1 제어블록; 및
상기 램프 인에이블신호에 기초하여 상기 제1 및 제2 램프 전압을 생성하기 위한 제2 제어블록을 포함하는 전자 장치.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제14항에 있어서,
상기 제1 제어블록은,
상기 셀 전류를 감지하기 위한 감지부;
카운트 인에이블신호와 카운트 클럭 신호에 기초하여 카운트 신호를 생성하기 위한 카운팅부; 및
감지신호, 상기 카운트 신호, 상기 클럭 신호 및 상기 동작 제어신호에 기초하여, 상기 카운트 인에이블신호와 상기 카운트 클럭 신호를 생성하고 마지막 카운트값에 대응하는 상기 카운트신호를 상기 결과 정보신호로써 생성하며 상기 램프 인에이블신호를 생성하기 위한 제어 로직부를 포함하는 전자 장치.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제15항에 있어서,
상기 감지부는,
상기 제2 라인으로부터 기준 전류를 싱킹하는 전류 싱킹부; 및
상기 제2 라인의 전압 레벨 - 상기 셀 전류와 상기 기준 전류에 의해 정의됨 - 에 기초하여 상기 감지신호를 생성하기 위한 감지신호 생성부
를 포함하는 전자 장치.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제14항에 있어서,
상기 제2 제어블록은,
상기 램프 인에이블신호에 기초하여 기준 전압에서 고전압으로 램핑하는 상기 제1 램프 전압을 생성하기 위한 제1 램프 전압 생성부; 및
상기 램프 인에이블신호에 기초하여 상기 기준 전압에서 저전압으로 램핑하는 상기 제2 램프 전압을 생성하기 위한 제2 램프 전압 생성부를 포함하는 전자 장치.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 제1 램프 전압 생성부는,
상기 램프 인에이블신호의 반전 신호에 기초하여 제1 노드를 상기 기준 전압으로 프리차지하고, 상기 램프 인에이블신호에 기초하여 상기 제1 노드에 제1 전류를 소오싱하기 위한 전압 충전부; 및
상기 제1 노드에 걸린 전압을 상기 제1 램프 전압으로써 출력하기 위한 제1 램프 전압 출력부를 포함하는 전자 장치.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 제2 램프 전압 생성부는,
상기 램프 인에이블신호의 반전 신호에 기초하여 제2 노드를 상기 기준 전압으로 프리차지하고, 상기 램프 인에이블신호에 기초하여 상기 제2 노드로부터 제2 전류를 싱킹하기 위한 전압 방전부; 및
상기 제2 노드에 걸린 전압을 상기 제2 램프 전압으로써 출력하기 위한 제2 램프 전압 출력부를 포함하는 전자 장치.
- 반도체 메모리를 포함하는 전자 장치의 구동 방법으로서,
메모리 셀의 일단에 접속된 제1 라인과 상기 메모리 셀의 타단에 접속된 제2 라인에 접속된 테스트 제어회로에 의해, 상기 제1 라인과 상기 제2 라인 중 적어도 상기 제2 라인을 통해 상기 메모리 셀의 동작 특성에 대응하는 파라미터가 제어됨으로써 메모리 셀의 양단의 전압 차이가 점차 증가하는 단계; 및
상기 메모리 셀의 상기 일단의 전압 레벨에 기초하여 상기 메모리 셀의 문턱 전압을 측정하는 단계
를 포함하는 전자 장치의 구동 방법.
- ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제20항에 있어서,
상기 전압 차이를 점차 증가시키는 단계는,
상기 메모리 셀의 상기 일단을 저전압으로 고정한 상태에서, 상기 메모리 셀의 상기 타단으로 램프 전압을 공급하는 전자 장치의 구동 방법.
- ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제20항에 있어서,
상기 전압 차이를 점차 증가시키는 단계는,
상기 메모리 셀의 상기 일단으로 기준 전압에서 고전압으로 램핑하는 제1 램프 전압을 공급하고, 상기 메모리 셀의 상기 타단으로 상기 기준 전압에서 저전압으로 램핑하는 제2 램프 전압을 공급하는 전자 장치의 구동 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160024459A KR102446731B1 (ko) | 2016-02-29 | 2016-02-29 | 전자 장치 및 그의 구동 방법 |
| US15/209,373 US9607713B1 (en) | 2016-02-29 | 2016-07-13 | Electronic device and method for driving the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160024459A KR102446731B1 (ko) | 2016-02-29 | 2016-02-29 | 전자 장치 및 그의 구동 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170102119A KR20170102119A (ko) | 2017-09-07 |
| KR102446731B1 true KR102446731B1 (ko) | 2022-09-27 |
Family
ID=58360119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160024459A KR102446731B1 (ko) | 2016-02-29 | 2016-02-29 | 전자 장치 및 그의 구동 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9607713B1 (ko) |
| KR (1) | KR102446731B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102395535B1 (ko) | 2017-11-20 | 2022-05-10 | 에스케이하이닉스 주식회사 | 테스트 회로 블록, 이를 포함하는 저항 변화 메모리 장치 및 저항 변화 메모리 장치의 형성방법 |
| US11121140B2 (en) * | 2020-01-08 | 2021-09-14 | Sandisk Technologies Llc | Ferroelectric tunnel junction memory device with integrated ovonic threshold switches |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150221365A1 (en) | 2014-02-04 | 2015-08-06 | Samsung Electronics Co., Ltd. | Nonvolatile memory device using resistance material |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006004247B4 (de) * | 2006-01-30 | 2009-05-14 | Infineon Technologies Ag | Konzept zum Testen einer integrierten Schaltungsanordnung |
| US7436709B2 (en) * | 2006-05-05 | 2008-10-14 | Sandisk Corporation | NAND flash memory with boosting |
| KR100816752B1 (ko) * | 2006-09-15 | 2008-03-25 | 삼성전자주식회사 | 프로그램 루프 동작을 수행하는 상 변화 메모리 장치 및그것의 프로그램 방법 |
| KR100862316B1 (ko) | 2007-03-08 | 2008-10-13 | 주식회사 하이닉스반도체 | 반도체 메모리장치, 반도체 메모리장치의 ｚｑ캘리브래이션동작 제어회로 및 반도체 메모리장치의 ｚｑ캘리브래이션방법 |
| US7698077B2 (en) | 2007-11-09 | 2010-04-13 | Applied Micro Circuits Corporation | System and method for signal level detection |
| US7920407B2 (en) * | 2008-10-06 | 2011-04-05 | Sandisk 3D, Llc | Set and reset detection circuits for reversible resistance switching memory material |
| KR101708270B1 (ko) * | 2010-12-27 | 2017-02-20 | 삼성전자 주식회사 | 반도체 장치, 반도체 장치의 테스트 방법 및 테스트 장비 |
| US8711646B2 (en) * | 2012-05-08 | 2014-04-29 | Samsung Electronics Co., Ltd. | Architecture, system and method for testing resistive type memory |
| US9159453B2 (en) * | 2012-07-11 | 2015-10-13 | SK Hynix Inc. | Memory device and method for measuring resistance of memory cell |
| KR20150043800A (ko) * | 2013-10-15 | 2015-04-23 | 에스케이하이닉스 주식회사 | 전자 장치 및 그의 구동방법 |
-
2016
- 2016-02-29 KR KR1020160024459A patent/KR102446731B1/ko active IP Right Grant
- 2016-07-13 US US15/209,373 patent/US9607713B1/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150221365A1 (en) | 2014-02-04 | 2015-08-06 | Samsung Electronics Co., Ltd. | Nonvolatile memory device using resistance material |
Also Published As
| Publication number | Publication date |
|---|---|
| US9607713B1 (en) | 2017-03-28 |
| KR20170102119A (ko) | 2017-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10896702B2 (en) | Electronic device and method for driving the same | |
| CN108154894B (zh) | 电子设备 | |
| KR102490305B1 (ko) | 전자 장치 | |
| KR20150019480A (ko) | 전자 장치 | |
| KR102465169B1 (ko) | 전자 장치 | |
| KR102476770B1 (ko) | 전자 장치 | |
| KR102115427B1 (ko) | 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법 | |
| KR102114875B1 (ko) | 반도체 장치, 프로세서, 시스템 및 반도체 장치를 포함하는 테스트 시스템 | |
| KR20170096072A (ko) | 전자 장치 | |
| KR20180046580A (ko) | 전자 장치 | |
| KR20140107952A (ko) | 반도체 장치, 프로세서 및 시스템 | |
| KR20140126139A (ko) | 반도체 장치 및 그를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 | |
| KR20150116072A (ko) | 전자 장치 | |
| KR20140107948A (ko) | 반도체 장치 및 이를 포함하는 프로세서와 시스템 | |
| US9865344B2 (en) | Electronic device and method for operating electronic device | |
| KR20150021376A (ko) | 전자 장치 | |
| KR20150133319A (ko) | 전자 장치 | |
| US9450575B2 (en) | Current comparator and electronic device including the same | |
| US9263114B2 (en) | Electronic device | |
| KR102446731B1 (ko) | 전자 장치 및 그의 구동 방법 | |
| KR20150117494A (ko) | 전자 장치 | |
| US10090029B2 (en) | Electronic device for suppressing read disturbance and method of driving the same | |
| US11164654B2 (en) | Method for driving an electronic device including a semiconductor memory in a test mode | |
| KR20150043800A (ko) | 전자 장치 및 그의 구동방법 | |
| KR102431206B1 (ko) | 전자 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |